JP2018182029A - Semiconductor mounting substrate, semiconductor package including semiconductor mounting substrate, and method of manufacturing the same - Google Patents
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Abstract
【課題】大電流素子と小電流素子との両方を実装可能な半導体実装基板と、半導体実装基板を含む半導体パッケージ、及びその製造方法を提供すること。【解決手段】半導体実装基板１００は、リードフレームの一部でありパワー半導体素子が実装可能な第１実装部１２及び第３実装部３２と、リードフレームよりも厚みが薄くリードフレームと電気的に接続された第２導体部２０の一部であり小電流素子の電極間隔に対応した微細パターン２２が形成されており、微細パターン２２に小電流素子が実装可能な第２実装部２１とを含んでいる。また、半導体実装基板１００は、各実装部１２、２１、３２の両面を露出しつつ、リードフレームと第２導体部２０とを一体的に固定する第１絶縁樹脂部６０と、微細パターン２２間を電気的に絶縁する第２絶縁樹脂部９０と、を備えている。【選択図】図３A semiconductor mounting substrate capable of mounting both a large current element and a small current element, a semiconductor package including the semiconductor mounting substrate, and a method of manufacturing the same are provided. A semiconductor mounting substrate 100 is a part of a lead frame, and a first mounting part 12 and a third mounting part 32 on which a power semiconductor element can be mounted, and is thinner than the lead frame and electrically connected to the lead frame. A fine pattern 22 corresponding to the electrode interval of the small current element, which is a part of the connected second conductor part 20, is formed, and includes a second mounting part 21 on which the small current element can be mounted. It is out. Further, the semiconductor mounting substrate 100 includes a first insulating resin portion 60 that integrally fixes the lead frame and the second conductor portion 20 while exposing both surfaces of the mounting portions 12, 21, and 32, and the fine pattern 22. And a second insulating resin portion 90 that electrically insulates. [Selection] Figure 3
Description
本開示は、半導体素子を実装するための半導体実装基板と、半導体実装基板を含む半導体パッケージと、その製造方法に関する。 The present disclosure relates to a semiconductor mounting substrate for mounting a semiconductor element, a semiconductor package including the semiconductor mounting substrate, and a method of manufacturing the same.
従来、特許文献１に開示された半導体パッケージがある。この半導体パッケージは、電気めっきで形成された導電層と、導電層に達するホールが設けられた絶縁層とを含んでいる。また、導電層には、チップが接続されている。
Conventionally, there is a semiconductor package disclosed in
ところで、半導体パッケージは、フォトレジストパターン層の空き部分に導電層が電気めっきで形成されているため、導電層の膜厚が比較的薄く、導電層を微細パターンとすることが考えられる。このため、半導体パッケージは、電極間隔が狭く小電流に対応した小電流素子の実装には適しているものの、小電流素子よりも大電流に対応した大電流素子の実装には適していない。よって、半導体パッケージは、小電流素子と大電流素子の両方を実装しづらい。 By the way, in the semiconductor package, since the conductive layer is formed by electroplating in the vacant portion of the photoresist pattern layer, it is conceivable that the film thickness of the conductive layer is relatively thin and the conductive layer has a fine pattern. For this reason, although the semiconductor package is suitable for mounting a small current element corresponding to a small current with a narrow electrode gap, it is not suitable for mounting a large current element corresponding to a large current than the small current element. Therefore, the semiconductor package is difficult to mount both the small current element and the large current element.
本開示は、上記問題点に鑑みなされたものであり、大電流素子と小電流素子との両方を実装可能な半導体実装基板と、半導体実装基板を含む半導体パッケージ、及びその製造方法を提供することを目的とする。 The present disclosure has been made in view of the above problems, and provides a semiconductor mounting substrate on which both a large current element and a small current element can be mounted, a semiconductor package including the semiconductor mounting substrate, and a method of manufacturing the same. With the goal.
上記目的を達成するために本開示は、
リードフレーム（１０、３０）の一部であり、大電流に対応した半導体素子である大電流素子（７２）が電気的及び機械的に接続されて実装可能な少なくとも一つの大電流用実装領域（１２、３２）と、
リードフレームよりも厚みが薄くリードフレームと電気的に接続された薄膜導体部（２０）の一部であり、大電流素子よりも電極間隔が狭く且つ大電流素子よりも小電流に対応した小電流素子（７１、７３）の電極間隔に対応し、薄膜導体部に貫通穴が設けられることで小電流用パターンが形成されており、小電流用パターンに小電流素子が電気的及び機械的に接続されて実装可能な小電流用実装領域（２１）と、
大電流用実装領域の両面と小電流用実装領域の両面を露出しつつ、リードフレームと薄膜導体部とを一体的に固定する電気絶縁性の第１絶縁樹脂部（６０）と、
少なくとも貫通穴に設けられ、小電流用パターン間を電気的に絶縁する第２絶縁樹脂部（９０、９０ａ、９０ｂ）と、を備えている半導体実装基板。
In order to achieve the above object, the present disclosure
At least one large current mounting area (a part of the lead frame (10, 30), which is a semiconductor element corresponding to a large current and which can be mounted by electrically and mechanically connecting a large current element (72)) 12, 32),
A small current which is thinner than the lead frame and is part of the thin film conductor (20) electrically connected to the lead frame, which has a smaller electrode spacing than the large current element and corresponds to a smaller current than the large current element The small current pattern is formed by providing a through hole in the thin film conductor corresponding to the electrode spacing of the elements (71, 73), and the small current element is electrically and mechanically connected to the small current pattern. Mounting area (21) which can be mounted
An electrically insulating first insulating resin portion (60) integrally fixing the lead frame and the thin film conductor portion while exposing both surfaces of the large current mounting region and both surfaces of the small current mounting region;
And a second insulating resin portion (90, 90a, 90b) which is provided at least in the through hole and which electrically insulates between the small current patterns.
このように、本開示は、リードフレームと薄膜導体部とが、電気的に接続されており、且つ第１絶縁樹脂部によって一体的に固定されている。そして、リードフレームは、大電流素子が実装可能な大電流用実装領域を含んでいる。一方、薄膜導体部は、小電流用パターンが形成され、小電流用パターン間が第２絶縁樹脂部で電気的に絶縁された、小電流素子が実装可能な小電流用実装領域を含んでいる。よって、本開示は、大電流素子と小電流素子の両方を実装可能である。また、本開示は、大電流素子がリードフレームに実装され、小電流素子が薄膜導体部に実装されるため、大電流素子と小電流素子の両方を実装可能としつつ信頼性を確保できる。 Thus, according to the present disclosure, the lead frame and the thin film conductor portion are electrically connected and integrally fixed by the first insulating resin portion. The lead frame includes a large current mounting area on which a large current element can be mounted. On the other hand, the thin film conductor portion includes a small current mounting region on which a small current element can be mounted, in which a small current pattern is formed and the small current patterns are electrically isolated by the second insulating resin portion. . Thus, the present disclosure can implement both large current devices and small current devices. Further, according to the present disclosure, since the large current element is mounted on the lead frame and the small current element is mounted on the thin film conductor portion, reliability can be ensured while both the large current element and the small current element can be mounted.
さらに、上記目的を達成するために本開示は、
大電流に対応した大電流素子（７２）と、
大電流素子よりも電極間隔が狭く、且つ、大電流素子よりも小電流に対応した小電流素子（７１、７３）と、
リードフレーム（１０、３０）の一部であり、大電流素子が電気的及び機械的に接続されて実装された少なくとも一つの大電流用実装領域（１２、３２）と、
リードフレームよりも厚みが薄くリードフレームと電気的に接続された薄膜導体部（２０）の一部であり、薄膜導体部に貫通穴が設けられることで小電流素子の電極間隔に対応した小電流用パターンが形成されており、小電流用パターンに小電流素子が電気的及び機械的に接続されて実装された小電流用実装領域（２１）と、
大電流用実装領域の両面と小電流用実装領域の両面を露出しつつ、リードフレームと薄膜導体部とを一体的に固定する電気絶縁性の第１絶縁樹脂部（６０）と、
少なくとも貫通穴に設けられ、小電流用パターン間を電気的に絶縁する第２絶縁樹脂部（９０、９０ａ、９０ｂ）と、を備えていることを特徴とする。
Furthermore, in order to achieve the above object, the present disclosure is
A large current element (72) corresponding to a large current,
A small current element (71, 73) which has a smaller electrode distance than the large current element and which corresponds to a smaller current than the large current element;
At least one high current mounting area (12, 32) which is part of the leadframe (10, 30) and in which high current elements are electrically and mechanically connected and mounted;
A small current which is thinner than the lead frame and is a part of the thin film conductor (20) electrically connected to the lead frame, and a through hole is provided in the thin film conductor to correspond to the electrode spacing of the small current element A small current mounting area (21) in which a small current element is electrically and mechanically connected to a small current pattern and mounted.
An electrically insulating first insulating resin portion (60) integrally fixing the lead frame and the thin film conductor portion while exposing both surfaces of the large current mounting region and both surfaces of the small current mounting region;
And a second insulating resin portion (90, 90a, 90b) which is provided at least in the through hole and electrically insulates between the small current patterns.
このように、本開示は、リードフレームと薄膜導体部とが、電気的に接続されており、且つ第１絶縁樹脂部によって一体的に固定されている。そして、リードフレームは、大電流素子が実装された大電流用実装領域を含んでいる。一方、薄膜導体部は、小電流用パターンが形成され、且つ小電流用パターン間が第２絶縁樹脂部で電気的に絶縁され、小電流素子が実装された小電流用実装領域を含んでいる。よって、本開示は、大電流素子と小電流素子の両方が実装され、これらを同一のパッケージに搭載することができる。 Thus, according to the present disclosure, the lead frame and the thin film conductor portion are electrically connected and integrally fixed by the first insulating resin portion. The lead frame includes a large current mounting area in which a large current element is mounted. On the other hand, the thin film conductor portion includes the small current mounting region in which the small current pattern is formed, and the small current patterns are electrically insulated by the second insulating resin portion and the small current element is mounted. . Thus, according to the present disclosure, both a large current element and a small current element can be mounted, and these can be mounted in the same package.
このため、本開示は、大電流素子と小電流素子とを別体で設けるよりも体格を小型化できる。また、本開示は、大電流素子がリードフレームに実装され、小電流素子が薄膜導体部に実装されているため、大電流素子と小電流素子とを一つのパッケージ内に設けつつ信頼性を確保できる。 For this reason, the present disclosure can miniaturize the physique rather than separately providing a large current element and a small current element. Further, in the present disclosure, since the large current element is mounted on the lead frame and the small current element is mounted on the thin film conductor portion, reliability is ensured while providing the large current element and the small current element in one package. it can.
さらに、上記目的を達成するために本開示は、
大電流に対応した大電流素子（７２）と、
大電流素子よりも電極間隔が狭く、且つ、大電流素子よりも小電流に対応した小電流素子（７１、７３）と、
リードフレーム（１０、３０）の一部であり、大電流素子が電気的及び機械的に接続されて実装された少なくとも一つの大電流用実装領域（１２、３２）と、
リードフレームよりも厚みが薄くリードフレームと電気的に接続された薄膜導体部（２０）の一部であり、薄膜導体部に貫通穴が設けられることで小電流素子の電極間隔に対応した小電流用パターンが形成されており、小電流用パターンに小電流素子が電気的及び機械的に接続されて実装された小電流用実装領域（２１）と、
大電流用実装領域の両面と小電流用実装領域の両面を露出しつつ、リードフレームと薄膜導体部とを一体的に固定する電気絶縁性の第１絶縁樹脂部（６０）と、
少なくとも貫通穴に設けられ、小電流用パターン間を電気的に絶縁する第２絶縁樹脂部（９０、９０ａ、９０ｂ）と、を備えている半導体パッケージの製造方法であって、
分割可能な複数の金型を含む第１成形型にリードフレームと薄膜導体部とを配置して複数の金型を型締めする工程であって、大電流用実装領域の両面と小電流用実装領域の両面とに第１成形型の一部を接触させた状態で型締めする型締め工程と、
型締め工程後に、第１成形型で囲まれた空間に、第１絶縁樹脂部の構成材料を供給して第１絶縁樹脂部を成形する第１成形工程と、
第１成形工程後に、大電流用実装領域と小電流用実装領域に接触させている金型を取り外す型外し工程と、
型外し工程後に、フォトリソグラフィによって小電流用実装領域に小電流用パターンを形成するパターン形成工程と、
パターン形成工程後に、大電流用実装領域に大電流素子を実装するとともに、小電流用実装領域に小電流素子を実装する実装工程と、
実装工程後に、少なくとも貫通穴に、第２絶縁樹脂部の構成材料を供給して第２絶縁樹脂部を成形する第２成形工程と、を備えていることを特徴とする。
Furthermore, in order to achieve the above object, the present disclosure is
A large current element (72) corresponding to a large current,
A small current element (71, 73) which has a smaller electrode distance than the large current element and which corresponds to a smaller current than the large current element;
At least one high current mounting area (12, 32) which is part of the leadframe (10, 30) and in which high current elements are electrically and mechanically connected and mounted;
A small current which is thinner than the lead frame and is a part of the thin film conductor (20) electrically connected to the lead frame, and a through hole is provided in the thin film conductor to correspond to the electrode spacing of the small current element A small current mounting area (21) in which a small current element is electrically and mechanically connected to a small current pattern and mounted.
An electrically insulating first insulating resin portion (60) integrally fixing the lead frame and the thin film conductor portion while exposing both surfaces of the large current mounting region and both surfaces of the small current mounting region;
A method of manufacturing a semiconductor package, comprising: a second insulating resin portion (90, 90a, 90b) provided at least in a through hole and electrically insulating between small current patterns.
A step of arranging a lead frame and a thin film conductor in a first mold including a plurality of divisible molds and clamping the plurality of molds, wherein both sides of a large current mounting area and mounting for a small current A clamping step of clamping in a state in which a part of the first molding die is in contact with both sides of the area;
A first forming step of forming a first insulating resin portion by supplying a constituent material of the first insulating resin portion to a space surrounded by the first forming die after the clamping step;
Removing the mold in contact with the high current mounting area and the low current mounting area after the first molding process;
A pattern forming step of forming a small current pattern in the small current mounting region by photolithography after the demolding step;
A mounting step of mounting the large current element in the large current mounting area after the pattern forming step and mounting the small current element in the small current mounting area;
After the mounting step, the method further comprises: a second forming step of supplying a constituent material of the second insulating resin portion to at least the through hole to form the second insulating resin portion.
このように、本開示は、上記半導体パッケージの製造方法である。このため、本開示は、上記のような効果を奏する半導体パッケージを製造することができる。 Thus, the present disclosure is a method of manufacturing the above semiconductor package. Thus, the present disclosure can manufacture a semiconductor package that exhibits the effects as described above.
なお、特許請求の範囲、及びこの項に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。 The claims and the reference numerals in the parentheses described in this section indicate the correspondence with specific means described in the embodiment described later as one aspect, and the technical scope of the present disclosure There is no limitation on
以下において、図面を参照しながら、本開示を実施するための複数の形態を説明する。各形態において、先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において、構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を参照し適用することができる。なお、以下においては、互いに直交する３方向をＸ方向、Ｙ方向、Ｚ方向と示す。 Hereinafter, a plurality of modes for carrying out the present disclosure will be described with reference to the drawings. In each embodiment, parts corresponding to the items described in the preceding embodiment may be denoted by the same reference numerals and redundant description may be omitted. In each embodiment, when only a part of the configuration is described, the other parts of the configuration can be applied with reference to the other embodiments described above. In the following, three directions orthogonal to one another are referred to as an X direction, a Y direction, and a Z direction.
本実施形態では、図１〜図３に示す半導体実装基板１００、図５に示す半導体パッケージ２００に本開示を適用した例を採用する。まず、図１〜４を用いて、半導体実装基板１００に関して説明する。半導体実装基板１００は、半導体パッケージ２００の一部として用いることができる。
In the present embodiment, an example in which the present disclosure is applied to the
半導体実装基板１００は、図１、図２、図３、図４に示すように、第１導体部１０、第２導体部２０、第３導体部３０、第１絶縁樹脂部６０、第２絶縁樹脂部９０などを備えている。さらに、半導体実装基板１００は、図１、図２、図４に示すように、第４導体部５０を備えていてもよい。半導体実装基板１００は、大電流素子に相当するパワー半導体素子７２や、小電流素子７３や、マイコン７１などが実装可能に構成されている。
As shown in FIGS. 1, 2, 3 and 4, the
第１導体部１０と第３導体部３０は、図４に示すように、リードフレーム１１０の一部である。リードフレーム１１０は、アルミニウムや銅や鉄などを主成分とした導電性部材や、これらの一つを配合した合金である導電性部材などで構成されている。また、リードフレーム１１０は、これらの導電性部材に銅めっきなどが施されたものであっても採用できる。
The
リードフレーム１１０は、板状の部材が、パンチ加工や曲げ加工などを含むプレス加工によって屈曲されている。リードフレーム１１０は、例えば１００μｍ以上の厚みを有した板状の部材を採用できる。
In the
第１導体部１０は、図１、図２、図３、図４に示すように、第１端子部１１、第１実装部１２、傾斜部１３、第１屈曲部１４を含んでおり、これらが一体的に構成されている。
The
第１端子部１１は、第１導体部１０の一方の端部であり、外部機器との電気的接続用の端子である。第１端子部１１は、パワー半導体素子７２用の端子とも言える。
The first
第１端子部１１は、図３に示すように、第１絶縁樹脂部６０から露出している。第１端子部１１は、図３では、直線的に図示されているが、屈曲させることで、ガルウイングタイプの端子とすることができる。つまり、半導体実装基板１００は、ガルウイングタイプの基板とすることができる。これによって、半導体実装基板１００は、外部機器としてのプリント基板などに実装しやすく、外部機器と電気的に接続しやすくなる。
As shown in FIG. 3, the first
なお、後程説明するが、半導体実装基板１００は、パワー半導体素子７２や、小電流素子７３や、マイコン７１などが実装され、第２絶縁樹脂部９０が設けられて半導体パッケージ２００とすることができる。この半導体パッケージ２００は、ガルウイングタイプの半導体パッケージと言うことができる。
Although described later, the
第１実装部１２は、大電流用実装領域に相当する。第１実装部１２は、平坦な部位であり、ＸＹ平面に平行な部位である。第１実装部１２は、パワー半導体素子７２が電気的及び機械的に接続されて実装可能な部位である。第１実装部１２は、図１、図２、図３に示すように、両面が第１絶縁樹脂部６０から露出している。
The first mounting
傾斜部１３は、図３に示すように、第１実装部１２に対して傾斜している部位である。傾斜部１３は、プレス加工によって屈曲されている。傾斜部１３は、一方の端部が第１実装部１２と連続的に設けられており、他方の端部が第２導体部２０と接合されている。なお、本開示は、傾斜部１３を備えていなくてもよい。
The
第１屈曲部１４は、特許請求の範囲における屈曲部に相当し、図３に示すように、第１実装部１２に対して屈曲している部位である。つまり、第１屈曲部１４は、平坦な第１実装部１２に対して、リードフレーム１１０の厚み方向に屈曲した部位である。第１屈曲部１４は、プレス加工によって屈曲されている。ここでは、第１実装部１２に対して直角に屈曲している例を採用している。第１屈曲部１４は、一方の端部が第１実装部１２と連続的に設けられており、他方の端部が第１端子部１１と連続的に設けられている。なお、本開示は、第１屈曲部１４を備えていなくてもよい。
The first
第１導体部１０は、第１屈曲部１４によって、第１端子部１１の第１絶縁樹脂部６０から突出する位置を第２導体部２０と同じ位置にすることができる。つまり、第１導体部１０は、傾斜部１３を含みつつ、第１端子部１１の第１絶縁樹脂部６０から突出する位置を第２導体部２０と同じ位置にすることができる。なお、ここでの位置とは、Ｚ方向の位置である。
The position where the
第３導体部３０は、図１、図２、図３、図４に示すように、第３端子部３１、第３実装部３２、第３屈曲部３３を含んでおり、これらが一体的に構成されている。第３端子部３１は、第２導体部２０と直接接合されておらず傾斜部１３を有していないが、その他の点は第１端子部１１と同様である。第３端子部３１は、第１絶縁樹脂部６０に対して、第１端子部１１とは反対側から突出している。なお、第３実装部３２は、大電流用実装領域に相当し、第１実装部１２と同様である。第３屈曲部３３は、第１屈曲部１４と同様である。本開示は、第３屈曲部３３を備えていなくてもよい。
The
しかしながら、第３導体部３０は、第２導体部２０と第１絶縁樹脂部６０によって一体的に設けられているものの、第２導体部２０と機械的に接続されていない。後程説明するが、第３導体部３０は、線状の導電性部材である第２ワイヤ３４を介して、第２導体部２０に実装される小電流素子７３と電気的に接続される。
However, although the
第２導体部２０は、薄膜導体部に相当する。第２導体部２０は、図１、図２、図３、図４に示すように、第２実装部２１、微細パターン２２、パターン形成領域２２ａを含んでおり、これらが一体的に構成されている。第２導体部２０は、リードフレーム１１０と電気的に接続されている。また、第２導体部２０は、第１導体部１０及び第３導体部３０と同様の金属によって形成されている。第２導体部２０は、平坦な部材であり、ＸＹ平面に平行に設けられている。
The
しかしながら、第２導体部２０は、第１導体部１０及び第３導体部３０よりも厚みが薄い。第２導体部２０は、箔状の導電性部材と言うこともできる。第２導体部２０は、露光加工が可能な程度の薄さである。言い換えると、第２導体部２０は、フォトリソグラフィによって、Ｚ方向に貫通穴２３を形成できる程度の厚みである。第２導体部２０は、例えば、圧延加工や、叩きのばすことで製造できる。
However, the
第２実装部２１は、小電流用実装領域に相当する。第２実装部２１は、微細パターン２２が形成されたパターン形成領域２２ａを含んでいる。つまり、第２実装部２１は、マイコン７１や小電流素子７３の電極間隔に対応し、第２導体部２０に貫通穴２３が設けられることで微細パターン２２が形成されている。よって、第２実装部２１は、微細パターン２２にマイコン７１や小電流素子７３が電気的及び機械的に接続されて実装可能な部位と言える。微細パターン２２は、小電流用パターンに相当する。なお、図３では、微細パターン２２と貫通穴２３をわかりやすくするために、これらを大きく図示している。
The
第１導体部１０と第２導体部２０は、接合部４０によって電気的及び機械的に接続されている。つまり、第１導体部１０と第２導体部２０は、一体的に構成された導電性部材と言うことができる。このように、リードフレーム１１０には、リードフレーム１１０よりも十分に厚みが薄い第２導体部２０が接合されている。なお、第１導体部１０と第２導体部２０は、例えば溶接などによって接合することができる。つまり、第２導体部２０は、リードフレーム１１０とは別体に設けられており、溶接工程で電気的及び機械的に接続されると言える。さらに、第２導体部２０は、リードフレーム１１０の一部を、第１導体部１０などよりも薄く加工した部位であってもよい。
The
第４導体部５０は、図４に示すように、リードフレーム１１０の一部である。第４導体部５０は、第４端子部５１、埋設部５２を含んでいる。第４導体部５０は、第１導体部１０や第３導体部３０と同様の厚みを有している。しかしながら、第４導体部５０は、第１導体部１０や第３導体部３０よりも幅が狭い棒状の部位である。第４端子部５１、第１絶縁樹脂部６０から突出する部位であり、マイコン７１や小電流素子７３用の端子とも言える。
The
第４端子部５１は、第１端子部１１などと同様に、屈曲させることで、ガルウイングタイプの端子とすることができる。これによって、半導体実装基板１００は、外部機器としてのプリント基板などに実装しやすく、外部機器と電気的に接続しやすくなる。
The fourth
埋設部５２は、第４端子部５１と一体的に設けられており、第１絶縁樹脂部６０に埋設される部位である。埋設部５２は、第１ワイヤ５３を介して、第２実装部２１又はマイコン７１や小電流素子７３に電気的及び機械的に接続される。
The buried
第１絶縁樹脂部６０は、電気絶縁性の樹脂であり、第１凹部６１、第２凹部６２、第３凹部６３を含んでいる。第１絶縁樹脂部６０は、図３に示すように、第１実装部１２や第３実装部３２の両面と第２実装部２１の両面を露出しつつ、リードフレーム１１０と第２導体部２０とを一体的に固定している。
The first insulating
なお、第１絶縁樹脂部６０は、第１実装部１２や第３実装部３２の両面全域と、第２実装部２１の両面全域が露出するように設けられていなくてもよい。例えば、第１絶縁樹脂部６０は、第１実装部１２の一方の面の一部と反対面の一部、第３実装部３２の一方の面の一部と反対面の一部、第２実装部２１の一方の面の一部と反対面の一部が露出するように設けられていればよい。
The first insulating
第１絶縁樹脂部６０は、第２実装部２１の一方の面が露出するように、第１凹部６１が設けられている。つまり、第１凹部６１は、第２実装部２１に達する穴であり、第２実装部２１を底とする有底穴と言える。第１凹部６１は、一面Ｓ１側に開口した穴である。
The first insulating
また、第１絶縁樹脂部６０は、傾斜部１３や第１屈曲部１４を覆いつつ、第１実装部１２の一方の面が露出するように、第２凹部６２が設けられている。なお、半導体実装基板１００は、第１絶縁樹脂部６０の一部と第１実装部１２とが面一に形成された一面Ｓ１を有している。よって、第２凹部６２は、傾斜部１３や第１屈曲部１４を覆いつつ、第１実装部１２の両面を露出するために設けられているとも言える。第２凹部６２は、特許請求の範囲の実装用凹部に相当し、第１実装部１２に達する穴であり、第１実装部１２を底とする有底穴と言える。第２凹部６２は、裏面Ｓ２側に開口した穴である。
Further, the first insulating
さらに、第１絶縁樹脂部６０は、第３屈曲部３３を覆いつつ、第３実装部３２の一方の面が露出するように、第３凹部６３が設けられている。なお、半導体実装基板１００は、第１絶縁樹脂部６０の一部と第３実装部３２とが面一に形成された一面Ｓ１を有している。よって、第３凹部６３は、第３屈曲部３３を覆いつつ、第３実装部３２の両面を露出するために設けられているとも言える。第３凹部６３は、特許請求の範囲の実装用凹部に相当し、第３実装部３２に達する穴であり、第３実装部３２を底とする有底穴と言える。第３凹部６３は、裏面Ｓ２側に開口した穴である。
Furthermore, while the first insulating
第１絶縁樹脂部６０は、後程説明する第１成形工程で成形することができる。よって、第１凹部６１〜第３凹部６３は、第１成形工程で用いる成形型に突起を設けておくことで形成できる。
The first insulating
第２絶縁樹脂部９０は、電気絶縁性の樹脂であり、少なくとも貫通穴２３に設けられ、微細パターン２２間を電気的に絶縁している。なお、第２絶縁樹脂部９０は、半導体実装基板１００が半導体パッケージ２００の一部として用いられた場合、貫通穴２３に加えて、半導体実装基板１００の裏面Ｓ２側を全体的に覆うように設けられる。
The second insulating
このように、半導体実装基板１００は、リードフレーム１１０と第２導体部２０とが、電気的に接続されており、且つ第１絶縁樹脂部６０によって一体的に固定されている。そして、リードフレーム１１０は、パワー半導体素子７２が実装可能な第１実装部１２と第３実装部３２を含んでいる。一方、第２導体部２０は、微細パターン２２が形成され、微細パターン２２間が第２絶縁樹脂部９０で電気的に絶縁された、小電流素子７３などが実装可能な第２実装部２１を含んでいる。つまり、半導体実装基板１００は、大電流に対応した第１導体部１０及び第３導体部３０と、第１導体部１０に流れる電流よりも小さい小電流に対応した第２導体部２０とを含んでいる。
As described above, in the
よって、半導体実装基板１００は、パワー半導体素子７２と小電流素子７３などの両方を実装可能である。また、半導体実装基板１００は、パワー半導体素子７２がリードフレーム１１０に実装され、小電流素子７３などが第２導体部２０に実装されるため、パワー半導体素子７２と小電流素子７３などの両方を実装可能としつつ信頼性を確保できる。
Therefore, the
また、半導体実装基板１００は、導体の微細化と、導体の厚肉化が両立された基板と言える。さらに、半導体実装基板１００は、高密度実装と、高放熱性及び大電流化とが両立された基板と言える。
The
ここで、図５を用いて、半導体パッケージ２００に関して説明する。半導体パッケージ２００は、半導体実装基板１００と、マイコン７１と、パワー半導体素子７２と、小電流素子７３などを備えている。また、半導体パッケージ２００は、第１はんだ８１、第２はんだ８２、第３はんだ８３などを備えている。
Here, the
マイコン７１と小電流素子７３は、ともに特許請求の範囲の小電流素子に相当する。マイコン７１と小電流素子７３は、パワー半導体素子７２よりも電極間隔が狭く且つパワー半導体素子７２よりも小電流に対応した素子である。このため、マイコン７１と小電流素子７３は、微細素子と言い換えることができる。また、マイコン７１と小電流素子７３としては、ＢＧＡ素子などを採用できる。
The
マイコン７１は、導電材料である第１はんだ８１を介して第２実装部２１、特に微細パターン２２に電気的及び機械的に接続されて実装されている。小電流素子７３は、導電材料である第３はんだ８３を介して第２実装部２１に電気的及び機械的に接続されて実装されている。
The
一方、パワー半導体素子７２は、マイコン７１と小電流素子７３よりも電極間隔が広く、電極における第１実装部１２などとの対向面の面積が広い。パワー半導体素子７２は、導電材料である第２はんだ８２を介して第１実装部１２及び第３実装部３２に電気的及び機械的に接続されて実装されている。なお、パワー半導体素子７２としては、ＭＯＳＦＥＴやＩＧＢＴなどを採用できる。
On the other hand, the
第２絶縁樹脂部９０は、マイコン７１と小電流素子７３を覆いつつ、半導体実装基板１００の裏面Ｓ２側を全体的に覆うように設けられている。また、第２絶縁樹脂部９０は、第２凹部６２と第３凹部６３に設けられて、パワー半導体素子７２を覆っている。詳述すると、第２絶縁樹脂部９０は、半導体実装基板１００に裏面Ｓ２、第１はんだ８１〜第３はんだ８３、マイコン７１と小電流素子７３、パワー半導体素子７２に密着しつつ、これらを覆っている。
The second insulating
よって、マイコン７１と小電流素子７３とパワー半導体素子７２は、第２絶縁樹脂部９０によって保護されている。また、第１はんだ８１〜第３はんだ８３は、第２絶縁樹脂部９０によって保護されている。このため、半導体パッケージ２００は、半導体実装基板１００と、第２絶縁樹脂部９０が設けられていない場合よりも、マイコン７１や小電流素子７３やパワー半導体素子７２との接合強度を向上できる。
Therefore, the
なお、半導体パッケージ２００は、一面Ｓ１の反対面が第２絶縁樹脂部９０の表面である樹脂表面Ｓ３となっている。この樹脂表面Ｓ３は、例えば、ＸＹ平面に平行な平坦面とすることができる。
In the
半導体パッケージ２００は、微細パターン２２のマイコン７１と小電流素子７３が実装された面の反対面が、第１絶縁樹脂部６０と第２絶縁樹脂部９０から露出している。つまり、半導体パッケージ２００は、第１絶縁樹脂部６０に第１凹部６１が設けられており、且つ、第２絶縁樹脂部９０が裏面Ｓ２側と貫通穴２３のみに設けられているため、微細パターン２２の反対面が第１絶縁樹脂部６０と第２絶縁樹脂部９０から露出している。これによって、半導体パッケージ２００は、マイコン７１と小電流素子７３を保護しつつ、第１絶縁樹脂部６０と第２絶縁樹脂部９０とを設けた後に、微細パターン２２の反対面から半導体パッケージ２００の電気的な検査を行うことができる。
In the
半導体パッケージ２００は、半導体実装基板１００を含んでいるため、上記のように第１端子部１１、第３端子部３１、第４端子部５１が外部機器との電気的接続用の端子として、第１絶縁樹脂部６０から露出している。よって、半導体パッケージ２００は、ガルウイングタイプのパッケージとすることができる。このため、半導体パッケージ２００は、プリント基板などの外部機器に実装しやすく、外部機器と電気的に接続しやすい。
Since the
なお、半導体パッケージ２００は、第１端子部１１、第３端子部３１、第４端子部５１が、第１絶縁樹脂部６０における第２導体部２０と同じ位置から突出して設けられている。ここでの位置は、Ｚ方向における位置である。
In the
第１はんだ８１と、第２はんだ８２と、第３はんだ８３とは、同一の材料にて構成されていると好ましい。これによって、半導体パッケージ２００は、パワー半導体素子７２とマイコン７１と小電流素子７３とを同じ工程で実装できる。
The
また、第１絶縁樹脂部６０と第２絶縁樹脂部９０とが、同一系統の樹脂材料であると好ましい。半導体パッケージ２００は、第１絶縁樹脂部６０と第２絶縁樹脂部９０との密着性を良好にすることができる。よって、半導体パッケージ２００は、第１絶縁樹脂部６０と第２絶縁樹脂部９０との間に隙間が形成されることを抑制できる。
Moreover, it is preferable that the 1st insulating
このように、半導体パッケージ２００は、半導体実装基板１００を含んでいるため、半導体実装基板１００と同様の効果を奏することができる。また、半導体パッケージ２００は、パワー半導体素子７２と小電流素子７３などの両方を半導体実装基板１００に実装できるため、パワー半導体素子７２と小電流素子７３などを同一のパッケージに搭載することができる。
As described above, since the
このため、半導体パッケージ２００は、パワー半導体素子７２と小電流素子７３などとを別体で設けるよりも体格を小型化できる。また、半導体パッケージ２００は、パワー半導体素子７２がリードフレーム１１０に実装され、小電流素子７３などが第２導体部２０に実装されているため、パワー半導体素子７２と小電流素子７３などとを一つのパッケージ内に設けつつ信頼性を確保できる。
Therefore, the
ここで、図６〜図１２を用いて、半導体パッケージ２００の製造方法に関して説明する。本製造方法の第１成形工程では、第１成形型として、第１金型３１０と第２金型３２０とを用いる。本実施形態では、分割可能な複数の金型として、第１金型３１０と第２金型３２０とを採用している。また、第２成形工程では、第２成形型として、第１金型３１０と第３金型３３０とを用いる。さらに、パターン形成工程では、微細パターン２２に対応したマスク４００を用いる。なお、第１金型３１０〜第３金型３３０の構成は、一例であり、これに限定されない。
Here, a method of manufacturing the
第１金型３１０は、図６に示すように、第１凸部３１１と第１注入穴３１２とを含んでいる。第１凸部３１１は、第１凹部６１を形成するための突起であり、第１凹部６１の形状に対応している。また、第１注入穴３１２は、第１成形型のキャビティ内に第１絶縁樹脂部６０の構成材料を供給するための穴である。第１成形型のキャビティは、第１金型３３１０と第２金型３２０とでリードフレーム１１０及び第２導体部２０を挟み込んで型締めすることで形成される空間である。このキャビティの形状は、第１絶縁樹脂部６０の形状に対応している。
The
第２金型３２０は、図６に示すように、第２凸部３２１と第３凸部３２２とを含んでいる。第２凸部３２１は、第２凹部６２を形成するための突起であり、第２凹部６２の形状に対応している。第３凸部３２２は、第３凹部６３を形成するための突起であり、第３凹部６３の形状に対応している。
The
第３金型３３０は、特許請求の範囲における凹状金型に相当し、図１１に示すように、凹部３３１と第２注入穴３３２とを含んでいる。第３金型３３０は、凹部３３１は、第２絶縁樹脂部９０の形状に対応した穴である。また、第２注入穴３３２は、第２成形型のキャビティ内に第２絶縁樹脂部９０の構成材料を供給するための穴である。第２成形型のキャビティは、第１金型３１０と第３金型３３０とでリードフレーム１１０及び第２導体部２０などを挟み込んで型締めすることで形成される空間である。このキャビティの形状は、第２絶縁樹脂部９０の形状に対応している。
The
まず、図６に示すように、型締め工程を行う。型締め工程では、第１金型３１０と第２金型３２０にリードフレーム１１０と第２導体部２０とを配置して第１金型３１０と第２金型３２０を型締めする。また、型締め工程では、第１端子部１１と第３端子部３１と第４端子部５１とが、第１金型３１０と第２金型３２０とに接した状態で型締めされる。第１端子部１１と第３端子部３１と第４端子部５１とは、第１金型３１０と第２金型３２０とに接した状態で挟み込まれる。
First, as shown in FIG. 6, a mold clamping process is performed. In the mold clamping process, the
型締め工程では、第１実装部１２と第３実装部３２と第２実装部２１とに第１成形型の一部を接触させた状態で型締めする。これは、第１実装部１２と第３実装部３２と第２実装部２１に、第１絶縁樹脂部６０が形成されないようにするためである。
In the clamping step, the first mounting
詳述すると、第１実装部１２におけるパワー半導体素子７２が実装される実装面には、第２凸部３２１を接触させる。第３実装部３２におけるパワー半導体素子７２が実装される実装面には、第３凸部３２２を接触させる。第２実装部２１におけるマイコン７１、小電流素子７３が実装される実装面には、第２金型３２０の平坦面を接触させる。
If it explains in full detail, the 2nd
なお、第２実装部２１の実装面に接触する部位は、第２金型３２０における第２凸部３２１と第３凸部３２２との間の凹部における平坦面である。また、第２凸部３２１と第３凸部３２２は、実装面に接触する部位が平坦面となっている。
The portion in contact with the mounting surface of the second mounting
また、実装面の反対面には、第１金型３１０を接触させる。第１実装部１２と第３実装部３２の反対面には、第１金型３１０の平坦面を接触させる。第２実装部２１の反対面には、第１凸部３１１を接触させる。
Further, the
なお、第１実装部１２と第３実装部３２の反対面に接触する部位は、第１金型３１０における第１凸部３１１の周辺の凹部における平坦面である。また、第１凸部３１１は、反対面に接触する部位が平坦面となっている。
In addition, the site | part which contacts the opposite surface of the
さらに、型締め工程では、第１金型３１０と第２金型３２０を第２実装部２１の両面に接触させ、第１金型３１０と第２金型３２０とで第２実装部２１を両面から圧縮する。これによって、第２実装部２１は、第１金型３１０と第２金型３２０とによって両面から押圧されるため、平面度を確保することができる。つまり、型締め工程では、第２実装部２１が平坦になっていなくても、第２実装部２１を平坦に矯正できる。
Furthermore, in the mold clamping step, the
次に、図７に示すように、第１成形工程を行う。第１成形工程では、第１成形型で囲まれた空間に、第１注入穴３１２から第１絶縁樹脂部６０の構成材料を供給して第１絶縁樹脂部６０を成形する。つまり、第１成形工程では、周知の樹脂成形工程で第１絶縁樹脂部６０を成形する。成形するとは、成型すると言い換えることもできる。
Next, as shown in FIG. 7, a first forming step is performed. In the first molding step, the constituent material of the first insulating
次に、図８、図９に示すように、微細パターン２２を形成する。この工程では、まず図８に示すように、型外し工程を行う。型外し工程では、第１成形工程後に、第１実装部１２、第２実装部２１、第３実装部３２の実装面に接触させている金型である第２金型３２０を取り外す。
Next, as shown in FIGS. 8 and 9, a
ここでは、第２金型３２０のみを取り外す型外し工程を採用する。これによって、以降の工程において、第１金型３１０をキャリアとして用いることができる。また、第１金型３１０をキャリアとして用いることで、リードフレーム１１０と第２導体部２０とに第１絶縁樹脂部６０が形成された構造体が反ることを抑制しつつ、以降の工程を行うことができる。
Here, a mold removal process is employed in which only the
しかしながら、本開示は、これに限定されない。本開示は、型外し工程において、第１金型３１０と第２金型３２０の両方を取り外してもよい。この場合、新たに複数の金型を型締めした後に第２成形工程を行う必要がある。
However, the present disclosure is not limited thereto. The present disclosure may remove both the
その後、図８、図９に示すように、フォトリソグラフィによって第２実装部２１に微細パターン２２を形成する（パターン形成工程）。パターン形成工程では、図８に示すように、マスク４００を形成する（マスク工程）。その後、パターン形成工程では、図９に示すように、第２実装部２１におけるマスク４００が形成されていない部位を除去する。これは、周知のフォトリソグラフィ技術を採用できる。さらに、パターン形成工程では、図９に示すように、第２実装部２１からマスク４００を取り外す。言い換えると、パターン形成工程では、露出部にマスク４００を当て、マスク４００にパターンを書き、露光により回路を形成する。そして、パターン形成工程では、マスク４００を除去する。このようにパターン形成工程を行うことで、微細パターン２２を形成できる。
Thereafter, as shown in FIGS. 8 and 9, the
次に、図１０に示すように、実装工程を行う。実装工程では、第１実装部１２、第３実装部３２にパワー半導体素子７２を実装するとともに、第２実装部２１にマイコン７１や小電流素子７３を実装する。実装工程では、例えば、印刷又は塗布などによって、第２実装部２１に第１はんだ８１と第３はんだ８３とを形成するとともに、第１実装部１２と第３実装部３２に第２はんだ８２を形成する。
Next, as shown in FIG. 10, a mounting process is performed. In the mounting process, the
そして、実装工程では、第１はんだ８１上にマイコン７１を配置し、第３はんだ８３上に小電流素子７３を配置し、第２はんだ８２上にパワー半導体素子７２を配置する。さらに、実装工程では、各素子７１〜７３を各はんだ８１〜８３上に配置された状態で、各はんだ８１〜８３を過熱溶融させて、各素子７１〜７３と各実装部１２、２１、３２とを電気的及び機械的に接続して実装する。
Then, in the mounting step, the
さらに、実装工程では、第２ワイヤ４３を介して、小電流素子７３と第３導体部３０とを電気的及び機械的に接続してもよい。また、実装工程では、第１ワイヤ５３を介して、埋設部５２と、第２実装部２１又はマイコン７１や小電流素子７３とを電気的及び機械的に接続してもよい。
Furthermore, in the mounting process, the small
なお、本製造方法では、マスク４００を除去した後に、各実装部１２、２１、３２にプラズマ照射、あるいはＵＶ照射する工程を含んでいてもよい。これによって、各はんだ８１〜８３と各実装部１２、２１、３２との接合強度と向上できる。
The present manufacturing method may include the step of irradiating each mounting
次に、図１１に示すように、第２成形工程を行う。第２成形工程では、型外し工程で取り外した第２金型３２０とは異なる、パワー半導体素子７２や小電流素子７３などを囲うことが可能な第３金型３３０を含む第２成形型を用いて行う。本実施形態では、上記のように、第２成形型として、第１金型３１０と第３金型３３０を用いて第２成形工程を行う。
Next, as shown in FIG. 11, a second molding step is performed. In the second molding step, a second molding die including a
第２成形工程では、第１金型３１０と第３金型３３０とを型締めし、貫通穴２３を含む第２成形型で囲まれた空間に、第２注入穴３３２から第２絶縁樹脂部９０の構成材料を供給して第２絶縁樹脂部９０を成形する。その後、第１金型３１０と第３金型３３０とを型外しすることで、図１２に示す樹脂構造体を製造できる。
In the second molding process, the
図１２に示す樹脂構造体は、第１端子部１１と第３端子部３１と第４端子部５１とが屈曲されていない状態の半導体パッケージ２００である。よって、ガルウイングタイプの半導体パッケージ２００とする場合、第１端子部１１と第３端子部３１と第４端子部５１とを屈曲する工程を行う。
The resin structure illustrated in FIG. 12 is a
このようにして、本実施形態は、半導体パッケージ２００を製造することができる。なお、第２成形工程では、実装工程後に、少なくとも貫通穴２３に、第２絶縁樹脂部９０の構成材料を供給して第２絶縁樹脂部９０を成形するものであってもよい。
Thus, in the present embodiment, the
このように、本製造方法は、上記半導体パッケージ２００の製造方法である。このため、本製造方法は、上記のような効果を奏する半導体パッケージ２００を製造することができる。
Thus, the present manufacturing method is a method of manufacturing the
以上、本開示の好ましい実施形態について説明した。しかしながら、本開示は、上記実施形態に何ら制限されることはなく、本開示の趣旨を逸脱しない範囲において、種々の変形が可能である。以下に、本開示のその他の形態として、第２実施形態〜第４実施形態に関して説明する。上記実施形態及び第２実施形態〜第４実施形態は、夫々単独で実施することも可能であるが、適宜組み合わせて実施することも可能である。本開示は、実施形態において示された組み合わせに限定されることなく、種々の組み合わせによって実施可能である。 Hereinabove, the preferred embodiments of the present disclosure have been described. However, the present disclosure is not limited to the above embodiment, and various modifications can be made without departing from the scope of the present disclosure. Second to fourth embodiments will be described below as other embodiments of the present disclosure. Although the said embodiment and 2nd Embodiment-4th Embodiment can also be implemented independently, respectively, it is also possible to implement combining suitably. The present disclosure is not limited to the combinations shown in the embodiments, and can be implemented by various combinations.
（第２実施形態）
図１３を用いて、第２実施形態の半導体パッケージ２１０に関して説明する。ここでは、半導体パッケージ２１０における半導体パッケージ２００との相違点を中心に説明する。半導体パッケージ２１０においては、半導体パッケージ２００と同様の個所に同じ符号を付与する。半導体パッケージ２００と同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。半導体パッケージ２１０は、センサ素子７４を備えている点が半導体パッケージ２００と異なる。
Second Embodiment
The
半導体パッケージ２１０は、微細パターン２２のマイコン７１が実装された面の反対面が、第１絶縁樹脂部６０と第２絶縁樹脂部９０から露出している。この反対面には、センサ素子７４が電気的及び機械的に接続されて実装されている。センサ素子７４は、導電材料である第４はんだ８４を介して、反対面に電気的及び機械的に接続されている。
In the
このように、センサ素子７４は、マイコン７１と同様に、微細パターン２２に実装されている。例えば、センサ素子７４は、マイコン７１と対向する位置に実装することができる。
Thus, the
また、センサ素子７４は、物理量に応じた電気信号をマイコン７１などに出力する素子である。そして、センサ素子７４は、第１絶縁樹脂部６０や第２絶縁樹脂部９０で封止されると、物理量に応じた電気信号を出力しにくくなるセンサである。センサ素子７４としては、例えば、圧力に応じた電気信号を出力する圧力センサなどを採用できる。
The
半導体パッケージ２１０は、半導体パッケージ２００と同様の効果を奏することができる。さらに、半導体パッケージ２１０は、マイコン７１が実装された微細パターン２２にセンサ素子７４が実装されているため、マイコン７１とセンサ素子７４との距離を短くすることができる。このため、半導体パッケージ２１０は、センサ素子７４からマイコン７１に出力される物理量に応じた電気信号にノイズが重畳されることを抑制できる。つまり、半導体パッケージ２１０は、センサ素子７４による物理量の検出精度を向上できる。
The
（第３実施形態）
図１４を用いて、第３実施形態の半導体パッケージ２２０に関して説明する。ここでは、半導体パッケージ２２０における半導体パッケージ２００との相違点を中心に説明する。半導体パッケージ２２０においては、半導体パッケージ２００と同様の個所に同じ符号を付与する。半導体パッケージ２００と同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。半導体パッケージ２２０は、第２絶縁樹脂部９０ａの形状と、外部素子７５を備えている点が半導体パッケージ２００と異なる。
Third Embodiment
The
半導体パッケージ２２０は、第１実装部１２の両面が、第１絶縁樹脂部６０と第２絶縁樹脂部９０ａから露出している。つまり、半導体パッケージ２２０は、第２凹部６２に第２絶縁樹脂部９０ａが設けられていない。
In the
第１実装部１２の裏面Ｓ２側には、外部素子７５が電気的及び機械的に接続されて実装されている。外部素子７５は、導電材料である第５はんだ８５を介して、第１実装部１２に電気的及び機械的に接続されている。
On the back surface S2 side of the first mounting
外部素子７５は、第１絶縁樹脂部６０や第２絶縁樹脂部９０による封止に向かない回路素子である。外部素子７５としては、例えば、コイルやコンデンサなどを採用できる。
The
半導体パッケージ２２０は、半導体パッケージ２００と同様の効果を奏することができる。さらに、半導体パッケージ２２０は、外部素子７５のような樹脂封止に向いていない回路素子であっても搭載することができる。このため、半導体パッケージ２２０は、外部素子７５が半導体パッケージ２２０外に設けられている場合よりも、全体としての体格を小型化できる。
The
（第４実施形態）
図１５を用いて、第４実施形態の半導体パッケージ２３０に関して説明する。ここでは、半導体パッケージ２３０における半導体パッケージ２００との相違点を中心に説明する。半導体パッケージ２３０においては、半導体パッケージ２００と同様の個所に同じ符号を付与する。半導体パッケージ２００と同じ符号の構成要素に関しては、上記実施形態を参照して適用できる。半導体パッケージ２３０は、第２絶縁樹脂部９０ｂの形状が半導体パッケージ２００と異なる。
Fourth Embodiment
The
第２絶縁樹脂部９０ｂは、第２導体部２０に達する第４穴部９１ｂが設けられている。詳述すると、第２絶縁樹脂部９０ｂは、マイコン７１と小電流素子７３との間に第４穴部９１ｂが設けられている。よって、マイコン７１と小電流素子７３は、第２絶縁樹脂部９０ｂの一部と、第４穴部９１ｂとが間に配置された状態で隣り合っている。つまり、マイコン７１と小電流素子７３の間には、空気が介在されることになる。このため、半導体パッケージ２３０は、マイコン７１と小電流素子７３との間における熱伝達を抑制できる。なお、半導体パッケージ２３０は、半導体パッケージ２００と同様の効果を奏することができる。
The second insulating
１０…第１導体部、１１…第１端子部、１２…第１実装部、１３…傾斜部、１４…第１屈曲部、２０…第２導体部、２１…第２実装部、２２…微細パターン、２２ａ…パターン形成領域、２３…貫通穴、３０…第３導体部、３１…第３端子部、３２…第３実装部、３３…第３屈曲部、３４…第２ワイヤ、４０…接合部、５０…第４導体部、５１…第４端子部、５２…埋設部、５３…第１ワイヤ、６０…第１絶縁樹脂部、６１…第１凹部、６２…第２凹部、６３…第３凹部、７１…マイコン、７２…パワー半導体素子、７３…小電流素子、７４…センサ素子、７５…外部素子、８１…第１はんだ、８２…第２はんだ、８３…第３はんだ、８４…第４はんだ、８５…第５はんだ、９０，９０ａ，９０ｂ…第２絶縁樹脂部、９１ｂ…第４穴部、１００…半導体実装基板、１１０…リードフレーム、２００〜２３０…半導体パッケージ、３１０…第１金型、３１１…第１凸部、３１２…第１注入穴、３２０…第２金型、３２１…第２凸部、３２２…第３凸部、３３０…第３金型、３３２…第２注入穴、４００…マスク、Ｓ１…一面、Ｓ２…裏面、Ｓ３…樹脂表面、 DESCRIPTION OF SYMBOLS 10 ... 1st conductor part, 11 ... 1st terminal part, 12 ... 1st mounting part, 13 ... inclination part, 14 ... 1st bending part, 20 ... 2nd conductor part, 21 ... 2nd mounting part, 22 ... fine Pattern 22a: pattern formation area 23, 23: through hole, 30: third conductor portion, 31: third terminal portion, 32: third mounting portion, 33: third bent portion, 34: second wire, 40: bonding Portions 50: fourth conductor portion 51: fourth terminal portion 52: buried portion 53: first wire 60: first insulating resin portion 61: first concave portion 62: second concave portion 63: fourth portion 3 Recesses 71: Microcomputer 72: Power semiconductor element 73: Small current element 74: Sensor element 75: External element 81: First solder 82: Second solder 83: Third solder 84: Third 4 solder, 85 ... fifth solder, 90, 90 a, 90 b ... second insulating resin part, 91 b ... fourth hole part, 10 ... semiconductor mounted substrate, 110 ... lead frame, 200-230 ... semiconductor package, 310 ... first mold, 311 ... first convex portion, 312 ... first injection hole, 320 ... second mold, 321 ... second convex Part 322 322 third convex portion 330 third mold 332 second injection hole 400 mask S1 one surface S2 back surface S3 resin surface
Claims (12)
前記リードフレームよりも厚みが薄く前記リードフレームと電気的に接続された薄膜導体部（２０）の一部であり、前記大電流素子よりも電極間隔が狭く且つ前記大電流素子よりも小電流に対応した小電流素子（７１、７３）の電極間隔に対応し、前記薄膜導体部に貫通穴が設けられることで小電流用パターンが形成されており、前記小電流用パターンに前記小電流素子が電気的及び機械的に接続されて実装可能な小電流用実装領域（２１）と、
前記大電流用実装領域の両面と前記小電流用実装領域の両面を露出しつつ、前記リードフレームと前記薄膜導体部とを一体的に固定する電気絶縁性の第１絶縁樹脂部（６０）と、
少なくとも前記貫通穴に設けられ、前記小電流用パターン間を電気的に絶縁する第２絶縁樹脂部（９０、９０ａ、９０ｂ）と、を備えている半導体実装基板。 At least one high current mounting that can be mounted by mounting a large current element (72) that is a part of the lead frame (10, 30, 110) and is a semiconductor element capable of handling a large current electrically and mechanically Area (12, 32),
It is a part of the thin film conductor (20) which is thinner than the lead frame and electrically connected to the lead frame, and the electrode spacing is narrower than the large current element and smaller than the large current element. A pattern for small current is formed by providing a through hole in the thin film conductor corresponding to the electrode spacing of the corresponding small current element (71, 73), and the small current element is formed in the pattern for small current. Mounting area (21) for small current which can be electrically and mechanically connected and mounted;
An electrically insulating first insulating resin portion (60) for integrally fixing the lead frame and the thin film conductor portion while exposing both surfaces of the large current mounting region and both surfaces of the small current mounting region; ,
And a second insulating resin portion (90, 90a, 90b) provided at least in the through hole to electrically insulate between the small current patterns.
前記大電流素子よりも電極間隔が狭く、且つ、前記大電流素子よりも小電流に対応した小電流素子（７１、７３）と、
リードフレーム（１０、３０）の一部であり、前記大電流素子が電気的及び機械的に接続されて実装された少なくとも一つの大電流用実装領域（１２、３２）と、
前記リードフレームよりも厚みが薄く前記リードフレームと電気的に接続された薄膜導体部（２０）の一部であり、前記薄膜導体部に貫通穴が設けられることで前記小電流素子の電極間隔に対応した小電流用パターンが形成されており、前記小電流用パターンに前記小電流素子が電気的及び機械的に接続されて実装された小電流用実装領域（２１）と、
前記大電流用実装領域の両面と前記小電流用実装領域の両面を露出しつつ、前記リードフレームと前記薄膜導体部とを一体的に固定する電気絶縁性の第１絶縁樹脂部（６０）と、
少なくとも前記貫通穴に設けられ、前記小電流用パターン間を電気的に絶縁する第２絶縁樹脂部（９０、９０ａ、９０ｂ）と、を備えている半導体パッケージ。 A large current element (72) corresponding to a large current,
A small current element (71, 73) having a smaller electrode spacing than the large current element and corresponding to a smaller current than the large current element;
At least one high current mounting area (12, 32) which is part of a lead frame (10, 30) and in which the high current elements are connected electrically and mechanically;
It is a part of a thin film conductor portion (20) which is thinner than the lead frame and electrically connected to the lead frame, and a through hole is provided in the thin film conductor portion, thereby providing an electrode interval of the small current element. A small current mounting area (21) in which a corresponding small current pattern is formed, and the small current element is electrically and mechanically connected to the small current pattern and mounted;
An electrically insulating first insulating resin portion (60) for integrally fixing the lead frame and the thin film conductor portion while exposing both surfaces of the large current mounting region and both surfaces of the small current mounting region; ,
And a second insulating resin portion (90, 90a, 90b) provided at least in the through hole and electrically insulating between the small current patterns.
前記第１絶縁樹脂部は、前記屈曲部を覆いつつ、前記大電流用実装領域の両面を露出するための実装用凹部（６２、６３）を含んでおり、
前記第２絶縁樹脂部が、前記小電流素子を覆いつつ、前記実装用凹部に設けられて、前記大電流素子を覆っている請求項３に記載の半導体パッケージ。 The lead frame includes bent portions (14, 33) bent in the thickness direction of the lead frame with respect to the flat mounting area for high current,
The first insulating resin portion includes mounting recesses (62, 63) for exposing both surfaces of the large current mounting region while covering the bent portion.
The semiconductor package according to claim 3, wherein the second insulating resin portion is provided in the mounting recess while covering the small current element, and covers the large current element.
前記小電流用パターンの前記小電流素子が実装された面の反対面が、前記第１絶縁樹脂部と前記第２絶縁樹脂部から露出している請求項３乃至５のいずれか一項に記載の半導体パッケージ。 The second insulating resin portion covers the small current element,
The opposite surface of the surface where the said small current element of the said pattern for small currents was mounted is exposed from the said 1st insulation resin part and the said 2nd insulation resin part in any one of Claim 3 thru | or 5 Semiconductor package.
前記大電流素子よりも電極間隔が狭く、且つ、前記大電流素子よりも小電流に対応した小電流素子（７１、７３）と、
リードフレーム（１０、３０）の一部であり、前記大電流素子が電気的及び機械的に接続されて実装された少なくとも一つの大電流用実装領域（１２、３２）と、
前記リードフレームよりも厚みが薄く前記リードフレームと電気的に接続された薄膜導体部（２０）の一部であり、前記薄膜導体部に貫通穴が設けられることで前記小電流素子の電極間隔に対応した小電流用パターンが形成されており、前記小電流用パターンに前記小電流素子が電気的及び機械的に接続されて実装された小電流用実装領域（２１）と、
前記大電流用実装領域の両面と前記小電流用実装領域の両面を露出しつつ、前記リードフレームと前記薄膜導体部とを一体的に固定する電気絶縁性の第１絶縁樹脂部（６０）と、
少なくとも前記貫通穴に設けられ、前記小電流用パターン間を電気的に絶縁する第２絶縁樹脂部（９０、９０ａ、９０ｂ）と、を備えている半導体パッケージの製造方法であって、
分割可能な複数の金型を含む第１成形型に前記リードフレームと前記薄膜導体部とを配置して複数の金型を型締めする工程であって、前記大電流用実装領域の両面と前記小電流用実装領域の両面とに前記第１成形型の一部を接触させた状態で型締めする型締め工程と、
前記型締め工程後に、前記第１成形型で囲まれた空間に、前記第１絶縁樹脂部の構成材料を供給して前記第１絶縁樹脂部を成形する第１成形工程と、
前記第１成形工程後に、前記大電流用実装領域と前記小電流用実装領域に接触させている前記金型を取り外す型外し工程と、
前記型外し工程後に、フォトリソグラフィによって前記小電流用実装領域に前記小電流用パターンを形成するパターン形成工程と、
前記パターン形成工程後に、前記大電流用実装領域に前記大電流素子を実装するとともに、前記小電流用実装領域に前記小電流素子を実装する実装工程と、
前記実装工程後に、少なくとも前記貫通穴に、前記第２絶縁樹脂部の構成材料を供給して前記第２絶縁樹脂部を成形する第２成形工程と、を備えている半導体パッケージの製造方法。 A large current element (72) corresponding to a large current,
A small current element (71, 73) having a smaller electrode spacing than the large current element and corresponding to a smaller current than the large current element;
At least one high current mounting area (12, 32) which is part of a lead frame (10, 30) and in which the high current elements are connected electrically and mechanically;
It is a part of a thin film conductor portion (20) which is thinner than the lead frame and electrically connected to the lead frame, and a through hole is provided in the thin film conductor portion, thereby providing an electrode interval of the small current element. A small current mounting area (21) in which a corresponding small current pattern is formed, and the small current element is electrically and mechanically connected to the small current pattern and mounted;
An electrically insulating first insulating resin portion (60) for integrally fixing the lead frame and the thin film conductor portion while exposing both surfaces of the large current mounting region and both surfaces of the small current mounting region; ,
A method of manufacturing a semiconductor package, comprising: a second insulating resin portion (90, 90a, 90b) provided at least in the through hole to electrically insulate between the small current patterns.
Placing the lead frame and the thin film conductor in a first mold including a plurality of dividable molds and clamping the plurality of molds, wherein both sides of the large current mounting area and the step A clamping step of clamping in a state in which a part of the first molding die is in contact with both sides of the small current mounting area;
A first forming step of forming the first insulating resin portion by supplying a constituent material of the first insulating resin portion to a space surrounded by the first forming die after the mold clamping step;
Removing the mold which is in contact with the large current mounting area and the small current mounting area after the first molding process;
A pattern forming step of forming the small current pattern in the small current mounting region by photolithography after the demolding step;
Mounting the large current element in the large current mounting area after the pattern forming process, and mounting the small current element in the small current mounting area;
A method of manufacturing a semiconductor package, comprising: a second forming step of supplying a constituent material of the second insulating resin portion to at least the through hole after the mounting step to form the second insulating resin portion.
前記第２成形工程では、前記型外し工程で取り外した前記金型とは異なる前記大電流素子と前記小電流素子とを囲うことが可能な凹状金型を含む第２成形型を用いて、前記貫通穴を含む前記第２成形型で囲まれた空間に、前記第２絶縁樹脂部の構成材料を供給して前記第２絶縁樹脂部を成形する請求項９に記載の半導体パッケージの製造方法。 In the mold removal step, the mold in contact with the mounting surface on which the large current element of the large current mounting region is mounted and the mounting surface on which the small current element of the small current mounting region is mounted Remove
In the second molding step, using the second molding die including the concave die capable of enclosing the large current element and the small current element different from the die removed in the mold removing step, using the second molding die 10. The method for manufacturing a semiconductor package according to claim 9, wherein the constituent material of the second insulating resin portion is supplied to a space surrounded by the second molding die including the through hole to mold the second insulating resin portion.
前記第２成形型は、前記第１金型と前記凹状金型とを含み、
前記型外し工程では、前記第２金型のみを取り外し、
前記パターン形成工程と前記実装工程と前記第２成形工程は、前記リードフレームと前記薄膜導体部と前記第１絶縁樹脂部とが前記第１金型に配置された状態で行われる請求項１０に記載の半導体パッケージの製造方法。 The first mold includes a first mold in contact with the opposite surface of the mounting surface, and a second mold as the mold in contact with the mounting surface.
The second mold includes the first mold and the concave mold,
In the mold removal step, only the second mold is removed,
The pattern forming process, the mounting process, and the second molding process are performed in a state in which the lead frame, the thin film conductor portion, and the first insulating resin portion are disposed in the first mold. The manufacturing method of the described semiconductor package.
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| JP2017078400A JP2018182029A (en) | 2017-04-11 | 2017-04-11 | Semiconductor mounting substrate, semiconductor package including semiconductor mounting substrate, and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115206892A (en) * | 2021-04-05 | 2022-10-18 | 日本航空电子工业株式会社 | Thin electronic device |
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