[go: up one dir, main page]

JP2018182055A - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP2018182055A
JP2018182055A JP2017079316A JP2017079316A JP2018182055A JP 2018182055 A JP2018182055 A JP 2018182055A JP 2017079316 A JP2017079316 A JP 2017079316A JP 2017079316 A JP2017079316 A JP 2017079316A JP 2018182055 A JP2018182055 A JP 2018182055A
Authority
JP
Japan
Prior art keywords
silicon carbide
carbide layer
insulating film
carbide semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017079316A
Other languages
English (en)
Other versions
JP6988140B2 (ja
Inventor
文一 今井
Fumikazu Imai
文一 今井
大西　泰彦
Yasuhiko Onishi
泰彦 大西
内海　誠
Makoto Uchiumi
誠 内海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017079316A priority Critical patent/JP6988140B2/ja
Priority to US15/938,481 priority patent/US10600872B2/en
Publication of JP2018182055A publication Critical patent/JP2018182055A/ja
Priority to US16/239,684 priority patent/US10580870B2/en
Application granted granted Critical
Publication of JP6988140B2 publication Critical patent/JP6988140B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H10D64/0123—
    • H10D64/01366—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/01—Manufacture or treatment
    • H10D8/051—Manufacture or treatment of Schottky diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H10P14/20—
    • H10P14/2904—
    • H10P14/3408—
    • H10P14/6308—
    • H10P14/6322—
    • H10P50/00—
    • H10P70/23—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/60—Impurity distributions or concentrations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/834—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge further characterised by the dopants
    • H10P30/2042—
    • H10P30/21—

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】チャネル部への不純物混入を抑制し、キャリアの移動度が低下せず、耐圧を安定できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板１００と、第１導電型の第１炭化珪素層１と、絶縁膜９と、を備える。炭化珪素半導体装置では、絶縁膜９の内部、前記絶縁膜９と前記第１炭化珪素層１の境界層、または、前記第１炭化珪素層１の前記絶縁膜９が設けられた表面では、フッ素または塩素を検出できない。
【選択図】図１

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）半導体は、高い絶縁破壊電界強度を有することから、次世代の低損失な電力用半導体装置の材料として期待され、ショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ)など様々な構造の炭化珪素半導体装置が開発されている。一般に、ＭＯＳＦＥＴでは、基板表面上にゲート電極を有するプレーナー型よりも基板表面からの概垂直なトレンチ内にゲート電極を有するトレンチ型の方が単位面積当たりのセル密度を増やすことができるため、電流密度を増やすことができ、大電流化の要望に応じることが容易になる。
これらの炭化珪素半導体装置の作製（製造）プロセスには、製造装置やプロセスノウハウの適用しやすさから、シリコン（Ｓｉ）半導体装置と同様のプロセスが用いられることが多く、洗浄プロセスにはアンモニア（ＮＨ3）水と過酸化水素水（Ｈ2Ｏ2）の混合液(ＳＣ１：Ｓｔａｎｄａｒｄ Ｃｌｅａｎ １）、塩酸（ＨＣｌ）と過酸化水素水の混合液（ＳＣ２：Ｓｔａｎｄａｒｄ Ｃｌｅａｎ ２）および希フッ酸（ＨＦ）を組み合わせたいわゆるＲＣＡ（強酸および高塩基溶液を用いたウェット洗浄）洗浄が適用されている（例えば、下記特許文献１参照）。
トレンチ型の炭化珪素半導体装置において、トレンチの内面には均一な膜厚の酸化膜を形成する必要があることから、熱酸化による膜形成でなく、シランガス等を用いた高温酸化膜（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のデポ膜が用いられる。また、炭化珪素半導体基板の表面処理方法として、プラズマ処理や水素（Ｈ2）によるエッチングを行う技術が開示されている(例えば、下記特許文献２、３参照）。
特開２０１２−４２７０号公報 特許第３７３３７９２号公報 特開平１１−１８６２５６号公報
しかしながら、洗浄プロセスに広く用いられるフッ酸を用いた場合、炭化珪素半導体表面に洗浄液成分であるフッ素（Ｆ）が残留する性質があることが報告されている（例えば、下記参考文献参照）。また、発明者らは、ＲＣＡ洗浄を用いた場合、塩素またはフッ素が炭化珪素半導体表面に残留することを把握した。特にトレンチ型の炭化珪素半導体装置では、トレンチ内部の洗浄液やリンス液を十分に循環できないため、トレンチの内部からフッ素または塩素がトレンチ外部より高い濃度で検出される傾向があることを把握した。さらに、フッ素または塩素はチャネル面となるトレンチ側面からも検出された。
（参考文献） 岡本 亮太他、「湿式プロセスにより得られた超平坦4H-SiC(0001)実用表面の原子構造解析」、２００６年度精密工学会秋季大会学術講演会講演論文集、Ｐ．５３９〜Ｐ．５４０
また、トレンチの内面の酸化膜として、高温酸化膜を用いるため、トレンチ表面に残留したフッ素等の元素はトレンチ表面とデポ膜の界面に残留しやすい傾向がある。これらの元素は、後工程の熱処理により、チャネル部の炭化珪素内やゲート酸化膜内に取り込まれるだけでなく、素子外周部のパシベーション膜内に取り込まれることで、不純物準位を形成することが推定される。
また、表面処理方法としてプラズマを用いる方法では、物理的な衝撃により炭化珪素表面の不純物だけでなく、炭化珪素自身も取り除かれ、ダングリングボンドや空孔等が形成され、界面準位を形成することが推定される。また、表面処理方法として水素雰囲気による加熱処理では、温度により炭化珪素構成元素の再配列が発生し、不十分な移動によりダングリングボンドや空孔等が形成され、界面準位を形成することが推定される。
これらのフッ素または塩素等の不純物、不純物準位および界面準位により、炭化珪素半導体装置のキャリアの移動度の低下や、耐圧の不規則な低下などを引き起こしていると推定される。
この発明は、上述した従来技術による問題点を解消するため、チャネル部への不純物混入を抑制し、キャリアの移動度が低下せず、耐圧を安定できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１炭化珪素層が設けられる。前記第１炭化珪素層の表面に選択的に絶縁膜が設けられる。前記絶縁膜の内部、前記絶縁膜と前記第１炭化珪素層の境界層、または、前記第１炭化珪素層の前記絶縁膜が設けられた表面では、フッ素または塩素を検出できない。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１炭化珪素層が設けられる。前記第１炭化珪素層の、前記炭化珪素半導体基板に対して反対側の表面に選択的に第２導電型の第２炭化珪素層が設けられる。前記第２炭化珪素層の表面にゲート絶縁膜が設けられる。前記ゲート絶縁膜の内部、前記ゲート絶縁膜と前記第２炭化珪素層の境界層、または、前記第２炭化珪素層の前記ゲート絶縁膜が設けられた表面では、フッ素または塩素を検出できない。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１炭化珪素層が設けられる。前記第１炭化珪素層の、前記炭化珪素半導体基板に対して反対側の表面に選択的に第１導電型の第２炭化珪素層が設けられる。前記第２炭化珪素層の、前記第１炭化珪素層に対して反対側の表面に選択的に第２導電型の第３炭化珪素層が設けられる。少なくとも前記第３炭化珪素層を貫通し、前記第２炭化珪素層に達するトレンチが設けられる。前記トレンチの表面にゲート絶縁膜が設けられる。前記ゲート絶縁膜の内部、前記ゲート絶縁膜と前記第２炭化珪素層の境界層、または、前記第２炭化珪素層の前記ゲート絶縁膜が設けられた表面では、フッ素または塩素を検出できない。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記フッ素または塩素が検出できないことは、フッ素または塩素の換算濃度が１×１０17個/ｃｍ3未満とすることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記フッ素または塩素が検出できないことは、飛行時間型二次イオン質量分析法でフッ素または塩素の換算濃度が１×１０17個/ｃｍ3未満とすることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体基板のおもて面に第１導電型の第１炭化珪素層を形成する工程を行う。次に、前記第１炭化珪素層を含む基体表面に熱酸化膜を形成する工程を行う。次に、前記熱酸化膜をフッ酸を含む溶液で除去する工程を行う。次に、前記基体を、アンモニア水と過酸化水素水の混合液、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄する工程を行う。次に、前記基体を、減圧雰囲気で７００℃以上１０００℃以下の温度で保持する工程を行う。次に、前記基体上に絶縁膜を堆積する工程を行う。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体基板のおもて面に第１導電型の第１炭化珪素層を形成する工程を行う。次に、前記第１炭化珪素層を含む基体表面に熱酸化膜を形成する工程を行う。次に、前記熱酸化膜をフッ酸を含む溶液で除去する工程を行う。次に、前記基体を、アンモニア水と過酸化水素水の混合液と、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄する工程を行う。次に、前記基体を、水素雰囲気で７００℃以上１０００℃以下の温度で保持する工程を行う。次に、前記基体上に絶縁膜を堆積する工程を行う。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素半導体基板のおもて面に第１導電型の第１炭化珪素層を形成する工程を行う。次に、前記第１炭化珪素層を含む基体表面に熱酸化膜を形成する工程を行う。次に、前記熱酸化膜をフッ酸を含む溶液で除去する工程を行う。次に、前記基体を、アンモニア水と過酸化水素水の混合液と、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄する工程を行う。次に、前記基体を、水素およびシラン混合ガス雰囲気で７００℃以上１７００℃以下の温度で保持する工程を行う。次に、前記基体上に絶縁膜を堆積する工程を行う。
上述した発明によれば、絶縁膜を形成する前に、洗浄によって表面に付着したフッ素等を除去する工程を導入している。これにより、絶縁膜中や絶縁膜とｎ型炭化珪素層（第１導電型の第１炭化珪素層）の界面からフッ素や塩素が検出されることがなくなる。このため、炭化珪素半導体装置のキャリアの移動度の低下や、耐圧の不規則な低下などを引き起こすことがなくなり、長期信頼性にすぐれた炭化珪素半導体装置を提供することが可能になる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、チャネル部への不純物混入を抑制し、キャリアの移動度が低下せず、耐圧を安定できるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構成を示す部分断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の表面分析結果を示すグラフである。 実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体として特に好適な炭化珪素（ＳｉＣ）を用い作製された炭化珪素半導体装置について説明する。炭化珪素半導体装置について、炭化珪素半導体ショットキーバリアダイオードを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構成を示す部分断面図である。
図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ+型炭化珪素半導体基板（第１導電型の炭化珪素半導体基板）１００の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素層（第１導電型の第１炭化珪素層）１が設けられている。
ｎ+型炭化珪素半導体基板１００は、窒素（Ｎ）等のｎ型不純物がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素層１は、ｎ+型炭化珪素半導体基板１００よりも低い不純物濃度で、窒素等のｎ型不純物がドーピングされた低濃度ｎ型ドリフト層である。ｎ型炭化珪素層１の厚さは素子耐圧により異なり、３μｍから１００μｍ程度の厚さが用いられる。
ｎ型炭化珪素層１の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）には、耐圧を高めるためのｐ型イオン注入層４が設けられている。また、外周部の耐圧構造部においても、ｐ型のイオン注入層（不図示）が設けられ、Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ（ＪＴＥ）構造やガードリング構造等の終端構造を形成する。ｐ型のイオン注入層の外周にチャネルストッパ１６が設けられている。
また、ｎ型炭化珪素層１の表面に絶縁膜９が設けられている。ここで、絶縁膜９を形成する前に、後述の製造方法で詳細に説明するようにｎ型炭化珪素層１のフッ素または塩素の不純物が除去されている。このため、絶縁膜９の内部、絶縁膜９とｎ型炭化珪素層１の境界層、または、ｎ型炭化珪素層１の絶縁膜９が設けられた表面から、フッ素または塩素（Ｃｌ）が検出されない。
絶縁膜９のコンタクトホールに、コンタクト（ショットキーバリアコンタクト）電極１２が設けられている。コンタクト電極１２は絶縁膜９に開口したコンタクトホールを介して、ｎ型炭化珪素層１およびｐ型イオン注入層４に接する。コンタクト電極１２上には、電極パッド１４が設けられている。
ｎ+型炭化珪素半導体基板１００の第２主面（ｎ型炭化珪素層１を形成した第１主面の逆側)には、裏面電極１３および裏面電極パッド１５が設けられている。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について、例えば炭化珪素半導体ショットキーバリアダイオードを作成する場合を例に説明する。図２〜４は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、窒素がドーピングされたｎ+型炭化珪素半導体基板１００を用意する。次に、ｎ+型炭化珪素半導体基板１００上に、窒素がドーピングされたｎ型炭化珪素層１をエピタキシャル成長させる。
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ型炭化珪素層１の表面層に、ｐ型イオン注入層４を選択的に形成する。このイオン注入では、例えば、ｐ型イオン注入層４の不純物濃度が１×１０16／ｃｍ3から１×１０20／ｃｍ3となるようにドーズ量を設定してもよい。また、ｐ型イオン注入層４のイオン注入深さは、熱処理で結晶欠陥を回復することができる、最大で０．７μｍ程度が望ましい。
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によって、外周部の耐圧構造部においても、ｐ型のイオン注入層（不図示）を選択的に形成する。このイオン注入では、例えば、注入深さ０．７μｍ程度、不純物濃度は１×１０16／ｃｍ3から１×１０19／ｃｍ3程度で、ＪＴＥ構造やガードリング構造等の終端構造を形成する。
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によって、チャネルストッパ１６を選択的に形成する。イオン注入では、ｎ型の領域は、燐（Ｐ）イオンまたは窒素イオンを注入して形成する。ｐ型の領域は、アルミニウムイオン等を注入して形成する。ここで、図２に示される構造となる。
次に、ｎ+型炭化珪素半導体基板１００を１７００℃程度の温度で活性化アニールを行い、ついで、ｎ+型炭化珪素半導体基板１００上に形成されたｎ型炭化珪素層１を含む基体表面に犠牲酸化膜（不図示）を形成する。次に、フッ酸によって前述の犠牲酸化膜を除去する。これにより、ｎ型炭化珪素層１表面のダメージ層や金属等の不純物が除去される。次に、基体を、アンモニア水と過酸化水素水の混合液、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄（ＲＣＡ洗浄）する。
ＲＣＡ洗浄を実施した基体表面は、フッ素や塩素、水酸基（−ＯＨ）等で被覆されているため、熱酸化により酸化珪素膜を形成すると、境界部よりむしろ酸化膜中にフッ素または塩素が多く取り込まれる傾向がある。これらの元素は、絶縁膜中に不純物準位を形成し、特に信頼性試験において耐圧低下等の不具合を発生させる。
これらの元素を除去する方法として、実施の形態１では、基体を減圧雰囲気で７００℃以上１０００℃以下の温度で保持することにより表面から脱離させる工程を行う。また、基体を水素雰囲気で７００℃以上１０００℃以下の温度で保持することにより表面のフッ素または塩素をフッ化水素や塩化水素（ＨＣｌ）とし脱離させ、炭化珪素表面を水素終端する工程を行う。また、基体を水素およびシラン（ＳｉＨ4）混合ガス雰囲気で７００℃以上１７００℃以下の温度で保持し、フッ素または塩素をフッ化水素や塩化水素とし脱離させるとともに、表面拡散を利用して炭化珪素表面の空孔等を低減しながら炭化珪素表面を水素終端する工程を行う。これらの工程は、全て行ってもよいし、少なくとも一つを行えばよい。これらの処理を行った後に、熱酸化または堆積法により絶縁膜９を形成する。ここで、図３に示される構造となる。
減圧雰囲気で保持する場合、７００℃以上とすることでフッ素および塩素の脱離が発生しやすくなるが、第１ｎ型炭化珪素層１の表面の酸化が進行するため、１０００℃以下とすることが望ましい。更に好適な温度範囲は７５０℃以上９００℃以下である。水素雰囲気で保持する場合、７００℃以上とすることで表面のフッ素や塩素がフッ化水素や塩化水素となり脱離させやすくなるが、第１ｎ型炭化珪素層１の表面のエッチングを抑制するため、１０００℃以下とすることが望ましい。更に好適な温度範囲は８００℃以上９００℃以下である。水素およびシラン混合ガス雰囲気を用いる場合、シラン濃度は０．１から１．０体積％以下が望ましい。この濃度よりシラン濃度が高くなると第１ｎ型炭化珪素層１の表面へのシリコン（Ｓｉ）のデポジションが明確に現れる。フッ素および塩素の除去は７００℃以上から観察され、ステップバンチングの形成など過剰な表面拡散を抑制するため１７００℃以下が望ましい。より好適な温度範囲は１３００℃以上１６００℃以下である。表１に各々の処理における塩素およびフッ素のピーク濃度を、ＴＯＦ−ＳＩＭＳにより分析した結果を示す。前処理を行わないサンプルの強度を１とした。
Figure 2018182055
次に絶縁膜９にコンタクトホールを開口し、コンタクト電極１２を形成する。コンタクト電極１２は絶縁膜に開口したコンタクトホールを介して、ｎ型炭化珪素層１およびｐ型イオン注入層４に接する。コンタクト電極１２上に、電極パッド１４を形成する。ここで、図４に示される構造となる。
次に、ｎ+型炭化珪素半導体基板１００の第２主面（ｎ型炭化珪素層１を形成した第１主面の逆側)に、裏面電極１３および裏面電極パッド１５を形成する。これにより、図１に示す炭化珪素半導体ショットキーバリアダイオードが完成する。
図５は、実施の形態１にかかる炭化珪素半導体装置の表面分析結果を示すグラフである。図５において、横軸は絶縁膜９の表面からの深さを示し、点線Ａまでは絶縁膜９中であり、点線Ａからはｎ型炭化珪素層１中である。また、縦軸は、測定した元素の検出量を示し、単位は、個／ｃｍ3である。
絶縁膜９からｎ型炭化珪素層１にかけての不純物の分析は、飛行時間型二次イオン質量分析（ＴＯＦ−ＳＩＭＳ：Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用い、アルゴン（Ａｒ）によって深さ方向にエッチングしながら実施した。飛行時間型二次イオン質量分析は、固体試料にイオンビーム（一次イオン）を照射し、表面から放出されるイオン（二次イオン）を、その飛行時間差を利用して質量分離する手法である。
図５の従来例１は、絶縁膜９を堆積法で形成し、洗浄によって表面に付着したフッ素等の元素を除去せずに絶縁膜９の形成を行った場合の例である。また、図５の従来例２は、絶縁膜９を熱酸化で形成し、洗浄によって表面に付着したフッ素等の元素を除去せずに絶縁膜９の形成を行った場合の例である。従来例１、２は、図５に示すように、絶縁膜９中から換算濃度で１×１０17個／ｃｍ3以上のフッ素が検出された。特に絶縁膜９を堆積法で形成した場合（従来例１）では、絶縁膜９とｎ型炭化珪素層１の界面から換算濃度で１×１０19個／ｃｍ3以上の高い濃度でフッ素が検出される場合があった。これに対して、洗浄によって表面に付着したフッ素等を除去する工程を導入した実施の形態１では、図５に示すように、絶縁膜９中や絶縁膜９とｎ型炭化珪素層１の界面からフッ素や塩素が検出されることは無く、ＴＯＦ−ＳＩＭＳの感度未満の濃度（１×１０17個/ｃｍ3）であったと推測される。
また、実施の形態１で作製した炭化珪素半導体装置の評価として、高温高湿下における逆電圧の連続印加試験を行った。絶縁膜９の形成前に、フッ素等の元素を除去する処理を行わない場合と比較して、実施の形態１で作製した炭化珪素半導体装置では、破壊に至る装置が少ないことを確認した。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、絶縁膜を形成する前に、洗浄によって表面に付着したフッ素等を除去する工程を導入している。これにより、絶縁膜中や絶縁膜とｎ型炭化珪素層の界面からフッ素または塩素が検出されることがなくなる。このため、炭化珪素半導体装置のキャリアの移動度の低下や、耐圧の不規則な低下などを引き起こすことがなくなり、長期信頼性にすぐれた炭化珪素半導体装置を提供することが可能になる。
また、連続印加試験の結果より、実施の形態１にかかる炭化珪素半導体装置は、逆方向の電圧を印加した場合に素子破壊を抑制することができる。さらに、炭化珪素半導体素子の特徴であるオン抵抗の低い素子が得られる。
（実施の形態２）
次に、実施の形態２について、ｐ型ウェル領域とｎ型ソース領域とをそれぞれイオン注入で形成する二重注入（ＤＩ：Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅ）プロセスによって作製された二重注入型ＭＯＳＦＥＴ（ＤＩ−ＭＯＳＦＥＴ）を例に説明する。図６は、実施の形態２にかかる炭化珪素半導体装置の構成を示す断面図である。
図６に示すように、実施の形態２にかかる炭化珪素半導体装置は、ｎ+型炭化珪素半導体基板１００の第１主面、例えば（０００１）面（Ｓｉ面）、にｎ型炭化珪素層１が設けられている。ｎ型炭化珪素層１の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）には、ｐ型ベース領域（第２導電型の第２炭化珪素層）４が選択的に設けられ、ｐ型ベース領域４の内部には、ｎ+型ソース領域７とｐ++型コンタクト領域８が選択的に設けられる。また、素子外周部には耐圧構造部(不図示)が設けられている。
また、ｎ型炭化珪素層１の表面にゲート絶縁膜９が設けられている。実施の形態１と同様な方法で、不純物が除去されるため、ゲート絶縁膜９の内部、ゲート絶縁膜９とｎ型炭化珪素層１の境界層、または、ｎ型炭化珪素層１のゲート絶縁膜９が設けられた表面から、フッ素または塩素が検出されない。
また、ゲート電極１０がｐ型ベース領域４をまたぐ領域に設けられ、層間絶縁膜１１がゲート電極１０、ｎ+型ソース領域７およびｐ型ベース領域４上に設けられる。層間絶縁膜１１の開口部がｎ+型ソース領域７およびｐ++型コンタクト領域８上に設けられる。また、層間絶縁膜１１の開口部は、ゲート電極１０とパッド電極１４の接合部（不図示）にも設けられる。
層間絶縁膜１１の開口部において、コンタクト電極１２が、ｎ+型ソース領域７およびｐ++型コンタクト領域８上に設けられる。パッド電極１４がコンタクト電極１２を被覆するように設けられている。また、パッド電極１４は、ゲート電極１０とパッド電極１４の接合部上にも設けられ、コンタクト電極１２とゲート電極１０に独立して電圧が印加される。そして、ｎ+型炭化珪素半導体基板１００の裏面に、裏面電極（ドレイン電極）１３および裏面電極パッド１５が設けられる。
（実施の形態２にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態２にかかる炭化珪素半導体装置の製造方法について、例えば二重注入型ＭＯＳＦＥＴを作成する場合を例に説明する。図７〜９は、実施の形態２にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、窒素がドーピングされたｎ+型炭化珪素半導体基板１００を用意する。次に、ｎ+型炭化珪素半導体基板１００上に、窒素がドーピングされたｎ型炭化珪素層１をエピタキシャル成長させる。
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ型炭化珪素層１の表面層に、ｐ型ベース領域４を選択的に形成する。次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｐ型ベース領域４の表面層にｎ+型ソース領域７およびｐ++型コンタクト領域８を選択的に形成する。イオン注入では、ｎ型の領域は、燐イオンまたは窒素イオンを注入して形成する。ｐ型の領域は、アルミニウムイオン等を注入して形成する。また、素子外周部には耐圧構造部(不図示)を形成する。ここで、図７に示される構造となる。
次に、イオン注入用マスクを取り除いた後に、アルゴンなどの不活性雰囲気において１７００℃程度の温度で活性化アニールを行う。ついで、犠牲酸化膜（不図示）を形成し、フッ酸によって前述の犠牲酸化膜を除去することで、ｎ型炭化珪素層１表面のダメージ層や金属等の不純物を除去する。この後にＲＣＡ洗浄を実施した後に、実施の形態１と同様の方法で炭化珪素表面の不純物を除去し、ｎ型炭化珪素層１の表面に熱酸化によりゲート絶縁膜９を成長させる。ここで、図８に示される構造となる。
次に、化学気相成長（ＣＶＤ）法によりポリシリコン膜を形成し、フォトリソグラフィ工程により隣り合うｐ型ベース領域４をまたぐ領域にゲート電極１０を形成する。耐圧構造部上など、ゲート絶縁膜９が不要な部分にあらかじめ酸化珪素膜パターンを形成する場合もあるが、この場合も前述と同様に酸化珪素膜を形成する前に不純物を除去する工程を実施する。
次に、ＣＶＤ法により酸化珪素膜からなる層間絶縁膜１１を形成し、フォトリソグラフィ工程により、ｎ+型ソース領域７およびｐ++型コンタクト領域８上に層間絶縁膜１１の開口部を形成する。また、層間絶縁膜１１の開口部は、ゲート電極１０とパッド電極１４の接合部（不図示）にも形成される。
次に、Ｎｉ膜等をスパッタ法等により成膜し、フォトリソグラフィ工程によりｎ+型ソース領域７およびｐ++型コンタクト領域８上にパターン形成し、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により不活性ガス雰囲気または減圧雰囲気において約１０００℃で加熱を実施し、コンタクト電極１２を形成する。ここで、図９に示される構造となる。
次に、コンタクト電極１２を被覆するように、厚さ５μｍ程度のＡｌのパッド電極１４を形成する。パッド電極１４は、ゲート電極１０とパッド電極１４の接合部上にも形成され、コンタクト電極１２とゲート電極１０に独立して電圧が印加される。そして、ｎ+型炭化珪素半導体基板１００の裏面に、裏面電極（ドレイン電極）１３および裏面電極パッド１５を形成することで、図６に示す炭化珪素半導体装置（ＤＩＭＯＳＦＥＴ）が形成される。
また、実施の形態２で作製した炭化珪素半導体素子の評価として、順方向のオン抵抗評価を行った。ゲート絶縁膜９の形成前に、フッ素等の元素を除去する処理を行わない場合と比較して、実施の形態２で作製した炭化珪素半導体素子では、オン抵抗が小さくなる傾向があることを確認した。
以上、説明したように、実施の形態２にかかる半導体装置によれば、実施の形態１と同様に絶縁膜を形成する前に、洗浄によって表面に付着したフッ素等を除去する工程を導入している。これにより、実施の形態１と同様の効果を有する。また、炭化珪素表面の不純物を除去するため、順方向のオン抵抗を小さくすることが可能になる。
（実施の形態３）
次に、実施の形態３について、トレンチ構造を有する炭化珪素半導体装置を例に説明する。図１０は、実施の形態３にかかる炭化珪素半導体装置の構成を示す断面図である。
図１０に示すように、実施の形態３にかかる炭化珪素半導体装置は、ｎ+型炭化珪素半導体基板１００の第１主面、例えば（０００１）面（Ｓｉ面）、に第１ｎ型炭化珪素層１が設けられている。ｎ+型炭化珪素半導体基板１００は、窒素等のｎ型不純物がドーピングされた炭化珪素単結晶基板である。第１ｎ型炭化珪素層１は、ｎ+型炭化珪素半導体基板１００よりも低い不純物濃度で、窒素等のｎ型不純物がドーピングされた低濃度ｎ型ドリフト層である。第１ｎ型炭化珪素層１の厚さは素子耐圧により異なり、３μｍから１００μｍ程度の厚さが用いられる。
第１ｎ型炭化珪素層１の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）には、第２ｎ型炭化珪素層２が設けられている。第２ｎ型炭化珪素層２は、第１ｎ型炭化珪素層１と同等の不純物濃度で、窒素等のｎ型不純物がドーピングされた低濃度ｎ型ドリフト層である。第２ｎ型炭化珪素層２の厚さは電流経路となる十分な厚さとなることが望ましく、０．３μｍから０．７μｍ程度の厚さが用いられる。
第１ｎ型炭化珪素層１および第２ｎ型炭化珪素層２内には、ｐ+型ベース領域４が設けられ、第１ｎ型炭化珪素層１内には、後述するトレンチ２０の底部に位置するｐ+型イオン注入領域５が形成されている。また、ｐ+型ベース領域４およびｐ+型イオン注入領域５の周囲の電流経路となる部分に、ｎ+型炭化珪素半導体基板１００よりも低く、第１ｎ型炭化珪素層１よりも高い不純物濃度のｎ型イオン注入層６が設けられていても良い。
第２ｎ型炭化珪素層２の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）には、ｐ型炭化珪素層（第２導電型の第３炭化珪素層）３が設けられている。ｐ型炭化珪素層３は、例えばアルミニウム（Ａｌ）がドーピングされたｐ型層であり、０．５μｍから２．０μｍ程度の厚さで設けられ、トレンチ型ＭＯＳＦＥＴのチャネルとして機能する。
ｐ型炭化珪素層３の第１主面側にｎ+型ソース領域７およびｐ++型コンタクト領域８が設けられており、ｎ+型ソース領域７およびｐ++型コンタクト領域８は互いに接している。また、ｐ型炭化珪素層３にトレンチ２０が設けられている。トレンチ２０は、ｐ型炭化珪素層３の第１主面表面側（ｎ+型炭化珪素半導体基板１００と逆の表面）から、少なくとも第２ｎ型炭化珪素層２に達する。また、トレンチ２０の底部は、第１ｎ型炭化珪素層１中に形成されたｐ+型イオン注入領域５と接するか、ｐ+型イオン注入領域５の近傍にある。トレンチ２０の底部と側面はアニール等の手法で形成された連続した曲面を有していることが望ましく、これにより局所的な電界集中を抑制することができる。
ゲート絶縁膜９が、トレンチ２０の表面に沿って設けられている。実施の形態１と同様な方法で、不純物が除去されるため、ゲート絶縁膜９の内部、ゲート絶縁膜９と第２ｎ型炭化珪素層２の境界層、または、第２ｎ型炭化珪素層２の絶縁膜９が設けられた表面から、フッ素および塩素が検出されない。また、ゲート絶縁膜９により周囲と絶縁されたゲート電極１０がトレンチ内部に設けられている。ゲート電極１０の一部はトレンチ２０の外部に突出していてもよい。
層間絶縁膜１１が、ｐ型炭化珪素層３の第１主面側の全面に、トレンチ２０に埋め込まれたゲート電極１０を覆うように設けられる。層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接するコンタクト電極（ソース電極）１２が設けられる。コンタクト電極１２は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。コンタクト電極１２上には、電極パッド１４が設けられている。
ｎ+型炭化珪素半導体基板１００の第２主面（第１ｎ型炭化珪素層１を形成した第１主面の逆側)には、裏面電極（ドレイン電極）１３および裏面電極パッド（ドレイン電極パッド）１５が設けられている。
（実施の形態３にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態３にかかる炭化珪素半導体装置の製造方法について、例えばトレンチ型炭化珪素半導体を作成する場合を例に説明する。図１１〜１５は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、窒素がドーピングされたｎ+型炭化珪素半導体基板１００を用意する。次に、ｎ+型炭化珪素半導体基板１００上に、窒素がドーピングされた第１ｎ型炭化珪素層１をエピタキシャル成長させる。
次に、第１ｎ型炭化珪素層１の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）に、ｐ+型ベース領域４の下部となる下部ｐ+型ベース領域４ａおよびトレンチ２０の底部に位置するｐ+型イオン注入領域５を形成する。下部ｐ+型ベース領域４ａおよびｐ+型イオン注入領域５のイオン注入深さは、熱処理で結晶欠陥を回復することができる、最大で０．７μｍ程度が望ましい。下部ｐ+型ベース領域４ａおよびｐ+型イオン注入領域５の不純物濃度は５×１０17から１×１０19／ｃｍ3程度で形成される。次に、下部ｐ+型ベース領域４ａおよびｐ+型イオン注入領域５の周囲の電流経路となる部分に、ｎ+型炭化珪素半導体基板１００よりも低く、第１ｎ型炭化珪素層１よりも高い不純物濃度の下部ｎ型イオン注入層６ａを形成する。ここで、図１１に示される構造となる。
次に、第１ｎ型炭化珪素層１の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）に、第２ｎ型炭化珪素層２を形成する。次に、第２ｎ型炭化珪素層２の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）には、第１ｎ型炭化珪素層１に形成された下部ｐ+型ベース領域４ａに連続する領域に上部ｐ+型ベース領域４ｂを形成する。下部ｐ+型ベース領域４ａと上部ｐ+型ベース領域４ｂで形成される領域をｐ+型ベース領域４と表記する。ここで、上部ｐ+型ベース領域４ｂの不純物濃度は、下部ｐ+型ベース領域４ａと同等の５×１０17から１×１０19／ｃｍ3程度で形成される。
次に、ｐ+型ベース領域４の周囲の電流経路となる、第１ｎ型炭化珪素層１上に形成された下部ｎ型イオン注入層６ａと接合する部位に、ｎ+型炭化珪素半導体基板１００よりも低く、第１ｎ型炭化珪素層１よりも高い不純物濃度の上部ｎ型イオン注入層６ｂを形成してもよい。下部ｎ型イオン注入層６ａと上部ｎ型イオン注入層６ｂで形成される領域をｎ型イオン注入層６と表記する。ここで、図１２に示される構造となる。
次に、第２ｎ型炭化珪素層２の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）には、ｐ型炭化珪素層３を形成する。ｐ型炭化珪素層３は、例えば、アルミニウム（Ａｌ）を５×１０16から１×１０18／ｃｍ3程度ドーピングすることで形成される。次に、ｐ型炭化珪素層３の第１主面側にｎ+型ソース領域７およびｐ++型コンタクト領域８を互いに接するように形成する。ここで、図１３に示される構造となる。
次に、ｐ型炭化珪素層３の第１主面側（ｎ+型炭化珪素半導体基板１００と逆の表面）から、少なくとも第２ｎ型炭化珪素層２に達するトレンチ２０を形成する。ついで、犠牲酸化膜（不図示）を形成し、フッ酸によって前述の犠牲酸化膜を除去することでトレンチ表面のダメージ層や金属等の不純物を除去する。この後に、ＲＣＡ洗浄を実施した後に、実施の形態１と同様の方法で炭化珪素表面の不純物を除去する。
次に、トレンチ２０の表面に沿って、ゲート絶縁膜９を堆積法によって形成する。次に、ゲート絶縁膜９により周囲と絶縁されたゲート電極１０をトレンチ内部に形成する。ゲート電極１０の一部はトレンチ外部に突出していても良い。ここで、図１４に示される構造となる。
次に、層間絶縁膜１１を、ｐ型炭化珪素層３の第１主面側の全面に、トレンチに埋め込まれたゲート電極１０を覆うように形成する。次に、コンタクト電極（ソース電極）１２を、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+型ソース領域７およびｐ++型コンタクト領域８に接するように形成する。次に、コンタクト電極１２上に、電極パッド１４を形成する。ここで、図１５に示される構造となる。
次に、ｎ+型炭化珪素半導体基板１００の第２主面（第１ｎ型炭化珪素層１を形成した第１主面の逆側)には、裏面電極（ドレイン電極）１３および裏面電極パッド（ドレイン電極パッド）１５を形成する。これにより、図１０に示すトレンチ型炭化珪素半導体が完成する。
また、実施の形態３で作製した炭化珪素半導体素子の評価として、電流値２５ｍＡにおける順方向のオン抵抗評価を行った。その結果を表２に示す。
Figure 2018182055
表２に示すようにゲート絶縁膜９の形成前に、フッ素等の元素を除去する処理を行わない素子のオン抵抗を１とした場合、実施の形態２などのように前処理を行って作製した炭化珪素半導体素子では、オン抵抗が小さくなる傾向があることを確認した。
以上、説明したように、実施の形態３にかかる半導体装置によれば、実施の形態１と同様に絶縁膜を形成する前に、洗浄によって表面に付着したフッ素等を除去する工程を導入している。これにより、実施の形態１と同様の効果を有する。また、炭化珪素表面の不純物を除去できるため、順方向のオン抵抗を小さくすることが可能になる。また、実施の形態３では、トレンチ構造であるため、オン抵抗の低い素子を実現できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。例えば、各実施の形態では、炭化珪素でできた炭化珪素半導体基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、製造方法を変更することでワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ型炭化珪素層（第１ｎ型炭化珪素層）
２ 第２ｎ型炭化珪素層
３ ｐ型炭化珪素層
４ ｐ型イオン注入層（ｐ+型ベース領域）
４ａ 下部ｐ+型ベース領域
４ｂ 上部ｐ+型ベース領域
５ ｐ+型イオン注入領域
６ ｎ型イオン注入層
６ａ 下部ｎ型イオン注入層
６ｂ 上部ｎ型イオン注入層
７ ｎ+型ソース領域
８ ｐ++型コンタクト領域
９ 絶縁膜（ゲート絶縁膜）
１０ ゲート電極
１１ 層間絶縁膜
１２ コンタクト電極（ソース電極）
１３ 裏面電極
１４ 電極パッド
１５ 裏面電極パッド
１６ チャネルストッパ
２０ トレンチ
１００ ｎ+型炭化珪素半導体基板

Claims (8)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１炭化珪素層と、
    前記第１炭化珪素層の表面に選択的に設けられた絶縁膜と、
    を備え、
    前記絶縁膜の内部、前記絶縁膜と前記第１炭化珪素層の境界層、または、前記第１炭化珪素層の前記絶縁膜が設けられた表面では、フッ素または塩素を検出できないことを特徴とする炭化珪素半導体装置。
  2. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１炭化珪素層と、
    前記第１炭化珪素層の、前記炭化珪素半導体基板に対して反対側の表面に選択的に設けられた第２導電型の第２炭化珪素層と、
    前記第２炭化珪素層の表面に設けられたゲート絶縁膜と、
    を備え、
    前記ゲート絶縁膜の内部、前記ゲート絶縁膜と前記第２炭化珪素層の境界層、または、前記第２炭化珪素層の前記ゲート絶縁膜が設けられた表面では、フッ素または塩素を検出できないことを特徴とする炭化珪素半導体装置。
  3. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１炭化珪素層と、
    前記第１炭化珪素層の、前記炭化珪素半導体基板に対して反対側の表面に選択的に設けられた第１導電型の第２炭化珪素層と、
    前記第２炭化珪素層の、前記第１炭化珪素層に対して反対側の表面に選択的に設けられた第２導電型の第３炭化珪素層と、
    少なくとも前記第３炭化珪素層を貫通し、前記第２炭化珪素層に達するトレンチと、
    前記トレンチの表面に設けられたゲート絶縁膜と、
    を備え、
    前記ゲート絶縁膜の内部、前記ゲート絶縁膜と前記第２炭化珪素層の境界層、または、前記第２炭化珪素層の前記ゲート絶縁膜が設けられた表面では、フッ素または塩素を検出できないことを特徴とする炭化珪素半導体装置。
  4. 炭化珪素半導体基板のおもて面に第１導電型の第１炭化珪素層を形成する工程と、
    前記第１炭化珪素層を含む基体表面に熱酸化膜を形成する工程と、
    前記熱酸化膜をフッ酸を含む溶液で除去する工程と、
    前記基体を、アンモニア水と過酸化水素水の混合液、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄する工程と、
    前記基体を、減圧雰囲気で７００℃以上１０００℃以下の温度で保持する工程と、
    前記基体上に絶縁膜を堆積する工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  5. 炭化珪素半導体基板のおもて面に第１導電型の第１炭化珪素層を形成する工程と、
    前記第１炭化珪素層を含む基体表面に熱酸化膜を形成する工程と、
    前記熱酸化膜をフッ酸を含む溶液で除去する工程と、
    前記基体を、アンモニア水と過酸化水素水の混合液と、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄する工程と、
    前記基体を、水素雰囲気で７００℃以上１０００℃以下の温度で保持する工程と、
    前記基体上に絶縁膜を堆積する工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  6. 炭化珪素半導体基板のおもて面に第１導電型の第１炭化珪素層を形成する工程と、
    前記第１炭化珪素層を含む基体表面に熱酸化膜を形成する工程と、
    前記熱酸化膜をフッ酸を含む溶液で除去する工程と、
    前記基体を、アンモニア水と過酸化水素水の混合液と、塩酸と過酸化水素水の混合液、および、希フッ酸で洗浄する工程と、
    前記基体を、水素およびシラン混合ガス雰囲気で７００℃以上１７００℃以下の温度で保持する工程と、
    前記基体上に絶縁膜を堆積する工程と、
    を含むことを特徴とする炭化珪素半導体装置の製造方法。
  7. 前記フッ素または塩素が検出できないことは、フッ素または塩素の換算濃度が１×１０17個/ｃｍ3未満とすることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
  8. 前記フッ素または塩素が検出できないことは、飛行時間型二次イオン質量分析法でフッ素または塩素の換算濃度が１×１０17個/ｃｍ3未満とすることを特徴とする請求項１〜３のいずれか一つに記載の炭化珪素半導体装置。
JP2017079316A 2017-04-12 2017-04-12 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP6988140B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017079316A JP6988140B2 (ja) 2017-04-12 2017-04-12 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US15/938,481 US10600872B2 (en) 2017-04-12 2018-03-28 Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US16/239,684 US10580870B2 (en) 2017-04-12 2019-01-04 Method of manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017079316A JP6988140B2 (ja) 2017-04-12 2017-04-12 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2018182055A true JP2018182055A (ja) 2018-11-15
JP6988140B2 JP6988140B2 (ja) 2022-01-05

Family

ID=63790276

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017079316A Active JP6988140B2 (ja) 2017-04-12 2017-04-12 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (2) US10600872B2 (ja)
JP (1) JP6988140B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022130788A1 (ja) * 2020-12-18 2022-06-23

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7243094B2 (ja) * 2018-09-11 2023-03-22 富士電機株式会社 半導体装置
JP7101101B2 (ja) 2018-11-15 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7420485B2 (ja) * 2019-05-23 2024-01-23 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7443735B2 (ja) * 2019-11-29 2024-03-06 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7640930B2 (ja) * 2020-06-19 2025-03-06 国立研究開発法人産業技術総合研究所 半導体装置
JP2024110237A (ja) * 2023-02-02 2024-08-15 株式会社東芝 半導体装置及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186256A (ja) * 1997-12-19 1999-07-09 Fuji Electric Co Ltd 炭化けい素半導体装置の熱酸化膜形成方法
JP2002261275A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk Ｍｏｓデバイス
JP2005142549A (ja) * 2003-10-15 2005-06-02 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP3733792B2 (ja) * 1999-07-22 2006-01-11 富士電機ホールディングス株式会社 炭化珪素半導体素子の製造方法
JP2012004270A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体の洗浄方法、炭化珪素半導体および炭化珪素半導体装置
JP2012114210A (ja) * 2010-11-24 2012-06-14 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6481582B2 (ja) 2015-10-13 2019-03-13 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
US20180233574A1 (en) 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186256A (ja) * 1997-12-19 1999-07-09 Fuji Electric Co Ltd 炭化けい素半導体装置の熱酸化膜形成方法
JP3733792B2 (ja) * 1999-07-22 2006-01-11 富士電機ホールディングス株式会社 炭化珪素半導体素子の製造方法
JP2002261275A (ja) * 2001-03-05 2002-09-13 Shikusuon:Kk Ｍｏｓデバイス
JP2005142549A (ja) * 2003-10-15 2005-06-02 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP2012004270A (ja) * 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体の洗浄方法、炭化珪素半導体および炭化珪素半導体装置
JP2012114210A (ja) * 2010-11-24 2012-06-14 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022130788A1 (ja) * 2020-12-18 2022-06-23
JP7774313B2 (ja) 2020-12-18 2025-11-21 国立大学法人京都大学 ＳｉＣ半導体素子の製造方法及びＳｉＣＭＯＳＦＥＴ

Also Published As

Publication number Publication date
US20180301536A1 (en) 2018-10-18
US10600872B2 (en) 2020-03-24
US10580870B2 (en) 2020-03-03
US20190157398A1 (en) 2019-05-23
JP6988140B2 (ja) 2022-01-05

Similar Documents

Publication Publication Date Title
JP6988140B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5177151B2 (ja) 炭化珪素半導体装置
US8487318B2 (en) Semiconductor device and manufacturing method thereof
US12341012B2 (en) Method for annealing a gate insulation layer on a wide band gap semiconductor substrate
JP6056623B2 (ja) 半導体装置および半導体装置の製造方法
US8415241B2 (en) Method of manufacturing silicon carbide semiconductor device
JP2017092368A (ja) 半導体装置および半導体装置の製造方法
JPWO2017064948A1 (ja) 半導体装置および半導体装置の製造方法
JP6192190B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP7196463B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6766512B2 (ja) 半導体装置および半導体装置の製造方法
JP6802454B2 (ja) 半導体装置およびその製造方法
US20150044840A1 (en) Method for producing silicon carbide semiconductor device
US10256338B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7613042B2 (ja) 炭化珪素半導体装置
JP2018206872A (ja) 半導体装置
JPWO2017138221A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6064977B2 (ja) 炭化珪素半導体装置
WO2015045628A1 (ja) 炭化珪素半導体装置の製造方法
US11322593B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US20220302289A1 (en) Semiconductor device and method for manufacturing the same
TW201310546A (zh) 半導體裝置之製造方法
JP2022120263A (ja) 炭化珪素半導体装置
JP7697210B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7697286B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180112

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200313

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210408

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210608

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210902

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210902

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210910

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210914

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211115

R150 Certificate of patent or registration of utility model

Ref document number: 6988140

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250