JP2018169719A - 電源回路 - Google Patents

Abstract

【課題】パワーアンプの出力信号の歪みを防止すること。【解決手段】パワーアンプに入力される入力信号の包絡線に応じて動作するアンプと、前記パワーアンプに供給する電源出力を前記アンプの増幅出力に応じて出力する出力段とを有するリニアレギュレータと、前記包絡線信号をモニタするモニタ回路と、前記モニタ回路のモニタ結果に基づいて、前記電源出力の電圧よりも高い電源電圧を生成するスイッチトキャパシタ回路とを備え、前記スイッチトキャパシタ回路は、前記電源電圧を前記アンプに供給せずに前記出力段に供給する、電源回路。【選択図】図２

Description

本発明は、電源回路に関する。

従来、パワーアンプの電源制御技術として、パワーアンプの高効率化を実現するエンベロープトラッキングが知られている（例えば、特許文献１，２，３参照）。エンベロープトラッキングに使用される電源回路は、パワーアンプに入力される信号の包絡線（エンベロープ）に応じて、パワーアンプに供給する電源出力の電圧を上下させる。これにより、パワーアンプの高効率化が図られている。

特開２０１４−０４５３３５号公報 特表２０１６−５０６２３１号公報 特表２０１５−５２６０５９号公報

エンベロープトラッキングに使用される電源回路は、パワーアンプの出力信号が歪まないように、パワーアンプに供給する電源出力の電圧（パワーアンプの電源電圧）をパワーアンプの出力信号の電圧以上に制御する。しかしながら、電源回路がパワーアンプに供給する電源出力の最大電圧は、その電源回路に供給される電源電圧（電源回路の電源電圧）に制限される。電源回路がパワーアンプに供給する電源出力の最大電圧が、電源回路の電源電圧に制限されていると、パワーアンプの出力信号の電圧の大きさによっては、パワーアンプの出力信号が歪むおそれがある。

そこで、本開示では、パワーアンプの出力信号の歪みを防止できる電源回路が提供される。

本開示の一態様では、
パワーアンプに入力される入力信号の包絡線に基づいて動作するアンプと、前記パワーアンプに供給する電源出力を前記アンプの増幅出力に応じて出力する出力段とを有するリニアレギュレータと、
前記包絡線をモニタするモニタ回路と、
前記モニタ回路のモニタ結果に基づいて、前記電源出力の電圧よりも高い電源電圧を生成するスイッチトキャパシタ回路とを備え、
前記スイッチトキャパシタ回路は、前記電源電圧を前記アンプに供給せずに前記出力段に供給する、電源回路が提供される。

本開示の一態様によれば、パワーアンプの出力信号の歪みを防止することができる。

通信装置の構成の一例を示す図である。 電源回路の構成の一例を示す図である。 通常時と劣化時のパワーアンプ出力の一例を示す図である。 出力段に供給される電源電圧が一定の場合と可変の場合のパワーアンプ出力の一例を示す図である。 電源回路の構成の一具体例を示す図である。 リニアレギュレータの構成の一例を示す図である。 リニアレギュレータの構成の一例を示す図である。 ノンオーバーラップ回路の構成の一例を示す図である。 スイッチレギュレータの構成の一例を示す図である。 スイッチトキャパシタ回路が昇圧構成を有する場合の一例を示すタイミングチャートである。 スイッチトキャパシタ回路が降圧構成を有する場合の一例を示す図である。 スイッチトキャパシタ回路が降圧構成を有する場合の一例を示すタイミングチャートである。 スイッチトキャパシタ回路が他の昇圧構成を有する場合の一例を示す図である。 スイッチトキャパシタ回路が他の降圧構成を有する場合の一例を示す図である。 出力段の構成の他の一例を示す図である。 バイアス電圧生成部の構成の複数の例を示す図である。 出力段の構成の他の一例を示す図である。 モニタ回路の構成の他の一例を示す図である。

以下、本実施形態を図面に従って説明する。

図１は、本実施形態に係る電源回路が使用される通信装置の構成の一例を示す図である。図１に示される通信装置１は、パワーアンプによって給電されるアンテナを備えた通信装置の一例である。通信装置１の具体例として、無線端末装置（携帯電話、スマートフォン、ＩｏＴ（Internet of Things）機器など）や、無線基地局などが挙げられる。通信装置１は、パワーアンプ（ＰＡ）１０と、アンテナ２０と、高速電源回路３０（以下、「電源回路３０」と称する）とを備える。

パワーアンプ１０は、高周波信号ＰＡｉｎを増幅する。パワーアンプ１０は、高周波信号ＰＡｉｎを増幅した出力信号ＰＡｏｕｔをアンテナ２０に供給する。パワーアンプ１０の出力信号ＰＡｏｕｔがアンテナ２０に供給されることにより、アンテナ２０から電波が送信されるので、無線通信が可能となる。高周波信号ＰＡｉｎは、入力信号の一例であり、パワーアンプ１０に入力されて増幅される信号を表す。高周波信号ＰＡｉｎは、例えば、その振幅が変化する被変調波信号（modulated signal）である。

電源回路３０は、パワーアンプ１０に供給する電源電圧ＶＡ（パワーアンプ１０の電源電圧ＶＡ）を生成する電源回路の一例である。電源回路３０は、高周波信号ＰＡｉｎの包絡線を表す包絡線信号の電圧に応じて、パワーアンプ１０に供給する電源電圧ＶＡを上下に制御することで、パワーアンプ１０の高効率化と低消費電力化を実現する。電源回路３０は、パワーアンプ１０の出力信号ＰＡｏｕｔが歪まないように、パワーアンプ１０に供給する電源電圧ＶＡをパワーアンプの出力信号ＰＡｏｕｔの電圧以上に制御する。

図２は、電源回路の構成の一例を示す図である。図２に示される電源回路３０は、レギュレータ４０、モニタ回路５０及びスイッチトキャパシタ回路６０を備える。

レギュレータ４０は、高周波信号ＰＡｉｎの包絡線を表す包絡線信号の電圧（以下、「包絡線電圧Ｖｅｎｖ」と称する）に応じて、パワーアンプ１０の電源端子１１に供給する電源電圧ＶＡを、パワーアンプの出力信号ＰＡｏｕｔ以上に制御する。レギュレータ４０は、リニアレギュレータ４１と、スイッチレギュレータ４４とを有する。

リニアレギュレータ４１は、包絡線電圧Ｖｅｎｖを線形増幅する。リニアレギュレータ４１は、包絡線電圧Ｖｅｎｖを線形増幅した出力である電源出力４１ａをパワーアンプ１０の電源端子１１に供給する。リニアレギュレータ４１は、リニアアンプ４２と、出力段４３とを有する。

リニアアンプ４２は、包絡線信号を増幅するアンプの一例である。リニアアンプ４２は、包絡線電圧Ｖｅｎｖに応じて動作する。リニアアンプ４２は、差動の増幅出力ＩＮＮ，ＩＮＰを出力段４３に出力する。出力段４３の構成によっては、リニアアンプ４２は、包絡線電圧Ｖｅｎｖに応じたシングルエンドの信号を出力する回路でもよい。また、リニアアンプ４２を、出力段４３の出力がリニアアンプ４２の入力に抵抗を介してフィードバックされる反転増幅器または正相増幅器の構成としてもよい。

出力段４３は、パワーアンプ１０の電源端子１１に供給する電源出力４１ａを、リニアアンプ４２から出力される出力ＩＮＮ，ＩＮＰに応じて出力する。

モニタ回路５０は、包絡線信号をモニタするモニタ回路の一例である。モニタ回路５０は、包絡線電圧Ｖｅｎｖをモニタし、そのモニタ結果の一例である一対のスイッチ信号Ｓ１，Ｓ２をスイッチトキャパシタ回路６０に出力する。

スイッチトキャパシタ回路６０は、モニタ回路５０モニタ結果に基づいて、電源出力４１ａの電圧（電源電圧ＶＡ）よりも高い電源電圧ＶＢを直流電圧ＶＤに基づいて生成する。スイッチトキャパシタ回路６０は、電源電圧ＶＢを、リニアアンプ４２には供給せずに、供給ライン４７を介して出力段４３に供給する。供給ライン４７は、スイッチトキャパシタ回路６０と出力段４３とを結ぶ電源ラインを表す。

直流電圧ＶＤは、例えば、リチウムイオン二次電池等の直流電源から供給される直流の電源電圧を表す。直流電圧ＶＤは、例えば、モニタ回路５０、リニアアンプ４２及びスイッチレギュレータ４４の電源電圧として使用されてもよい。

スイッチレギュレータ４４は、スイッチングアンプの一例であり、パワーアンプ１０の電源端子１１に供給する電源出力４４ａを生成する。スイッチレギュレータ４４は、例えば、出力段４３から出力される出力信号４１ｂに基づいて、電源出力４４ａを生成する。スイッチレギュレータ４４は、出力信号４１ｂとは別の信号に基づいて、電源出力４４ａを生成してもよい。

スイッチレギュレータ４４は、リニアレギュレータ４１に比べて、効率が高いが、応答速度が遅い。レギュレータ４０は、低効率で高速度のリニアレギュレータ４１と高効率で低速度のスイッチレギュレータ４４との協働により電源出力４１ａと電源出力４４ａとの合成によって、電源電圧ＶＡを高効率で高精度に制御する。なお、スイッチレギュレータ４４を使用しなくても効率が十分な場合は、スイッチレギュレータ４４は無くてもよい。

図３は、通常時と劣化時のパワーアンプ出力の一例を示す図である。図４は、出力段に供給される電源電圧が一定の場合と可変の場合のパワーアンプ出力の一例を示す図である。なお、図３，４では、出力信号ＰＡｏｕｔの下半分が省略されている。

電源回路３０は、パワーアンプ１０の出力信号ＰＡｏｕｔの歪みを防ぐため、電源電圧ＶＡが出力信号ＰＡｏｕｔの包絡線に沿うように、包絡線電圧Ｖｅｎｖに応じて電源電圧ＶＡを変化させる（図３（ａ）参照）。しかしながら、従来の技術では、パワーアンプの出力を上げようとすると、パワーアンプの電源電圧ＶＡの上限が、電源電圧ＶＡを供給する電源回路の一定の電源電圧ＶＢに制限される。その結果、図３（ｂ）及び図４（ａ）に示されるように、出力信号ＰＡｏｕｔのピークが電源電圧ＶＢでカットされ、出力信号ＰＡｏｕｔの歪み（劣化）が発生してしまう。

これに対し、本実施形態に係る電源回路３０は、パワーアンプ１０の電源電圧ＶＡよりも高い電源電圧ＶＢを生成可能なスイッチトキャパシタ回路６０を備える。電源電圧ＶＡよりも高い電源電圧ＶＢが生成されることにより、図４（ｂ）に示されるように、電源電圧ＶＡの上限が電源電圧ＶＢに制限されない。その結果、パワーアンプ１０の出力を上げても、出力信号ＰＡｏｕｔの歪みを防止することができる。

したがって、図２に示した電源回路３０によれば、電源電圧ＶＡよりも高い電源電圧ＶＢがリニアレギュレータ４１の出力段４３に供給されるので、出力信号ＰＡｏｕｔの歪みを防止することができる。

また、電源回路３０のスイッチトキャパシタ回路６０は、電源電圧ＶＡよりも高い電源電圧ＶＢを、リニアアンプ４２には供給せずに出力段４３に供給する。これにより、電源電圧ＶＢに対する出力段４３の耐圧に比べてリニアアンプ４２の耐圧を低くすることができる。よって、リニアアンプ４２の耐圧確保が容易になる。また、出力段４３に供給する電源電圧ＶＢよりもリニアアンプ４２に供給する電源電圧を低くすることができるので、電源回路３０の消費電力を低減することができる。さらに、リニアアンプ４２と出力段４３の両方の電源電圧を変動させるのではなく、リニアアンプ４２の電源電圧を変動させなくすることが可能となる。例えば、リニアアンプ４２の電源電圧は、一定の直流電圧ＶＤでよい。よって、電源電圧を変動させる箇所が少なくなる分、電源電圧の変動によるノイズの発生を抑制することができる。

図５Ａは、電源回路の構成の一具体例を示す図である。図５Ａに示した電源回路３０Ａは、図２に示した電源回路３０の一例である。電源回路３０Ａは、レギュレータ４０Ａ、モニタ回路５０Ａ及びスイッチトキャパシタ回路６０Ａを備える。レギュレータ４０Ａ、モニタ回路５０Ａ及びスイッチトキャパシタ回路６０Ａは、それぞれ、図２に示した、レギュレータ４０、モニタ回路５０及びスイッチトキャパシタ回路６０の一例である。レギュレータ４０Ａは、リニアレギュレータ４１Ａと、スイッチレギュレータ４４とを有する。リニアレギュレータ４１Ａは、リニアアンプ４２と、出力段４３Ａとを有する。リニアレギュレータ４１Ａ及び出力段４３Ａは、それぞれ、図２に示した、リニアレギュレータ４１及び出力段４３の一例である。

図５Ｂは、リニアレギュレータの構成の一例を示す図である。図５Ｂに示したリニアレギュレータ４１Ｂは、リニアアンプ４２Ａと、出力段４３Ａとを有する。リニアレギュレータ４１Ｂ、リニアアンプ４２Ａ及び出力段４３Ａは、それぞれ、図２に示した、リニアレギュレータ４１、リニアアンプ４２及び出力段４３の一例である。リニアアンプ４２Ａは、出力段４３Ａの出力が抵抗１４６を介してリニアアンプ４２Ａにフィードバックされる反転増幅器の構成を有する。

具体的には、リニアアンプ４２Ａは、アンプ１４１，１４２と、抵抗１４３〜１４６とを有する。抵抗１４３の一端は、包絡線電圧Ｖｅｎｖの電位に接続される。アンプ１４１は、基準電圧Ｖｒｅｆ１が入力される非反転入力端子と、抵抗１４３の他端と抵抗１４４の一端とが接続される反転入力端子とを有する。アンプ１４１の出力端子は、抵抗１４４の他端と抵抗１４５の一端とが接続される。アンプ１４２は、基準電圧Ｖｒｅｆ２が入力される非反転入力端子と、抵抗１４５の他端と抵抗１４６の一端とが接続される反転入力端子とを有する。抵抗１４６の他端は、出力トランジスタ７４のドレインとトランジスタ７１のドレインとが接続される出力ノードに接続される。

図５Ｃは、リニアレギュレータの構成の一例を示す図である。図５Ｃに示したリニアレギュレータ４１Ｃは、リニアアンプ４２Ｂと、出力段４３Ａとを有する。リニアレギュレータ４１Ｃ、リニアアンプ４２Ｂ及び出力段４３Ａは、それぞれ、図２に示した、リニアレギュレータ４１、リニアアンプ４２及び出力段４３の一例である。リニアアンプ４２Ｂは、出力段４３Ａの出力が抵抗１４９を介してリニアアンプ４２Ｂにフィードバックされる正相増幅器の構成を有する。

具体的には、リニアアンプ４２Ｂは、アンプ１４７と、抵抗１４８，１４９とを有する。抵抗１４８の一端は、基準電圧Ｖｒｅｆの電位に接続される。アンプ１４１は、包絡線電圧Ｖｅｎｖが入力される非反転入力端子と、抵抗１４８の他端と抵抗１４９の一端とが接続される反転入力端子とを有する。抵抗１４９の他端は、出力トランジスタ７４のドレインとトランジスタ７１のドレインとが接続される出力ノードに接続される。

図５Ａにおいて、モニタ回路５０Ａは、比較器５１と、ノンオーバーラップ回路５２とを有する。比較器５１は、包絡線電圧Ｖｅｎｖを検出する電圧検出回路の一例である。比較器５１は、包絡線電圧Ｖｅｎｖを所定の基準電圧Ｖｒｅｆとを比較し、その大小関係の比較結果を表す判定信号Ｖｃを出力する。比較器５１は、例えば、包絡線電圧Ｖｅｎｖが基準電圧Ｖｒｅｆよりも低い場合、論理レベルが非アクティブ（例えば、ローレベル）の判定信号Ｖｃを出力する。一方、比較器５１は、包絡線電圧Ｖｅｎｖが基準電圧Ｖｒｅｆ以上の場合、論理レベルがアクティブ（例えば、ハイレベル）の判定信号Ｖｃを出力する。

ノンオーバーラップ回路５２は、比較器５１の比較結果を表す判定信号Ｖｃに基づいて、電源電圧ＶＡよりも高い電源電圧ＶＢが生成されるようにスイッチトキャパシタ回路６０を駆動する駆動回路の一例である。ノンオーバーラップ回路５２は、判定信号Ｖｃに応じて、２つのスイッチ信号Ｓ１，Ｓ２を出力する。２つのスイッチ信号Ｓ１，Ｓ２は、論理レベルが同一の期間にいずれもアクティブ（例えば、ハイレベル）にならない。

図６は、ノンオーバーラップ回路の構成の一例を示す図である。図６が示すノンオーバーラップ回路５２は、否定論理和を行う否定論理和回路５４，５５と、否定演算を行うインバータ５３と、入力される信号を遅延させて出力する遅延部５６，５７とを有する。判定信号Ｖｃは、否定論理和回路５４に入力されるとともに、インバータ５３を介して否定論理和回路５５に入力される。否定論理和回路５４の出力信号は、遅延部５７を介して否定論理和回路５５に入力される。否定論理和回路５５の出力信号は、遅延部５６を介して否定論理和回路５４に入力される。このような構成を備えたノンオーバーラップ回路５２は、デッドタイムＴＤ１，ＴＤ２を有する一対のスイッチ信号Ｓ１，Ｓ２を出力する（図８，１０に示す波形参照）。

図５Ａにおいて、スイッチトキャパシタ回路６０Ａは、包絡線電圧Ｖｅｎｖが基準電圧Ｖｒｅｆよりも高いとモニタ回路５０Ａの比較器５１により検出された場合、直流電圧ＶＤを昇圧することによって、直流電圧ＶＤの２倍の電源電圧ＶＢを生成する（図８参照）。

図５Ａに示されるように、スイッチトキャパシタ回路６０Ａは、スイッチ６１，６２，６３と、キャパシタ６４とを有する。スイッチ６１は、直流電圧ＶＤが供給される一端と、キャパシタ６４の一端及び供給ライン４７に接続される他端とを有する。スイッチ６２は、直流電圧ＶＤが供給される一端と、キャパシタ６４の他端及びスイッチ６３の一端が接続される他端とを有する。スイッチ６３は、スイッチ６２の他端及びキャパシタ６４の他端が接続される一端と、グランド（ＧＮＤ）が接続される他端とを有する。

スイッチ６１，６３は、スイッチ信号Ｓ１に従ってオン又はオフとなり、スイッチ信号Ｓ１がハイレベルのときオンとなり、スイッチ信号Ｓ１がローレベルのときオフとなる。スイッチ６２は、スイッチ信号Ｓ２に従ってオン又はオフとなり、スイッチ信号Ｓ２がハイレベルのときオンとなり、スイッチ信号Ｓ２がローレベルのときオフとなる。スイッチ６１，６２，６３は、それぞれ、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のトランジスタである。

スイッチトキャパシタ回路６０Ａは、スイッチ信号Ｓ１，Ｓ２に従って動作する図示のような構成を有することにより、直流電圧ＶＤの２倍の電源電圧ＶＢを出力段４３Ａに供給する。

図５Ａにおいて、出力段４３Ａは、カレントミラー７０を有する。カレントミラー７０は、電源出力４１ａの出力ノードに対して電源電圧ＶＢ側に設けられたハイサイド回路である。出力段４３は、電源電圧ＶＢの供給ライン４７に接続されたカレントミラー７０が増幅出力ＩＮＮ，ＩＮＰに応じて動作することによって、電源出力４１ａを出力する。電源電圧ＶＢの供給ライン４７に接続されたカレントミラー７０の動作によって、電源電圧ＶＢの変動が電源出力４１ａに与える影響を小さくできる。よって、電源電圧ＶＢが変動しても、電源電圧ＶＡの制御精度の低下を抑制することができる。

出力段４３Ａは、カレントミラー７０の入力トランジスタ７３とグランドとの間に、増幅出力ＩＮＰが入力されるトランジスタ７２を有する。また、出力段４３Ａは、カレントミラー７０の出力トランジスタ７４とグランドとの間に、増幅出力ＩＮＮが入力されるトランジスタ７１とを有する。トランジスタ７１，７２は、それぞれ、ソース接地の増幅器として機能する。トランジスタ７１，７２は、電源出力４１ａの出力ノードに対してグランド側に設けられたローサイドトランジスタの一例であり、例えば、Ｎチャネル型のＭＯＳＦＥＴである。トランジスタ７１は、増幅出力ＩＮＮに従って増幅動作を行い、トランジスタ７２は、増幅出力ＩＮＰに従って増幅動作を行う。入力トランジスタ７３及び出力トランジスタ７４は、例えば、Ｐチャネル型のＭＯＳＦＥＴである。

出力段４３Ａは、ソース接地された一対のトランジスタ７１，７２と、トランジスタ７２のドレインの出力電流をミラー変換してトランジスタ７２のドレインに供給するカレントミラー７０とを有する。出力トランジスタ７４のドレインとトランジスタ７１のドレインとが接続される出力ノードから、電源出力４１ａが出力される。

図７は、スイッチレギュレータの構成の一例を示す図である。図７に示したスイッチレギュレータ４４は、スイッチングアンプ部４５と、インダクタ４６とを有する。スイッチングアンプ部４５は、直流電圧ＶＤを電源電圧として動作する。インダクタ４６は、スイッチングアンプ部４５の出力端に接続される一端と、パワーアンプ１０の電源端子１１に接続される他端とを有する。スイッチングアンプ部４５は、例えば、交互にオンとなるトランジスタ４５ａ，４５ｂを有する。ハイサイドのトランジスタ４５ａとローサイドのトランジスタ４５ｂが交互にオンとなることにより、インダクタ４６に流れる電流がスイッチングされるので、電源出力４４ａが発生する。

図８は、スイッチトキャパシタ回路が昇圧構成を有する場合の一例を示すタイミングチャートである。図８は、昇圧構成のスイッチトキャパシタ回路６０Ａを備えた電源回路３０Ａ（図５Ａ参照）の動作波形の一例を示す。スイッチトキャパシタ回路６０Ａは、電源電圧ＶＡ以上の電源電圧ＶＢを出力段４３Ａに供給する。

スイッチトキャパシタ回路６０Ａは、基準電圧Ｖｒｅｆよりも低い包絡線電圧Ｖｅｎｖが比較器５１により検出されている場合、直流電圧ＶＤを昇圧せずに直流電圧ＶＤを電源電圧ＶＢとして出力段４３Ａに供給する。一方、スイッチトキャパシタ回路６０Ａは、基準電圧Ｖｒｅｆ以上の包絡線電圧Ｖｅｎｖが比較器５１により検出されている場合、直流電圧ＶＤを昇圧することによって、直流電圧ＶＤよりも電圧値が高い電圧を電源電圧ＶＢとして出力段４３Ａに供給する。

図９は、スイッチトキャパシタ回路が降圧構成を有する場合の一例を示す図である。図５Ａに示される昇圧構成のスイッチトキャパシタ回路６０Ａは、降圧構成のスイッチトキャパシタ回路（例えば、図９に示されるスイッチトキャパシタ回路６０Ｂ）に置換されてもよい。

スイッチトキャパシタ回路６０Ｂは、直流電圧ＶＤを降圧することによって、直流電圧ＶＤよりも低い電源電圧ＶＢを生成する。図９の構成の場合、例えば、キャパシタ６８，６９の各キャパシタンスが同一である場合、スイッチトキャパシタ回路６０は、直流電圧ＶＤの０．５倍の電源電圧ＶＢを生成する。降圧率は、キャパシタ６８，６９の各キャパシタンスに応じて異なる。

スイッチトキャパシタ回路６０Ｂは、スイッチ６５，６６，６７と、キャパシタ６８，６９とを有する。直流電圧ＶＤとグランドとの間には、キャパシタ６８とスイッチ６６とキャパシタ６９とが直列に接続された回路が接続されている。スイッチ６５は、キャパシタ６８とスイッチ６６との間に接続された一端と、グランドが接続された他端とを有する。スイッチ６７は、直流電圧ＶＤが供給される一端と、スイッチ６６とキャパシタ６９との間に接続された他端とを有する。

スイッチ６６は、スイッチ信号Ｓ１に従ってオン又はオフとなり、スイッチ信号Ｓ１がハイレベルのときオンとなり、スイッチ信号Ｓ１がローレベルのときオフとなる。スイッチ６５，６７は、スイッチ信号Ｓ２に従ってオン又はオフとなり、スイッチ信号Ｓ２がハイレベルのときオンとなり、スイッチ信号Ｓ２がローレベルのときオフとなる。スイッチ６５，６６，６７は、それぞれ、例えば、ＭＯＳＦＥＴ等のトランジスタである。

スイッチトキャパシタ回路６０Ｂは、スイッチ信号Ｓ１，Ｓ２に従って動作する図示のような構成を有することにより、直流電圧ＶＤよりも低い電源電圧ＶＢを出力段４３Ａに供給する。

図１０は、スイッチトキャパシタ回路が降圧構成を有する場合の一例を示すタイミングチャートである。図１０は、図５Ａのスイッチトキャパシタ回路６０Ａを図９のスイッチトキャパシタ回路６０Ｂに置換した電源回路の動作波形の一例を示す。スイッチトキャパシタ回路６０Ｂは、電源電圧ＶＡ以上の電源電圧ＶＢを出力段４３Ａに供給する。

スイッチトキャパシタ回路６０Ｂは、基準電圧Ｖｒｅｆよりも高い包絡線電圧Ｖｅｎｖが比較器５１により検出されている場合、直流電圧ＶＤを降圧せずに直流電圧ＶＤを電源電圧ＶＢとして出力段４３Ａに供給する。一方、スイッチトキャパシタ回路６０Ｂは、基準電圧Ｖｒｅｆ以下の包絡線電圧Ｖｅｎｖが比較器５１により検出されている場合、直流電圧ＶＤを降圧することによって、直流電圧ＶＤよりも電圧値が低い電圧を電源電圧ＶＢとして出力段４３Ａに供給する。

このように、スイッチトキャパシタ回路が降圧構成を有する場合、リニアレギュレータ４１Ａの平均電源電圧が低下するため、消費電力を低減することができる。降圧構成は、パワーアンプ１０の出力に要求される電流値が小さてパワーアンプ１０の出力の電圧を上げなくてもよい場合に、特に効果的である。

図１１は、スイッチトキャパシタ回路が他の昇圧構成を有する場合の一例を示す図である。図１１に示されたスイッチトキャパシタ回路６０Ｃは、図５Ａに示されたスイッチトキャパシタ回路６０Ａに対して、キャパシタ９１が追加されている。キャパシタ９１は、電源電圧ＶＢの供給ライン４７に接続された一端と、グランドに接続された他端とを有する。キャパシタ６４，９１の各キャパシタンスを調整することによって、電源電圧ＶＢの昇圧時の電圧値を調整することができる。

図１２は、スイッチトキャパシタ回路が他の降圧構成を有する場合の一例を示す図である。図１２に示されたスイッチトキャパシタ回路６０Ｄは、図９に示されたスイッチトキャパシタ回路６０Ｂに対して、キャパシタ９２が追加されている。キャパシタ９２は、電源電圧ＶＢの供給ライン４７に接続された一端と、グランドに接続された他端とを有する。キャパシタ６８，６９，９２の各キャパシタンスを調整することによって、電源電圧ＶＢの降圧時の電圧値を調整することができる。

図１３は、出力段の構成の他の一例を示す図である。図１３に示される出力段４３Ｂは、カレントミラー７０の入力トランジスタ７３とグランドとの間に、複数（図示の場合、２つ）のトランジスタ７２，７６がカスコード接続されたカスコード構成を有する。また、出力段１３Ｂは、カレントミラー７０の出力トランジスタ７４とグランドとの間に、複数（図示の場合、２つ）のトランジスタ７１，７５がカスコード接続されたカスコード構成を有する。

このようなカスコード構成が設けられていることにより、電源電圧ＶＢの上昇に対する出力段４３Ｂの耐圧を上げることができる。

例えば、トランジスタ７５，７６は、Ｎチャネル型のＭＯＳＦＥＴであり、トランジスタ７５，７６のバイアスは、基準電圧Ｖｒｅｆ又は直流電圧ＶＤである。

出力段４３Ｂは、更に、トランジスタ７７、キャパシタ７８、バイアス電圧生成部８０及び定電流源７９を有する。トランジスタ７７は、出力トランジスタ７４にカスコード接続されたハイサイドトランジスタの一例である。トランジスタ７７は、例えば、Ｐチャネル型のＭＯＳＦＥＴである。キャパシタ７８は、電源電圧ＶＢの供給ライン４７とトランジスタ７７のゲートとの間に接続されている。バイアス電圧生成部８０は、トランジスタ７７に供給するバイアス電圧Ｖｂを電源電圧ＶＢを基準に生成する回路である。定電流源７９は、バイアス電圧生成部８０に定電流を供給する回路である。

図１４は、バイアス電圧生成部の構成の複数の例を示す図である。バイアス電圧生成部８０は、抵抗素子８１でも、ゲートとドレインとが接続（ダイオード接続）されたＰチャネル型のトランジスタ８２でも、ダイオード接続されたＰチャネル型のトランジスタ８３，８４が直列に接続された構成でもよい。

図１５は、出力段の構成の他の一例を示す図である。図１５に示される出力段４３Ｃは、図１３に示される出力段４３Ｂから、バイアス電圧生成部８０、定電流源７９、キャパシタ７８及びトランジスタ７７を無くした構成を有する。電源電圧ＶＢが高いときは、電源出力４１ａの電圧も高いため、Ｐチャネル型の入力トランジスタ７３及び出力トランジスタ７４の各々のドレイン‐ソース間電圧には、高電圧が印加されない。したがって、バイアス電圧生成部８０等が無くても、出力段４３Ｃの高耐圧化は可能である。

図１６は、モニタ回路の構成の他の一例を示す図である。モニタ回路５０Ｂは、基準電圧Ｖｒｅｆの値を調整する調整機能を有する比較器５８を有する。これにより、電源回路に個体差による特性ばらつきがあっても、直流電圧ＶＤの昇圧と降圧のそれぞれの開始タイミングと終了タイミングとを微調整することができるので、電源電圧ＶＡの制御精度の低下を抑制することができる。

以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
パワーアンプに入力される入力信号の包絡線を表す包絡線信号を増幅するアンプと、前記パワーアンプに供給する電源出力を前記アンプの増幅出力に応じて出力する出力段とを有するリニアレギュレータと、
前記包絡線信号をモニタするモニタ回路と、
前記モニタ回路のモニタ結果に基づいて、前記電源出力の電圧よりも高い電源電圧を生成するスイッチトキャパシタ回路とを備え、
前記スイッチトキャパシタ回路は、前記電源電圧を前記アンプに供給せずに前記出力段に供給する、電源回路。
（付記２）
前記出力段は、前記電源電圧の供給ラインに接続されたカレントミラーを有し、前記カレントミラーが前記増幅出力に応じて動作することによって、前記電源出力を出力する、付記１に記載の電源回路。
（付記３）
前記出力段は、前記カレントミラーの入力トランジスタとグランドとの間、及び、前記カレントミラーの出力トランジスタとグランドとの間に、それぞれ、前記増幅出力が入力されるローサイドトランジスタを有する、付記２に記載の電源回路。
（付記４）
前記出力段は、前記カレントミラーの入力トランジスタとグランドとの間、及び、前記カレントミラーの出力トランジスタとグランドとの間に、それぞれ、前記ローサイドトランジスタを含む複数のトランジスタがカスコード接続されたカスコード構成を有する、付記３に記載の電源回路。
（付記５）
前記出力段は、前記出力トランジスタにカスコード接続されたハイサイドトランジスタと、前記ハイサイドトランジスタに供給するバイアス電圧を前記電源電圧を基準に生成するバイアス電圧生成部とを有する、付記４に記載の電源回路。
（付記６）
前記モニタ回路は、前記包絡線信号の電圧を基準電圧と比較する比較器を有し、
前記スイッチトキャパシタ回路は、前記基準電圧よりも高い前記包絡線信号の電圧が前記比較器により検出された場合、前記基準電圧よりも低い前記包絡線信号の電圧が前記比較器により検出された場合に比べて高い前記電源電圧を生成する、付記１から５のいずれか一項に記載の電源回路。
（付記７）
前記スイッチトキャパシタ回路は、前記包絡線信号の電圧が前記基準電圧よりも高い場合、直流電圧を昇圧することによって前記電源電圧を生成する、付記６に記載の電源回路。
（付記８）
前記スイッチトキャパシタ回路は、前記包絡線信号の電圧が前記基準電圧よりも低い場合、直流電圧を降圧することによって前記電源電圧を生成する、付記６に記載の電源回路。
（付記９）
前記モニタ回路は、前記比較器の比較結果に基づいて、前記電源電圧が生成されるように前記スイッチトキャパシタ回路を駆動するノンオーバーラップ回路を有する、付記６から８のいずれか一項に記載の電源回路。
（付記１０）
前記比較器は、前記基準電圧を調整する調整機能を有する、付記９に記載の電源回路。
（付記１１）
前記パワーアンプに供給する電源出力を生成するスイッチレギュレータを備える、付記１から１０のいずれか一項に記載の電源回路。
（付記１２）
付記１から１１のいずれか一項に記載の電源回路と、前記パワーアンプと、前記パワーアンプによって給電されるアンテナとを備えた通信装置。

１ 通信装置
１０ パワーアンプ
２０ アンテナ
３０ 電源回路
４０ レギュレータ
４１ リニアレギュレータ
４１ａ 電源出力
４２ リニアアンプ
４３ 出力段
４４ スイッチレギュレータ
５０ モニタ回路
５６，５７ 遅延部
６０ スイッチトキャパシタ回路

Claims (8)

1. パワーアンプに入力される入力信号の包絡線に応じて動作するアンプと、前記パワーアンプに供給する電源出力を前記アンプの増幅出力に応じて出力する出力段とを有するリニアレギュレータと、
   前記包絡線をモニタするモニタ回路と、
   前記モニタ回路のモニタ結果に基づいて、前記電源出力の電圧よりも高い電源電圧を生成するスイッチトキャパシタ回路とを備え、
   前記スイッチトキャパシタ回路は、前記電源電圧を前記アンプに供給せずに前記出力段に供給する、電源回路。
2. 前記出力段は、前記電源電圧の供給ラインに接続されたカレントミラーを有し、前記カレントミラーが前記増幅出力に応じて動作することによって、前記電源出力を出力する、請求項１に記載の電源回路。
3. 前記出力段は、前記カレントミラーの入力トランジスタとグランドとの間、及び、前記カレントミラーの出力トランジスタとグランドとの間に、それぞれ、前記増幅出力が入力されるローサイドトランジスタを有する、請求項２に記載の電源回路。
4. 前記出力段は、前記カレントミラーの入力トランジスタとグランドとの間、及び、前記カレントミラーの出力トランジスタとグランドとの間に、それぞれ、前記ローサイドトランジスタを含む複数のトランジスタがカスコード接続されたカスコード構成を有する、請求項３に記載の電源回路。
5. 前記モニタ回路は、前記包絡線信号の電圧を基準電圧と比較する比較器を有し、
   前記スイッチトキャパシタ回路は、前記基準電圧よりも高い前記包絡線信号の電圧が前記比較器により検出された場合、前記基準電圧よりも低い前記包絡線信号の電圧が前記比較器により検出された場合に比べて高い前記電源電圧を生成する、請求項１から４のいずれか一項に記載の電源回路。
6. 前記スイッチトキャパシタ回路は、前記包絡線信号の電圧が前記基準電圧よりも高い場合、直流電圧を昇圧することによって前記電源電圧を生成する、請求項５に記載の電源回路。
7. 前記スイッチトキャパシタ回路は、前記包絡線信号の電圧が前記基準電圧よりも低い場合、直流電圧を降圧することによって前記電源電圧を生成する、請求項５に記載の電源回路。
8. 前記パワーアンプに供給する電源出力を生成するスイッチレギュレータを備える、請求項１から７のいずれか一項に記載の電源回路。

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