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TW201826506A - 半導體記憶裝置 - Google Patents

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TW201826506A
TW201826506A TW106104752A TW106104752A TW201826506A TW 201826506 A TW201826506 A TW 201826506A TW 106104752 A TW106104752 A TW 106104752A TW 106104752 A TW106104752 A TW 106104752A TW 201826506 A TW201826506 A TW 201826506A
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Taiwan
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laminated body
insulating film
semiconductor memory
film
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TW106104752A
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English (en)
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TWI654747B (zh
Inventor
小長井聡
Original Assignee
東芝記憶體股份有限公司
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Publication date
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Abstract

本實施形態之半導體記憶裝置具備基板、積層體、柱狀部、及絕緣膜。上述積層體設於上述基板上，具有各自隔開而積層之複數層電極層。上述柱狀部具有設於上述積層體內、且於上述複數層電極層之積層方向延伸之第1半導體部。上述絕緣膜覆蓋上述柱狀部之底部。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已提出一種三維構造之記憶體裝置，其中，於積層有複數層電極層之積層體形成記憶體孔，且該記憶體孔內於積層體之積層方向延伸設有電荷儲存膜及通道。電極層係於去除積層體之一部分而成之空洞內埋入金屬等而形成。為抑制因空洞之產生而使積層體彎曲從而令電極層變形，於積層體內設有柱狀之支持體。擔憂經由此種支撐體而產生短路。
實施形態提供一種可靠性較高之半導體記憶裝置。 實施形態之半導體記憶裝置具備基板、積層體、柱狀部、及絕緣膜。上述積層體設於上述基板上，具有各自隔開而積層之複數層電極層。上述柱狀部具有設於上述積層體內、且於上述複數層電極層之積層方向延伸之第1半導體部。上述絕緣膜覆蓋上述柱狀部之底部。
以下，參照附圖對實施形態進行說明。另，於各附圖中，對相同要素附加相同之符號。 (實施形態) 圖1係顯示實施形態之半導體記憶裝置之剖視圖。 圖2係圖1之區域A之放大圖。 如圖1所示，半導體記憶裝置1具有積層體15、柱狀部55、及柱狀部50。 積層體15設於半導體基板10上。半導體基板10例如包含矽(Si)。半導體基板10具有P型基板10a、N-Well(N-阱)區域10b、及P-well(P-阱)區域10c。N-well區域10b形成於P型基板10a上，P-well區域10c形成於N-well區域10b上。 另，於本說明書中，將相對於半導體基板10之上表面10A平行之方向、且為相互正交之2方向設為X方向及Y方向。將相對於X方向及Y方向之雙方正交之方向設為Z方向。 積層體15具有複數層電極層41、與複數層絕緣層40。複數層電極層41中位於最下層之電極層41係源極側選擇閘極SGS，且介隔絕緣層40設於半導體基板10上。複數層電極層41中位於最上層之電極層41係汲極側選擇閘極SGD。複數層電極層41中設於最下層之電極層41(源極側選擇閘極SGS)、與最上層之電極層41(汲極側選擇閘極SGD)之間之電極層41係字元線WL。電極層41例如包含鎢(W)等金屬。電極層41之積層數為任意。 絕緣層40設於各電極層41之間。絕緣層40例如包含矽氧化物(SiO)。 積層體15具有中央部15A、及端部15B。於中央部15A內設有柱狀部55，於端部15B內設有柱狀部50。端部15B之形狀為對每一電極層41設有階差之台階狀(參照圖3)。中央部15A與端部15B沿著Y方向配置。 於積層體15之中央部15A上，依次設有絕緣層42、43、44。絕緣層42、43、44例如包含矽氧化物。 於積層體15之端部15B上，以覆蓋端部15B之方式設有絕緣層45。絕緣層45例如包含矽氧化物。於絕緣層45上，依次設有絕緣層42、43、44。 柱狀部55於積層體15之中央部15A內設有複數個。柱狀部55於中央部15A內於Z方向延伸。柱狀部55例如形成為圓柱狀、或橢圓柱狀。 柱狀部55具有芯部60、通道20、及記憶體膜24。 芯部60例如包含矽氧化物。芯部60之形狀例如為圓柱狀。 於芯部60之上端，設有插塞部61。插塞部61位於絕緣層42、43內，其周圍被通道20包圍。插塞部61例如包含使非晶矽結晶化而成之多晶矽。 通道20設於芯部60之周圍。通道20為半導體部，具有主體20a、與覆蓋層20b。主體20a之形狀例如為有底之筒狀。覆蓋層20b設於主體20a之周圍。覆蓋層20b之形狀例如為筒狀。 主體20a及覆蓋層20b包含矽、例如為使非晶矽結晶化而成之多晶矽。 通道20之下端與半導體基板10相接。例如，如圖1所示，通道20之主體20a與形成於半導體基板10內之連接構件10d相接。連接構件10d係自半導體基板10之內部遍及積層體15之中央部15A之內部形成之構件，且係例如藉由使矽磊晶成長而形成之構件。例如，於連接構件10d中，其上部位於積層體15內，其下部位於半導體基板10之P-well區域10c內。 記憶體膜24設於通道20之周圍。如圖2所示，記憶體膜24具有通道絕緣膜21、電荷儲存膜22、及阻斷絕緣膜23。通道絕緣膜21設於通道20之周圍。通道絕緣膜21例如包含矽氧化物。通道絕緣膜21之形狀例如為圓筒形。 電荷儲存膜22設於通道絕緣膜21之周圍。電荷儲存膜22例如包含矽氮化物(SiN)。電荷儲存膜22之形狀例如為圓筒形。於通道20與字元線WL之交叉部分，形成包含電荷儲存膜22之記憶單元。 通道絕緣膜21係電荷儲存膜22、與通道20之間之電位障。通道絕緣膜21係於電荷自通道20朝電荷儲存膜22移動時(寫入動作)、及電荷自電荷儲存膜22朝通道20移動時(抹除動作)，供電荷穿隧。 電荷儲存膜22具有向膜中捕集電荷之阱場。記憶單元之臨限值會根據有無阱場所捕集之電荷、及捕集之電荷之量而變化。藉此，記憶單元保持資訊。 阻斷絕緣膜23設於電荷儲存膜22之周圍。阻斷絕緣膜23例如包含矽氧化物。阻斷絕緣膜23於形成電極層41時，例如保護電荷儲存膜22不受蝕刻。阻斷絕緣膜23亦可為矽氧化膜與鋁氧化膜之積層膜。 於柱狀部55之上方，設有於X方向延伸之複數條位元線BL。位元線BL經由接觸部Cb連接於柱狀部55。接觸部Cb位於絕緣層44內，其上端連接於位元線BL，其下端連接於插塞部61。接觸部Cb由金屬等導電體形成。 柱狀部50於積層體15之端部15B內設有複數個。柱狀部50於端部15B內於Z方向延伸。柱狀部50具有柱狀部55內之要素之至少一部分。 如圖1所示，於柱狀部50具有柱狀部55內之全部要素之情形時，柱狀部50具有芯部60A、通道20A、及記憶體膜24A。柱狀部50之芯部60A包含與柱狀部55之芯部60相同之材料，例如矽氧化物。柱狀部50之通道20A為半導體部，且具有主體20a1及覆蓋層20b1，並包含與柱狀部55之通道20相同之材料，例如多晶矽。柱狀部50之記憶體膜24A係如柱狀部55之記憶體膜24般以積層膜形成，且包含與記憶體膜24相同之材料。 於柱狀部50之芯部60A上端，設有插塞部61A。 於積層體15之端部15B內設有絕緣膜51。絕緣膜51覆蓋柱狀部50之底部50a。底部50a係自半導體基板10之內部遍及積層體15之端部15B之內部設置之柱狀部50之部分。 絕緣膜51例如包含矽氧化物(SiO)。絕緣膜51之形狀例如為有底之筒狀。 絕緣膜51之上端51t1係與絕緣層45相接，例如，絕緣膜51之上端51t1之位置高於積層體15之上端15t之位置。另，積層體15之上端15t之位置為電極層41之台階41s之位置(參照圖3)。絕緣膜51之上端51t1亦可為與積層體15之上端15t大致相同之位置。 絕緣膜51之下端51t2係與半導體基板10相接。例如，下端51t2以位於P-well區域10c內之方式與半導體基板10相接。 絕緣膜51之厚度例如越朝向積層體15之下層則越小。例如，積層體15與記憶體膜24A之間之絕緣膜51之厚度W1越朝向積層體15之下層則越小。絕緣膜51之厚度W1亦可於Z方向上大致相同。 圖3係顯示本實施形態之半導體記憶裝置之俯視圖。 另外，於圖3中省略位元線BL之圖示。 如圖3所示，半導體記憶裝置1設有記憶單元區域Rmc、接觸區域Rc、及周邊區域Rs。記憶單元區域Rmc、接觸區域Rc、及周邊區域Rs沿著Y方向配置。 於記憶單元區域Rmc，設有積層體15之中央部15A，且配置有複數個柱狀部55。複數個柱狀部55例如於X-Y平面上，配置成矩陣狀。 於記憶單元區域Rmc及接觸區域Rc，形成有複數條隙縫ST。隙縫ST形成於積層體15內。隙縫ST於積層體15內，沿著Z方向及Y方向延伸。隙縫ST將積層體15於X方向上分離成複數個。由隙縫ST分離而成之區域稱為“塊”。自各塊逐個選擇之柱狀部55電性連接於1條位元線BL。 於隙縫ST內，設有配線部18。配線部18沿著Z方向及Y方向延伸。配線部18例如包含鎢等金屬。配線部18之上端經由接觸件而連接於設於積層體15上之源極線(未圖示)。配線部18之下端與半導體基板10相接。 於隙縫ST內，於配線部18之側壁設有絕緣膜(未圖示)。藉由絕緣膜，將配線部18與積層體15之電極層41絕緣。 於接觸區域Rc，設有積層體15之端部15B，且配置有複數個柱狀部50。端部15B之形狀為於每一電極層41設有階差之台階狀，且於每一電極層41形成台階41s。 於台階41s上，設有接觸件30。接觸件30於Z方向延伸。接觸件30之上端連接於上層字元線(未圖示)，接觸件30之下端連接於電極層41。各電極層41經由接觸件30連接於1條上層字元線。 複數個柱狀部50貫通台階41s而於Z方向延伸。圖3所示之例中，積層體15之電極層41之積層數為7層，於積層體15之端部15B形成有台階41s1～41s7。台階41s1形成於最上層之電極層41(汲極側選擇閘極SGD)，台階41s7形成於最下層之電極層41(源極側選擇閘極SGS)。複數個柱狀部50貫通台階41s4而於Z方向延伸。 如圖1所示，複數個柱狀部50於積層體15之端部15B內、及絕緣層45內於Z方向延伸。絕緣膜51於端部15B，覆蓋柱狀部50之側面及底面。 於周邊區域Rs，設有複數個電晶體Tr作為開關元件(參照圖4～圖11)。電晶體Tr係按照眾所周知之方法配置於半導體基板10上。複數個電晶體Tr構成周邊電路，例如電晶體Tr之一部分經由接觸件30及上層字元線而連接於電極層41。 於記憶單元區域Rmc中，於通道20與字元線WL之交叉部分，形成有包含電荷儲存膜22之記憶單元，複數個記憶單元沿著X方向、Y方向及Z方向排列成三維矩陣狀。記憶單元以字元線WL為閘極電極，而可於各記憶單元記憶資料。又，於接觸區域Rc及周邊區域Rs中，將電極層41引出，經由接觸件30等而連接於周邊電路。 圖4～圖17係顯示本實施形態之半導體記憶裝置之製造方法之剖視圖。 圖4～圖11係顯示針對圖3所示之半導體記憶裝置1之接觸區域Rc及周邊區域Rs之製造步驟之經放大之Y-Z剖視圖。圖12～圖17係顯示針對圖3所示之半導體記憶裝置1之記憶單元區域Rmc及接觸區域Rc之製造步驟之經放大之Y-Z剖視圖。 首先，使用圖4～圖11對接觸區域Rc及周邊區域Rs之製造步驟進行說明。 如圖4所示，利用眾所周知之方法形成中間構造體。於圖4所示之中間構造體中，於P型基板10a上，設置通道區域70a、源極區域70b及汲極區域70c。源極區域70b及汲極區域70c相互隔離，通道區域70a位於源極區域70b及汲極區域70c之間。 再者，於通道區域70a上設置閘極絕緣膜70d，於閘極絕緣膜70d上設置閘極電極70e。例如，閘極電極70e為包含多晶矽之層、與包含鎢之層之積層體。 藉由通道區域70a、源極區域70b、汲極區域70c、閘極絕緣膜70d及閘極電極70e，構成電晶體Tr。藉由配置複數個電晶體Tr而構成周邊電路。 又，於中間構造體中，於P型基板10a上依次設置N-Well區域10b及P-well區域10c。於沿著X方向及Z方向延伸之溝槽T內設置STI71，利用STI71將通道區域70a、源極區域70b及汲極區域70c、與N-Well區域10b及P-well區域10c分斷。藉此，構成具有基板10a、N-Well區域10b及P-well區域10c之半導體基板10。另，於半導體基板10之P-well區域10c上形成凹部80。 又，於中間構造體中，於閘極電極70e之上表面上及側面上分別設有絕緣膜72a、72b。例如，絕緣膜72a包含矽氮化物，絕緣膜72b包含矽氧化物。絕緣膜72a、72b為電晶體Tr之保護膜72。 再者，於保護膜72上依次設置絕緣膜73、74及絕緣層75。例如，絕緣膜73及絕緣層75包含矽氧化物，絕緣膜74包含矽氮化物。絕緣膜73、74覆蓋電晶體Tr。又，於絕緣膜74及絕緣層75上，依次設置絕緣層76、77、78。例如，絕緣層76、78包含矽氮化物，絕緣層77包含矽氧化物。 接著，如圖5所示，利用例如CVD(Chemical Vapor Deposition：化學氣相沈積)法，於半導體基板10(P-well區域10c)上，使絕緣層40及犧牲層81沿著Z方向交替積層，形成積層體15a。積層體15a覆蓋半導體基板10及絕緣層78。絕緣層40例如由矽氧化物形成。犧牲層81由與絕緣層40之間可取得蝕刻選擇比之材料形成，例如由矽氮化物形成。於圖5所示之例中，於積層體15a中，絕緣層40及犧牲層81之積層數分別為6層，但並不限定於此。 接著，如圖6所示，將形成於半導體基板10上之積層體15a加工成台階狀。例如，積層體15a之台階狀之部分於圖3所示之例中，為形成有台階41s4～41s7之積層體15之台階狀之部分。此種台階狀之部分係藉由例如重複進行如下步驟而形成：使用光微影法，為控制積層體15a之蝕刻量而沿著橫方向(Y方向)對積層體15a上之抗蝕劑進行蝕刻之後，朝下方向(-Z方向)對積層體15a進行蝕刻。藉此，去除形成於絕緣層78上之積層體15a，將形成於半導體基板10上之積層體15a加工成台階狀。又，對每一犧牲層81形成台階81s。 另，於圖6中，積層體82係將半導體基板10上之積層體15a加工成台階狀時殘留之部分。 接著，如圖7所示，利用例如CVD法，於半導體基板10上沈積矽氧化物而形成絕緣層83。絕緣層83覆蓋積層體15a及積層體82。接著，例如利用以絕緣層78及最上階之犧牲層81作為終止層之CMP(Chemical Mechanical Polishing：化學機械研磨)法，將絕緣層83之上表面平坦化。 接著，如圖8所示，利用例如RIE(Reactive Ion Etching：反應性離子蝕刻)，於積層體15a上形成複數個孔84。孔84自最上階之犧牲層81之台階81s(參照圖6)沿著Z方向延伸而貫通積層體15a，到達半導體基板10。例如，最上階之犧牲層81之台階81s之位置於圖3所示之例中，為台階41s4之位置。例如，孔84之底面位於半導體基板10之P-well區域10c內。例如，自Z方向觀察，孔84之形狀為圓形狀。例如，孔84之X-Y剖面之寬度W2越朝向積層體15a之下層則越小，於孔84之底面為最小。 接著，如圖9所示，利用例如CVD法，於積層體15a及絕緣層78、83上形成絕緣膜85。絕緣膜85亦形成於孔84內。絕緣膜85例如由矽氧化物形成。 接著，如圖10所示，利用例如CMP法，將孔84內之絕緣膜85之上表面平坦化。利用該平坦化處理，積層體15a及絕緣層78、83上之絕緣膜85被去除，而孔84內之絕緣膜85殘留。孔84內之絕緣膜85之上表面85a例如與絕緣層78之上表面78a大致相同。孔84內之絕緣膜85之下表面85b與半導體基板10(P-well區域10c)相接。 接著，如圖11所示，利用例如CVD法，於積層體15a及絕緣層78、83上，使絕緣層40及犧牲層81沿著Z方向交替積層，形成積層體15b。於圖11所示之例中，於積層體15b中，絕緣層40及犧牲層81之積層數各為6層，但並不限定於此。 接著，使用圖12～圖17說明記憶單元區域Rmc及接觸區域Rc之製造步驟。 於圖11所示之步驟後，如圖12所示，將積層體15b加工成台階狀。積層體15b之台階狀之部分係與積層體15a之台階狀之部分沿著Y方向連續形成。例如，積層體15b之台階狀之部分於圖3所示之例中，為形成有台階41s1～41s3之積層體15之台階狀之部分。此種台階狀之部分係藉由例如重複進行如下步驟而形成：使用光微影法，為控制積層體15b之蝕刻量而沿著橫方向(Y方向)對積層體15b上之抗蝕劑進行蝕刻之後，朝下方向(-Z方向)對積層體15b進行蝕刻。藉此，將積層體15b加工成台階狀，而於每一犧牲層81形成台階81s。 接著，如圖13所示，利用例如CVD法，於絕緣層83上沈積矽氧化物而形成絕緣層45。另，絕緣層83係絕緣層45之一部分。絕緣層45覆蓋積層體15a、及積層體15b之台階狀之部分。其後，於積層體15b及絕緣層45上，沈積矽氧化物而依次形成絕緣層42、43。 接著，如圖14所示，於積層體15a、15b形成複數個記憶體孔MH，且於積層體15a形成複數個孔86。 記憶體孔MH係例如利用RIE形成。記憶體孔MH於Z方向延伸而貫通絕緣層42、43及積層體15a、15b，到達半導體基板10。例如，記憶體孔MH之底面位於半導體基板10之P-well區域10c內。例如，自Z方向觀察，記憶體孔MH之形狀為圓形狀。 孔86於Z方向延伸而貫通絕緣層42、43、45及積層體15a，到達半導體基板10。孔86係例如藉由光微影法及蝕刻，於Z方向延伸而貫通絕緣層42、43、45，且以自絕緣膜85之正上方延伸至絕緣膜85之內部之方式貫通積層體15a而到達半導體基板10。於圖3所示之例中，孔86貫通台階41s4。藉此形成絕緣膜51。例如，孔86之底面位於半導體基板10之P-well區域10c內。例如，自Z方向觀察，孔86之形狀為圓形狀。 接著，於形成記憶體孔MH後，例如藉由使矽自半導體基板10之內部遍及積層體15a之內部磊晶成長，而形成連接構件10d。 接著，如圖15所示，利用例如CVD法，於記憶體孔MH之內表面上使矽氧化物沈積而形成阻斷絕緣膜23(參照圖2)，使矽氮化物沈積而形成電荷儲存膜22(參照圖2)，使矽氧化物沈積而形成通道絕緣膜21(參照圖2)。接著，使矽沈積而形成覆蓋層20b。其後，藉由實施RIE，去除覆蓋層20b、通道絕緣膜21、電荷儲存膜22及阻斷絕緣膜23，使連接構件10d露出。藉此，形成記憶體膜24。 另一方面，於孔86之內表面上，依次沈積矽氧化物、矽氮化物及矽氧化物而形成多層膜後，使矽沈積而形成覆蓋層20b1。其後，藉由實施RIE，去除覆蓋層20b1及多層膜，使絕緣膜51露出。藉此，形成記憶體膜24A。 接著，於記憶體孔MH內，使矽沈積而形成主體20a，使矽氧化物沈積而形成芯部60。藉此，形成通道20。又，形成具有芯部60、通道20及記憶體膜24之柱狀部55。通道20之主體20a與形成於半導體基板10內之連接構件10d相接。 另一方面，於孔86內，使矽沈積而形成主體20a1，使矽氧化物沈積而形成芯部60A。藉此，形成通道20A。又，形成具有芯部60A、通道20A及記憶體膜24A之柱狀部50。柱狀部50之底部50a被絕緣膜51覆蓋。 接著，實施回蝕，去除記憶體孔MH內之芯部60之上部、及孔86內之芯部60A，並埋入導入有雜質之矽，而形成插塞部61及插塞部61A。 接著，如圖16所示，利用例如RIE，於積層體15a、15b形成於Y方向延伸之複數條隙縫ST(參照圖3)。使絕緣層42、43及積層體15a、15b貫通於隙縫ST。藉此，積層體15a、15b被隙縫ST分斷成於Y方向延伸之複數個積層體。 接著，經由縫ST實施濕式蝕刻，藉此而去除犧牲層81(參照圖15)。於由矽氮化物形成有犧牲層81之情形時，濕式蝕刻之蝕刻劑使用磷酸，利用熱磷酸進行蝕刻處理。經由隙縫ST去除犧牲層81，藉此而形成空洞87。積層體15a內之柱狀部50抑制因空洞87之產生而令積層體15a、15b彎曲的情況。 接著，如圖17所示，使鎢等導電材料沈積而埋入空洞87內。藉此，形成具有汲極側選擇閘極SGD、源極側選擇閘極SGS及字元線WL之電極層41。如此，將犧牲層81置換為電極層41，而於隙縫ST間形成積層體15。積層體15具有形成有柱狀部55之中央部15A、及形成有柱狀部50之端部15B。於端部15B，電極層41形成為台階狀，對每一電極層41形成台階41s。 接著，於隙縫ST之內表面上沈積矽氧化物而形成絕緣膜後，使鎢等金屬沈積而形成配線部18(參照圖3)。其後，於絕緣層43上形成絕緣層44後，形成貫通絕緣層44之接觸孔，且於接觸孔內埋入鎢等金屬材料而形成接觸部Cb。其後，形成連接於接觸部Cb之位元線BL。 另一方面，形成貫通絕緣層44、43、42、45之接觸孔，於接觸孔內埋入鎢等金屬材料而形成接觸件30(參照圖3)。接觸件30形成於台階41s上。 如此，形成本實施形態之半導體記憶裝置1。 於本實施形態之半導體記憶裝置1中，設有覆蓋積層體15內之柱狀部50之底部之絕緣膜51。若設置此種絕緣膜51，則因柱狀部50之底面不與半導體基板10接觸，故可將柱狀部50對半導體基板10電性絕緣。藉此，於例如因接觸件30之位置偏離，使柱狀部50與接觸件30接觸而電性導通之情形時，可抑制洩漏電流經由柱狀部50(通道20A)自接觸件30流向半導體基板10。由此，可抑制洩漏電流流向半導體基板10上之柱狀部55。因此，可抑制於半導體記憶裝置1之動作、例如寫入動作等記憶體動作中產生異常。 根據以上說明之實施形態，可實現一種提高可靠性之半導體記憶裝置。 已說明本發明之若干實施形態，但該等實施形態係作為例子而提出，並未意圖限定發明之範圍。該等新穎之實施形態可以其他多種方式實施，可於未脫離發明之主旨之範圍內進行多種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨內，且包含於專利申請範圍所記載之發明及其均等之範圍內。 [相關申請案] 本申請享受以美國臨時專利申請62/393,150號(申請日：2016年9月12日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1‧‧‧半導體記憶裝置
10‧‧‧半導體基板
10A‧‧‧半導體基板10之上表面
10a‧‧‧P型基板
10b‧‧‧N-well區域
10c‧‧‧P-well區域
10d‧‧‧連接構件
15、15a、15b、82‧‧‧積層體
15A‧‧‧中央部
15B‧‧‧端部
15t‧‧‧積層體15之上端
18‧‧‧配線部
20、20A‧‧‧通道
20a、20a1‧‧‧主體
20b、20b1‧‧‧覆蓋層
21‧‧‧通道絕緣膜
22‧‧‧電荷儲存膜
23‧‧‧阻斷絕緣膜
24、24A‧‧‧記憶體膜
30‧‧‧接觸件
40、42、43、44、45、75、76、77、78、83‧‧‧絕緣層
41‧‧‧電極層
41s、41s1～41s7‧‧‧台階
50a‧‧‧底部
50、55‧‧‧柱狀部
51、72a、72b、73、74、85‧‧‧絕緣膜
51t1‧‧‧絕緣膜51之上端
51t2‧‧‧絕緣膜51之下端
60、60A‧‧‧芯部
61、61A‧‧‧插塞部
70a‧‧‧通道區域
70b‧‧‧源極區域
70c‧‧‧汲極區域
70d‧‧‧閘極絕緣膜
70e‧‧‧閘極電極
72‧‧‧保護膜
78a‧‧‧絕緣層78之上表面
80‧‧‧凹部
81‧‧‧犧牲層
81s‧‧‧台階
84、86‧‧‧孔
A‧‧‧區域
BL‧‧‧位元線
Cb‧‧‧接觸部
MH‧‧‧記憶體孔
Rc‧‧‧接觸區域
Rmc‧‧‧記憶單元區域
Rs‧‧‧周邊區域
ST‧‧‧隙縫
T‧‧‧溝槽
Tr‧‧‧電晶體
W1‧‧‧絕緣膜51之厚度
W2‧‧‧X-Y剖面之寬度
圖1係顯示實施形態之半導體記憶裝置之剖視圖。 圖2係圖1之區域A之放大圖。 圖3係顯示實施形態之半導體記憶裝置之俯視圖。 圖4～圖17係顯示實施形態之半導體記憶裝置之製造方法之剖視圖。

Claims (20)

  1. 一種半導體記憶裝置，其特徵在於具備： 基板； 積層體，其設於上述基板上，具有各自隔開而積層之複數層電極層； 柱狀部，其具有設於上述積層體內，且於上述複數層電極層之積層方向延伸之第1半導體部；及 絕緣膜，其覆蓋上述柱狀部之底部。
  2. 如請求項1之半導體記憶裝置，其中上述絕緣膜包含矽氧化物。
  3. 如請求項1之半導體記憶裝置，其中上述絕緣膜之形狀為有底之筒狀。
  4. 如請求項1之半導體記憶裝置，其中上述絕緣膜之厚度越朝向上述積層體之下層則越小。
  5. 如請求項1之半導體記憶裝置，其中 上述柱狀部具有設於上述第1半導體部及上述積層體之間之多層膜； 上述絕緣膜之一部分位於上述積層體與上述多層膜之間； 上述積層體與上述多層膜之間之上述絕緣膜之厚度越朝向上述積層體之下層則越小。
  6. 如請求項1之半導體記憶裝置，其中 進而具備第1絕緣層，其覆蓋上述積層體之一部分；且 上述積層體具有對每一上述電極層設有階差之台階狀之端部； 上述第1絕緣層覆蓋上述積層體之上述端部； 上述柱狀部於上述端部及上述第1絕緣層內沿著上述積層方向延伸； 上述絕緣膜之至少一部分位於上述端部內。
  7. 如請求項6之半導體記憶裝置，其中上述絕緣膜之一部分位於上述第1絕緣層內。
  8. 如請求項1之半導體記憶裝置，其中進而具備： 第2半導體部，其設於上述積層體內，於上述積層體之積層方向延伸； 電荷儲存膜，其設於上述第2半導體部及上述積層體之間；及 第1配線，其設於上述積層體上，連接於上述第2半導體部。
  9. 如請求項1之半導體記憶裝置，其中 進而具備周邊電路，其設於上述積層體周圍，且具有開關元件、及設於上述開關元件上之第2絕緣層；且 上述絕緣膜之上表面與上述第2絕緣層之上表面位於大致同一平面上。
  10. 一種半導體記憶裝置，其特徵在於具備： 基板； 積層體，其設於上述基板上，具有各自隔開而積層之複數層電極層； 第1半導體部，其設於上述積層體內，於上述積層體之積層方向延伸； 第1電荷儲存膜，其設於上述第1半導體部及上述積層體之間； 第2半導體部，其設於上述積層體內，於上述積層方向延伸，且包含與上述第1半導體部相同之材料；及 絕緣膜，其覆蓋上述第2半導體部之底面及側面。
  11. 如請求項10之半導體記憶裝置，其中上述絕緣膜包含矽氧化物。
  12. 如請求項10之半導體記憶裝置，其中上述絕緣膜之形狀為有底之筒狀。
  13. 如請求項10之半導體記憶裝置，其中上述絕緣膜之一部分位於上述基板內。
  14. 如請求項10之半導體記憶裝置，其中上述絕緣膜之厚度越朝向上述積層體之下層則越小。
  15. 如請求項10之半導體記憶裝置，其中進而具備第2電荷儲存膜，其設於上述第2半導體部及上述積層體之間，且包含與上述第1電荷儲存膜相同之材料。
  16. 如請求項15之半導體記憶裝置，其中上述絕緣膜之一部分位於上述積層體與上述第2電荷儲存膜之間。
  17. 如請求項16之半導體記憶裝置，其中上述積層體與上述第2電荷儲存膜之間之上述絕緣膜之厚度越朝向上述積層體之下層則越小。
  18. 如請求項15之半導體記憶裝置，其中 進而具備第1配線，其設於上述積層體上，且連接於上述第1半導體部；且 上述第1半導體部具有第1主體、與設於上述第1主體及上述第1電荷儲存膜之間之第1覆蓋層； 上述第2半導體部具有第2主體、與設置於上述第2主體及上述第2電荷儲存膜之間之第2覆蓋層； 上述絕緣膜覆蓋上述第2主體之底面。
  19. 如請求項10之半導體記憶裝置，其中 進而具備絕緣層，其覆蓋上述積層體之一部分；且 上述積層體具有對每一上述電極層設有階差之台階狀之端部； 上述絕緣層覆蓋上述積層體之上述端部； 上述第2半導體部於上述端部及上述絕緣層內沿著上述積層方向延伸； 上述絕緣膜之至少一部分位於上述端部內。
  20. 如請求項19之半導體記憶裝置，其中上述絕緣膜之一部分位於上述絕緣層內。
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