JP2018160501A

JP2018160501A - Semiconductor device

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Publication number: JP2018160501A
Application number: JP2017055741A
Authority: JP
Inventors: 孝則今澤; Takanori Imazawa; 卓也笹谷; Takuya Sasaya; 剛志井上; Tsuyoshi Inoue
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2017-03-22
Filing date: 2017-03-22
Publication date: 2018-10-11
Anticipated expiration: 2037-03-22
Also published as: JP6822254B2

Abstract

【課題】ゲート配線の寄生インダクタンスを十分に低減すると共に、スイッチング損失を低減する。【解決手段】本発明の半導体装置１は、上下面に主端子を有する１つまたは複数のパワー素子２と、パワー素子２の上下面の主端子にそれぞれ接続され、主電流を流すものであって、所定の隙間を介して対向する第１の導体５および第２の導体６と、パワー素子２を制御する駆動ＩＣ３と、駆動ＩＣ３とパワー素子２とを接続するインターポーザ７と、駆動ＩＣ３に接続された信号端子１７とを備える。インターポーザ７は、パワー素子２のゲート端子に接続されるゲート配線パターンを有し、第１の導体５と第２の導体６の間の隙間内に挿入配置されるように構成されている。【選択図】図１PROBLEM TO BE SOLVED: To sufficiently reduce a parasitic inductance of a gate wiring and to reduce a switching loss. A semiconductor device 1 of the present invention is connected to one or a plurality of power elements 2 having main terminals on upper and lower surfaces and main terminals on the upper and lower surfaces of the power elements 2 to pass a main current. The first conductor 5 and the second conductor 6 facing each other through a predetermined gap, the drive IC 3 for controlling the power element 2, the interposer 7 for connecting the drive IC 3 and the power element 2, and the drive IC 3 It includes a connected signal terminal 17. The interposer 7 has a gate wiring pattern connected to the gate terminal of the power element 2, and is configured to be inserted and arranged in a gap between the first conductor 5 and the second conductor 6. [Selection diagram] Fig. 1

Description

本発明は、電力変換器に好適する半導体装置に関する。 The present invention relates to a semiconductor device suitable for a power converter.

電力変換器を高効率化するに際して、パワー素子のスイッチング速度を増加させると、スイッチング損失を低減できるが、誤オン発生により損失が増加するため、高効率化の障壁になっている。誤オンを抑制する半導体装置として、特許文献１、２、３に記載された半導体装置が知られており、これら半導体装置では、ゲート配線の寄生インダクタンスを低減するために、電力変換用の駆動ＩＣを収容している。 In increasing the efficiency of the power converter, if the switching speed of the power element is increased, the switching loss can be reduced. However, since the loss increases due to the occurrence of erroneous ON, it is a barrier to increasing the efficiency. Semiconductor devices described in Patent Documents 1, 2, and 3 are known as semiconductor devices that suppress erroneous turn-on. In these semiconductor devices, a drive IC for power conversion is used to reduce the parasitic inductance of the gate wiring. Is housed.

また、半導体装置内のパワー素子から発生する熱を放熱し易くするために、パワー素子の上下面の主端子に上部導体及び下部導体を接続し、上部導体の上面及び下部導体の下面を半導体装置のモールド樹脂から露出させる半導体装置が考えられている。この半導体装置では、上部導体及び下部導体が主電流経路となる。 Further, in order to easily dissipate heat generated from the power element in the semiconductor device, the upper conductor and the lower conductor are connected to the main terminals on the upper and lower surfaces of the power element, and the upper surface of the upper conductor and the lower surface of the lower conductor are connected to the semiconductor device. Semiconductor devices exposed from the mold resin are considered. In this semiconductor device, the upper conductor and the lower conductor serve as a main current path.

特開２０１１−５４７７３号公報JP 2011-54773 A 特開２００３−４６０５８号公報JP 2003-46058 A 特開２０１６−１６５４号公報JP-A-2006-1654

上記放熱対策を行なった半導体装置においては、ゲート配線にボンディングワイアを使用すると共に、ゲート配線が上部導体と下部導体の間の空間を通って導出される構成であるため、ボンディングワイアが長くなり、ボンディングワイアの寄生インダクタンスを十分に低減できないという問題がある。また、主電流経路を構成する上部導体と下部導体の間の空間を、ゲート配線のボンディングワイアが通る構成であるため、ボンディングワイアが主電流経路と磁気結合することにより、スイッチング損失が増加するおそれもある。 In the semiconductor device that has taken the above heat dissipation measures, a bonding wire is used for the gate wiring, and since the gate wiring is led out through the space between the upper conductor and the lower conductor, the bonding wire becomes long, There is a problem that the parasitic inductance of the bonding wire cannot be sufficiently reduced. In addition, since the bonding wire of the gate wiring passes through the space between the upper conductor and the lower conductor constituting the main current path, switching loss may increase due to the magnetic coupling of the bonding wire with the main current path. There is also.

本発明の目的は、ゲート配線の寄生インダクタンスを十分に低減できると共に、スイッチング損失を低減することができる半導体装置を提供することにある。 An object of the present invention is to provide a semiconductor device capable of sufficiently reducing the parasitic inductance of the gate wiring and reducing the switching loss.

請求項１の発明は、上下面に主端子を有する１つまたは複数のパワー素子２と、前記パワー素子２の上下面の主端子にそれぞれ接続され、主電流を流すものであって、所定の隙間を介して対向する第１の導体５および第２の導体６と、前記パワー素子２を制御する駆動ＩＣ３と、前記駆動ＩＣ３と前記パワー素子２とを接続するインターポーザ７、１９と、前記駆動ＩＣ３に接続された信号端子１７とを備えた半導体装置であって、前記インターポーザ７、１９は、前記パワー素子２のゲート端子に接続されるゲート配線パターンを有し、前記第１の導体５と前記第２の導体６の間の隙間内に挿入配置されるように構成されている。 The invention of claim 1 is connected to one or a plurality of power elements 2 having main terminals on the upper and lower surfaces, and main terminals on the upper and lower surfaces of the power elements 2, respectively, and allows a main current to flow. The first conductor 5 and the second conductor 6 that face each other through a gap, the drive IC 3 that controls the power element 2, the interposers 7 and 19 that connect the drive IC 3 and the power element 2, and the drive A semiconductor device including a signal terminal 17 connected to an IC 3, wherein the interposers 7 and 19 have a gate wiring pattern connected to a gate terminal of the power element 2, and the first conductor 5 and It is configured to be inserted and disposed in the gap between the second conductors 6.

第１実施形態を示すパワーモジュールの縦断面図The longitudinal cross-sectional view of the power module which shows 1st Embodiment インターポーザの部分縦断面図Partial vertical section of the interposer 第２実施形態を示すパワーモジュールの縦断面図The longitudinal cross-sectional view of the power module which shows 2nd Embodiment 第３実施形態を示すパワーモジュールの縦断面図The longitudinal cross-sectional view of the power module which shows 3rd Embodiment

（第１実施形態）
以下、第１実施形態について、図１及び図２を参照して説明する。本実施形態のパワーモジュール１は、電力変換用の半導体装置であり、図１に示すように、パワー素子２と、駆動ＩＣ３とを備え、パワー素子２及び駆動ＩＣ３は絶縁樹脂４でモールドされている。 (First embodiment)
Hereinafter, a first embodiment will be described with reference to FIGS. 1 and 2. The power module 1 of the present embodiment is a semiconductor device for power conversion, and includes a power element 2 and a drive IC 3 as shown in FIG. 1, and the power element 2 and the drive IC 3 are molded with an insulating resin 4. Yes.

パワー素子２の上面に設けられた第１の主端子には、例えば矩形板状の第１の導体５が接続されている。第１の導体５の下面中央部には、接合用の凸部５ａが突設されており、この凸部５ａをパワー素子２の上面の第１の主端子用のパッド部に例えば半田付け等により接合している。第１の導体５は、絶縁樹脂４によりモールドされており、上面５ｂだけが絶縁樹脂４から露出するように構成されている。 For example, a rectangular plate-shaped first conductor 5 is connected to a first main terminal provided on the upper surface of the power element 2. At the center of the lower surface of the first conductor 5, a projection 5 a for bonding protrudes, and this projection 5 a is soldered to the first main terminal pad on the upper surface of the power element 2, for example. Are joined together. The first conductor 5 is molded with the insulating resin 4 and is configured so that only the upper surface 5 b is exposed from the insulating resin 4.

パワー素子２の下面全体に設けられた第２の主端子には、例えば第１の導体５とほぼ同じ大きさの矩形板状をなす第２の導体６が接続されている。第２の導体６は、パワー素子２の下面の第２の主端子用のパッド部に例えば半田付け等により接合されている。第２の導体６は、絶縁樹脂４によりモールドされており、上面６ａだけが絶縁樹脂４から露出するように構成されている。 A second main terminal provided on the entire lower surface of the power element 2 is connected to a second conductor 6 having a rectangular plate shape that is substantially the same size as the first conductor 5, for example. The second conductor 6 is joined to the pad portion for the second main terminal on the lower surface of the power element 2 by, for example, soldering. The second conductor 6 is molded with the insulating resin 4 and is configured so that only the upper surface 6 a is exposed from the insulating resin 4.

この構成の場合、第１の導体５と第２の導体６とからパワー素子２の主電流経路が構成されている。第１の導体５のうちのパワー素子２と接合していない部分と、第２の導体６のうちのパワー素子２と接合していない部分とは、所定の隙間を介して対向している。第１の導体５と第２の導体６との間の隙間には、絶縁樹脂４が充填されている。 In the case of this configuration, the main current path of the power element 2 is configured by the first conductor 5 and the second conductor 6. A portion of the first conductor 5 that is not joined to the power element 2 and a portion of the second conductor 6 that is not joined to the power element 2 are opposed to each other with a predetermined gap. A gap between the first conductor 5 and the second conductor 6 is filled with an insulating resin 4.

駆動ＩＣ３は、例えば板状のインターポーザ７上に実装されている。インターポーザ７は、例えば複数の配線層を有する多層基板で構成されており、その一端部（図１中の右端部）７ａは、第１の導体５と第２の導体６との間の隙間内に挿入配置され、パワー素子２の端部に近接するように配設されている。 The drive IC 3 is mounted on, for example, a plate-shaped interposer 7. The interposer 7 is composed of, for example, a multilayer substrate having a plurality of wiring layers, and one end portion (right end portion in FIG. 1) 7a is in the gap between the first conductor 5 and the second conductor 6. The power element 2 is disposed so as to be close to the end of the power element 2.

インターポーザ７には、図２に示すように、内部の配線層８に第１配線パターン９が形成されていると共に、配線層８と異なる内部の配線層１０に第２配線パターン１１が形成されている。第１配線パターン９は、例えば細長い平板状（即ち、帯状）の導体パターンで構成されている。第２配線パターン１１は、第１配線パターン９よりも少し短い細長い平板状（即ち、帯状）の導体パターンで構成されている。この場合、第１配線パターン９と第２配線パターン１１とは、平行平板構造を構成している。 As shown in FIG. 2, the interposer 7 has a first wiring pattern 9 formed in an internal wiring layer 8 and a second wiring pattern 11 formed in an internal wiring layer 10 different from the wiring layer 8. Yes. The first wiring pattern 9 is constituted by, for example, an elongated flat plate (that is, strip-shaped) conductor pattern. The second wiring pattern 11 is formed of a long and thin flat plate (that is, strip-shaped) conductor pattern that is slightly shorter than the first wiring pattern 9. In this case, the first wiring pattern 9 and the second wiring pattern 11 constitute a parallel plate structure.

第１配線パターン９の一端部９ａには、ビア１２を介してボンディングワイヤ１３の一端部１３ａが接続されている。ボンディングワイヤ１３の他端部１３ｂは、図１に示すように、パワー素子２の上面の端部に設けられたゲート端子のパッド部に接続されている。第１配線パターン９の他端部９ｂには、ビア１４を介してボンディングワイヤ１５の一端部１５ａが接続されている。ボンディングワイヤ１５の他端部１５ｂは、駆動ＩＣ３の上面の端部に設けられたゲート駆動用端子のパッド部に接続されている。この場合、第１配線パターン９、ボンディングワイヤ１３及びボンディングワイヤ１５は、ゲート配線を構成している。 One end 13 a of a bonding wire 13 is connected to one end 9 a of the first wiring pattern 9 through a via 12. As shown in FIG. 1, the other end portion 13 b of the bonding wire 13 is connected to a pad portion of a gate terminal provided at an end portion on the upper surface of the power element 2. One end 15 a of a bonding wire 15 is connected to the other end 9 b of the first wiring pattern 9 through a via 14. The other end portion 15 b of the bonding wire 15 is connected to a pad portion of a gate driving terminal provided at an end portion on the upper surface of the driving IC 3. In this case, the first wiring pattern 9, the bonding wire 13 and the bonding wire 15 constitute a gate wiring.

第２配線パターン１１には、グランドが接続されており、第２配線パターン１１は、グランドパターンを構成している。
また、絶縁樹脂４の左端部には、信号端子１７が絶縁樹脂４の左端面から突出するように配設されている。信号端子１７は、例えばリードフレームで構成されている。信号端子１７の一端部１７ａには、ボンディングワイヤ１８の一端部１８ａが接続され、ボンディングワイヤ１８の他端部１８ｂは、駆動ＩＣ３の上面の端部に設けられた信号端子接続用のパッド部に接続されている。 A ground is connected to the second wiring pattern 11, and the second wiring pattern 11 constitutes a ground pattern.
A signal terminal 17 is disposed at the left end of the insulating resin 4 so as to protrude from the left end surface of the insulating resin 4. The signal terminal 17 is composed of, for example, a lead frame. One end portion 18 a of the bonding wire 18 is connected to one end portion 17 a of the signal terminal 17, and the other end portion 18 b of the bonding wire 18 is connected to a pad portion for signal terminal connection provided at an end portion on the upper surface of the driving IC 3. It is connected.

また、上記構成のパワーモジュール１を製造するに際しては、第２の導体６の上面にパワー素子２を接合し、インターポーザ７の上面に駆動ＩＣ３を載置固定し、パワー素子２とインターポーザ７との間、駆動ＩＣ３とインターポーザ７との間、駆動ＩＣ３と信号端子１７との間を、ボンディングワイア１３、１５、１８で接続（即ち、ワイヤボンディング）する。その後、パワー素子２の上面に第１の導体５を接合する。次いで、第１の導体５、パワー素子２、第２の導体６、インターポーザ７、駆動ＩＣ３、信号端子１７を絶縁樹脂４でモールドする。 In manufacturing the power module 1 having the above-described configuration, the power element 2 is bonded to the upper surface of the second conductor 6, the driving IC 3 is mounted and fixed on the upper surface of the interposer 7, and the power element 2 and the interposer 7 are connected. In the meantime, the driving IC 3 and the interposer 7 and the driving IC 3 and the signal terminal 17 are connected by bonding wires 13, 15 and 18 (that is, wire bonding). Thereafter, the first conductor 5 is bonded to the upper surface of the power element 2. Next, the first conductor 5, the power element 2, the second conductor 6, the interposer 7, the drive IC 3, and the signal terminal 17 are molded with the insulating resin 4.

このような構成の本実施形態においては、駆動ＩＣ３を実装したインターポーザ７を、パワー素子２の直近まで延伸して配設し、インターポーザ７を第１の導体５と第２の導体６との間の隙間内に挿入配置する、即ち、インターポーザ７をパワー素子２の主電流経路と重なるように配置する。この構成の場合、インターポーザ７の第１配線パターン９とパワー素子２のゲート端子とを接続するボンディングワイア１３を短かくすることができるから、ゲート配線の寄生インダクタンスを低減することができる。 In the present embodiment having such a configuration, the interposer 7 on which the driving IC 3 is mounted is disposed so as to extend up to the power element 2, and the interposer 7 is disposed between the first conductor 5 and the second conductor 6. In other words, the interposer 7 is disposed so as to overlap the main current path of the power element 2. In the case of this configuration, since the bonding wire 13 that connects the first wiring pattern 9 of the interposer 7 and the gate terminal of the power element 2 can be shortened, the parasitic inductance of the gate wiring can be reduced.

また、上記実施形態においては、インターポーザ７の中のゲート配線、即ち、第１配線パターン９及び第２配線パターン１１は平行平板構造をなしているので、ゲート配線の寄生インダクタンスを低減することができると共に、ゲート配線と主電流経路とが重なった区間における磁気結合を抑制することができる。これにより、スイッチング損失を低減することができる。 In the above embodiment, since the gate wiring in the interposer 7, that is, the first wiring pattern 9 and the second wiring pattern 11 have a parallel plate structure, the parasitic inductance of the gate wiring can be reduced. At the same time, the magnetic coupling in the section where the gate wiring and the main current path overlap can be suppressed. Thereby, switching loss can be reduced.

また、上記実施形態においては、インターポーザ７上に、周辺部品である駆動ＩＣ３を実装し、インターポーザ７の端部７ａをパワー素子２の直近に配置するように構成したので、インターポーザ７を使用しないでワイアボンディング実装する構成に比べて、実装面積を小さくすることができる。 Further, in the above embodiment, the driving IC 3 as a peripheral component is mounted on the interposer 7 and the end portion 7a of the interposer 7 is arranged in the immediate vicinity of the power element 2, so that the interposer 7 is not used. The mounting area can be reduced as compared with the configuration in which wire bonding is mounted.

（第２実施形態）
図３は、第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第２実施形態では、図３に示すように、インターポーザ１９の左端部の上面に、信号端子２０を設けた。そして、インターポーザ１９の信号端子２０を設けた部分、即ち、インターポーザ１９の左端部を、絶縁樹脂４の左端面から突出させるように構成した。 (Second Embodiment)
FIG. 3 shows a second embodiment. In addition, the same code | symbol is attached | subjected to the same structure as 1st Embodiment. In the second embodiment, as shown in FIG. 3, the signal terminal 20 is provided on the upper surface of the left end portion of the interposer 19. The portion of the interposer 19 provided with the signal terminal 20, that is, the left end portion of the interposer 19 is configured to protrude from the left end surface of the insulating resin 4.

信号端子２０は、インターポーザ１９の上面に設けられた例えば導体パターン（即ち、信号端子パターン）で構成されている。信号端子２０は、インターポーザ１９の内部の配線層に設けられた導体パターン、並びに、ボンディングワイヤ１８を介して、駆動ＩＣ３の上面の端部に設けられた信号端子接続用のパッド部に接続されている。 The signal terminal 20 is configured by, for example, a conductor pattern (that is, a signal terminal pattern) provided on the upper surface of the interposer 19. The signal terminal 20 is connected to a signal terminal connection pad portion provided at an end portion of the upper surface of the drive IC 3 through a conductor pattern provided in a wiring layer inside the interposer 19 and a bonding wire 18. Yes.

また、インターポーザ１９の上面における駆動ＩＣ３の周辺部位には、周辺部品２１、２２が実装されている。周辺部品２１、２２は、例えば抵抗やコンデンサ等の部品で構成されている。 In addition, peripheral components 21 and 22 are mounted on the periphery of the drive IC 3 on the upper surface of the interposer 19. The peripheral parts 21 and 22 are composed of parts such as resistors and capacitors, for example.

尚、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態によれば、信号端子２０をインターポーザ１９の上面に設ける構成としたので、リードフレームを不要にすることができ、部品点数を削減することができる。 The configurations of the second embodiment other than those described above are the same as the configurations of the first embodiment. Therefore, in the second embodiment, substantially the same operational effects as in the first embodiment can be obtained. In particular, according to the second embodiment, since the signal terminal 20 is provided on the upper surface of the interposer 19, a lead frame can be eliminated and the number of parts can be reduced.

（第３実施形態）
図４は、第３実施形態を示すものである。尚、第２実施形態と同一構成には、同一符号を付している。第３実施形態では、駆動ＩＣ３をインターポーザ１９に実装するに際して、ワイアボンディングの代わりに、バンプ２３、２４を用いるように構成した。そして、インターポーザ１９の第１配線パターン９の一端部９ａ（即ち、ビア１２）を、パワー素子２の上面のゲート端子のパッド部に接続するに際して、ワイアボンディングの代わりに、バンプ２５を用いるように構成した。 (Third embodiment)
FIG. 4 shows a third embodiment. In addition, the same code | symbol is attached | subjected to the same structure as 2nd Embodiment. In the third embodiment, when the drive IC 3 is mounted on the interposer 19, the bumps 23 and 24 are used instead of the wire bonding. Then, when connecting the one end portion 9a (that is, the via 12) of the first wiring pattern 9 of the interposer 19 to the pad portion of the gate terminal on the upper surface of the power element 2, the bump 25 is used instead of the wire bonding. Configured.

尚、上述した以外の第３実施形態の構成は、第２実施形態の構成と同じ構成となっている。従って、第３実施形態においても、第２実施形態とほぼ同じ作用効果を得ることができる。特に、第３実施形態によれば、駆動ＩＣ３をインターポーザ１９に実装する場合に、そして、インターポーザ１９の第１配線パターン９の一端部９ａをパワー素子２の上面のゲート端子に接続する場合に、バンプ２３、２４、２５を用いるように構成したので、ワイアボンディングを廃止することができて、低コスト化を実現することができる。 The configuration of the third embodiment other than that described above is the same as the configuration of the second embodiment. Therefore, in the third embodiment, substantially the same operational effects as in the second embodiment can be obtained. In particular, according to the third embodiment, when the driving IC 3 is mounted on the interposer 19, and when the one end portion 9a of the first wiring pattern 9 of the interposer 19 is connected to the gate terminal on the upper surface of the power element 2, Since the bumps 23, 24, and 25 are configured to be used, wire bonding can be eliminated and cost reduction can be realized.

上記各実施形態においては、パワーモジュール１内に、１個のパワー素子２を配設するように構成したが、これに限られるものではなく、２個以上のパワー素子を配設するように構成しても良い。そして、パワーモジュール１内に、１個の駆動ＩＣ３を配設するように構成したが、これに限られるものではなく、２個以上の駆動ＩＣを配設するように構成しても良い。 In each of the above embodiments, one power element 2 is arranged in the power module 1. However, the present invention is not limited to this, and two or more power elements are arranged. You may do it. In the power module 1, one drive IC 3 is arranged. However, the present invention is not limited to this, and two or more drive ICs may be arranged.

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 Although the present disclosure has been described with reference to the embodiments, it is understood that the present disclosure is not limited to the embodiments and structures. The present disclosure includes various modifications and modifications within the equivalent range. In addition, various combinations and forms, as well as other combinations and forms including only one element, more or less, are within the scope and spirit of the present disclosure.

図面中、１はパワーモジュール（半導体装置）、２はパワー素子、３は駆動ＩＣ、４は絶縁樹脂、５は第１の導体、６は第２の導体、７はインターポーザ、８は配線層、９は第１配線パターン、１０は配線層、１１は第２配線パターン、１３はボンディングワイヤ、１５はボンディングワイヤ、１７は信号端子、１８はボンディングワイヤ、１９はインターポーザ、２０は信号端子、２１、２２は周辺部品、２３、２４、２５はバンプである。
In the drawings, 1 is a power module (semiconductor device), 2 is a power element, 3 is a drive IC, 4 is an insulating resin, 5 is a first conductor, 6 is a second conductor, 7 is an interposer, 8 is a wiring layer, 9 is a first wiring pattern, 10 is a wiring layer, 11 is a second wiring pattern, 13 is a bonding wire, 15 is a bonding wire, 17 is a signal terminal, 18 is a bonding wire, 19 is an interposer, 20 is a signal terminal, 21, Reference numeral 22 denotes peripheral components, and 23, 24, and 25 denote bumps.

Claims

One or more power elements (2) having main terminals on the upper and lower surfaces;
A first conductor (5) and a second conductor (6) connected to main terminals on the upper and lower surfaces of the power element, respectively, for flowing a main current and facing each other with a predetermined gap;
A driving IC (3) for controlling the power element;
An interposer (7, 19) for connecting the drive IC and the power element;
A signal terminal (17) connected to the driving IC,
The interposer has a gate wiring pattern connected to the gate terminal of the power element, and is configured to be inserted and disposed in a gap between the first conductor and the second conductor.

The interposer is composed of a multilayer substrate having a plurality of wiring layers (8, 10),
The gate wiring pattern is composed of a strip pattern (9) provided in one wiring layer (8) of the plurality of wiring layers,
2. The semiconductor device according to claim 1, wherein another wiring layer of the plurality of wiring layers is provided with a strip-like parallel pattern provided in parallel with the gate wiring pattern.

The semiconductor device according to claim 1 or 2, wherein peripheral components (21, 22) of the drive IC are mounted on the interposer.

4. The semiconductor device according to claim 1, wherein the interposer is provided with a signal terminal pattern (20) for the signal terminal. 5.

The bump (23, 24, 25) is used when connecting the interposer and the driving IC or when connecting the interposer and the power element. A semiconductor device according to claim 1.