JP2018160297A - 半導体記憶装置 - Google Patents

Abstract

【課題】半選択メモリセルの影響を軽減しつつ、選択メモリセルのデータを読み出す。【解決手段】一実施形態の半導体記憶装置は、第１配線に接続された第１端、及び第２配線に接続された第２端を含む第１メモリセルと、第１配線に接続された第１端、及び第３配線に接続された第２端を含む第２メモリセルと、センスアンプとを備える。上記センスアンプは、第２配線及び第３配線に第１電圧が供給され、第１配線に第１電圧より大きい第２電圧が供給された際に、第１配線を流れる第１電流をセンスし、第１配線に第２電圧より大きい第３電圧が供給され、第２配線に第１電圧が供給され、第３配線に第２電圧が供給された際に、第１配線を流れる第２電流をセンスし、第１電流及び第２電流の差に基づいて第１メモリセルからデータを読み出す。【選択図】図６

Description

実施形態は、半導体記憶装置に関する。

抵抗変化素子を有する半導体記憶装置が知られている。

特許第５２８４２２５号公報

半選択メモリセルの影響を軽減しつつ、選択メモリセルのデータを読み出す。

実施形態の半導体記憶装置は、第１メモリセルと、第２メモリセルと、センスアンプと、を備える。上記第１メモリセルは、第１配線に電気的に接続された第１端と、第２配線に電気的に接続された第２端と、を含む。上記第２メモリセルは、上記第１配線に電気的に接続された第１端と、第３配線に電気的に接続された第２端と、を含む。上記センスアンプは、第１電流及び第２電流をセンスし、上記第１電流及び上記第２電流の差に基づいて、上記第１メモリセルからデータを読み出す。上記第１電流は、上記第２配線及び上記第３配線に第１電圧が供給され、上記第１配線に上記第１電圧より大きい第２電圧が供給された際に、上記第１配線を流れる。上記第２電流は、上記第１配線に上記第２電圧より大きい第３電圧が供給され、上記第２配線に上記第１電圧が供給され、上記第３配線に上記第２電圧が供給された際に、上記第１配線を流れる。

第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための斜視図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための平面図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置のメモリセルのセル電流の分布を説明するためのダイアグラム。 第１実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の読出し時におけるメモリセルの選択状態を説明するための模式図。 第１実施形態に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第１実施形態に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第１実施形態に係る半導体記憶装置の読出し動作において読み出されるデータを説明するためのテーブル。 第１実施形態の第１変形例に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第１実施形態の第１変形例に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第１実施形態の第２変形例に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第２実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図。 第２実施形態に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第２実施形態に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第２実施形態の第１変形例に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第２実施形態の第１変形例に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第２実施形態の第２変形例に係る半導体記憶装置の読出し動作を説明するためのタイミングチャート。 第２実施形態の第３変形例に係る半導体記憶装置のセンスアンプの構成を説明するための回路図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。

１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置には、抵抗変化素子が記憶素子として用いられる。上述のような抵抗変化素子を有する半導体記憶装置としては、例えば、ＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase − Change Random Access Memory）等が知られている。

１．１ 構成について
まず、第１実施形態に係る半導体記憶装置の構成について説明する。

１．１．１． 半導体記憶装置の構成について
図１は、第１実施形態に係る半導体記憶装置１の構成を示すブロック図である。図１に示すように、半導体記憶装置１は、メモリセルアレイ１１、ロウデコーダ１２、センスアンプ及び書込みドライバ（ＳＡ／ＷＤ）１３、ページバッファ１４、入出力回路１５、及び制御部１６を備えている。

メモリセルアレイ１１は、行（row）及び列（column）に対応付けられた複数のメモリセルＭＣを備えている。そして、同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣの両端は、同一のビット線ＢＬに接続される。ビット線ＢＬは、例えば、ローカルビット線及びグローバルビット線を含む。メモリセルＭＣは、抵抗変化素子を含む。抵抗変化素子は、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。

ロウデコーダ１２は、ワード線ＷＬを介してメモリセルアレイ１１と接続される。ロウデコーダ１２は、メモリセルアレイ１１のロウ方向を指定するロウアドレスをデコードする。そして、デコード結果に応じてワード線ＷＬを選択し、選択されたワード線ＷＬにデータの書込み及び読出し等の動作に必要な電圧を供給する。

ＳＡ／ＷＤ１３は、ビット線ＢＬを介してメモリセルアレイ１１と接続される。ＳＡ／ＷＤ１３は、ビット線ＢＬを介して動作対象のメモリセルＭＣに電圧を供給し、メモリセルＭＣへのデータの書込み及び読出しを行う。より具体的には、ＳＡ／ＷＤ１３の書込みドライバＷＤが、メモリセルＭＣへのデータの書込みを行う。また、ＳＡ／ＷＤ１３のセンスアンプＳＡが、メモリセルＭＣからのデータの読出しを行う。

ページバッファ１４は、メモリセルアレイ１１内に書込まれるデータ、及びメモリセルアレイ１１から読出されたデータを、ページと呼ばれるデータ単位で一時的に保持する。

入出力回路１５は、半導体記憶装置１の外部から受信した各種信号を制御部１６及びページバッファ１４へと送信し、制御部１６及びページバッファ１４からの各種情報を半導体記憶装置１の外部へと送信する。

制御部１６は、ロウデコーダ１２、ＳＡ／ＷＤ１３、ページバッファ１４、及び入出力回路１５と接続される。制御部１６は、入出力回路１５が半導体記憶装置１の外部から受信した各種信号に従い、ロウデコーダ１２、ＳＡ／ＷＤ１３、及びページバッファ１４を制御する。

１．１．２ メモリセルアレイの積層構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの積層構成について説明する。図２は、第１実施形態に係る半導体記憶装置１のメモリセルアレイの立体構造を説明するための斜視図である。なお、以下の説明では、半導体基板の上面と平行な平面をｘｙ平面とし、ｘｙ平面に垂直な軸をｚ軸とする。ｘ軸及びｙ軸は、例えば、ｘｙ平面内で互いに直交する軸として定義される。

図２に示すように、メモリセルアレイ１１は、半導体基板２０上にｚ軸方向に複数のメモリセルＭＣが積層された構成を有する。半導体基板２０上には、グローバルビット線ＧＢＬ（ＧＢＬ０、ＧＢＬ１、ＧＢＬ２、ＧＢＬ３、…）として機能する複数の配線層２１が設けられる。配線層２１は、例えば、ｘ軸方向に沿って延び、ｙ軸方向に沿って並ぶ。

配線層２１上には、セレクタ層が設けられる。セレクタ層は、ゲート線ＳＧＬとして機能する複数の配線層２２を含む。配線層２２は、例えば、ｙ軸方向に沿って延び、ｘ軸方向に沿って並ぶ。配線層２２は、ｙ軸方向に沿って並ぶ複数のカラムトランジスタＣＴのゲートに共通接続される。配線層２１及び２２の間、複数の配線層２２の間、並びに配線層２２上には、図示せぬ絶縁膜が設けられる。

カラムトランジスタＣＴが設けられる予定の領域には、ｚ軸方向に沿って貫通孔ＨＬ１が設けられる。貫通孔ＨＬ１は、例えば、ｘ軸方向に沿う辺とｙ軸方向に沿う辺とを含む角柱形状を有し、互いに隣り合う配線層２２の間を通過して配線層２１の上面に達するように設けられる。つまり、貫通孔ＨＬ１は、ｘ軸方向及びｙ軸方向に沿って格子状に並ぶ。

また、貫通孔ＨＬ１のｙ軸方向に沿う辺の側面上には、配線層２２が露出する。貫通孔ＨＬ１のｙ軸方向に沿う辺の側面上には、ブロック絶縁膜２３が設けられる。すなわち、ブロック絶縁膜２３は、配線層２２に接する。貫通孔ＨＬ１内には、拡散層２４、チャネル層２５、及び拡散層２６が順次積層されて、貫通孔ＨＬ１を埋め込む。拡散層２４及び２６は、例えばキャリアを含み、カラムトランジスタＣＴのソースまたはドレインとして機能する。チャネル層２５は、例えば、ノンドープのポリシリコンであり、カラムトランジスタＣＴのチャネルとして機能する。このようなカラムトランジスタＣＴは、例えば、ｚ軸方向に沿う電流経路を有する縦型トランジスタとして機能する。

セレクタ層上には、第１メモリ層、第２メモリ層、第３メモリ層、及び第４メモリ層が、順次積層される。第１メモリ層〜第４メモリ層はそれぞれ、ワード線ＷＬ０〜ＷＬ４として機能する複数の配線層２７を含む。配線層２７は、例えば、ｙ軸方向に沿って延び、ｘ軸方向に沿って並ぶ。配線層２７は、同一のメモリ層においてｙ軸方向に沿って並ぶ複数のメモリセルＭＣの第１端に共通接続される。配線層２７の間には、図示せぬ絶縁膜が設けられる。なお、メモリ層は、４層に限らず、任意の数の層が積層可能である。

ローカルビット線ＬＢＬ及びメモリセルＭＣが設けられる予定の領域には、ｚ軸方向に沿って貫通孔ＨＬ２が設けられる。貫通孔ＨＬ２は、例えば、ｘ軸方向に沿う辺とｙ軸方向に沿う辺とを含む角柱形状を有し、同一のメモリ層において互いに隣り合う配線層２７の間を通過して拡散層２６の上面に達するように設けられる。つまり、貫通孔ＨＬ２は、ｘ軸方向及びｙ軸方向に沿って格子状に並ぶ。貫通孔ＨＬ１及びＨＬ２は、例えば、ｘｙ平面において同一の位置に設けられる。

また、貫通孔ＨＬ２のｙ軸方向に沿う辺の側面上には、配線層２７が露出する。貫通孔ＨＬ２のｙ軸方向に沿う辺の側面上には、素子層２８が設けられる。すなわち、素子層２８は、配線層２７に接する。貫通孔ＨＬ２内には、ローカルビット線ＬＢＬとして機能する配線層２９が埋め込まれる。素子層２８のうち、配線層２７及び配線層２９に挟まれた部分は、１つのメモリセルＭＣとして機能する。

以上のように構成することにより、メモリセルＭＣは、同一のメモリセル層において格子状に設けられ、ｚ軸方向に積層される。また、メモリセルアレイ１１は、ワード線ＷＬ及びローカルビット線ＬＢＬの交差する領域にメモリセルＭＣが設けられたクロスポイント型の構造となる。

なお、以下の説明では、簡単のため、１つの配線層２１上に設けられた複数のメモリセルＭＣを含む構成を、グローバルユニットＧＵと言う。

次に、図３を用いて、図２で説明したメモリセルアレイ１１をｚ軸方向から見下ろした場合の構成について説明する。図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイをｚ軸方向から見下ろした上面図である。なお、図３では、説明を簡単にするため、絶縁膜の記載を省略している。

図３に示すように、ｘ軸方向に沿って延びる１本の配線層２１の上方に、複数の配線層２９が設けられる。図３の例では、配線層２１（ＧＢＬ０〜ＧＢＬ２）の上方にはそれぞれ、複数の配線層２９（（ＬＢＬ００、ＬＢＬ１０、ＬＢＬ２０、ＬＢＬ３０、…）、（（ＬＢＬ０１、ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１、…）、（ＬＢＬ０２、ＬＢＬ１２、ＬＢＬ２２、ＬＢＬ３２、…））が設けられる。

素子層２８は、同一のメモリ層（図３の例では第４メモリ層）において、配線層２７に接続された第１端と、配線層２９のｙ軸方向に沿う辺に接続された第２端と、を含む。つまり、配線層２９は、同一のメモリ層において、２つのメモリセルＭＣに接続される。

また、複数の配線層２７は、同一のメモリ層において、櫛状に設けられた２つの配線層の組を含む。図３の例では、ｘ軸方向に沿って偶数番目に並ぶ配線層２７は、配線層２１よりも＋ｙ軸方向の領域においてｘ軸方向に沿って延びる配線層によって共通接続され、２つの配線層の組のうちの一方（ワード線の組ＷＬ３ａ）を構成する。また、ｘ軸方向に沿って奇数番目に並ぶ配線層２７は、配線層２１よりも−ｙ軸方向の領域においてｘ軸方向に沿って延びる配線層によって共通接続され、２つの配線層の組のうちの他方（ワード線の組ＷＬ３ｂ）を構成する。

以上のように構成することにより、或るローカルビット線ＬＢＬと、或るワード線の組ＷＬの組を選択することにより、或るメモリセルＭＣを選択することができる。

１．１．３ メモリセルアレイの回路構成について
次に、第１実施形態に係る半導体記憶装置のメモリセルアレイの回路構成について説明する。図４は、第１実施形態に係る半導体記憶装置１のメモリセルアレイの回路構成を説明するための回路図である。図４では、グローバルビット線ＧＢＬ０に接続されたグローバルユニットＧＵの一部の回路構成が示される。すなわち、図４では、グローバルユニットＧＵのうち、特に第１メモリ層及び第２メモリ層の部分の回路構成が示される。

図４に示すように、第１メモリ層には、ワード線の組ＷＬ０ａ及びＷＬ０ｂが設けられ、第２メモリ層には、ワード線の組ＷＬ１ａ及びＷＬ１ｂが設けられる。また、セレクタ層には、複数のカラムトランジスタＣＴ（ＣＴ０、ＣＴ１、ＣＴ２、ＣＴ３、ＣＴ４）が設けられる。カラムトランジスタＣＴ１〜ＣＴ４はそれぞれ、２つのトランジスタＴ１−１及びＴ１−２、トランジスタＴ２−１及びＴ２−２、トランジスタＴ３−１及びＴ３−２、並びにトランジスタＴ４−１及びＣＴ４−２を含む。

カラムトランジスタＣＴ０及びトランジスタＴ１−１のゲート、トランジスタＴ１−２及びＴ２−１のゲート、トランジスタＴ２−２及びＴ３−１のゲート、並びにトランジスタＴ３−２及びＴ４−１のゲートはそれぞれ、ゲート線ＳＧＬ０〜ＳＧＬ３に共通接続される。トランジスタＴ４−２のゲートは、ゲート線ＳＧＬ４に接続される。

カラムトランジスタＣＴ０〜ＣＴ４の各々の第１端は、グローバルビット線ＧＢＬ０に共通接続される。カラムトランジスタＣＴ０〜ＣＴ４の各々の第２端はそれぞれ、ローカルビット線ＬＢＬ００、ＬＢＬ１０、ＬＢＬ２０、ＬＢＬ３０、及びＬＢＬ４０に接続される。

メモリセルＭＣは、１つのローカルビット線ＬＢＬ及び１つのワード線の組ＷＬに対応付けられる。すなわち、メモリセルＭＣは、或るワード線の組ＷＬに接続された第１端と、或るローカルビット線ＬＢＬに接続された第２端と、を含む。メモリセルＭＣは、抵抗変化素子ＶＲを含む。抵抗変化素子ＶＲは、例えば、非線形な抵抗特性を有する。また、抵抗変化素子ＶＲは、例えば、電圧を供給することによって、その抵抗値が低抵抗状態と高抵抗状態とに切替わる機能を有する。

１．１．４ メモリセルのセル電流分布について
次に、メモリセルが取り得るセル電流の大きさの分布について、図５を用いて説明する。図５は、第１実施形態に係る半導体記憶装置のメモリセルに或る大きさの電圧を供給した際に流れる電流（セル電流）の分布の一例を示す模式図である。また、図５では、１つのメモリセルＭＣに２ビットのデータが保持される場合（ＭＬＣ：Multi level cell）の例が示される。

図５に示すように、メモリセルＭＣは、セル電流の大きさに応じて、上位（Upper）ビット（上位データ）、及び下位（Lower）ビット（下位データ）による２ビットデータ、すなわち“１１”、“０１”、“１０”、及び“００”データを保持可能である。

“１１”データのメモリセルＭＣのセル電流は、“Ｒ（Reset）”レベルであり、例えば、データの消去状態に相当する。そして、“Ｒ”レベルに含まれるメモリセルＭＣのセル電流は、電流ＩＲＥＦより小さい。

“０１”、“１０”、及び“０００”データのメモリセルＭＣのセル電流は、それぞれ“Ｓ１（Set1）”、“Ｓ２（Set2）”、及び“Ｓ３（Set3）”レベルである。“Ｓ１”レベル〜“Ｓ３”レベルは、例えば、素子層２８に電圧が供給されたことによってメモリセルＭＣの抵抗値が変化した状態に相当する。“Ｓ１”レベルに含まれるメモリセルＭＣのセル電流は、電流ＩＲＥＦ１より大きく、かつ電流ＩＲＥＦ２より小さい。“Ｓ２”レベルに含まれるメモリセルＭＣのセル電流は、電流ＩＲＥＦ２より大きく、かつ電流ＩＲＥＦ３より小さい。“Ｒ３”レベルに含まれるメモリセルＭＣのセル電流は、電流ＩＲＥＦ３より大きい。なお、電流ＩＲＥＦ１〜ＩＲＥＦ３は、ＩＲＥＦ１＜ＩＲＥＦ２＜ＩＲＥＦ３の関係を保つ範囲で任意の値が設定可能である。

以上のように、メモリセルＭＣは、４個のセル電流の分布のいずれかを有することで、４種類の状態を取ることができる。なお、各データと閾値レベルとの関係は上記に限定されるものではなく、適宜変更可能である。

なお、図５及び上述のセル電流の分布は、セル電流を電圧に変換した電圧値の分布とも読み替えることができる。セル電流に対応する電圧値は、例えば、当該或るセル電流によって一定時間の間充電されたキャパシタの電圧値として算出し得る。図５を電圧値の分布として読み替えた場合、“Ｒ”レベルに含まれるメモリセルＭＣの電圧値は、電圧ＶＲＥＦ１より小さい。“Ｓ１”レベルに含まれるメモリセルＭＣの電圧値は、電圧ＶＲＥＦ１より大きく、かつ電圧ＶＲＥＦ２より小さい。“Ｓ２”レベルに含まれるメモリセルＭＣの電圧値は、電圧ＶＲＥＦ２より大きく、かつ電圧ＶＲＥＦ３より小さい。“Ｒ３”レベルに含まれるメモリセルＭＣの電圧値は、電圧ＶＲＥＦ３より大きい。なお、電圧ＶＲＥＦ１〜ＶＲＥＦ３は、ＶＲＥＦ１＜ＶＲＥＦ２＜ＶＲＥＦ３の関係を保つ範囲で任意の値が設定可能である。

１．１．５ センスアンプの構成について
次に、第１実施形態に係る半導体記憶装置のセンスアンプの構成について説明する。図６は、第１実施形態に係る半導体記憶装置のセンスアンプＳＡの構成を説明するための回路図である。

図６に示すように、センスアンプＳＡは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、及びＴｒ１４、キャパシタＣ１、Ｃ２、及びＣ３、並びに比較器ＣＯＭＰ１、ＣＯＭＰ２、及びＣＯＭＰ３を含む。

トランジスタＴｒ１は、閾値電圧Ｖｔｈを有し、グローバルビット線ＧＢＬに接続された第１端と、信号ＶＣＬが供給されるゲートと、を含む。信号ＶＣＬは、センスアンプＳＡからグローバルビット線ＧＢＬへ供給される電圧の値を制御する。具体的には、例えば、トランジスタＴｒ１は、閾値電圧Ｖｔｈよりも或る値Ｖ０だけ大きい電圧（Ｖｔｈ＋Ｖ０）が信号ＶＣＬに供給される場合、トランジスタＴｒ１の第１端に電圧Ｖ０を転送する。

トランジスタＴｒ１の第２端、トランジスタＴｒ２の第１端及びゲート、並びにトランジスタＴｒ３のゲートは、共通接続される。

トランジスタＴｒ２の第２端、トランジスタＴｒ３の第１端、及びトランジスタＴｒ４の第１端は、共通接続される。

トランジスタＴｒ４は、電源ＶＳＡが供給される第２端と、信号／ＳＥＮＳＥ１が供給されるゲートと、を含む。電源ＶＳＡは、例えば、５Ｖ〜６Ｖであり、信号ＶＣＬに供給される電圧より大きい。

トランジスタＴｒ３の第２端、トランジスタＴｒ５の第１端、及びトランジスタＴｒ７の第１端は、共通接続される。

なお、トランジスタＴｒ２及びＴｒ３は、例えば、トランジスタＴｒ１の第２端に接続された第１端と、トランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に共通接続された第２端と、を含むカレントミラー回路ＣＭ１を構成する。

トランジスタＴｒ５は、信号ＰＲＥが供給されるゲートを含む。

トランジスタＴｒ５の第２端、トランジスタＴｒ６の第１端、キャパシタＣ１の第１端、及びトランジスタＴｒ１３のゲートは、共通接続される。

トランジスタＴｒ６は、接地された第２端と、信号ＲＳＴ１が供給されるゲートと、を含む。

キャパシタＣ１は、接地された第２端を含み、第２端に対する第１端の電圧は、充電量Ｖｃ１に応じて決定される。

トランジスタＴｒ７は、信号ＲＥＡＤが供給されるゲートを含む。

トランジスタＴｒ７の第２端、トランジスタＴｒ８の第１端、キャパシタＣ２の第１端、及びトランジスタＴｒ９のゲートは、共通接続される。

トランジスタＴｒ８は、接地された第２端と、信号ＲＳＴ２が供給されるゲートと、を含む。

キャパシタＣ２は接地された第２端を含み、第２端に対する第１端の電圧は、充電量Ｖｃ２に応じて決定される。

トランジスタＴｒ９の第１端、トランジスタＴｒ１０の第１端及びゲート、並びにトランジスタＴｒ１１のゲートは、共通接続される。

トランジスタＴｒ９の第２端は、接地される。

トランジスタＴｒ１０の第２端、トランジスタＴｒ１１の第１端、及びトランジスタＴｒ１２の第１端は、共通接続される。

トランジスタＴｒ１１の第２端、トランジスタＴｒ１３の第１端、トランジスタＴｒ１４の第１端、キャパシタＣ３の第１端、比較器ＣＯＭＰ１の第１入力端、比較器ＣＯＭＰ２の第１入力端、及び比較器ＣＯＭＰ３の第１入力端は、共通接続される。

なお、トランジスタＴｒ１０及びＴｒ１１は、例えば、トランジスタＴｒ９の第１端に接続された第１端と、トランジスタＴｒ１３の第１端、トランジスタＴｒ１４の第１端、キャパシタＣ３の第１端、及び比較器ＣＯＭＰ１〜ＣＯＭＰ３の各々の第１入力端に共通接続された第２端と、を含むカレントミラー回路ＣＭ２を構成する。

トランジスタＴｒ１２は、電源ＶＳＡが供給される第１端と、信号／ＳＥＮＳＥ２が供給されるゲートと、を含む。

トランジスタＴｒ１３の第２端は、接地される。

キャパシタＣ３は、接地された第２端を含み、第２端に対する第１端の電圧は、充電量Ｖｃ３に応じて決定される。

トランジスタＴｒ１４は、接地された第２端と、信号ＲＳＴ３が供給されるゲートと、を含む。

比較器ＣＯＭＰ１〜ＣＯＭＰ３はそれぞれ、信号ＴＲＩＧによって駆動され、電源ＶＲＥＦ１〜ＶＲＥＦ３が供給される第２入力端と、信号ＳＡＯ１〜ＳＡＯ３が供給される出力端と、を含む。比較器ＣＯＭＰ１〜ＣＯＭＰ３の各々は、第１入力端に入力された電圧と第２入力端に入力された電圧を比較し、当該比較の結果を出力端に出力する。具体的には、比較器ＣＯＭＰ１〜ＣＯＭＰ３の各々は、第１入力端に入力された電圧が第２入力端に入力された電圧よりも大きい場合“Ｈ”レベルを出力し、小さい場合“Ｌ”レベルを出力する。

１．２ 動作について
次に、第１実施形態に係る半導体記憶装置の動作について説明する。

１．２．１ メモリセルの選択について
次に、第１実施形態に係る半導体記憶装置のメモリセルが読出し動作の際に選択される様子について説明する。

以下の説明では、読出し動作の際に読出し対象となるメモリセルＭＣを選択メモリセルＭＣと言い、他のメモリセルＭＣと区別する。

また、選択メモリセルＭＣに接続されたローカルビット線ＬＢＬ及びワード線の組ＷＬはそれぞれ、選択ローカルビット線ＬＢＬ及び選択ワード線ＷＬと言う。選択ローカルビット線ＬＢＬに第１端が接続されたカラムトランジスタＣＴ、当該カラムトランジスタＣＴの第２端に接続されたグローバルビット線ＧＢＬ、及び当該カラムトランジスタＣＴのゲートに接続されたゲート線ＳＧＬはそれぞれ、選択カラムトランジスタＣＴ、選択グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧＬと言う。

また、選択されていない他のローカルビット線ＬＢＬ、ワード線の組ＷＬ、カラムトランジスタＣＴ、グローバルビット線ＧＢＬ、及びゲート線ＳＧＬはそれぞれ、非選択メモリセルＭＣ、非選択ローカルビット線ＬＢＬ、非選択ワード線ＷＬ、非選択カラムトランジスタＣＴ、非選択グローバルビット線ＧＢＬ、及び非選択ゲート線ＳＧＬと言う。

選択メモリセルＭＣ以外のメモリセルＭＣは、例えば、半選択メモリセルＭＣ及び非選択メモリセルＭＣを含む。半選択メモリセルＭＣは、例えば、選択ローカルビット線ＬＢＬに接続された第１端と、非選択ワード線ＷＬに接続された第２端と、を含むメモリセルＭＣと定義される。非選択メモリセルＭＣは、例えば、非選択ローカルビット線ＬＢＬに接続された第１端を含むメモリセルＭＣと定義される。なお、上述の「選択」、「半選択」、「非選択」に関する定義は、これに限らず、任意の定義の仕方が適用可能である。

上述の定義に基づくメモリセルＭＣの選択の様子を、図７を用いて具体的に説明する。図７は、第１実施形態に係る半導体記憶装置の読出し時におけるメモリセルの選択状態を説明するための模式図である。図７の例では、選択グローバルビット線ＧＢＬとしてグローバルビット線ＧＢＬ０が選択され、選択ワード線ＷＬとしてワード線ＷＬ１ａが選択された場合の例が示される。つまり、図７の例では、グローバルビット線ＧＢＬ０以外の図示せぬグローバルビット線ＧＢＬは、非選択グローバルビット線ＧＢＬである。また、非選択グローバルビット線ＧＢＬに接続されたカラムトランジスタＣＴ、ローカルビット線ＬＢＬ、及びメモリセルＭＣはそれぞれ、非選択カラムトランジスタＣＴ、非選択ローカルビット線ＬＢＬ、及び非選択メモリセルＭＣである。また、ワード線ＷＬ１ａ以外のワード線ＷＬは、非選択ワード線ＷＬである。

図７に示すように、選択ゲート線ＳＧＬ１及びＳＧＬ２が選択されると、トランジスタＴ１−２、Ｔ２−１、Ｔ２−２、及びＴ２−２がオン状態となる。これに伴い、カラムトランジスタＣＴ２内の全てのトランジスタがオン状態となり、ローカルビット線ＬＢＬ２０が選択される。つまり、選択ローカルビット線ＬＢＬ２０は、選択グローバルビット線ＧＢＬ０と電気的に接続される。

選択ローカルビット線ＬＢＬ２０には、１つの選択メモリセルＭＣ及び複数の半選択メモリセルＭＣが接続される。具体的には、選択ローカルビット線ＬＢＬ２０に接続されたメモリセルＭＣのうち、選択ワード線ＷＬ１ａに接続されたメモリセルＭＣは、選択メモリセルＭＣであり、非選択ワード線ＷＬ０ａ、ＷＬ０ｂ、及びＷＬ１ｂに接続されたメモリセルＭＣは、半選択メモリセルＭＣである。

一方、非選択ゲート線ＳＧＬ０及びＳＧＬ４は選択されないため、カラムトランジスタＣＴ０、トランジスタＴ１−１、Ｔ３−２、Ｔ４−１及びＴ４−２はオフ状態となる。これに伴い、カラムトランジスタＣＴ０及びＣＴ４内の全てのトランジスタがオフ状態となり、ローカルビット線ＬＢＬ００及びＬＢＬ４０が非選択となる。つまり、非選択ローカルビット線ＬＢＬ００及びＬＢＬ４０は、選択グローバルビット線ＧＢＬ０から電気的に切断される。

なお、カラムトランジスタＣＴ１及びＣＴ３は、カラムトランジスタＣＴ１及びＣＴ３内の２つのトランジスタのうちの一方がオン状態となり、他方がオフ状態となっている。このため、カラムトランジスタＣＴ１及びＣＴ３は、読出し動作を行うために十分なチャネルが形成されない（オフ状態となる）。従って、ローカルビット線ＬＢＬ１０及びＬＢＬ３０は、選択グローバルビット線ＧＢＬ０と電気的に接続されているともいえるが、非選択となる。

非選択ローカルビット線ＬＢＬ００、ＬＢＬ１０、ＬＢＬ３０、及びＬＢＬ４０に接続されたメモリセルＭＣは、非選択メモリセルＭＣとなる。

以上のように、読出し動作において、全てのメモリセルＭＣが選択メモリセルＭＣ、半選択メモリセルＭＣ、及び非選択メモリセルＭＣのいずれかに分類される。

１．２．２ 読出し動作の詳細について
次に、第１実施形態に係る半導体記憶装置の読出し動作について、図８〜図１０を用いて説明する。図８は、第１実施形態に係る半導体記憶装置の読出し動作の際にセンスアンプに入力される信号の様子を説明するためのタイミングチャートである。図９は、第１実施形態に係る半導体記憶装置の読出し動作の際に各種配線に供給される電圧及びキャパシタに充電される電圧の様子を説明するためのタイミングチャートである。図１０は、第１実施形態に係る半導体記憶装置の読出し動作の際に比較器の入力と出力との関係を説明するためのテーブルである。

まず、読出し動作の際のセンスアンプＳＡの動作の詳細について、図８を用いて説明する。

図８に示すように、時刻Ｔ１０に至るまで、信号ＶＣＬには電圧ＶＳＳが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬから電気的に切断される。電圧ＶＳＳは接地電圧であり、例えば０Ｖである。また、信号／ＳＥＮＳＥ１及び／ＳＥＮＳＥ２には“Ｈ”レベルが供給される。これにより、トランジスタＴｒ４及びＴｒ１２がオフ状態となり、カレントミラー回路ＣＭ１及びＣＭ２は、電源ＶＳＡから電気的に切断される。また、信号ＰＲＥ及びＲＥＡＤには“Ｌ”レベルが供給され、信号ＲＳＴ１、ＲＳＴ２、及びＲＳＴ３には“Ｈ”レベルが供給される。これにより、キャパシタＣ１〜Ｃ３の充電がリセットされた状態となる。また、信号ＴＲＩＧには“Ｌ”レベルが供給される。これにより、比較器ＣＯＭＰ１〜ＣＯＭＰ３は、駆動しない。

時刻Ｔ１０において、信号ＲＳＴ１に“Ｌ”レベルが供給される。これにより、トランジスタＴｒ６がオフ状態となり、キャパシタＣ１が充電可能な状態となる。

時刻Ｔ１１において、信号ＶＣＬに電圧（Ｖｒｅａｄ／２＋Ｖｔｈ）が供給されると共に、信号／ＳＥＮＳＥ１に“Ｌ”レベルが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬ及び電源ＶＳＡと電気的に接続される。そして、選択グローバルビット線ＧＢＬには、電圧Ｖｒｅａｄ／２が供給されると共に、当該電圧Ｖｒｅａｄ／２に応じてメモリセルアレイ１１に流れるセル電流の合計が流れる。カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬに流れる電流のミラー電流をトランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に供給する。なお、電圧Ｖｒｅａｄは、メモリセルＭＣのデータを読み出す際に当該メモリセルＭＣに供給される電圧であり、電圧ＶＳＳより大きい。電圧Ｖｒｅａｄ／２は、例えば、電圧Ｖｒｅａｄと電圧ＶＳＳとの中間値（Ｖｒｅａｄ／２＝（Ｖｒｅａｄ＋ＶＳＳ）／２）である。

時刻Ｔ１２において、信号ＰＲＥに“Ｈ”レベルが供給され、トランジスタＴｒ５がオン状態となる。これにより、キャパシタＣ１は、カレントミラー回路ＣＭ１からのミラー電流による充電を開始する。

時刻Ｔ１３において、信号ＰＲＥに“Ｌ”レベルが供給され、トランジスタＴｒ５がオフ状態となる。これにより、キャパシタＣ１は、カレントミラー回路ＣＭ１から電気的に切断され、ミラー電流による充電を終了する。キャパシタＣ１の充電の結果、トランジスタＴｒ１３のゲートには、充電量Ｖｃ１に応じた電圧が転送される。

時刻Ｔ１４において、信号ＲＳＴ２に“Ｌ”レベルが供給される。これにより、トランジスタＴｒ８がオフ状態となり、キャパシタＣ２が充電可能な状態となる。

時刻Ｔ１５において、信号ＶＣＬに電圧（Ｖｒｅａｄ＋Ｖｔｈ）が供給される。これにより、選択グローバルビット線ＧＢＬには、電圧Ｖｒｅａｄが供給されると共に、当該電圧Ｖｒｅａｄに応じてメモリセルアレイ１１に流れるセル電流の合計が流れる。カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬに流れる電流のミラー電流をトランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に供給する。

時刻Ｔ１６において、信号ＲＥＡＤに“Ｈ”レベルが供給され、トランジスタＴｒ７がオン状態となる。これにより、キャパシタＣ２は、カレントミラー回路ＣＭ１からのミラー電流による充電を開始する。

時刻Ｔ１７において、信号ＲＥＡＤに“Ｌ”レベルが供給され、トランジスタＴｒ７がオフ状態となる。これにより、キャパシタＣ２は、カレントミラー回路ＣＭ１から電気的に切断され、ミラー電流による充電を終了する。キャパシタＣ２の充電の結果、トランジスタＴｒ９のゲートには、充電量Ｖｃ２に応じた電圧が転送される。

時刻Ｔ１８において、信号ＶＣＬに電圧ＶＳＳが供給されると共に、信号／ＳＥＮＳＥ１に“Ｈ”レベルが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬ及び電源ＶＳＡから電気的に切断される。

時刻Ｔ１９において、信号ＲＳＴ３に“Ｌ”レベルが供給される。これにより、トランジスタＴｒ１４がオフ状態となり、キャパシタＣ３が充電可能な状態となる。

時刻Ｔ２０において、信号／ＳＥＮＳＥ２に“Ｌ”レベルが供給される。これにより、カレントミラー回路ＣＭ２は、電源ＶＳＡと電気的に接続される。そして、トランジスタＴｒ９には、キャパシタＣ２の充電量Ｖｃ２に応じた電流が流れる。カレントミラー回路ＣＭ２は、トランジスタＴｒ９に流れる電流のミラー電流をトランジスタＴｒ１３の第１端及びキャパシタＣ３の第１端に供給する。トランジスタＴｒ１３には、キャパシタＣ１の充電量Ｖｃ１に応じた電流が流れる。つまり、キャパシタＣ３は、充電量Ｖｃ２と充電量Ｖｃ１との差分に応じた電流により、充電が開始される。

時刻Ｔ２１において、信号／ＳＥＮＳＥ２に“Ｈ”レベルが供給される。これにより、カレントミラー回路ＣＭ２は、電源ＶＳＡから電気的に切断され、ミラー電流の供給を停止する。キャパシタＣ３は、充電量Ｖｃ２と充電量Ｖｃ１との差分に応じた電流による充電を終了する。キャパシタＣ３の充電の結果、比較器ＣＯＭＰ１〜ＣＯＭＰ３の第１入力端には、充電量Ｖｃ３に応じた電圧が入力される。

時刻Ｔ２２において、信号ＴＲＩＧに“Ｈ”レベルが供給される。これにより、比較器ＣＯＭＰ１〜ＣＯＭＰ３は駆動を開始する。比較器ＣＯＭＰ１〜ＣＯＭＰ３はそれぞれ、第２入力端に電圧ＶＲＥＦ１〜ＶＲＥＦ３が入力され、出力端から信号ＳＡＯ１〜ＳＡＯ３を出力する。そして、当該信号ＳＡＯ１〜ＳＡＯ３に基づき、選択メモリセルＭＣに保持されたデータが判定される。

時刻Ｔ２３において、信号ＴＲＩＧに“Ｌ”レベルが供給される。これにより、比較器ＣＯＭＰ１〜ＣＯＭＰ３は駆動を停止する。

時刻Ｔ２４において、信号ＲＳＴ１〜ＲＳＴ３に“Ｈ”レベルが供給される。これにより、キャパシタＣ１〜Ｃ３に充電された電圧がリセットされる。

以上で、読出し動作におけるセンスアンプＳＡの動作が終了する。

次に、読出し動作の際の各種配線に供給される電圧と、キャパシタの電圧の詳細について、図９を用いて説明する。なお、図９に示された時刻Ｔ１１〜Ｔ２１は、図８に示された時刻Ｔ１１〜Ｔ２１に対応する。

図９に示すように、時刻Ｔ１１に至るまで、センスアンプＳＡは、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに電圧ＶＳＳを供給する。また、ロウデコーダ１２は、ワード線ＷＬに電圧ＶＳＳを供給する。このため、メモリセルアレイ１１内の全てのメモリセルＭＣには、電流が流れない。また、キャパシタＣ１〜Ｃ３は充電されていないため、充電量Ｖｃ１〜Ｖｃ３は、“０”である。

時刻Ｔ１１において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄ／２を供給する。ロウデコーダ１２は、非選択グローバルビット線ＧＢＬ及び全てのワード線ＷＬに、電圧ＶＳＳを供給する。このため、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣには、電圧Ｖｒｅａｄ／２が供給される。このように、メモリセルＭＣに電圧Ｖｒｅａｄ／２が供給される状態を「半選択状態」と言う。なお、メモリセルＭＣの第１端に電圧Ｖｒｅａｄ／２が供給され、第２端に電圧ＶＳＳが供給されることによって、メモリセルＭＣに電圧Ｖｒｅａｄ／２が供給される状態は、「第１半選択状態」とも言う。一方、複数の非選択メモリセルＭＣの両端には電位差が発生しない。このように、メモリセルＭＣに電位差が発生しない状態を「非選択状態」と言う。

つまり、時刻Ｔ１１において、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣは、いずれも第１半選択状態におけるセル電流が流れる。複数の非選択メモリセルＭＣは、非選択状態となり、微小な大きさの電流が流れ得るが、第１半選択状態と比べて有意な大きさのセル電流は流れない。これらすべてのメモリセルＭＣに流れるセル電流は、センスアンプＳＡから選択グローバルビット線ＧＢＬを介して、各メモリセルＭＣに分配される。

時刻Ｔ１２から時刻Ｔ１３までの間、第１半選択状態の選択メモリセルＭＣ及び半選択メモリセルＭＣに流れる合計のセル電流の大きさに応じて、キャパシタＣ１が充電される。この結果、キャパシタＣ１の充電量Ｖｃ１は、電圧Ｖａとなる。

時刻Ｔ１５において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄを供給し、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２を供給する。また、ロウデコーダ１２は、非選択ワード線ＷＬに電圧Ｖｒｅａｄ／２を供給する。このため、選択メモリセルＭＣには電圧Ｖｒｅａｄが供給され、複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。このように、メモリセルＭＣに電圧Ｖｒｅａｄが供給される状態を「選択状態」と言う。また、複数の半選択メモリセルＭＣは、半選択状態となる。なお、メモリセルＭＣの第１端に電圧Ｖｒｅａｄが供給され、第２端に電圧Ｖｒｅａｄ／２が供給されることによって、メモリセルＭＣに電圧Ｖｒｅａｄ／２が供給される状態は、「第２半選択状態」とも言う。一方、複数の非選択メモリセルＭＣの両端には引き続き電位差が発生しない。

つまり、時刻Ｔ１５において、選択メモリセルＭＣは、選択状態におけるセル電流が流れる。複数の半選択メモリセルＭＣは、第２半選択状態におけるセル電流が流れる。複数の非選択メモリセルＭＣは、非選択状態となり、微小な大きさの電流が流れ得るが、選択状態及び第２半選択状態と比べて有意な大きさのセル電流は流れない。これらすべてのメモリセルＭＣに流れるセル電流は、センスアンプＳＡから選択グローバルビット線ＧＢＬを介して、各メモリセルＭＣに分配される。

なお、第１半選択状態のメモリセルＭＣに流れるセル電流と、第２半選択状態のメモリセルＭＣに流れるセル電流とは、同程度の大きさになることが望ましい。

時刻Ｔ１６から時刻Ｔ１７までの間、選択状態の選択メモリセルＭＣ、及び第２半選択状態の半選択メモリセルＭＣに流れる合計のセル電流の大きさに応じて、キャパシタＣ２が充電される。この結果、キャパシタＣ２の充電量Ｖｃ２は、電圧Ｖｂとなる。電圧Ｖｂは、電圧Ｖａより大きい。

時刻Ｔ１８において、センスアンプＳＡは、全てのグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに電圧ＶＳＳを供給する。また、ロウデコーダ１２は、全てのワード線ＷＬに電圧ＶＳＳを供給する。これにより、全てのメモリセルＭＣへの電圧の供給が停止する。

時刻Ｔ２０から時刻Ｔ２１までの間、電圧Ｖｂと電圧Ｖａとの差に応じて、キャパシタＣ３が充電される。この結果、キャパシタＣ３の充電量Ｖｃ３は、電圧Ｖｃとなる。つまり、電圧Ｖｃは、電圧（Ｖｂ−Ｖａ）に等しい、又は電圧（Ｖｂ−Ｖａ）に対応した値となる。

上述のように得られた電圧Ｖｃは、比較器ＣＯＭＰ１〜ＣＯＭＰ３によってそれぞれ電圧ＶＲＥＦ１〜ＶＲＥＦ３と比較される。比較器ＣＯＭＰ１〜ＣＯＭＰ３は、それぞれ信号ＳＡＯ１〜ＳＡＯ３を出力し、選択メモリセルＭＣに書込まれているデータのレベルを判定する。

図１０に示すように、比較器ＣＯＭＰ１は、電圧Ｖｃが電圧ＶＲＥＦ１より小さい場合（Ｖｃ＜ＶＲＥＦ１）、“Ｌ”レベルの信号ＳＡＯ１を出力し、大きい場合（Ｖｃ＞ＶＲＥＦ１）、“Ｈ”レベルの信号ＳＡＯ１を出力する。比較器ＣＯＭＰ２は、電圧Ｖｃが電圧ＶＲＥＦ２より小さい場合（Ｖｃ＜ＶＲＥＦ２）、“Ｌ”レベルの信号ＳＡＯ２を出力し、大きい場合（Ｖｃ＞ＶＲＥＦ２）、“Ｈ”レベルの信号ＳＡＯ２を出力する。比較器ＣＯＭＰ３は、電圧Ｖｃが電圧ＶＲＥＦ３より小さい場合（Ｖｃ＜ＶＲＥＦ３）、“Ｌ”レベルの信号ＳＡＯ３を出力し、大きい場合（Ｖｃ＞ＶＲＥＦ３）、“Ｈ”レベルの信号ＳＡＯ３を出力する。

そして、信号ＳＡＯ１〜ＳＡＯ３がいずれも“Ｌ”レベルの場合、選択メモリセルＭＣは“Ｒ”レベルであると判定される。信号ＳＡＯ１が“Ｈ”レベルであり、ＳＡＯ２及びＳＡＯ３が“Ｌ”レベルの場合、選択メモリセルＭＣは“Ｓ１”レベルであると判定される。信号ＳＡＯ１及びＳＡＯ２が“Ｈ”レベルであり、ＳＡＯ３が“Ｌ”レベルの場合、選択メモリセルＭＣは“Ｓ２”レベルであると判定される。信号ＳＡＯ１〜ＳＡＯ３がいずれも“Ｈ”レベルの場合、選択メモリセルＭＣは“Ｓ３”レベルであると判定される。

１．３ 本実施形態に係る効果について
第１実施形態によれば、半選択メモリセルの影響を軽減しつつ、選択メモリセルのデータを読み出すことができる。本効果につき、以下に説明する。

抵抗変化素子を含むメモリセルから構成されるメモリセルアレイにおいて、選択メモリセルからデータを読み出す場合、選択メモリセルの他に、複数の半選択メモリセルにも同時にセル電流が流れ得る。このため、データ読出しの際、半選択メモリセルに流れるセル電流は、選択メモリセルに流れるセル電流に対するノイズとなり得る。一般に、抵抗変化素子の非線形な抵抗特性（ＬＮＦ：Low noise factorとも言う。）により、半選択メモリセルに流れるセル電流は、選択メモリセルに流れるセル電流に対して小さい。しかしながら、メモリセルが半導体基板の上方に３次元に積層された構成の場合、メモリサイズの増加に応じて半選択メモリセルの数が急激に増加する。このため、半選択メモリセルに流れるセル電流に起因するノイズの影響が無視できない程度に大きくなる可能性がある。また、メモリセルに複数ビットのデータを保持させる場合、抵抗変化素子のレベル間のセル電流の差は、１ビットのデータを保持させる場合よりも相対的に小さくなる。このため、半選択メモリセルに流れるセル電流に起因するノイズの影響が更に増加し、データを正常に読み出せない可能性がある。

第１実施形態によれば、センスアンプＳＡは、データ読出しの際に、２段階でセル電流をセンスする。１段階目では、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄ／２を供給し、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給する。ロウデコーダ１２は、全てのワード線ＷＬに電圧ＶＳＳを供給する。これにより、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣは、いずれも第１半選択状態となる。また、複数の非選択メモリセルＭＣは、非選択状態となる。このため、センスアンプＳＡは、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣがいずれも第１半選択状態の場合に選択グローバルビット線ＧＢＬに供給されるセル電流の合計をセンスすることができる。

また、２段階目では、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄを供給し、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２を供給する。ロウデコーダ１２は、選択ワード線ＷＬに電圧ＶＳＳを供給し、非選択ワード線ＷＬに電圧Ｖｒｅａｄ／２を供給する。これにより、選択メモリセルＭＣは選択状態となり、複数の半選択メモリセルＭＣは第２半選択状態となる。また、複数の非選択メモリセルＭＣは、非選択状態となる。このため、センスアンプＳＡは、選択メモリセルＭＣが選択状態であり、かつ複数の半選択メモリセルＭＣが第２半選択状態の場合に選択グローバルビット線ＧＢＬに供給されるセル電流の合計をセンスすることができる。

そして、センスアンプＳＡは、１段階目でセンスしたセル電流と、２段階目でセンスしたセル電流との差に基づき、選択メモリセルＭＣに保持されたデータを読み出す。当該セル電流の差は、第２半選択状態のメモリセルＭＣに流れるセル電流（ノイズｂ）から第１半選択状態のメモリセルＭＣに流れるセル電流（ノイズａ）が差し引かれる。このため、当該セル電流の差は、ノイズｂとノイズａが同等の大きさとみなせる場合、両者が相殺されることにより、選択状態のメモリセルＭＣに流れるセル電流とみなすことができる。したがって、半選択メモリセルの影響を軽減しつつ、選択メモリセルのセル電流をセンスすることができる。

また、１段階目において選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに供給される電圧、並びに２段階目において非選択ワード線ＷＬに供給される電圧は、２段階目において選択グローバルビット線ＧＢＬ、選択ローカルビット線ＬＢＬに供給される電圧と電圧ＶＳＳとの中間値となる。これにより、ノイズｂ及びノイズａの大きさを同等にすることができる。

また、カレントミラー回路ＣＭ１の第１端は、選択グローバルビット線ＧＢＬに接続される。カレントミラー回路ＣＭ１の第２端は、トランジスタＴｒ５を介してキャパシタＣ１の第１端に接続され、トランジスタＴｒ７を介してキャパシタＣ２の第１端に接続される。これにより、１段階目でセンスしたセル電流に対応する電圧Ｖａ、及び２段階目でセンスしたセル電流に対応する電圧Ｖｂを、それぞれキャパシタＣ１及びＣ２に充電することができる。

また、カレントミラー回路ＣＭ２は、第１端がトランジスタＴｒ９の第１端に接続され、第２端がトランジスタＴｒ１３の第１端及びキャパシタＣ３の第１端に接続される。トランジスタＴｒ１３のゲートは、第１キャパシタＣ１の第１端に接続される。トランジスタＴｒ９のゲートは、第２キャパシタのＣ２の第１端に接続される。これにより、２段階目でセンスしたセル電流から１段階目でセンスしたセル電流を差し引いた値に対応する電圧Ｖｃを、キャパシタＣ３に充電することができる。

また、比較器ＣＯＭＰ１〜ＣＯＭＰ３はそれぞれ、電圧ＶＲＥＦ１〜ＶＲＥＦ３と電圧Ｖｃとの値を比較し、信号ＳＡＯ１〜ＳＡＯ３を出力する。これにより、信号ＳＡＯ１〜ＳＡＯ３の組み合わせによって、選択メモリセルＭＣに保持されたデータが多値の場合でも、精度よくデータを読み出すことができる。

１．４ 第１実施形態の第１変形例について
上述の第１実施形態に係る半導体記憶装置は、１段階目において選択メモリセルＭＣ及び半選択メモリセルＭＣが第１半選択状態の場合のセル電流をセンスし、２段階目において、選択メモリセルＭＣが選択状態、かつ半選択メモリセルＭＣが第２半選択状態の場合のセル電流をセンスする場合について説明したが、これに限られない。例えば、１段階目のセンスと２段階目のセンスは、第１実施形態の場合と逆の順番で実施してもよい。

図１１は、第１実施形態の第１変形例に係る半導体記憶装置の読出し動作の際にセンスアンプに入力される信号の様子を説明するためのタイミングチャートである。図１２は、第１実施形態の第１変形例に係る半導体記憶装置の読出し動作の際に各種配線に供給される電圧及びキャパシタに充電される電圧の様子を説明するためのタイミングチャートである。図１１及び図１２は、第１実施形態に係る図８及び図９に対応する。

まず、読出し動作の際のセンスアンプＳＡの動作の詳細について、図１１を用いて説明する。

図１１に示すように、時刻Ｔ３０に至るまでの動作は、図８における時刻Ｔ１０に至るまでの動作と同様であるため、説明を省略する。

時刻Ｔ３０において、信号ＲＳＴ２に“Ｌ”レベルが供給される。これにより、トランジスタＴｒ８がオフ状態となり、キャパシタＣ２が充電可能な状態となる。

時刻Ｔ３１において、信号ＶＣＬに電圧（Ｖｒｅａｄ＋Ｖｔｈ）が供給されると共に、信号／ＳＥＮＳＥ１に“Ｌ”レベルが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬ及び電源ＶＳＡと電気的に接続される。そして、選択グローバルビット線ＧＢＬには、電圧Ｖｒｅａｄが供給されると共に、当該電圧Ｖｒｅａｄに応じてメモリセルアレイ１１に流れるセル電流の合計が流れる。カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬに流れる電流のミラー電流をトランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に供給する。

時刻Ｔ３２において、信号ＲＥＡＤに“Ｈ”レベルが供給され、トランジスタＴｒ７がオン状態となる。これにより、キャパシタＣ２は、カレントミラー回路ＣＭ１からのミラー電流による充電を開始する。

時刻Ｔ３３において、信号ＲＥＡＤに“Ｌ”レベルが供給され、トランジスタＴｒ７がオフ状態となる。これにより、キャパシタＣ２は、カレントミラー回路ＣＭ１から電気的に切断され、ミラー電流による充電を終了する。キャパシタＣ２の充電の結果、トランジスタＴｒ９のゲートには、充電量Ｖｃ２に応じた電圧が転送される。

時刻Ｔ３４において、信号ＲＳＴ１に“Ｌ”レベルが供給される。これにより、トランジスタＴｒ６がオフ状態となり、キャパシタＣ１が充電可能な状態となる。

時刻Ｔ３５において、信号ＶＣＬに電圧（Ｖｒｅａｄ／２＋Ｖｔｈ）が供給される。これにより、選択グローバルビット線ＧＢＬには、電圧Ｖｒｅａｄ／２が供給されると共に、当該電圧Ｖｒｅａｄ／２に応じてメモリセルアレイ１１に流れるセル電流の合計が流れる。カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬに流れる電流のミラー電流をトランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に供給する。

時刻Ｔ３６において、信号ＰＲＥに“Ｈ”レベルが供給され、トランジスタＴｒ５がオン状態となる。これにより、キャパシタＣ１は、カレントミラー回路ＣＭ１からのミラー電流による充電を開始する。

時刻Ｔ３７において、信号ＰＲＥに“Ｌ”レベルが供給され、トランジスタＴｒ５がオフ状態となる。これにより、キャパシタＣ１は、カレントミラー回路ＣＭ１から電気的に切断され、ミラー電流による充電を終了する。キャパシタＣ１の充電の結果、トランジスタＴｒ１３のゲートには、充電量Ｖｃ１に応じた電圧が転送される。

時刻Ｔ３８において、信号ＶＣＬに電圧ＶＳＳが供給されると共に、信号／ＳＥＮＳＥ１に“Ｈ”レベルが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬ及び電源ＶＳＡから電気的に切断される。

時刻Ｔ３９〜Ｔ４４の動作は、図８における時刻Ｔ１９〜Ｔ２４の動作と同様であるため、説明を省略する。

以上で、読出し動作におけるセンスアンプＳＡの動作が終了する。

次に、読出し動作の際の各種配線に供給される電圧と、キャパシタの電圧の詳細について、図１２を用いて説明する。なお、図１２に示された時刻Ｔ３１〜Ｔ４１は、図１１に示された時刻Ｔ３１〜Ｔ４１に対応する。

図１２に示すように、時刻Ｔ３１に至るまでの動作は、図９における時刻Ｔ１１に至るまでの動作と同様であるため、説明を省略する。

時刻Ｔ３１において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄを供給し、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２を供給する。また、ロウデコーダ１２は、非選択ワード線ＷＬに電圧Ｖｒｅａｄ／２を供給する。このため、選択メモリセルＭＣには電圧Ｖｒｅａｄが供給され、複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。一方、複数の非選択メモリセルＭＣの両端には電位差が発生しない。

つまり、時刻Ｔ３１において、選択メモリセルＭＣは、選択状態におけるセル電流が流れる。複数の半選択メモリセルＭＣは、第２半選択状態におけるセル電流が流れる。複数の非選択メモリセルＭＣは、非選択状態となり、微小な大きさの電流が流れ得るが、選択状態及び第２半選択状態と比べて有意な大きさのセル電流は流れない。これらすべてのメモリセルＭＣに流れるセル電流は、センスアンプＳＡから選択グローバルビット線ＧＢＬを介して、各メモリセルＭＣに分配される。

時刻Ｔ３２から時刻Ｔ３３までの間、選択状態の選択メモリセルＭＣ、及び第２半選択状態の半選択メモリセルＭＣに流れる合計のセル電流の大きさに応じて、キャパシタＣ２が充電される。この結果、キャパシタＣ２の充電量Ｖｃ２は、電圧Ｖｂとなる。

時刻Ｔ３５において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄ／２を供給し、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給する。また、ロウデコーダ１２は、全てのワード線ＷＬに電圧ＶＳＳを供給する。このため、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。一方、複数の非選択メモリセルＭＣの両端には引き続き電位差が発生しない。

つまり、時刻Ｔ３５において、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣは、いずれも第１半選択状態におけるセル電流が流れる。複数の非選択メモリセルＭＣは、非選択状態となり、微小な大きさの電流が流れ得るが、選択状態及び第２半選択状態と比べて有意な大きさのセル電流は流れない。これらすべてのメモリセルＭＣに流れるセル電流は、センスアンプＳＡから選択グローバルビット線ＧＢＬを介して、各メモリセルＭＣに分配される。

時刻Ｔ３６から時刻Ｔ３７までの間、第１半選択状態の選択メモリセルＭＣ及び半選択メモリセルＭＣに流れる合計のセル電流の大きさに応じて、キャパシタＣ１が充電される。この結果、キャパシタＣ１の充電量Ｖｃ１は、電圧Ｖａとなる。

時刻Ｔ３８〜Ｔ４１の動作は、図９における時刻Ｔ１８〜Ｔ２１に至るまでの動作と同様であるため、説明を省略する。

以上のように動作させることにより、キャパシタＣ１へ電圧Ｖａが充電されるより前に、キャパシタＣ２へ電圧Ｖｂを充電することができる。これにより、選択メモリセルＭＣを選択状態にした後に半選択状態にする場合においても、第１実施形態と同様の効果を奏することができる。

１．５ 第１実施形態の第２変形例について
上述の第１実施形態に係る半導体記憶装置は、２段階目のセンスにおいて、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２が供給される場合について説明したが、これに限られない。

図１３は、第１実施形態の第２変形例に係る半導体記憶装置の読出し動作の際に各種配線に供給される電圧及びキャパシタに充電される電圧の様子を説明するためのタイミングチャートである。図１３は、第１実施形態における図９に対応する。図１３に示すように、時刻Ｔ１５から時刻Ｔ１８の間、センスアンプＳＡは、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給してもよい。

この場合、非選択グローバルビット線ＧＢＬ上に設けられた非選択ローカルビット線ＬＢＬには、電圧ＶＳＳが供給される。このため、非選択グローバルビット線ＧＢＬ上に設けられた非選択ローカルビット線ＬＢＬと、選択ワード線ＷＬとに接続された非選択メモリセルＭＣの両端には、電位差が発生しない。これにより、非選択グローバルビット線ＧＢＬ上に設けられた非選択メモリセルＭＣは、非選択状態に保たれる。したがって、非選択グローバルビット線ＧＢＬ上の非選択メモリセルＭＣに流れるセル電流が、選択グローバルビット線ＧＢＬに回り込む影響を低減することができる。

なお、第１実施形態の第２変形例は、第１実施形態の第１変形例にも同様に適用可能である。すなわち、第１実施形態の第１変形例に係る図１２の時刻Ｔ３１から時刻Ｔ３５の間、センスアンプＳＡは、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給してもよい。これにより、第１実施形態の第１変形例についても、第１実施形態の第２変形例と同様の効果を奏することができる。

２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態では、１段階目のセンス結果に対応する電圧をキャパシタＣ１に充電し、２段階目のセンス結果に対応する電圧をキャパシタＣ２に充電し、１段階目のセンス結果と２段階目のセンス結果との差分に対応する電圧をキャパシタＣ３に充電した。これに対し、第２実施形態では、キャパシタＣ３を用いることなく、１段階目のセンス結果と２段階目のセンス結果との差分に対応する電圧をキャパシタＣ２に直接充電する点において、第１実施形態と相違する。以下では、第１実施形態と異なる点について説明する。

２．１ センスアンプの構成について
まず、第２実施形態に係る半導体記憶装置のセンスアンプの構成について説明する。図１４は、第２実施形態に係る半導体記憶装置のセンスアンプの構成を説明するための回路図である。図１４は、第１実施形態に係る図６に対応する。

図１４に示すように、センスアンプＳＡは、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、及びＴｒ１５、キャパシタＣ１及びＣ２、並びに比較器ＣＯＭＰ１、ＣＯＭＰ２、及びＣＯＭＰ３を含む。トランジスタＴｒ１〜Ｔｒ４の構成は、図６に示したトランジスタＴｒ１〜Ｔｒ４と同様であるため、説明を省略する。

トランジスタＴｒ１５は、トランジスタＴｒ７の第２端、トランジスタＴｒ８の第１端、キャパシタＣ２の第１端、及び比較器ＣＯＭＰ１〜ＣＯＭＰ３の各々の第１入力端に共通接続された第１端と、接地された第２端と、トランジスタＴｒ５の第２端、トランジスタＴｒ６の第１端、及びキャパシタＣ１の第１端に共通接続されたゲートと、を含む。

２．２ 読出し動作について
次に、第２実施形態に係る半導体記憶装置の読出し動作について、図１５及び図１６を用いて説明する。図１５は、第２実施形態に係る半導体記憶装置の読出し動作の際にセンスアンプに入力される信号の様子を説明するためのタイミングチャートである。図１６は、第１実施形態に係る半導体記憶装置の読出し動作の際に各種配線に供給される電圧及びキャパシタに充電される電圧の様子を説明するためのタイミングチャートである。図１５及び図１６は、第１実施形態に係る図８及び図９に対応する。

まず、読出し動作の際のセンスアンプＳＡの動作の詳細について、図１５を用いて説明する。

図１５に示すように、時刻Ｔ５０に至るまで、信号ＶＣＬには電圧ＶＳＳが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬから電気的に切断される。また、信号／ＳＥＮＳＥ１には“Ｈ”レベルが供給される。これにより、トランジスタＴｒ４がオフ状態となり、カレントミラー回路ＣＭ１は、電源ＶＳＡから電気的に切断される。また、信号ＰＲＥ及びＲＥＡＤには“Ｌ”レベルが供給され、信号ＲＳＴ１及びＲＳＴ２には“Ｈ”レベルが供給される。これにより、キャパシタＣ１及びＣ２の充電がリセットされた状態となる。また、信号ＴＲＩＧには“Ｌ”レベルが供給される。これにより、比較器ＣＯＭＰ１〜ＣＯＭＰ３は、駆動しない。

時刻Ｔ５０〜Ｔ５２の動作は、図８の時刻Ｔ１０〜Ｔ１２の動作と同様であるため、説明を省略する。

時刻Ｔ５３において、信号ＰＲＥに“Ｌ”レベルが供給され、トランジスタＴｒ５がオフ状態となる。これにより、キャパシタＣ１は、カレントミラー回路ＣＭ１から電気的に切断され、ミラー電流による充電を終了する。キャパシタＣ１の充電の結果、トランジスタＴｒ１５のゲートには、充電量Ｖｃ１に応じた電圧が転送される。

時刻Ｔ５４及びＴ５５の動作は、図８の時刻Ｔ１４及びＴ１５の動作と同様であるため、説明を省略する。

時刻Ｔ５６において、信号ＲＥＡＤに“Ｈ”レベルが供給され、トランジスタＴｒ７がオン状態となる。これにより、キャパシタＣ２及びトランジスタＴｒ１５には、カレントミラー回路ＣＭ１からのミラー電流が分配される。具体的には、キャパシタＣ２には、カレントミラー回路ＣＭ１からのミラー電流からトランジスタＴｒ１５に流れる電流を差し引いた大きさの差分電流が流れる。キャパシタＣ２は、当該差分電流による充電を開始する。

なお、トランジスタＴｒ１５に流れる電流は、トランジスタＴｒ１５のゲートに供給される充電量Ｖｃ１の大きさと、トランジスタＴｒ１５の特性との関係によって制御される。トランジスタＴｒ１５の特性は、例えば、トランジスタＴｒ１５の閾値電圧、ゲート幅、及びゲート長によって調整される。なお、当該調整の結果としてトランジスタＴｒ１５に流れる電流は、例えば、キャパシタＣ１の第１端に流入した電流と同等の大きさとなるように設定されることが望ましい。

時刻Ｔ５７において、信号ＲＥＡＤに“Ｌ”レベルが供給され、トランジスタＴｒ７がオフ状態となる。これにより、キャパシタＣ２は、カレントミラー回路ＣＭ１から電気的に切断され、ミラー電流による充電を終了する。キャパシタＣ２の充電の結果、比較器ＣＯＭＰ１〜ＣＯＭＰ３の各々の第１入力端には、充電量Ｖｃ２に応じた電圧が入力される。

時刻Ｔ５８において、信号ＶＣＬに電圧ＶＳＳが供給されると共に、信号／ＳＥＮＳＥ１に“Ｈ”レベルが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬ及び電源ＶＳＡから電気的に切断される。

時刻Ｔ５９において、信号ＴＲＩＧに“Ｈ”レベルが供給される。これにより、比較器ＣＯＭＰ１〜ＣＯＭＰ３は駆動を開始する。比較器ＣＯＭＰ１〜ＣＯＭＰ３はそれぞれ、第２入力端に電圧ＶＲＥＦ１〜ＶＲＥＦ３が入力され、出力端から信号ＳＡＯ１〜ＳＡＯ３を出力する。そして、当該信号ＳＡＯ１〜ＳＡＯ３に基づき、選択メモリセルＭＣに保持されたデータが判定される。

時刻Ｔ６０において、信号ＴＲＩＧに“Ｌ”レベルが供給される。これにより、比較器ＣＯＭＰ１〜ＣＯＭＰ３は駆動を停止する。

時刻Ｔ６１において、信号ＲＳＴ１及びＲＳＴ２に“Ｈ”レベルが供給される。これにより、キャパシタＣ１及びＣ２に充電された電圧がリセットされる。

以上で、読出し動作におけるセンスアンプＳＡの動作が終了する。

次に、読出し動作の際の各種配線に供給される電圧と、キャパシタの電圧の詳細について、図１６を用いて説明する。なお、図１６に示された時刻Ｔ５１〜Ｔ６１は、図１５に示された時刻Ｔ５１〜Ｔ６１に対応する。

図１６に示すように、時刻Ｔ５１に至るまで、センスアンプＳＡは、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに電圧ＶＳＳを供給する。また、ロウデコーダ１２は、ワード線ＷＬに電圧ＶＳＳを供給する。このため、メモリセルアレイ１１内の全てのメモリセルＭＣには、電流が流れない。また、キャパシタＣ１及びＣ２は充電されていないため、充電量Ｖｃ１及びＶｃ２は、“０”である。

時刻Ｔ５１において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄ／２を供給する。このため、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。一方、複数の非選択メモリセルＭＣの両端には引き続き電位差が発生しない。つまり、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣは第１半選択状態となり、複数の非選択メモリセルＭＣは非選択状態となる。

時刻Ｔ５２から時刻Ｔ５３までの間、第１半選択状態の選択メモリセルＭＣ及び半選択メモリセルＭＣに流れる合計のセル電流の大きさに応じて、キャパシタＣ１が充電される。この結果、キャパシタＣ１の充電量Ｖｃ１は、電圧Ｖａとなる。

時刻Ｔ５５において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄを供給し、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２を供給する。また、ロウデコーダ１２は、非選択ワード線ＷＬに電圧Ｖｒｅａｄ／２を供給する。このため、選択メモリセルＭＣには電圧Ｖｒｅａｄが供給され、複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。一方、複数の非選択メモリセルＭＣの両端には引き続き電位差が発生しない。つまり、選択メモリセルＭＣは選択状態となり、複数の半選択メモリセルＭＣは第２半選択状態となり、複数の非選択メモリセルＭＣは非選択状態となる。

時刻Ｔ５６から時刻Ｔ５７までの間、カレントミラー回路ＣＭ１からのミラー電流からトランジスタＴｒ１５に流れる電流を差し引いた差分電流の大きさに応じて、キャパシタＣ２が充電される。カレントミラー回路ＣＭ１からのミラー電流は、選択状態の選択メモリセルＭＣ、第２半選択状態の半選択メモリセルＭＣに流れる合計のセル電流に対応する。一方、トランジスタＴｒ１５に流れる電流は、第１半選択状態の選択メモリセルＭＣ及び半選択メモリセルＭＣに流れる合計のセル電流に対応する。つまり、差分電流は、選択状態の選択メモリセルＭＣに流れるセル電流に対応する。この結果、キャパシタＣ２の充電量Ｖｃ２は、電圧Ｖｃとなる。

時刻Ｔ５８において、センスアンプＳＡは、全てのグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに電圧ＶＳＳを供給する。また、ロウデコーダ１２は、全てのワード線ＷＬに電圧ＶＳＳを供給する。これにより、全てのメモリセルＭＣへの電圧の供給が停止する。

上述のように得られた電圧Ｖｃは、比較器ＣＯＭＰ１〜ＣＯＭＰ３によってそれぞれ電圧ＶＲＥＦ１〜ＶＲＥＦ３と比較される。比較器ＣＯＭＰ１〜ＣＯＭＰ３は、それぞれ信号ＳＡＯ１〜ＳＡＯ３を出力し、選択メモリセルＭＣに書込まれているデータのレベルを判定する。

２．３ 本実施形態に係る効果について
第２実施形態によれば、カレントミラー回路ＣＭ１の第１端は、選択グローバルビット線ＧＢＬに接続される。カレントミラー回路ＣＭ１の第２端は、トランジスタＴｒ５を介してキャパシタＣ１の第１端に接続され、トランジスタＴｒ７を介してキャパシタＣ２の第１端、及びトランジスタＴｒ１５の第１端に接続される。これにより、キャパシタＣ１は、１段階目でセンスしたセル電流に対応する電圧Ｖａを充電することができる。また、キャパシタＣ２は、２段階目でセンスしたセル電流と、１段階目でセンスしたセル電流との差分電流に対応する電圧Ｖｃを充電することができる。このため、第１実施形態よりも回路規模を低減しつつ、半選択メモリセルに流れるセル電流の影響を考慮することができる。

２．４ 第２実施形態の第１変形例について
上述の第２実施形態に係る半導体記憶装置は、１段階目において選択メモリセルＭＣ及び半選択メモリセルＭＣが第１半選択状態の場合のセル電流をセンスし、２段階目において、選択メモリセルＭＣが選択状態、かつ半選択メモリセルＭＣが第２半選択状態の場合のセル電流をセンスする場合について説明したが、これに限られない。例えば、１段階目のセンスと２段階目のセンスは、第２実施形態の場合と逆の順番で実施してもよい。

図１７は、第２実施形態の第１変形例に係る半導体記憶装置の読出し動作の際にセンスアンプに入力される信号の様子を説明するためのタイミングチャートである。図１８は、第２実施形態の第１変形例に係る半導体記憶装置の読出し動作の際に各種配線に供給される電圧及びキャパシタに充電される電圧の様子を説明するためのタイミングチャートである。図１７及び図１８は、第２実施形態に係る図１５及び図１６に対応する。

まず、読出し動作の際のセンスアンプＳＡの動作の詳細について、図１７を用いて説明する。

図１７に示すように、時刻Ｔ７０に至るまで及び時刻Ｔ７０の動作は、図１５における時刻Ｔ５０に至るまで及び時刻Ｔ５０の動作と同様であるため、説明を省略する。

時刻Ｔ７１において、信号ＶＣＬに電圧（Ｖｒｅａｄ＋Ｖｔｈ）が供給されると共に、信号／ＳＥＮＳＥ１に“Ｌ”レベルが供給される。これにより、カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬ及び電源ＶＳＡと電気的に接続される。そして、選択グローバルビット線ＧＢＬには、電圧Ｖｒｅａｄが供給されると共に、当該電圧Ｖｒｅａｄに応じてメモリセルアレイ１１に流れるセル電流の合計が流れる。カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬに流れる電流のミラー電流をトランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に供給する。

時刻Ｔ７２〜Ｔ７４の動作は、図１５における時刻５２〜Ｔ５４の動作と同様であるため、説明を省略する。

時刻Ｔ７５において、信号ＶＣＬに電圧（Ｖｒｅａｄ／２＋Ｖｔｈ）が供給される。これにより、選択グローバルビット線ＧＢＬには、電圧Ｖｒｅａｄ／２が供給されると共に、当該電圧Ｖｒｅａｄ／２に応じてメモリセルアレイ１１に流れるセル電流の合計が流れる。カレントミラー回路ＣＭ１は、選択グローバルビット線ＧＢＬに流れる電流のミラー電流をトランジスタＴｒ５の第１端及びトランジスタＴｒ７の第１端に供給する。

時刻Ｔ７６において、信号ＲＥＡＤに“Ｈ”レベルが供給され、トランジスタＴｒ７がオン状態となる。これにより、キャパシタＣ２及びトランジスタＴｒ１５には、カレントミラー回路ＣＭ１からのミラー電流が分配される。具体的には、キャパシタＣ２には、カレントミラー回路ＣＭ１からのミラー電流からトランジスタＴｒ１５に流れる電流を差し引いた大きさの差分電流が流れる。キャパシタＣ２は、当該差分電流による充電を開始する。

なお、キャパシタＣ２に流れる電流は、例えば、選択状態の選択メモリセルＭＣに流れるセル電流に対応するミラー電流と同等の大きさとなるように設定されることが望ましい。つまり、トランジスタＴｒ１５に流れる電流は、カレントミラー回路ＣＭ１からキャパシタＣ２及びトランジスタＴｒ１５に供給されるミラー電流から、当該選択状態の選択メモリセルＭＣに流れるセル電流に対応するミラー電流を差し引いた大きさとなることが望ましい。上述の通り、トランジスタＴｒ１５に流れる電流は、トランジスタＴｒ１５のゲートに供給される充電量Ｖｃ１の大きさと、トランジスタＴｒ１５の特性との関係によって制御される。また、上述の通り、トランジスタＴｒ１５の特性は、例えば、トランジスタＴｒ１５の閾値電圧、ゲート幅、及びゲート長によって調整される。つまり、当該調整の結果設定されたトランジスタＴｒ１５の特性は、例えば、第２実施形態において設定されたトランジスタＴｒ１５の特性とは異なり得る。

時刻Ｔ７７〜Ｔ８１の動作は、図１５における時刻Ｔ５７〜６１の動作と同様であるため、説明を省略する。

以上で、読出し動作におけるセンスアンプＳＡの動作が終了する。

次に、読出し動作の際の各種配線に供給される電圧と、キャパシタの電圧の詳細について、図１８を用いて説明する。なお、図１８に示された時刻Ｔ７１〜Ｔ７８は、図１６に示された時刻Ｔ５１〜Ｔ５８に対応する。

図１８に示すように、時刻Ｔ７１に至るまでの動作は、図１６における時刻Ｔ５１に至るまでの動作と同様であるため、説明を省略する。

時刻Ｔ７１において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄを供給し、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２を供給する。また、ロウデコーダ１２は、非選択ワード線ＷＬに電圧Ｖｒｅａｄ／２を供給する。このため、選択メモリセルＭＣには電圧Ｖｒｅａｄが供給され、複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。一方、複数の非選択メモリセルＭＣの両端には電位差が発生しない。

つまり、時刻Ｔ７１において、選択メモリセルＭＣは、選択状態におけるセル電流が流れる。複数の半選択メモリセルＭＣは、第２半選択状態におけるセル電流が流れる。複数の非選択メモリセルＭＣは、非選択状態となり、微小な大きさの電流が流れ得るが、選択状態及び第２半選択状態と比べて有意な大きさのセル電流は流れない。これらすべてのメモリセルＭＣに流れるセル電流は、センスアンプＳＡから選択グローバルビット線ＧＢＬに供給され、各メモリセルＭＣに分配される。

時刻Ｔ７２から時刻Ｔ７３までの間、選択状態の選択メモリセルＭＣ、及び第２半選択状態の半選択メモリセルＭＣに流れる合計のセル電流の大きさに応じて、キャパシタＣ１が充電される。この結果、キャパシタＣ１の充電量Ｖｃ１は、電圧Ｖｂとなる。

時刻Ｔ７５において、センスアンプＳＡは、選択グローバルビット線ＧＢＬ及び選択ローカルビット線ＬＢＬに電圧Ｖｒｅａｄ／２を供給し、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給する。また、ロウデコーダ１２は、全てのワード線ＷＬに電圧ＶＳＳを供給する。このため、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣには電圧Ｖｒｅａｄ／２が供給される。一方、複数の非選択メモリセルＭＣの両端には引き続き電位差が発生しない。

つまり、時刻Ｔ７５において、選択メモリセルＭＣ及び複数の半選択メモリセルＭＣは、いずれも第１半選択状態におけるセル電流が流れる。複数の非選択メモリセルＭＣは、非選択状態となり、微小な大きさの電流が流れ得るが、選択状態及び第２半選択状態と比べて有意な大きさのセル電流は流れない。これらすべてのメモリセルＭＣに流れるセル電流は、センスアンプＳＡから選択グローバルビット線ＧＢＬに供給され、各メモリセルＭＣに分配される。

時刻Ｔ７６から時刻Ｔ７７までの間、カレントミラー回路ＣＭ１からのミラー電流からトランジスタＴｒ１５に流れる電流を差し引いた差分電流の大きさに応じて、キャパシタＣ２が充電される。キャパシタＣ２に流れる電流は、例えば、選択状態の選択メモリセルＭＣに流れるセル電流に対応する。この結果、キャパシタＣ２の充電量Ｖｃ２は、電圧Ｖｃとなる。

時刻Ｔ７８以降の動作は、図１６における時刻Ｔ５８以降の動作と同様であるため、説明を省略する。

以上のように動作させることにより、キャパシタＣ１へ電圧Ｖｂを充電した後に、キャパシタＣ２へ電圧Ｖｃを充電することができる。これにより、選択メモリセルＭＣを選択状態にした後に半選択状態にする場合においても、第２実施形態と同様の効果を奏することができる。

２．５ 第２実施形態の第２変形例について
上述の第２実施形態に係る半導体記憶装置は、２段階目のセンスにおいて、非選択グローバルビット線ＧＢＬに電圧Ｖｒｅａｄ／２が供給される場合について説明したが、これに限られない。

図１９は、第１実施形態の第２変形例に係る半導体記憶装置の読出し動作の際に各種配線に供給される電圧及びキャパシタに充電される電圧の様子を説明するためのタイミングチャートである。図１９は、第２実施形態における図１６に対応する。図１９に示すように、時刻Ｔ５５から時刻Ｔ５８の間、センスアンプＳＡは、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給してもよい。

この場合、非選択グローバルビット線ＧＢＬ上に設けられた非選択ローカルビット線ＬＢＬには、電圧ＶＳＳが供給される。このため、非選択グローバルビット線ＧＢＬ上に設けられた非選択ローカルビット線ＬＢＬと、選択ワード線ＷＬとに接続された非選択メモリセルＭＣの両端には、電位差が発生しない。これにより、非選択グローバルビット線ＧＢＬ上に設けられた非選択メモリセルＭＣは、非選択状態に保たれる。したがって、非選択グローバルビット線ＧＢＬ上の非選択メモリセルＭＣに流れるセル電流が、選択グローバルビット線ＧＢＬに回り込む影響を低減することができる。

なお、第２実施形態の第２変形例は、第２実施形態の第１変形例にも同様に適用可能である。すなわち、第２実施形態の第１変形例に係る図１８の時刻Ｔ７１から時刻Ｔ７５の間、センスアンプＳＡは、非選択グローバルビット線ＧＢＬに電圧ＶＳＳを供給してもよい。これにより、第２実施形態の第１変形例についても、第２実施形態の第２変形例と同様の効果を奏することができる。

２．６ 第２実施形態の第３変形例について
第２実施形態及び第２実施形態の第１変形例では、トランジスタＴｒ１５の特性が変更され得ることについて示した。このように、トランジスタＴｒ１５は、その特性を或る範囲において任意に変更できる。例えば、トランジスタＴｒ１５は、読出し方法毎、又はメモリセルＭＣ毎にその特性を変更させてもよい。

図２０は、第２実施形態の第３変形例に係る半導体記憶装置のセンスアンプの構成を説明するための回路図である。図２０に示すように、トランジスタＴｒ１５は、Ｎ個のトランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎを含む（Ｎは２以上の整数）。

トランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎは、互いに並列に設けられる。より具体的には、トランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎの各々の第１端は、トランジスタＴｒ７の第２端、トランジスタＴｒ８の第１端、キャパシタＣ２の第１端、及び比較器ＣＯＭＰ１〜ＣＯＭＰ３の各々の第１入力端に共通接続される。トランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎの各々の第２端は、接地される。トランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎの各々のゲートは、トランジスタＴｒ５の第２端、トランジスタＴｒ６の第１端、及びキャパシタＣ１の第１端に共通接続される。

なお、センスアンプＳＡは、トランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎの各々を動作させるか否かを切替える図示しないスイッチ群を含む。これにより、センスアンプＳＡは、トランジスタＴｒ１５内のＮ個のトランジスタのうち、動作させるトランジスタの数を任意に変更することができる。また、動作させるトランジスタの数は、読出し動作（例えば第２実施形態に係る読出し動作又は第２実施形態の第１変形例に係る読出し動作のいずれか）に応じて、又はデータが読み出されるメモリセルＭＣに応じて、変更できる。

なお、センスアンプＳＡは、動作させるトランジスタの数を制御部１６から受け取ってもよい。制御部１６は、例えば、図示しないフューズや、モードレジスタに格納された値を読み出すことによって動作させるトランジスタの数を決定してもよい。

第２実施形態の第３変形例によれば、トランジスタＴｒ１５は、互いに並列に接続された複数のトランジスタＴｒ１５−１、Ｔｒ１５−２、…、Ｔｒ１５−Ｎを含む。センスアンプＳＡは、トランジスタＴｒ１５内の複数のトランジスタ数のうち、動作させるトランジスタの数を変更することができる。このため、センスアンプＳＡは、動作させるトランジスタの数に応じてトランジスタＴｒ１５の特性を変更することができる。これにより、トランジスタＴｒ１５に流れる電流の大きさを変更することができ、ひいては、キャパシタＣ２に充電される電圧の大きさを変更することができる。したがって、第２実施形態と第２実施形態の第１変形例のように、異なる読出し動作が適用される場合において、キャパシタＣ２に充電される電圧の大きさを適切な値に設定することができる。また、製造誤差の影響によりメモリセルＭＣによってその特性がばらつく場合にも、メモリセルＭＣ毎にトランジスタＴｒ１５の特性を変更することができる。

なお、トランジスタＴｒ１５の特性を変更する手法は、上述の方法に限られない。例えば、トランジスタＴｒ１５は、半導体記憶装置１の製造時に、イオン注入によって閾値電圧が調整されてもよい。

３． その他
上述の各実施形態では、抵抗変化素子を用いた半導体記憶装置について説明したが、具体的には、例えば、ＲｅＲＡＭ、ＰＣＲＡＭ等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置に適用可能である。

また、揮発性メモリ、不揮発性メモリを問わず、電流又は電圧の供給に伴う抵抗変化によりデータを記憶、若しくは、抵抗変化に伴う抵抗差を電流差又は電圧差に変換することにより記憶されたデータの読出しを行うことができる素子を有する半導体記憶装置に適用可能である。

また、上述の各実施形態では、１つのメモリセルＭＣあたり２ビットを保持可能な場合（ＭＬＣ）について説明したが、これに限られない。例えば、メモリセルＭＣは、１ビットを保持可能（ＳＬＣ：Single level cell）でもよく、３ビットを保持可能（ＴＬＣ：Triple level cell）でもよく、４ビット以上を保持可能でもよい。なお、センスアンプＳＡは、メモリセルＭＣが保持可能なビット数に応じた数の比較器ＣＯＭＰを含む。例えば、メモリセルＭＣがｋビット（ｋは自然数）を保持可能な場合、センスアンプＳＡは、２のｋ乗（２＾ｋ）個の比較器ＣＯＭＰを含む。そして、センスアンプＳＡは、当該比較器ＣＯＭＰから出力された２のｋ乗（２＾ｋ）個の信号ＳＡＯに基づき、メモリセルＭＣに保持されたデータを読み出すことができる。

また、第２実施形態の第３変形例では、トランジスタＴｒ１５が互いに並列に接続された複数のトランジスタを含む場合について説明したが、このような構成は、その他のトランジスタ及びキャパシタについても同様に適用可能である。具体的には、例えば、上述の各実施形態におけるトランジスタＴｒ６及びＴｒ８の各々は、互いに並列に接続された複数のトランジスタを含んでもよい。また、例えば、上述の各実施形態におけるキャパシタＣ１及びＣ２の各々は、互いに並列に接続された複数のキャパシタを含んでもよい。このため、センスアンプＳＡは、動作させるトランジスタ及びキャパシタの数に応じてトランジスタＴｒ６及びＴｒ８、並びにキャパシタＣ１及びＣ２の特性を変更することができる。これにより、トランジスタＴｒ６及びＴｒ８に流れる電流の大きさやキャパシタＣ１及びＣ２に蓄積される電荷の量を変更することができる。したがって、製造誤差の影響によりメモリセルＭＣによってその特性がばらつく場合にも、メモリセルＭＣ毎に比較器ＣＯＭＰに入力される電圧を適切な値に設定することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、１１…メモリセルアレイ、１２…ロウデコーダ、１３…センスアンプ及び書込みドライバ、１４…ページバッファ、１５…入出力回路、１６…制御部、２０…半導体基板、２１、２２、２７、２９…配線層、２３…ブロック絶縁膜、２４、２６…拡散層、２５…チャネル層、２８…素子層。

Claims (20)

1. 第１配線に電気的に接続された第１端と、第２配線に電気的に接続された第２端と、を含む第１メモリセルと、
   前記第１配線に電気的に接続された第１端と、第３配線に電気的に接続された第２端と、を含む第２メモリセルと、
   センスアンプと、
   を備え、
   前記センスアンプは、
   前記第２配線及び前記第３配線に第１電圧が供給され、前記第１配線に前記第１電圧より大きい第２電圧が供給された際に、前記第１配線を流れる第１電流をセンスし、
   前記第１配線に前記第２電圧より大きい第３電圧が供給され、前記第２配線に前記第１電圧が供給され、前記第３配線に前記第２電圧が供給された際に、前記第１配線を流れる第２電流をセンスし、
   前記第１電流及び前記第２電流の差に基づいて前記第１メモリセルからデータを読み出す、
   半導体記憶装置。
2. 第３メモリセルと、
   前記第１配線に電気的に接続された第１端と、前記第１メモリセルの第１端及び前記第２メモリセルの第１端に電気的に接続された第２端と、を含む第１トランジスタと、
   前記第１配線に電気的に接続された第１端と、前記第３メモリセルの第１端に電気的に接続された第２端と、を含む第２トランジスタと、
   を更に備え、
   前記センスアンプは、前記第１トランジスタがオン状態であり、前記第２トランジスタがオフ状態の際に前記第１電流及び前記第２電流をセンスする、
   請求項１記載の半導体記憶装置。
3. 第４配線に電気的に接続された第１端と、前記第２配線又は前記第３配線に電気的に接続された第２端と、を含む第４メモリセルを更に備え、
   前記センスアンプは、
   前記第４配線に前記第１電圧が更に供給された際に前記第１電流をセンスし、
   前記第４配線に前記第２電圧が更に供給された際に前記第２電流をセンスする、
   請求項１記載の半導体記憶装置。
4. 第４配線に電気的に接続された第１端と、前記第２配線又は前記第３配線に電気的に接続された第２端と、を含む第４メモリセルを更に備え、
   前記センスアンプは、前記第４配線に前記第１電圧が更に供給された際に前記第１電流及び前記第２電流をセンスする、
   請求項１記載の半導体記憶装置。
5. 前記センスアンプは、
   前記第１配線に電気的に接続された第１端を含む第１カレントミラー回路と、
   各々が前記第１カレントミラー回路の第２端と電気的に接続された第１端を含む第１キャパシタ及び第２キャパシタと、
   前記第１キャパシタの第１端に電気的に接続されたゲートを含む第３トランジスタと、
   前記第２キャパシタの第１端に電気的に接続されたゲートを含む第４トランジスタと、
   前記第４トランジスタの第１端に電気的に接続された第１端と、前記第３トランジスタの第１端に電気的に接続された第２端と、を含む第２カレントミラー回路と、
   前記第３トランジスタの第１端及び前記第２カレントミラー回路の第２端に電気的に接続された第１端を含む第３キャパシタと、
   を含む、請求項１記載の半導体記憶装置。
6. 前記センスアンプは、
   前記第１カレントミラー回路の第２端と電気的に接続された第１端と、前記第１キャパシタの第１端に電気的に接続された第２端と、を含む第５トランジスタと、
   前記第１カレントミラー回路の第２端及び前記第５トランジスタの第１端と電気的に接続された第１端と、前記第２キャパシタの第１端に電気的に接続された第２端と、を含む第６トランジスタと、
   を更に含む、請求項５記載の半導体記憶装置。
7. 前記センスアンプは、
   前記第１電流をセンスする際に、前記第５トランジスタをオン状態とし、前記第６トランジスタをオフ状態とし、
   前記第２電流をセンスする際に、前記第５トランジスタをオフ状態とし、前記第６トランジスタをオン状態とする、
   請求項６記載の半導体記憶装置。
8. 前記センスアンプは、前記第３キャパシタの第１端と電気的に接続された第１端と、第４電圧が供給される第２端と、を含む第１比較器を更に含む、請求項５記載の半導体記憶装置。
9. 前記センスアンプは、前記第３キャパシタの第１端と電気的に接続された第１端と、前記第４電圧と異なる電圧が供給される第２端と、を含むＮ個（Ｎは１以上の整数）の第２比較器を更に含み、
   前記Ｎ個の第２比較器の各々の第２端には、互いに異なる大きさの電圧が供給される、
   請求項８記載の半導体記憶装置。
10. 前記センスアンプは、
    前記第１配線に電気的に接続された第１端を含む第１カレントミラー回路と、
    各々が前記第１カレントミラー回路の第２端と電気的に接続された第１端を含む第１キャパシタ及び第２キャパシタと、
    前記第１キャパシタの第１端に電気的に接続されたゲートと、前記第１カレントミラー回路の第２端及び前記第２キャパシタの第１端と電気的に接続された第１端と、を含む第３トランジスタと、
    を含む、請求項１記載の半導体記憶装置。
11. 前記センスアンプは、
    前記第１カレントミラー回路の第２端と電気的に接続された第１端と、前記第１キャパシタの第１端に電気的に接続された第２端と、を含む第４トランジスタと、
    前記第１カレントミラー回路の第２端及び前記第４トランジスタの第１端と電気的に接続された第１端と、前記第２キャパシタの第１端及び前記第３トランジスタの第１端に電気的に接続された第２端と、を含む第５トランジスタと、
    を更に含む、請求項１０記載の半導体記憶装置。
12. 前記センスアンプは、
    前記第１電流をセンスする際に、前記第４トランジスタをオン状態とし、前記第５トランジスタをオフ状態とし、
    前記第２電流をセンスする際に、前記第４トランジスタをオフ状態とし、前記第５トランジスタをオン状態とする、
    請求項１１記載の半導体記憶装置。
13. 前記センスアンプは、
    前記第１電流をセンスする際に、前記第４トランジスタをオフ状態とし、前記第５トランジスタをオン状態とし、
    前記第２電流をセンスする際に、前記第４トランジスタをオン状態とし、前記第５トランジスタをオフ状態とする、
    請求項１１記載の半導体記憶装置。
14. 前記センスアンプは、前記第２キャパシタの第１端と電気的に接続された第１端と、第４電圧が供給される第２端と、を含む第１比較器を更に含む、請求項１０記載の半導体記憶装置。
15. 前記センスアンプは、前記第２キャパシタの第１端と電気的に接続された第１端と、前記第４電圧と異なる電圧が供給される第２端と、を含むＮ個（Ｎは１以上の整数）の第２比較器を更に含み、
    前記Ｎ個の第２比較器の各々の第２端には、互いに異なる大きさの電圧が供給される、
    請求項１４記載の半導体記憶装置。
16. 前記第３トランジスタは、各々が互いに並列に接続された複数のトランジスタを含む、請求項１０記載の半導体記憶装置。
17. 前記センスアンプは、データを読み出すメモリセルに応じて、前記第２電流をセンスする際に、前記複数のトランジスタのうちのオン状態とするトランジスタの数を変更する、請求項１６記載の半導体記憶装置。
18. 前記第２電圧は、前記第１電圧及び前記第３電圧の中間値を含む、請求項１記載の半導体記憶装置。
19. 前記センスアンプは、前記第１電流をセンスした後に前記第２電流をセンスする、請求項１記載の半導体記憶装置。
20. 前記センスアンプは、前記第２電流をセンスした後に前記第１電流をセンスする、請求項１記載の半導体記憶装置。