JP2018157020A

JP2018157020A - 記憶装置及びその製造方法

Info

Publication number: JP2018157020A
Application number: JP2017051357A
Authority: JP
Inventors: 暢介村上; Yosuke Murakami
Original assignee: Toshiba Memory Corp
Current assignee: Kioxia Corp
Priority date: 2017-03-16
Filing date: 2017-03-16
Publication date: 2018-10-04
Also published as: US20180269256A1; US10418418B2

Abstract

【課題】メモリセルを小電力で駆動可能な記憶装置及びその製造方法を提供する。【解決手段】記憶装置は、第１方向に延びる第１配線と、前記第１配線に接続され、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第２方向に対して交差した第３方向に延びる第３配線と、前記第２配線及び前記第３配線に接続された第１抵抗変化膜と、を備える。前記第３配線は、前記第３方向に延びる第１部分と、前記第１部分の側面から前記第２配線に向けて突出し、先端面が前記第１抵抗変化膜に接続された第２部分と、を有する。【選択図】図１

Description

実施形態は、記憶装置及びその製造方法に関する。

近年、相互に直交した方向に延びる２種類の配線の間に抵抗変化膜を接続した記憶装置が提案されている。これにより、２端子型のメモリセルを３次元的に集積させることができ、大容量化を図ることができる。このような記憶装置においては、個々のメモリセルをできるだけ小さい電力で駆動させることが課題となる。

米国特許第８，１２０，００６号公報

実施形態の目的は、メモリセルを小電力で駆動可能な記憶装置及びその製造方法を提供することである。

実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１配線に接続され、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第２方向に対して交差した第３方向に延びる第３配線と、前記第２配線及び前記第３配線に接続された第１抵抗変化膜と、を備える。前記第３配線は、前記第３方向に延びる第１部分と、前記第１部分の側面から前記第２配線に向けて突出し、先端面が前記第１抵抗変化膜に接続された第２部分と、を有する。

実施形態に係る記憶装置の製造方法は、第１絶縁膜と配線膜を第１方向に沿って交互に積層させることにより、第１積層体を形成する工程と、前記第１積層体に、前記第１方向に対して交差した第２方向に延びるトレンチを形成することにより、前記配線膜を複数の配線部材に分割する工程と、前記トレンチ内に第１絶縁部材を形成する工程と、前記第１絶縁部材に、前記第２方向に沿って配列され、内面に前記配線部材が露出する複数の第１孔を形成する工程と、前記複数の第１孔を介して前記配線部材に複数の第１凹部を形成する工程と、前記複数の第１凹部内及び前記複数の第１孔内に第２絶縁部材を形成する工程と、前記第１絶縁部材及び前記第２絶縁部材を含む構造体に、内面に前記配線部材における前記複数の第１凹部間の部分が露出する第２孔を形成する工程と、前記第２孔の側面上に抵抗変化膜を形成する工程と、前記第２孔内に第１配線を形成する工程と、を備える。

第１の実施形態に係る記憶装置を示す斜視図である。（ａ）は、第１の実施形態に係る記憶装置におけるローカルビット線とワード線との関係を示す斜視図であり、（ｂ）は、セル領域を示す斜視図である。第１の実施形態に係る記憶装置のメモリセルを示す断面図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の製造方法を示す図である。第２の実施形態に係る記憶装置を示す斜視図である。第２の実施形態に係る記憶装置のメモリセルを示す断面図である。（ａ）〜（ｄ）は、第２の実施形態に係る記憶装置の製造方法を示す図である。

（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２（ａ）は、本実施形態に係る記憶装置におけるローカルビット線とワード線との関係を示す斜視図であり、（ｂ）は、セル領域を示す斜視図である。
図３は、本実施形態に係る記憶装置のメモリセルを示す断面図である。

図１に示すように、本実施形態に係る記憶装置１においては、複数本のグローバルビット線１１が設けられている。グローバルビット線１１は、例えば、シリコン基板の上層部分が素子分離絶縁体（図示せず）によって区画されて形成されているか、又は、シリコン基板（図示せず）上に絶縁膜（図示せず）が設けられ、その上に、ポリシリコンが堆積されて形成されている。

以下、本明細書においては、ＸＹＺ直交座標系を採用する。グローバルビット線１１が延びる方向を「Ｘ方向」とし、グローバルビット線１１の配列方向を「Ｙ方向」とする。また、Ｘ方向及びＹ方向に対して直交する方向を「Ｚ方向」とする。Ｚ方向のうちの一方を「上」ともいい、他方を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。

各グローバルビット線１１上には、複数のシリコン部材１２が設けられている。Ｚ方向から見て、シリコン部材１２はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。各シリコン部材１２の形状は、Ｚ方向を長手方向とし、上面及び下面はそれぞれ、辺がＸ方向及びＹ方向に延びる矩形であり、上面が下面よりも小さい四角錐台形である。そして、Ｘ方向に沿って１列に配列された複数本のシリコン部材１２の下端１２ａが、１本のグローバルビット線１１に共通接続されている。

各シリコン部材１２においては、下、すなわち、グローバルビット線１１側から、上に向かって、ｎ^＋形部分１３、ｐ⁻形部分１４、ｎ^＋形部分１５がＺ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。

Ｘ方向におけるシリコン部材１２間には、Ｙ方向に延びる２本のゲート電極１６が設けられている。ゲート電極１６は例えばチタン窒化物（ＴｉＮ）又はポリシリコン等の導電性材料によって形成されている。Ｘ方向から見て、ゲート電極１６は、ｎ^＋形部分１３の上部、ｐ⁻形部分１４の全体、ｎ^＋形部分１５の下部と重なっている。

シリコン部材１２とゲート電極１６との間には、例えばシリコン酸化物からなるゲート絶縁膜１７が設けられている。ｎ^＋形部分１３、ｐ⁻形部分１４及びｎ^＋形部分１５を含むシリコン部材１２、ゲート絶縁膜１７、並びに、シリコン部材１２を挟む一対のゲート電極１６により、例えばｎチャネル形のＴＦＴ１９が構成されている。ＴＦＴ１９は、電流の導通及び遮断を切り替えるスイッチング素子である。

シリコン部材１２上には、例えばチタン窒化物（ＴｉＮ）、タングステン（Ｗ）又はポリシリコン（Ｓｉ）等の導電性材料からなるローカルビット線２１が設けられている。ローカルビット線２１はＺ方向に延びており、その形状は、例えば四角柱形である。すなわち、ローカルビット線２１の長手方向はＺ方向であり、ローカルビット線２１のＺ方向における長さは、Ｘ方向における長さ及びＹ方向における長さよりも長い。

ローカルビット線２１の下端２１ａはシリコン部材１２の上端１２ｂに接続されている。各ローカルビット線２１は各シリコン部材１２の直上域に配置されているため、記憶装置１全体では、複数本のローカルビット線２１がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。

ローカルビット線２１の周囲、すなわち、Ｘ方向に向いた両側面上及びＹ方向に向いた両側面上には、抵抗変化膜２２が設けられている。抵抗変化膜２２の形状は、ローカルビット線２１を囲む筒状であり、長手方向はＺ方向である。抵抗変化膜２２は、印加される電圧又は電流によって抵抗状態が変化する膜である。抵抗変化膜２２は、例えば、相変化膜であり、例えば、ＧＳＴ（ゲルマニウムアンチモンテルル）膜である。なお、抵抗変化膜２２は、内部にフィラメントが形成されることにより低抵抗状態となり、フィラメントが切断されることにより高抵抗状態となる金属酸化膜であってもよい。

Ｘ方向において隣り合うローカルビット線２１間には、Ｙ方向に延びるワード線２３が複数本設けられており、Ｚ方向において相互に離隔して配列されている。Ｙ方向から見て、ワード線２３はＸ方向及びＺ方向に沿ってマトリクス状に配列されている。ワード線２３は、エッチング可能な導電性材料によって形成されており、例えば、タングステン（Ｗ）又はポリシリコン（Ｓｉ）により形成されている。

図１〜図３に示すように、各ワード線２３においては、Ｙ方向に延びる１本の配線部２３ａと、配線部２３ａからＸ方向両側に突出した複数個の凸部２３ｂが設けられている。配線部２３ａ及び凸部２３ｂは一体的に形成されている。凸部２３ｂは配線部２３ａの側面から、ローカルビット線２１に向けて突出している。「配線部２３ａの側面」とは、配線部２３ａの表面のうち、Ｘ方向に向いた領域をいう。上述の如く、Ｘ方向とは、グローバルビット線１１が延びる方向である。配線部２３ａの側面は、ＹＺ平面に対して略平行である。凸部２３ｂの形状は略直方体であり、先端面２３ｃがローカルビット線２１に対向しており、先端面２３ｃの形状は略長方形である。Ｚ方向における先端面２３ｃの長さは、Ｚ方向における配線部２３ａの長さと略等しい。Ｙ方向における先端面２３ｃの長さは、Ｙ方向におけるローカルビット線２１の長さよりも短い。

抵抗変化膜２２は、ローカルビット線２１とＺ方向に沿って配列された複数本のワード線２３との間に接続されている。ワード線２３の表面のうち、凸部２３ｂの先端面２３ｃのみが抵抗変化膜２２に接しており、それ以外の領域、例えば、凸部２３ｂの側面は、抵抗変化膜２２に接していない。一方、ローカルビット線２１も抵抗変化膜２２に接している。なお、図２（ａ）及び（ｂ）においては、図示の便宜上、抵抗変化膜２２を省略している。

ローカルビット線２１とワード線２３との交差部分毎に、抵抗変化膜２２を介してメモリセルＭＣが構成される。メモリセルＭＣは、Ｘ方向、Ｙ方向及びＺ方向に沿って三次元マトリクス状に配列されている。抵抗変化膜２２及びワード線２３の相互間には、例えばシリコン酸化物（ＳｉＯ）からなる層間絶縁膜２４が設けられている。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）、図１０（ａ）〜（ｄ）は、本実施形態に係る記憶装置の製造方法を示す図である。

図４（ａ）は斜視図であり、図４（ｂ）は上面図であり、図４（ｃ）は図４（ａ）及び図４（ｂ）に示すＡ−Ａ’線による断面図であり、図４（ｄ）は図４（ａ）及び図４（ｂ）に示すＢ−Ｂ’線による断面図である。図５（ａ）〜図１０（ｄ）についても同様である。但し、Ａ−Ａ’線の位置は図によって異なる。また、図を見やすくするために、絶縁部材間の境界線は適宜省略されている。

先ず、図１に示すように、通常の方法により、Ｘ方向に延びる複数本のグローバルビット線１１を形成する。次に、シリコン部材１２、ゲート絶縁膜１７、ゲート電極１６を形成し、これらの間を層間絶縁膜（図示せず）で埋め込む。これにより、下部構造体が作製される。

次に、図４（ａ）〜（ｄ）に示すように、層間絶縁膜３１と配線膜２３ｚをＺ方向に沿って交互に積層させて、下部構造体上に積層体３０を形成する。層間絶縁膜３１は、例えば、シリコン酸化物等の絶縁性材料により形成する。配線膜２３ｚは、エッチング可能な導電性材料、例えば、タングステンにより形成する。

次に、図５（ａ）〜（ｄ）に示すように、積層体３０上に、例えばチタン窒化物（ＴｉＮ）を堆積させて、マスク膜３３を形成する。次に、リソグラフィ法及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法により、マスク膜３３をＹ方向に延びるラインアンドスペース状に加工する。次に、マスク膜３３をマスクとしてＲＩＥ等の異方性エッチングを施すことにより、積層体３０にＹ方向に延びる複数本のトレンチ３２を形成する。トレンチ３２は、例えば、Ｚ方向において積層体３０を貫通し、これにより、積層体３０が複数の部分３０ａに分断される。なお、トレンチ３２の下端は、最下段の配線膜２３ｚの下面まで到達していればよく、必ずしも積層体３０を貫通していなくてもよい。

このとき、配線膜２３ｚは、Ｙ方向に延びる複数の配線部材２３ｙに分断される。配線部材２３ｙの加工面、すなわち、Ｘ方向に向いた側面は、後の工程において先端面２３ｃ（図３参照）となる領域を含んでいる。次に、例えばシリコン酸化物を堆積させて、トレンチ３２内に絶縁部材３４を埋め込む。

次に、図６（ａ）〜（ｄ）に示すように、部分３０ａ、絶縁部材３４及びマスク膜３３上に、Ｘ方向に延びるラインアンドスペース状のマスクパターン（図示せず）を形成する。そして、このＸ方向に延びるラインアンドスペース状のマスクパターン、及び、Ｙ方向に延びるラインアンドスペース状のマスク膜３３をマスクとしてＲＩＥ等の異方性エッチングを施す。

これにより、絶縁部材３４がＹ方向に沿って分断されて、Ｚ方向に延びる貫通孔３５が形成される。貫通孔３５の形状は、Ｚ方向を長手方向とする略直方体である。貫通孔３５は、Ｙ方向において隣り合うシリコン部材１２（図１参照）間の直上域に形成する。貫通孔３５の側面には、配線部材２３ｙが露出する。なお、貫通孔３５の下端は、最下段の配線部材２３ｙの下面まで到達していればよく、必ずしも絶縁部材３４を貫通していなくてもよい。図６（ａ）においては、図示の便宜上、マスク膜３３を省略している。以後の斜視図においても、同様である。

次に、図７（ａ）〜（ｄ）に示すように、ウェットエッチング等の等方性エッチングを施す。これにより、配線部材２３ｙにおける貫通孔３５内に露出した部分が、貫通孔３５を介してリセスされる。エッチングは、貫通孔３５内における配線部材２３ｙの露出面を起点としてＸ方向に進行した後、Ｙ方向両側にも進行する。これにより、配線部材２３ｙのＸ方向両側に、Ｙ方向に沿って断続的に凹部２３ｘが形成される。この結果、配線部材２３ｙにおいて、Ｙ方向において凹部２３ｘに挟まれた部分が凸部２３ｂとなり、それ以外の部分が配線部２３ａとなって、ワード線２３が形成される。エッチングがＹ方向両側にも進行するため、凹部２３ｘのＹ方向における長さは、開口部３５のＹ方向における長さよりも長くなる。従って、凸部２３ｂのＹ方向における長さは、分断された絶縁部材３４のＹ方向における長さよりも短くなる。

次に、図８（ａ）〜（ｄ）に示すように、例えばシリコン酸化物を堆積させて、凹部２３ｘ内及び貫通孔３５内に絶縁部材３７を埋め込む。部分３０ａ、絶縁部材３４及び絶縁部材３７により、積層体３０ｂが形成される。

次に、図９（ａ）〜（ｄ）に示すように、積層体３０ｂ上に、Ｘ方向に延びるラインアンドスペース状のマスクパターン（図示せず）を形成する。そして、このＸ方向に延びるラインアンドスペース状のマスクパターン、及び、Ｙ方向に延びるラインアンドスペース状のマスク膜３３をマスクとしてＲＩＥ等の異方性エッチングを施す。これにより、積層体３０ｂにＺ方向に延びる略直方体形の貫通孔３８が形成される。

貫通孔３８は、シリコン部材１２（図１参照）の直上域、すなわち、絶縁部材３４（図８（ａ）〜（ｄ）参照）における貫通孔３５（図６（ａ）〜（ｄ）参照）が形成されなかった部分に形成する。Ｘ方向において、貫通孔３８の位置は貫通孔３５の位置と同じであり、Ｙ方向において、貫通孔３８の位置は貫通孔３５の位置からずれている。貫通孔３８を形成することにより、絶縁部材３４の略全体が除去される。貫通孔３８の底面には、シリコン部材１２（図１参照）の上面が露出する。また、貫通孔３８のＸ方向に向いた側面には、ワード線２３の凸部２３ｂの先端面２３ｃが露出する。

次に、図１０（ａ）〜（ｄ）に示すように、抵抗変化材料を堆積させる。これにより、貫通孔３８の内面上及び積層体３０ｂの上面上に、抵抗変化膜２２が形成される。次に、抵抗変化膜２２をエッチバックすることにより、抵抗変化膜２２における貫通孔３８の底面上に堆積された部分及び積層体３０ｂの上面上に堆積された部分を除去する。これにより、貫通孔３８の側面上の略全体に抵抗変化膜２２が筒状に残留する。次に、チタン窒化物、タングステン又はポリシリコン等の導電性材料を堆積させて、この導電性材料を積層体３０ｂの上面上から除去する。これにより、貫通孔３８内にローカルビット線２１が形成され、シリコン部材１２に接続される。次に、マスク膜３３を除去する。なお、マスク膜３３は導電性材料と共に除去してもよい。

このようにして、図１〜図３に示す記憶装置１が製造される。このとき、層間絶縁膜３１の残留部分、絶縁部材３４の残留部分、及び絶縁部材３７の残留部分は、層間絶縁膜２４となる。

次に、本実施形態の動作について説明する。
記憶装置１の駆動回路（図示せず）が、選択されたグローバルビット線１１に所定の第１電位を印加する。また、選択されたゲート電極１６にオン電位を印加し、ＴＦＴ１９を導通状態とする。これにより、選択されたローカルビット線２１にＴＦＴ１９を介して第１電位が印加される。一方、駆動回路は、選択されたワード線２３に所定の第２電位を印加する。これにより、選択されたローカルビット線２１と選択されたワード線２３との間に接続された抵抗変化膜２２に、第１電位と第２電位との電位差に相当する電圧が印加され、抵抗状態が変化する。この結果、メモリセルＭＣにデータが書き込まれる。また、抵抗変化膜２２に電流を流して抵抗変化膜２２の抵抗値を測定することにより、メモリセルＭＣに書き込まれたデータを読み出すことができる。

次に、本実施形態の効果について説明する。
本実施形態に係る記憶装置１においては、ワード線２３に凸部２３ｂが設けられており、ワード線２３は凸部２３ｂの先端面２３ｃのみにおいて、抵抗変化膜２２と接している。このため、ワード線２３に凸部２３ｂを設けない場合と比較して、ワード線２３と抵抗変化膜２２との接触面積が小さい。抵抗変化膜２２に流す電流は、全て先端面２３ｃを通過するため、先端面２３ｃの面積を小さくすることにより、セル面積が小さくなり、抵抗変化膜２２内の電流密度を向上させることができる。これにより、小さい電力で抵抗変化膜２２の抵抗状態を確実に変化させることができる。

また、先端面２３ｃの面積を小さくすることにより、抵抗変化膜２２が高抵抗状態であるときに流れるオフ電流が減少する。これにより、消費電力を低減することができる。このように、本実施形態によれば、メモリセルを小電力で駆動可能な記憶装置を実現することができる。

なお、ローカルビット線２１又はワード線２３を細くすることにより、セル面積を低減することも考えられる。しかしながら、この場合は、ローカルビット線２１又はワード線２３の形成が困難になると共に、配線抵抗が増加してしまい、記憶装置１の駆動が困難になる。

また、本実施形態によれば、図６（ａ）〜（ｄ）に示す工程において、貫通孔３５を形成し、図７（ａ）〜（ｄ）に示す工程において、貫通孔３５を介して配線部材２３ｙをリセスして凹部２３ｘを形成することにより、複雑な形状のワード線２３を容易に形成することができる。

更に、本実施形態によれば、図５（ａ）〜（ｄ）に示す工程において、マスク膜３３をマスクとしてエッチングを施すことにより、配線膜２３ｚを配線部材２３ｙに分断して、ワード線２３の先端面２３ｃを形成する。また、図６（ａ）〜（ｄ）に示す工程において、マスク膜３３をマスクとしてエッチングを施すことにより、貫通孔３５を形成し、図７（ａ）〜（ｄ）に示す工程において、配線部材２３ｙをリセスする。このように、同じマスク膜３３を用いて先端面２３ｃ及び貫通孔３５を形成することにより、自己整合的に貫通孔３５の側面に配線部材２３ｙを露出させることができる。

更にまた、図９（ａ）〜（ｄ）に示す工程において、マスク膜３３をマスクとしてエッチングを施すことにより、貫通孔３８を形成し、図１０（ａ）〜（ｄ）に示す工程において、貫通孔３８の側面上に抵抗変化膜２２を形成する。このように、同じマスク膜３３を用いて先端面２３ｃ及び貫通孔３８を形成することにより、自己整合的に貫通孔３８の側面に先端面２３ｃを露出させることができる。この結果、抵抗変化膜２２をワード線２３の先端面２３ｃのみに確実に接触させることができる。

（第２の実施形態）
次に、第２の実施形態について説明する。
図１１は、本実施形態に係る記憶装置を示す斜視図である。
図１２は、本実施形態に係る記憶装置のメモリセルを示す断面図である。

図１１及び図１２に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１〜図３参照）と比較して、抵抗変化膜２２の位置が異なっている。記憶装置２においては、抵抗変化膜２２は、ローカルビット線２１の側面上の全体ではなく、ローカルビット線２１とワード線２３の先端面２３ｃとの間のみに設けられている。このため、抵抗変化膜２２は、ローカルビット線２１とワード線２３との交差部分毎、すなわち、メモリセルＭＣ毎に分断されている。

Ｘ方向から見て、抵抗変化膜２２の形状は、先端面２３ｃの形状と略等しい。すなわち、抵抗変化膜２２の形状は略直方体であり、抵抗変化膜２２のＹ方向における長さは、先端面２３ｃのＹ方向における長さと略等しく、抵抗変化膜２２のＺ方向における長さは、先端面２３ｃのＺ方向における長さと略等しい。

次に、本実施形態に係る記憶装置の製造方法について説明する。
図１３（ａ）〜（ｄ）は、本実施形態に係る記憶装置の製造方法を示す図である。
図１３（ａ）は斜視図であり、図１３（ｂ）は上面図であり、図１３（ｃ）は図１３（ａ）及び図１３（ｂ）に示すＡ−Ａ’線による断面図であり、図１３（ｄ）は図１３（ａ）及び図１３（ｂ）に示すＢ−Ｂ’線による断面図である。

先ず、前述の第１の実施形態と同様に、図４（ａ）〜図９（ｄ）に示す工程を実施する。
次に、図１３（ａ）〜（ｄ）に示すように、ウェットエッチング等の等方性エッチングを施すことにより、貫通孔３８を介してワード線２３の露出部分をリセスする。これにより、ワード線２３の先端面２３ｃが貫通孔３８の内面に対して後退し、凹部４１が形成される。

次に、抵抗変化材料を堆積させることにより、貫通孔３８の内面上及び積層体３０ｂの上面上に、抵抗変化膜２２を形成する。このとき、抵抗変化膜２２は凹部４１内にも進入し、先端面２３ｃに接触する。次に、ＲＩＥ等の異方性エッチングを施すことにより、抵抗変化膜２２における貫通孔３８の底面上に堆積された部分、貫通孔３８の側面上に堆積された部分、及び、積層体３０ｂの上面上に堆積された部分を除去すると共に、凹部４１内に残留させる。これにより、抵抗変化膜２２は、凹部４１毎に区画される。

次に、チタン窒化物、タングステン又はポリシリコン等の導電性材料を堆積させて、この導電性材料を積層体３０ｂの上面上から除去する。これにより、貫通孔３８内にローカルビット線２１が形成される。ローカルビット線２１は抵抗変化膜２２に接触すると共に、シリコン部材１２（図１参照）に接続される。次に、マスク膜３３を除去する。このようにして、図１１及び図１２に示す記憶装置２が製造される。

次に、本実施形態の効果について説明する。
本実施形態によれば、抵抗変化膜２２がメモリセルＭＣ毎に分断されているため、メモリセルＭＣ間のリーク電流を抑制することができる。また、あるメモリセルＭＣを駆動するときに、他のメモリセルＭＣにおいて誤書込が発生することを抑制できる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。

以上説明した実施形態によれば、メモリセルを小電力で駆動可能な記憶装置及びその製造方法を実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。

１、２：記憶装置、１１：グローバルビット線、１２：シリコン部材、１２ａ：下端、１２ｂ：上端、１３：ｎ^＋形部分、１４：ｐ⁻形部分、１５：ｎ^＋形部分、１６：ゲート電極、１７：ゲート絶縁膜、１９：ＴＦＴ、２１：ローカルビット線、２１ａ：下端、２２：抵抗変化膜、２３：ワード線、２３ａ：配線部、２３ｂ：凸部、２３ｃ：先端面、２３ｘ：凹部、２３ｙ：配線部材、２３ｚ：配線膜、２４：層間絶縁膜、３０：積層体、３０ａ：部分、３０ｂ：積層体、３１：層間絶縁膜、３２：トレンチ、３３：マスク膜、３４：絶縁部材、３５：貫通孔、３７：絶縁部材、３８：貫通孔、４１：凹部、ＭＣ：メモリセル

Claims

第１方向に延びる第１配線と、
前記第１配線に接続され、前記第１方向に対して交差した第２方向に延びる第２配線と、
前記第２方向に対して交差した第３方向に延びる第３配線と、
前記第２配線及び前記第３配線に接続された第１抵抗変化膜と、
を備え、
前記第３配線は、
前記第３方向に延びる第１部分と、
前記第１部分の側面から前記第２配線に向けて突出し、先端面が前記第１抵抗変化膜に接続された第２部分と、
を有した記憶装置。
前記第３方向は前記第１方向に対して交差した請求項１記載の記憶装置。
前記先端面が前記第１抵抗変化膜に接した請求項１または２に記載の記憶装置。
前記第２部分の側面は、前記第１抵抗変化膜に接していない請求項１〜３のいずれか１つに記載の記憶装置。
前記第２方向から見て、前記第１抵抗変化膜は前記第２配線を囲む請求項１〜４のいずれか１つに記載の記憶装置。
前記第１抵抗変化膜の前記第２方向における長さは、前記先端面の前記第２方向における長さと等しく、前記第１抵抗変化膜の前記第３方向における長さは、前記先端面の前記第３方向における長さと等しい請求項１〜４のいずれか１つに記載の記憶装置。
前記第１配線と前記第２配線との間に接続された第１半導体部材と、
前記第１方向に対して交差した方向に延びる第４配線と、
前記第１半導体部材と前記第４配線との間に設けられた第１絶縁膜と、
をさらに備えた請求項１〜６のいずれか１つに記載の記憶装置。
前記第１方向に延びる第５配線と、
前記第５配線に接続され、前記第２方向に延びる第６配線と、
前記第６配線及び前記第３配線に接続された第２抵抗変化膜と、
をさらに備え、
前記第３配線は、前記第１部分の側面から前記第６配線に向けて突出し、先端面が前記第２抵抗変化膜に接続された第３部分をさらに有した請求項７記載の記憶装置。
前記第５配線と前記第６配線との間に接続された第２半導体部材と、
前記第４配線と同じ方向に延びる第７配線と、
前記第２半導体部材と前記第６配線との間に設けられた第３絶縁膜と、
をさらに備えた請求項８記載の記憶装置。
前記第１配線に接続され、前記第２方向に延びる第８配線と、
前記第８配線と前記第３配線との間に設けられた第３抵抗変化膜と、
をさらに備え、
前記第３配線は、前記第１部分の側面から前記第８配線に向けて突出し、先端面が前記第３抵抗変化膜に接続された第４部分をさらに有した１〜９のいずれか１つに記載の記憶装置。
第１絶縁膜と配線膜を第１方向に沿って交互に積層させることにより、第１積層体を形成する工程と、
前記第１積層体に、前記第１方向に対して交差した第２方向に延びるトレンチを形成することにより、前記配線膜を複数の配線部材に分割する工程と、
前記トレンチ内に第１絶縁部材を形成する工程と、
前記第１絶縁部材に、前記第２方向に沿って配列され、内面に前記配線部材が露出する複数の第１孔を形成する工程と、
前記複数の第１孔を介して前記配線部材に複数の第１凹部を形成する工程と、
前記複数の第１凹部内及び前記複数の第１孔内に第２絶縁部材を形成する工程と、
前記第１絶縁部材及び前記第２絶縁部材を含む構造体に、内面に前記配線部材における前記複数の第１凹部間の部分が露出する第２孔を形成する工程と、
前記第２孔の側面上に抵抗変化膜を形成する工程と、
前記第２孔内に第１配線を形成する工程と、
を備えた記憶装置の製造方法。
前記第１積層体上に、前記第２方向に延びるラインアンドスペース状のマスク膜を形成する工程をさらに備え、
前記トレンチは、前記マスク膜をマスクとして前記第１積層体をエッチングすることにより形成し、
前記第２孔は、前記マスク膜をマスクとして前記第１絶縁部材をエッチングすることにより形成する請求項１１記載の記憶装置の製造方法。
前記第１孔は、前記マスク膜をマスクとして前記第１絶縁部材をエッチングすることにより形成する請求項１２記載の記憶装置の製造方法。
前記抵抗変化膜は、前記第２孔の側面上の全体に形成する請求項１１〜１３のいずれか１つに記載の記憶装置の製造方法。
前記配線部材における前記第２孔の内面に露出した部分を除去することにより、前記内面に第２凹部を形成する工程をさらに備え、
前記抵抗変化膜は、前記第２凹部内に形成する請求項１１〜１３のいずれか１つに記載の記憶装置の製造方法。
前記第１方向に対して交差した第３方向に延びる第２配線、前記第２配線に接続され、前記第１方向に延びる半導体部材、前記第１方向及び前記第２方向に対して交差した第３方向に延びる第３配線、前記半導体部材と前記第３配線との間に配置された第２絶縁膜を含む下部構造体を作製する工程をさらに備え、
前記第１積層体は前記下部構造体上に形成し、
前記第１配線を前記半導体部材に接続する請求項１１〜１５のいずれか１つに記載の記憶装置の製造方法。