JP2018148304A - 増幅回路 - Google Patents

Abstract

【課題】入力同相電圧の変動に対して小信号利得及び信号帯域の低下を抑制することが可能な増幅回路を提供する。【解決手段】実施形態の増幅回路は第１及び第２差動増幅回路を含む。第１差動増幅回路は、ゲートにそれぞれ第１及び第２信号が入力される第１及び第２トランジスタと、第１及び第２トランジスタに電流を供給する第１電流源と、第１スイッチ素子を介して第１及び第２トランジスタに電流を供給することが可能な第２電流源とを含む。第２差動増幅回路は、ゲートにそれぞれ第１及び第２信号が入力される第３及び第４トランジスタと、第３及び第４トランジスタに電流を供給する第３電流源と、第２スイッチ素子を介して第３及び第４トランジスタに電流を供給することが可能な第４電流源とを含む。前記第１及び第２スイッチ素子はそれぞれ第３及び第４信号によって制御され、第３及び第４信号は相補的な関係である。【選択図】図４

Description

本発明の実施形態は、増幅回路に関する。

半導体集積回路上の外部入力信号受信回路（Input Receiver）等に使用される増幅回路が知られている。

米国特許第５６３１６０７号明細書

入力同相電圧の変動に対する小信号利得及び信号帯域の低下を抑制することが可能な増幅回路を提供する。

実施形態の増幅回路は、第１及び第２差動増幅回路を含む。第１差動増幅回路は、ゲートに第１信号が入力される第１トランジスタと、ゲートに第２信号が入力される第２トランジスタと、第１及び第２トランジスタの一端に電流を供給する第１電流源と、第１スイッチ素子を介して第１及び第２トランジスタの一端に電流を供給する第２電流源とを含む。第２差動増幅回路は、ゲートに第１信号が入力される第３トランジスタと、ゲートに第２信号が入力される第４トランジスタと、第３及び第４トランジスタの一端に電流を供給する第２電流源と、第２スイッチ素子を介して第３及び第４トランジスタの一端に電流を供給する第２電流源とを含む。第１スイッチ素子は第３信号により制御される。第２スイッチ素子は第４信号により制御される。第３信号と第４信号とは相補的な関係である。

半導体集積回路のブロック図。 半導体記憶装置のブロック図。 第１実施形態に係る増幅回路の回路図。 第１実施形態に係る増幅回路における入力部の回路図。 第１実施形態に係る増幅回路の備える検知回路の回路図。 第１実施形態に係る増幅回路の動作フローチャート。 第１実施形態の比較例に係る増幅回路の回路図。 第２実施形態に係る増幅回路の回路図。 第２実施形態に係る増幅回路の備える検知回路の回路図。 第２実施形態に係る増幅回路の動作フローチャート。 第３実施形態に係る増幅回路の回路図。 第３実施形態に係る増幅回路の備える検知回路の回路図。 第３実施形態に係る増幅回路の動作フローチャート。 第４実施形態に係る増幅回路の回路図。 第４実施形態に係る増幅回路の備える検知回路の回路図。 第４実施形態に係る増幅回路の動作フローチャート。 第５実施形態に係る増幅回路の回路図。

以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、及び参照符号を構成する数字の後の文字は、同じ文字又は数字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

［１］第１実施形態
第１実施形態に係る増幅回路は、例えば半導体記憶装置を備える半導体集積回路に使用される。以下に、第１実施形態に係る増幅回路について、このような半導体集積回路で使用される場合を例に用いて説明する。

［１−１］構成
［１−１−１］半導体集積回路１の構成
まず、図１を用いて半導体集積回路１の構成例について説明する。図１には、半導体集積回路１のブロック図が示されている。図１に示すように半導体集積回路１は、コントローラ２及び半導体記憶装置３を備えている。

コントローラ２は、外部のホスト機器からの命令に応答して、半導体記憶装置３を制御する。例えばコントローラ２は、半導体記憶装置３に対して読み出し、書き込み、及び消去等を命令する。

半導体記憶装置３は、例えばデータを不揮発に記憶するＮＡＮＤ型フラッシュメモリである。図１に示すように半導体記憶装置３は、コア回路４、入出力回路５、ロジック制御回路６、及び電圧生成回路７を含んでいる。

コア回路４は、データを不揮発に保持するためのメモリセルが配列するメモリセルアレイを含んでいる。またコア回路４は、ロウデコーダ、センスアンプモジュール、シーケンサ等、メモリセルアレイを制御するための周辺回路を含んでいる。

入出力回路５は、コントローラ２との間で、例えば８ビット幅の入出力信号ＤＱ［７：０］、並びにデータストローブ信号ＤＱＳ及びＢＤＱＳを送信及び受信する。例えば入出力回路５は、ロジック制御回路６の制御に基づいて、受信した入出力信号ＤＱをコア回路４に転送する。

ロジック制御回路６は、コントローラ２から受信した各種制御信号に基づいて、入出力回路５等を制御する。例えばロジック制御回路６は、入出力回路５に対して、コントローラ２からのデータ、コマンド、アドレス等の受信や、コントローラ２へのデータの出力等を指示することが出来る。

電圧生成回路７は、ＮＡＮＤ型フラッシュメモリ３の動作に必要な電圧を生成し、各回路に供給する。例えば電圧生成回路７は、入出力回路５がコントローラ２から受信した信号を増幅する際に使用する参照電圧ＶＲＥＦ等を生成することが出来る。尚、参照電圧ＶＲＥＦは、例えば半導体集積回路１の電圧ＶＣＣＱ／２に設定される。電圧ＶＣＣＱは、半導体集積回路１に供給される外部電源電圧である。

次に、図２を用いて入出力回路５のより詳細な構成について説明する。図２は半導体記憶装置３のブロック図であり、入出力回路５のより詳細な構成が示されている。尚、図２に示す入出力回路５は、入出力回路５が備える複数の入出力端子Ｉ／Ｏのうち、１つの入出力端子Ｉ／Ｏに対応する構成要素を抽出して示している。

図２に示すように入出力回路５は、ＩＲＥＣ（Input Receiver）１０及びＯＣＤ（Off chip driver）２０を備えている。ＩＲＥＣ１０及びＯＣＤ２０は、入出力回路５の入出力端子Ｉ／Ｏとコア回路４との間に並列接続されている。

ＩＲＥＣ１０は、２入力の入力バッファ回路として使用され、コントローラ２から入力された信号を増幅してコア回路４に出力する。ＩＲＥＣ１０は、例えば増幅回路１１、単相変換部１２、及びインバータ部１３を含んでいる。

増幅回路１１は、コントローラ２から入力された信号（例えば、入出力信号ＤＱ）と電圧生成回路７から入力された参照電圧ＶＲＥＦとの電位差を増幅する差動増幅回路である。そして増幅回路１１は、入出力信号ＤＱ及び参照電圧ＶＲＥＦに応じた信号ＶＯＵＴＰ及びＶＯＵＴＭを出力して、単相変換部１２に入力する。単相変換部１２は、増幅回路１１から入力された信号ＶＯＵＴＰ及びＶＯＵＴＭを単相電圧に変換して出力する回路である。そして単相電圧に変換された信号は、インバータ部１３を介してコア回路４に出力される。尚、図２では、インバータ部１３におけるインバータの個数が２個である場合が例示されているが、これに限定されない。インバータ部１３を構成するインバータの個数は、任意の個数に設計することが出来る。

ＯＣＤ２０は、出力バッファ回路として使用され、コア回路４から転送された信号をコントローラ２に出力する。例えばＯＣＤ２０は、出力抵抗を調整することによって、コア回路４から転送された信号をコントローラ２に出力する。

以上で説明したＩＲＥＣ１０及びＯＣＤ２０は、例えば入出力端子Ｉ／Ｏの個数に対応して設けられる。尚、信号の入出力時にロジック制御回路６は、ＩＲＥＣ１０及びＯＣＤ２０のいずれか一方の回路を動作させる。具体的には、ロジック制御回路６は、例えばデータの入力時にはＩＲＥＣ１０を動作させ、データの出力時にはＯＣＤ２０を動作させる。

［１−２−２］増幅回路１１の構成
次に、図３を用いて第１実施形態に係る増幅回路１１の構成について説明する。図３には増幅回路１１の基本的な回路構成が示されている。尚、以下の説明では、入出力端子Ｉ／Ｏに入力される信号が入出力信号ＤＱである場合を例に用いる。図３に示すように増幅回路１１は、入力部３０、検知回路４０、カレントミラー回路５０、及び負荷回路６０を備えている。

入力部３０は、各々が差動増幅回路であるＮチャネル入力部及びＰチャネル入力部を含み、信号ＤＱ及び参照電圧ＶＲＥＦが入力される。そして入力部３０は、入出力信号ＤＱ及び参照電圧ＶＲＥＦに基づいて、Ｎチャネル入力部から信号ＩＯＵＴＰ＿Ｎ及びＩＯＵＴＭ＿Ｎを出力し、Ｐチャネル入力部から信号ＩＯＵＴＰ＿Ｐ及びＩＯＵＴＭ＿Ｐを出力する。検知回路４０は、例えば入力された信号や電源電圧等に基づいて、入力部３０のＮチャネル入力部及びＰチャネル入力部に供給される電流量を制御する。入力部３０及び検知回路４０の詳細な回路構成については後述する。

カレントミラー回路５０は、例えばＮチャネル入力部からの信号ＩＯＵＴＰ＿Ｎ及びＩＯＵＴＭ＿Ｎをミラーして、負荷回路６０に供給する。負荷回路６０は、カレントミラー回路５０がミラーした信号ＩＯＵＴＰ＿Ｎ及びＩＯＵＴＭ＿Ｎと、Ｐチャネル入力部からの信号ＩＯＵＴＰ＿Ｐ及びＩＯＵＴＭ＿Ｐとを受けて、出力信号ＶＯＵＴＰ及びＶＯＵＴＭを生成する。具体的には、図３に示すようにカレントミラー回路５０は、ＰチャネルＭＯＳトランジスタ５１〜５４を含み、負荷回路６０はＮチャネルＭＯＳトランジスタ６１及び６２を含んでいる。

信号ＩＯＵＴＰ＿Ｎ及びＩＯＵＴＭ＿Ｎは、それぞれトランジスタ５１及び５２の一端に入力される。トランジスタ５１及び５２のゲートはそれぞれトランジスタ５１及び５２の一端に接続され、トランジスタ５１及び５２の他端は電源線に接続されている。トランジスタ５３及び５４のゲートはそれぞれトランジスタ５１及び５２のゲートに接続され、トランジスタ５３及び５４の一端はそれぞれノードＮＤ１及びＮＤ２に接続され、トランジスタ５３及び５４の他端は電源線に接続されている。信号ＩＯＵＴＰ＿Ｐ及びＩＯＵＴＭ＿Ｐは、それぞれトランジスタ６１及び６２の一端に入力される。トランジスタ６１のゲートは、トランジスタ６１の一端及びノードＮＤ１に接続され、トランジスタ６２のゲートは、トランジスタ６２の一端及びノードＮＤ２に接続されている。トランジスタ６１及び６２の他端は、接地線に接続されている。このような回路構成により、ノードＮＤ１及びＮＤ２の電圧がそれぞれ信号ＶＯＵＴＰ及びＶＯＵＴＭとして、単相変換部１２に出力される。尚、増幅回路１１における出力部（例えば、カレントミラー回路５０及び負荷回路６０）の回路構成はこれに限定されず、その他の回路構成にしても良い。

次に、以上で説明した入力部３０の詳細な構成について、図４を用いて説明する。図４には、増幅回路１１の入力部３０における詳細な回路構成が示されている。図４に示すように増幅回路１１の入力部３０は、ＮチャネルＭＯＳトランジスタ３１及び３２、ＰチャネルＭＯＳトランジスタ３３及び３４、ＮＭＯＳ電流源ＩＲＥＦＮ１及びＩＲＥＦＮ２、ＰＭＯＳ電流源ＩＲＥＦＰ１及びＩＲＥＦＰ２、並びにスイッチ素子ＳＷ１及びＳＷ２を含んでいる。

信号ＤＱは、トランジスタ３１及び３３のゲートに入力され、参照電圧ＶＲＥＦは、トランジスタ３２及び３４のゲートに入力される。トランジスタ３１及び３２の一端は、ＮＭＯＳ電流源ＩＲＥＦＮ１の一端に接続されている。また、トランジスタ３１及び３２の一端は、スイッチ素子ＳＷ１を介してＮＭＯＳ電流源ＩＲＥＦＮ２の一端に接続されている。ＮＭＯＳ電流源ＩＲＥＦＮ１及びＩＲＥＦＮ２の他端は、接地線に接続されている。トランジスタ３３及び３４の一端は、ＰＭＯＳ電流源ＩＲＥＦＰ１の一端に接続されている。また、トランジスタ３３及び３４の一端は、スイッチ素子ＳＷ２を介してＰＭＯＳ電流源ＩＲＥＦＰ２の一端に接続されている。ＰＭＯＳ電流源ＩＲＥＦＰ１及びＩＲＥＦＰ２の他端は、電源線に接続されている。

スイッチ素子ＳＷ１及びＳＷ２には、それぞれ検知信号ＤＳ及びＢＤＳが入力される。検知信号ＤＳは、検知回路４０が信号ＤＱ及び参照電圧ＶＲＥＦに基づいて生成する信号である。検知信号ＢＤＳは検知信号ＤＳが反転した信号であり、検知信号ＤＳ及びＢＤＳは相補的な関係にある。また、検知信号ＢＤＳは、検知信号ＤＳがインバータを介することによって生成され、例えば検知信号ＤＳが出力されるノードとスイッチ素子ＳＷ２との間に、１つのインバータＩＮＶが設けられる。尚、検知信号ＤＳが出力されるノードと、スイッチ素子ＳＷ２との間に設けられるインバータＩＮＶの個数はこれに限定されず、奇数個のインバータが設けられていれば良い。また、第１実施形態において検知信号ＤＳ及びＢＤＳは、相補的な関係にあるとみなすことが出来る。

以上で説明した増幅回路１１の回路構成において、トランジスタ３１及び３２の組がＮチャネル入力部（Ｎチャネル差動入力対）に相当し、トランジスタ３３及び３４の組がＰチャネル入力部（Ｐチャネル差動入力対）に相当する。Ｎチャネル差動入力対及びＰチャネル差動入力対は、それぞれＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタで入力信号を受ける差動増幅回路である。そして、スイッチ素子ＳＷ１に入力される検知信号ＤＳを生成する検知回路４０の詳細な回路構成が、図５に示されている。図５に示すように検知回路４０は、加算機４１、平滑回路４２、及び比較器４３を含んでいる。

加算機４１には、信号ＤＱ及び参照電圧ＶＲＥＦが入力される。そして加算機４１は、信号ＤＱ及び参照電圧ＶＲＥＦを加算して差動成分を除去し、同相成分のみを抽出する。以下では、加算機４１に入力された差動信号から抽出された同相成分の電圧のことを、入力同相電圧と呼ぶ。入力同相電圧は、例えばＮチャネル入力部に入力された信号ＶＩＮＰと、Ｐチャネル入力部に入力された信号ＶＩＮＭとの平均を取った電圧値（（ＶＩＮＰ＋ＶＩＮＭ）／２に対応する。そして加算機４１は、抽出した入力同相電圧を平滑回路４２に入力する。

平滑回路４２は、加算機４１から入力された入力同相電圧を平滑化することにより、高周波成分を除去する。そして平滑回路４２は、抽出した入力同相電圧の直流成分を、比較器４３の第１入力ノードに入力する。

比較器４３は、第１入力ノードに入力された入力同相電圧と第２入力ノードに入力された基準電圧とを比較して、比較結果（検知信号ＤＳ）を入力部３０に出力する。比較器４３に入力される基準電圧は、例えば電源電圧ＶＤＤ／２とされる。電源電圧ＶＤＤは、半導体記憶装置３の内部電源電圧である。基準電圧の電圧値は、これに限定されず、任意の電圧値に設定することが可能である。また、比較器４３が出力する検知信号ＤＳは、例えば電源電圧ＶＤＤ又は接地電圧ＶＳＳまで増幅された信号となる。

尚、以上で図３〜図５を用いて説明した増幅回路１１の回路構成において、電源線に印加される電圧は、例えば電源電圧ＶＤＤであり、接地線に印加される電圧は、例えば接地電圧ＶＳＳである。また、以上の説明では、電流源の一端及び他端と各構成要素との接続関係について述べたが、これに限定されない。例えば、Ｎチャネル入力部がＮＭＯＳ電流源ＩＲＥＦＮを介して接地線に接続され、Ｐチャネル入力部がＰＭＯＳ電流源ＩＲＥＦＰを介して電源線に接続されていれば良い。

［１−２］増幅回路１１の動作
次に、図６を用いて第１実施形態に係る増幅回路１１の動作について説明する。図６は第１実施形態に係る増幅回路１１の動作フローチャートであり、コントローラ２から入出力回路５に信号が入力された場合における増幅回路１１の動作例が示されている。尚、以下の説明においてスイッチ素子ＳＷは、“Ｈ”レベルの信号が入力された場合にオン状態になり、“Ｌ”レベルの信号が入力された場合にオフ状態になるものと仮定する。

ロジック制御回路６の制御に基づいてＩＲＥＣ１０が動作を開始すると、まず図６に示すように検知回路４０が入力同相電圧を検知して（ステップＳ１０）、入力同相電圧と基準電圧とを比較する（ステップＳ１１）。

入力同相電圧が基準電圧よりも高い場合（ステップＳ１１、Ｙｅｓ）、検知回路４０は“Ｈ”レベルの検知信号ＤＳを出力する（ステップＳ１２）。すると入力部３０のスイッチＳＷ１がオン状態になり、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ２との間の電流経路が形成される。一方で検知信号ＢＤＳは、“Ｈ”レベルの検知信号ＤＳがインバータＩＮＶにより反転されるため“Ｌ”レベルになる。すると入力部３０のスイッチＳＷ２がオフ状態になり、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ２との間の電流経路が遮断される。その結果、Ｎチャネル入力部に供給される電流量よりも、Ｐチャネル入力部に供給される電流量の方が多くなる。

入力同相電圧が基準電圧以下である場合（ステップＳ１１、Ｎｏ）、検知回路４０は“Ｌ”レベルの検知信号ＤＳを出力する（ステップＳ１３）。すると入力部３０のスイッチＳＷ１がオフ状態になり、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ２との間の電流経路が遮断される。一方で、検知信号ＢＤＳは、“Ｌ”レベルの検知信号ＤＳがインバータＩＮＶにより反転されるため“Ｈ”レベルになる。すると入力部３０のスイッチＳＷ２がオン状態になり、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ２との間の電流経路が形成される。その結果、Ｎチャネル入力部に供給される電流量よりも、Ｐチャネル入力部に供給される電流量の方が多くなる。

以上のように第１実施形態に係る増幅回路１１は、入力同相電圧の大きさに基づいて、２段階にＮチャネル入力部及びＰチャネル入力部に流れ込む電流量を変更している。また、増幅回路１１においてスイッチ素子ＳＷ１及びＳＷ２は、一方がオン状態のときに他方がオフ状態になる。つまりスイッチ素子ＳＷ１及びＳＷ２は、相補的に動作している。

［１−３］第１実施形態の効果
以上で説明した第１実施形態に係る増幅回路１１によれば、入力同相電圧の変動に対する小信号利得及び信号帯域の低下を抑制することが出来る。以下に、本効果の詳細について説明する。

半導体集積回路で使用される入力信号受信回路（Input Receiver：IREC）は、外部から入力された信号を増幅するインターフェイス回路である。ＩＲＥＣは、入力された信号を前段の増幅回路によって増幅し、増幅した信号を後段の単相変換部によってダウンサンプリングする。これによりＩＲＥＣは、高速かつ小振幅な入力信号を増幅し、且つ十分に増幅された電圧を外部に供給することが出来る。そしてＩＲＥＣに使用される増幅回路は、半導体集積回路の電源電圧が仕様や環境等により異なることがあるため、広い電源電圧の範囲において高速応答及び高利得を実現する必要がある。

ここで、第１実施形態の比較例に係る増幅回路について図７を用いて説明する。図７には、第１実施形態の比較例に係る増幅回路の回路図と、Ｎチャネル入力部及びＰチャネル入力部の動作領域の模式図とが示されている。図７に示す比較例に係る増幅回路の回路構成は、図４を用いて説明した増幅回路１１の回路構成において、スイッチＳＷ１及びＳＷ２、並びに電流源ＩＲＥＦＮ２及びＩＲＥＦＰ２を省略したものと同様である。

図７に示すように比較例に係る増幅回路は、電源電圧から接地電圧までの入力信号に対応するために、Ｎチャネル入力部（トランジスタ３１及び３２）とＰチャネル入力部（トランジスタ３３及び３４）とを備えている。Ｎチャネル入力部のＮチャネルＭＯＳトランジスタ対には、負の電源電圧（例えば、接地電圧ＶＳＳ）が供給され、Ｐチャネル入力部のＰチャネルＭＯＳトランジスタ対には、正の電源電圧（例えば、電源電圧ＶＤＤ）が供給される。増幅回路は、このようにＮチャネル入力部とＰチャネル入力部を組み合わせることで、レール間（すなわち、電源電圧から接地電圧までの間）において飽和動作することが可能となる。

そして、レール間で動作する増幅回路は、Ｎチャネル入力部におけるトランジスタの飽和領域と、Ｐチャネル入力部におけるトランジスタの飽和領域との組み合わせにより、大きく３つの動作領域に分類される。具体的には、Ｎチャネル入力部及びＰチャネル入力部が共に飽和領域である第１動作領域（図７の（１））、Ｎチャネル入力部のみが飽和領域である第２動作領域（図７の（２））、及びＰチャネル入力部のみが飽和領域である第３動作領域（図７の（３））の３つに分類される。

例えば、入力信号が第１動作領域内に含まれる場合、Ｎチャネル入力部及びＰチャネル入力部が共に動作するため、増幅回路は十分に入力信号を増幅することが出来る。一方で、入力信号が第２又は第３動作領域内に含まれる場合、Ｎチャネル入力部及びＰチャネル入力部のいずれか一方のみで入力信号が増幅されるため、第１動作領域の場合と比べて増幅回路の増幅率が低下する。つまり比較例に係る増幅回路は、動作領域によって増幅率が変化するため、異なる電源電圧で利用した場合に小信号利得や信号帯域が低下する可能性がある。

そこで、第1実施形態に係る増幅回路１１では、Ｎチャネル入力部及びＰチャネル入力部を備える増幅回路に対して、入力同相電圧を検知して基準電圧と比較する検知回路４０と、スイッチ素子ＳＷ１を介してＮチャネル入力部に接続されたＮＭＯＳ電流源ＩＲＥＦＮ２と、スイッチ素子ＳＷ２を介してＰチャネル入力部に接続されたＰＭＯＳ電流源ＩＲＥＦＰ２とを追加する。そして検知回路４０が、入力同相電圧の電圧値に基づいてスイッチ素子ＳＷ１及びＳＷ２を制御することにより、Ｎチャネル入力部及びＰチャネル入力部に供給する電流量の配分を変更する。

具体的には、例えば入力同相電圧が基準電圧よりも十分に高く、Ｎチャネル入力部のみが飽和領域で動作する場合、検知回路４０はスイッチ素子ＳＷ１をオン状態にしてスイッチ素子ＳＷ２をオフ状態にする。すると、Ｎチャネル入力部に対する電流が、２つの電流源（ＩＲＥＦＮ１及びＩＲＥＦＮ２）により供給され、Ｐチャネル入力部に対する電流が、１つの電流源（ＩＲＥＦＰ１）により供給される。

一方で、例えば入力同相電圧が基準電圧よりも十分に低く、Ｐチャネル入力部のみが飽和領域で動作する場合、検知回路４０はスイッチ素子ＳＷ２をオン状態にしてスイッチ素子ＳＷ１をオフ状態にする。すると、Ｐチャネル入力部に対する電流が、２つの電流源（ＲＥＦＰ１及びＩＲＥＦＰ２）により供給され、Ｎチャネル入力部に対する電流が、１つの電流源（ＩＲＥＦＮ１）により供給される。

つまり、第１実施形態に係る増幅回路１１が備える検知回路４０は、Ｎチャネル入力部及びＰチャネル入力部のうち、利得及び信号帯域を維持している方の入力部に対しては、２つの電流源により電流が供給されるようにスイッチ素子ＳＷを制御し、利得及び信号帯域が低下した方の入力部に対しては、１つの電流源により電流が供給されるようにスイッチ素子ＳＷを制御する。すなわち、第１実施形態に係る増幅回路１１は、利得及び信号帯域を維持している入力部に対する電流量を、利得及び信号帯域が低下している入力部に対する電流量よりも多くしている。

これにより、第１実施形態に係る増幅回路１１は、一方の入力部において低下した利得及び信号帯域を他方の入力部により補うことが出来る。従って第１実施形態に係る増幅回路１１は、入力同相電圧の変動による小信号利得や信号帯域の低下を抑制することが出来るため、広い電源電圧の範囲において高速応答及び高利得を実現することが出来る。そして、第１実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、小振幅の信号を十分に増幅することが出来るため、半導体集積回路１の高速動作に対応することが出来る。

尚、第１実施形態に係る増幅回路１１では、スイッチ素子ＳＷ１及びＳＷ２が相補的に動作するため、Ｎチャネル入力部及びＰチャネル入力部に供給される電流量の合計が略一定となる。これにより、第１実施形態に係る増幅回路１１は、一定の消費電力で動作することが出来るため、第１実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、動作の安定性を向上することが出来る。

［２］第２実施形態
次に、第２実施形態に係る増幅回路１１について説明する。第２実施形態に係る増幅回路１１は、第１実施形態で説明した増幅回路１１に対して、検知回路４０により制御される電流源を追加したものである。

［２−１］増幅回路１１の構成
以下に、図８を用いて第２実施形態に係る増幅回路１１の構成について説明する。図８には、第２実施形態に係る増幅回路１１の入力部３０における回路構成が示されている。図８に示すように第２実施形態に係る増幅回路１１の入力部３０は、第１実施形態で図４を用いて説明した増幅回路１１の入力部３０に対して、ＮＭＯＳ電流源ＩＲＥＦＮ３、ＰＭＯＳ電流源ＩＲＥＦＰ３、並びにスイッチ素子ＳＷ３及びＳＷ４をさらに含んでいる。

トランジスタ３１及び３２の一端は、スイッチ素子ＳＷ３を介してＮＭＯＳ電流源ＩＲＥＦＮ３の一端に接続されている。ＮＭＯＳ電流源ＩＲＥＦＮ３２の他端は、接地線に接続されている。トランジスタ３３及び３４の一端は、スイッチ素子ＳＷ４を介してＰＭＯＳ電流源ＩＲＥＦＰ３の一端に接続されている。ＰＭＯＳ電流源ＩＲＥＦＰ３の他端は、電源線に接続されている。

スイッチ素子ＳＷ１及びＳＷ２には、それぞれ検知信号ＤＳ１及びＢＤＳ１が入力され、スイッチ素子ＳＷ３及びＳＷ４には、それぞれ検知信号ＤＳ２及びＢＤＳ２が入力される。検知信号ＢＤＳ１及びＢＤＳ２は、それぞれ検知信号ＤＳ１及びＤＳ２が反転した信号であり、検知信号ＤＳ１及びＢＤＳ１が相補的な関係にあり、検知信号ＤＳ２及びＢＤＳ２が相補的な関係にある。また、検知信号ＢＤＳ１及びＢＤＳ２は、それぞれ検知信号ＤＳ１及びＤＳ２がインバータを介することによって生成され、例えば検知信号ＤＳ１が出力されるノードとスイッチＳＷ２の入力との間にインバータＩＮＶ１が接続され、検知信号ＤＳ２が出力されるノードとスイッチＳＷ４の入力との間にインバータＩＮＶ２が接続される。尚、検知信号ＤＳ１及びＤＳ２が出力されているノードと、スイッチ素子ＳＷ２及びＳＷ４との間にそれぞれ設けられるインバータＩＮＶの個数はこれに限定されず、奇数個のインバータが設けられていれば良い。

そして、スイッチ素子ＳＷ１及びＳＷ３にそれぞれ入力される検知信号ＤＳ１及びＤＳ２を生成する検知回路４０の詳細な回路構成が、図９に示されている。図９に示すように第２実施形態における検知回路４０は、第１実施形態で図５を用いて説明した検知回路４０に対して、平滑回路４２の出力に２つの比較器４３（４３Ａ及び４３Ｂ）を接続したものと同様である。

具体的には、平滑回路４２が出力する入力同相電圧が、比較器４３Ａ及び４３Ｂの第１入力ノードに入力される。比較器４３Ａ及び４３Ｂの第２入力ノードには、第１基準電圧と、第１基準電圧よりも低い第２基準電圧がそれぞれ入力される。そして、比較器４３Ａは、第１入力ノードに入力された入力同相電圧と第２入力ノードに入力された第１基準電圧とを比較して、比較結果（検知信号ＤＳ１）を入力部３０に出力する。同様に、比較器４３Ｂは、第１入力ノードに入力された入力同相電圧と第２入力ノードに入力された第２基準電圧とを比較して、比較結果（検知信号ＤＳ２）を入力部３０に出力する。検知回路４０のその他の構成は、第１実施形態で図５を用いて説明した検知回路４０と同様のため、説明を省略する。

［２−２］増幅回路１１の動作
次に、図１０を用いて第２実施形態に係る増幅回路１１の動作について説明する。図１０は第２実施形態に係る増幅回路１１の動作フローチャートであり、コントローラ２から入出力回路５に信号が入力された場合における増幅回路１１の動作例が示されている。

ロジック制御回路６の制御に基づいてＩＲＥＣ１０が動作を開始すると、まず図１０に示すように検知回路４０が入力同相電圧を検知して（ステップＳ２０）、入力同相電圧と第１基準電圧とを比較する（ステップＳ２１）。

入力同相電圧が第１基準電圧よりも高い場合（ステップＳ２１、Ｙｅｓ）、検知回路４０は“Ｈ”レベルの検知信号ＤＳ１及びＤＳ２を出力する（ステップＳ２２）。すると入力部３０のスイッチＳＷ１及びＳＷ３がオン状態になり、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ２との間の電流経路と、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ３との間の電流経路とが形成される。一方で検知信号ＢＤＳ１及びＢＤＳ２は、“Ｈ”レベルの検知信号ＤＳがインバータＩＮＶにより反転されるため“Ｌ”レベルになる。すると入力部３０のスイッチＳＷ２及びＳＷ４がオフ状態になり、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ２との間の電流経路と、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ３との間の電流経路とが遮断される。その結果、Ｐチャネル入力部に供給される電流量よりも、Ｎチャネル入力部に供給される電流量の方が多くなる。

入力同相電圧が第１基準電圧以下であり（ステップＳ２１、Ｎｏ）、且つ第２基準電圧よりも高い場合（ステップＳ２３、Ｙｅｓ）、検知回路４０は“Ｈ”レベルの検知信号ＤＳ１と“Ｌ”レベルの検知信号ＤＳ２を出力する（ステップＳ２４）。すると入力部３０のスイッチＳＷ１がオン状態になり、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ２との間の電流経路が形成され、スイッチＳＷ３がオフ状態になり、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ３との間の電流経路が遮断される。一方で検知信号ＢＤＳ１及びＢＤＳ２は、それぞれ“Ｈ”レベル及び“Ｌ”レベルの検知信号ＤＳがインバータＩＮＶにより反転されるため“Ｌ”レベル及び“Ｈ”になる。すると入力部３０のスイッチＳＷ２がオフ状態になり、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ２との間の電流経路が遮断され、スイッチＳＷ４がオン状態になり、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ３との間の電流経路が形成される。その結果、Ｎチャネル入力部に供給される電流量と、Ｐチャネル入力部に供給される電流量とが略等しくなる。

入力同相電圧が第１基準電圧以下であり（ステップＳ２１、Ｎｏ）、且つ第２基準電圧以下である場合（ステップＳ２３、Ｎｏ）、検知回路４０は“Ｌ”レベルの検知信号ＤＳ１及びＤＳ２を出力する（ステップＳ２５）。すると入力部３０のスイッチＳＷ１及びＳＷ３がオフ状態になり、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ２との間の電流経路と、トランジスタ３１及び３２とＮＭＯＳ電流源ＩＲＥＦＮ３との間の電流経路とが遮断される。一方で、検知信号ＢＤＳ１及びＢＤＳ２は、“Ｌ”レベルの検知信号ＤＳがインバータＩＮＶ１及びＩＮＶ２により反転されるため“Ｈ”レベルになる。すると入力部３０のスイッチＳＷ２及びＳＷ４がオン状態になり、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ２との間の電流経路と、トランジスタ３３及び３４とＰＭＯＳ電流源ＩＲＥＦＰ３との間の電流経路とが形成される。その結果、Ｎチャネル入力部に供給される電流量よりも、Ｐチャネル入力部に供給される電流量の方が多くなる。

以上のように第２実施形態に係る増幅回路１１は、入力同相電圧の大きさに基づいて、３段階にＮチャネル入力部及びＰチャネル入力部に流れ込む電流量を変更している。また、増幅回路１１においてスイッチ素子ＳＷ１及びＳＷ２は、一方がオン状態の時に他方がオフ状態とされる。同様に、スイッチ素子ＳＷ３及びＳＷ４は、一方がオン状態の時に他方がオフ状態とされる。つまり、スイッチ素子ＳＷ１及びＳＷ２と、スイッチ素子ＳＷ３及びＳＷ４とは、それぞれが相補的に動作している。

［２−３］第２実施形態の効果
以上で説明した第２実施形態に係る増幅回路１１は、Ｎチャネル入力部及びＰチャネル入力部にそれぞれ接続可能な電流源が３つずつ設けられている。そして検知回路４０が、各入力部に対する３つの電流源のうち２つの電流源を、２つの基準電圧に基づいて制御する。

具体的には、検知回路４０は、例えば入力同相電圧が第１基準電圧よりも高く、Ｎチャネル入力部のみが飽和領域で動作する場合、スイッチ素子ＳＷ１及びＳＷ３をオン状態にしてスイッチ素子ＳＷ２及びＳＷ４をオフ状態にする。すると、Ｎチャネル入力部に対する電流が、３つの電流源（ＩＲＥＦＮ１〜ＩＲＥＦＮ３）により供給され、Ｐチャネル入力部に対する電流が、１つの電流源（ＩＲＥＦＰ１）により供給される。

また、検知回路４０は、入力同相電圧が第１基準電圧との第２基準電圧との間であり、例えばＮチャネル入力部及びＰチャネル入力部みが飽和領域で動作する場合、スイッチ素子ＳＷ１及びＳＷ４をオン状態にしてスイッチ素子ＳＷ２及びＳＷ３をオフ状態にする。すると、Ｎチャネル入力部に対する電流が、２つの電流源（ＩＲＥＦＮ１及びＩＲＥＦＮ２）により供給され、Ｐチャネル入力部に対する電流が、２つの電流源（ＩＲＥＦＰ１及びＩＲＥＦＰ３）により供給される。

さらに、検知回路４０は、入力同相電圧が第２基準電圧よりも低く、例えばＰチャネル入力部のみが飽和領域で動作する場合、スイッチ素子ＳＷ２及びＳＷ４をオン状態にしてスイッチ素子ＳＷ１及びＳＷ３をオフ状態にする。すると、Ｎチャネル入力部に対する電流が、１つの電流源（ＩＲＥＦＮ１）により供給され、Ｐチャネル入力部に対する電流が、３つの電流源（ＩＲＥＦＰ１〜ＩＲＥＦＰ３）により供給される。

つまり、第２実施形態に係る増幅回路１１が備える検知回路４０は、Ｐチャネル入力部の利得及び信号帯域が低下している場合にＮチャネル入力部に対して供給する電流量を増加させ、Ｎチャネル入力部及びＰチャネル入力部が飽和領域で動作する場合にＮチャネル入力部及びＰチャネル入力部に対して同じ量の電流を供給し、Ｎチャネル入力部の利得及び信号帯域が低下している場合にＰチャネル入力部に対して供給する電流量を増加させることが出来る。

このように、第２実施形態に係る増幅回路１１は、第１実施形態よりも細かくＮチャネル入力部及びＰチャネル入力部に供給する電流量を調節することが出来、さらに第１実施形態よりも各動作領域における利得及び信号帯域を均等にすることが出来る。これにより第２実施形態に係る増幅回路１１は、広い電源電圧の範囲において、第１実施形態と同様に高速応答及び高利得を実現することが出来、且つ第１実施形態よりも安定して動作することが出来る。そして、第２実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、第１実施形態よりも半導体集積回路１の高速動作に対応することが出来る。

尚、第２実施形態に係る増幅回路１１では、スイッチ素子ＳＷ１及びＳＷ２が相補的に動作し、スイッチ素子ＳＷ３及びＳＷ４が相補的に動作するため、Ｎチャネル入力部及びＰチャネル入力部に供給される電流量の合計が略一定となる。これにより、第２実施形態に係る増幅回路１１は、一定の消費電力で動作することが出来るため、第２実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、第１実施形態と同様に動作の安定性を向上することが出来る。

［３］第３実施形態
次に、第３実施形態に係る増幅回路１１について説明する。第３実施形態に係る増幅回路１１は、検知回路４０がＮチャネル入力部に接続された電流源における電流供給量と、Ｐチャネル入力部に接続された電流源における電流供給量とを、例えば無段階に制御するものである。

［３−１］増幅回路１１の構成
以下に、図１１を用いて第３実施形態に係る増幅回路１１について説明する。図１１には、第３実施形態に係る増幅回路１１の回路構成が示されている。図１１に示すように第２実施形態に係る増幅回路１１の入力部３０は、第１実施形態で図７を用いて説明した比較例に係る増幅回路１１の入力部３０と同様である。そして第３実施形態に係る増幅回路１１は、第１及び第２実施形態に対して、検知回路４０がＮＭＯＳ電流源ＩＲＥＦＮ及びＰＭＯＳ電流源ＩＲＥＦＰの電流供給量を無段階に制御可能な点が異なっている。この検知回路４０の詳細な回路構成は、図１２に示すものとなる。

図１２に示すように第３実施形態における検知回路４０は、第１実施形態で図５を用いて説明した検知回路４０に対して、比較器４３を第１レベルシフタ４４Ａ及び第２レベルシフタ４４Ｂに置き換えたものと同様である。

具体的には、平滑回路４２が出力した入力同相電圧が、第１レベルシフタ４４Ａ及び第２レベルシフタ４４Ｂに入力される。レベルシフタ４４は、入力された入力同相電圧の電圧値と、予め設定された基準電圧に基づいて、出力電圧をシフトする。レベルシフタ４４が出力電圧をシフトする量は、第１レベルシフタ４４Ａ及び第２レベルシフタ４４Ｂで同じであっても良いし、異なっていても良い。そして、第１レベルシフタは、入力同相電圧に基づいた電圧をＰＭＯＳ電流源ＩＲＥＦＰに供給し、第２レベルシフタは、入力同相電圧に基づいた電圧をＮＭＯＳ電流源ＩＲＥＦＮに供給する。検知回路４０のその他の構成は、第１実施形態で図５を用いて説明した検知回路４０と同様のため、説明を省略する。

［３−２］増幅回路１１の動作
次に、図１３を用いて第３実施形態に係る増幅回路１１の動作について説明する。図１３は第３実施形態に係る増幅回路１１の動作フローチャートであり、コントローラ２から入出力回路５に信号が入力された場合における増幅回路１１の動作例が示されている。

ロジック制御回路６の制御に基づいてＩＲＥＣ１０が動作を開始すると、まず図１３に示すように検知回路４０が入力同相電圧を検知して（ステップＳ３０）、入力同相電圧と基準電圧とを比較する（ステップＳ３１）。

入力同相電圧が基準電圧よりも高い場合（ステップＳ３１、Ｙｅｓ）、検知回路４０は、電流源ＩＲＥＦＮの電流量を増加させるように制御し、電流源ＩＲＥＦＰの電流量を低減させるように制御する（ステップＳ３２）。その結果、Ｐチャネル入力部に供給される電流量よりも、Ｎチャネル入力部に供給される電流量の方が多くなる。

入力同相電圧が基準電圧以下の場合（ステップＳ３１、Ｎｏ）、検知回路４０は、電流源ＩＲＥＦＮの電流量を低減させるように制御し、電流源ＩＲＥＦＰの電流量を増加させるように制御する（ステップＳ３２）。その結果、Ｎチャネル入力部に供給される電流量よりも、Ｐチャネル入力部に供給される電流量の方が多くなる。

以上のように第３実施形態に係る増幅回路１１は、入力同相電圧の大きさに基づいて、Ｎチャネル入力部及びＰチャネル入力部に流れ込む電流量を変更している。具体的には、検出回路４０は、入力同相電圧と基準電圧との電位差に基づいてレベルシフタ４４Ａ及び４４Ｂの出力電圧を変化させることにより、ＮＭＯＳ電流源ＩＲＥＦＮ及びＰＭＯＳ電流源ＩＲＥＦＰが各入力部に供給する電流量を制御している。

尚、以上の説明では、入力同相電圧が基準電圧以下の場合に電流源ＩＲＥＦＰの電流量が低減し、電流源ＩＲＥＦＮの電流量が増加する場合を例に説明したが、これに限定されない。例えば検知回路４０は、入力同相電圧と基準電圧が略同じ場合には、Ｎチャネル入力部及びＰチャネル入力部に供給される電流量が略同一になるように、電流源ＩＲＥＦＮ及びＩＲＥＦＰを制御しても良い。

［３−３］第３実施形態の効果
以上のように第３実施形態に係る増幅回路１１は、Ｎチャネル入力部及びＰチャネル入力部にそれぞれ電流源が１つずつ設けられている。そして検知回路４０が、電流源が各入力部に対して供給する電流量を直接的に制御する。

具体的には、検知回路４０内の第１レベルシフタ４４Ａ及び第２レベルシフタ４４Ｂが、それぞれ入力同相電圧に基づいて電流源ＩＲＥＦＮ及びＩＲＥＦＰに対する制御信号を生成する。そして電流源ＩＲＥＦＮ及びＩＲＥＦＰが、レベルシフタ４４が生成した制御信号に基づいて、Ｎチャネル入力部及びＰチャネル入力部に対する電流配分を変更する。また、検知回路４０は、入力同相電圧と基準電圧との電位差に基づいて、Ｎチャネル入力部に供給される電流量とＰチャネル入力部に供給される電流の増加量及び低減量を変えることが出来る。

つまり、第３実施形態に係る増幅回路１１は、第１及び第２実施形態と同様に、増幅回路１１の動作領域に応じてＮチャネル入力部及びＰチャネル入力部に対する電流配分を変更することが出来、さらに第２実施形態よりも細かくＮチャネル入力部及びＰチャネル入力部に供給する電流量を調節することが出来る。

従って、第３実施形態に係る増幅回路１１は、第２実施形態よりも細かくＮチャネル入力部及びＰチャネル入力部に供給する電流量を調節することが出来、さらに第２実施形態よりも各動作領域における利得及び信号帯域を均等にすることが出来る。これにより第３実施形態に係る増幅回路１１は、広い電源電圧の範囲において、第２実施形態と同様に高速応答及び高利得を実現することが出来、且つ第２実施形態よりも安定して動作することが出来る。そして、第３実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、第２実施形態よりも半導体集積回路１の高速動作に対応することが出来る。

尚、増幅回路１１の動作において検知回路４０は、Ｎチャネル入力部に供給される電流量と、Ｐチャネル入力部に供給される電流量との合計が、略同じになるように制御してもよいし、合計が増減するように電流源ＩＲＥＦＮ及びＩＲＥＦＰを制御しても良い。例えば、Ｎチャネル入力部及びＰチャネル入力部に供給される電流量の合計を略一定にした場合、増幅回路１１は、第１及び第２実施形態と同様に一定の消費電力で動作することが出来る。従って、第３実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、第１及び第２実施形態と同様に動作の安定性を向上することが出来る。

また、第３実施形態では、検知回路４０が１対の電流源を用いてＮチャネル入力部及びＰチャネル入力部に供給する電流量を調整した場合を例に説明したが、これに限定されない。例えば、増幅回路１１において、複数の電流源ＩＲＥＦＮ及びＩＲＥＦＰが検知回路４０によって制御されるようにしても良いし、検知回路４０が制御する電流源と検知回路４０が制御しない電流源とを組み合わせても良い。

［４］第４実施形態
次に、第４実施形態に係る増幅回路１１について説明する。第４実施形態は、第１実施形態に係る増幅回路１１に対して、検知回路４０が電源電圧ＶＤＤに基づいて検知信号ＤＳを出力するものである。

［４−１］増幅回路１１の構成
以下に、図１４を用いて第４実施形態に係る増幅回路１１について説明する。図１４には、第４実施形態に係る増幅回路１１の回路構成が示されている。図１４に示すように第４実施形態に係る増幅回路１１は、第１実施形態で図４を用いて説明した増幅回路１１に対して、検知回路４０が電源電圧ＶＤＤに基づいて検知信号ＤＳを出力する点が異なっている。この検知回路４０の詳細な回路構成は、図１５に示すものとなる。

図１５に示すように検知回路４０は、抵抗器Ｒ１及びＲ２、並びに比較器４３を備えている。抵抗器Ｒ１及びＲ２は、電源線と接地線との間に直列接続されている。そして抵抗器Ｒ１及びＲ２間のノードが、比較器４３の第１入力ノードに接続されている。つまり、電源電圧ＶＤＤを分圧した電圧ＶＤＩＶが、比較器４３の第１入力ノードに入力される。比較器４３の第２入力ノードには基準電圧が入力され、第１及び第２入力ノードの比較結果（検知信号ＤＳ）を出力する。このように第４実施形態における検知回路４０は、電源電圧ＶＤＤを分圧する抵抗分圧回路と、分圧された電圧及び基準電圧を比較して出力する比較器４２とにより構成されている。

［４−２］増幅回路１１の動作
次に、図１６を用いて第４実施形態に係る増幅回路１１の動作について説明する。図１６は第４実施形態に係る増幅回路１１の動作フローチャートであり、コントローラ２から入出力回路５に信号が入力された場合における増幅回路１１の動作例が示されている。

ロジック制御回路６の制御に基づいてＩＲＥＣ１０が動作を開始すると、まず図１６に示すように検知回路４０が入力同相電圧を検知して（ステップＳ４０）、電源電圧ＶＤＤを分圧した電圧ＶＤＩＶと基準電圧とを比較する（ステップＳ４１）。

電圧ＶＤＩＶが基準電圧よりも高い場合（ステップＳ４１、Ｙｅｓ）、検知回路４０は“Ｈ”レベルの検知信号ＤＳを出力し（ステップＳ４２）、電圧ＶＤＩＶが基準電圧以下の場合（ステップＳ４１、Ｎｏ）、検知回路４０は“Ｌ”レベルの検知信号ＤＳを出力する（ステップＳ４３）。ステップＳ４２及びＳ４３における詳細な動作は、それぞれ第１実施形態で図６を用いて説明したステップＳ１２及びＳ１３の動作と同様のため、説明を省略する。

［４−３］第４実施形態の効果
以上で説明した第４実施形態に係る増幅回路１１によれば、第１実施形態と同様に、入力同相電圧の変動に対する小信号利得及び信号帯域の低下を抑制することが出来る。以下に、本効果の詳細について説明する。

増幅回路１１において入力同相電圧は、電源電圧ＶＤＤに依存した電圧となる場合がある。例えば入力同相電圧は、電源電圧ＶＤＤの２分の１の電圧となることがある。

そこで、第４実施形態に係る増幅回路１１では、検知回路４０が入力同相電圧を検知する代わりに電源電圧ＶＤＤを検知する。具体的には、第４実施形態における検知回路４０は、電源電圧ＶＤＤを抵抗素子Ｒ１及びＲ２により分圧して比較器４２に入力し、基準電圧との比較を行う。そして、比較器４２の比較結果が、第１実施形態と同様の検知信号ＤＳとして利用される。つまり検知回路４０は、分圧された電源電圧ＶＤＤと、基準電圧との比較結果に基づいて、電流源ＩＲＥＦＮ及びＩＲＥＦＰを制御する。

これにより、第４実施形態に係る増幅回路１１は、第１実施形態と同様に、増幅回路１１の動作領域に応じてＮチャネル入力部及びＰチャネル入力部に対する電流配分を変更することが出来る。従って第４実施形態に係る増幅回路１１は、第１実施形態と同様に、入力同相電圧の変動による小信号利得や信号帯域の低下を抑制することが出来るため、広い電源電圧の範囲において高速応答及び高利得を実現することが出来る。そして、第４実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、第１実施形態と同様に半導体集積回路１の高速動作に対応することが出来る。

また、第４実施形態における検知回路４０は、電源電圧ＶＤＤを分圧する抵抗素子Ｒ１及びＲ２と、比較器４２によって構成されることから、第１実施形態における検知回路４０よりも簡易な回路で実現することが出来る。従って第４実施形態に係る増幅回路１１は、第１実施形態よりも低コストで、幅広い入力同相電圧に対応した増幅回路を提供することが出来る。

［５］第５実施形態
次に、第５実施形態に係る増幅回路１１について説明する。第５実施形態に係る増幅回路１１は、第１実施形態に係る増幅回路１１において、検知回路４０が外部電源電圧ＶＣＣＱ基づいて検知信号ＤＳを出力するものである。

［５−１］増幅回路１１の構成
以下に、図１７を用いて第５実施形態に係る増幅回路１１について説明する。図１７には、第５実施形態に係る増幅回路１１の回路構成が示されている。図１７に示すように第５実施形態に係る増幅回路１１は、第４実施形態で図１５を用いて説明した増幅回路１１に対して、検知回路４０が外部電源電圧ＶＣＣＱに基づいて検知信号ＤＳを出力する点が異なっている。また、第５実施形態における検知回路４０の回路構成は、第４実施形態における検知回路４０の回路構成と同様であり、入力される電圧が電源電圧ＶＤＤから外部電源電圧ＶＣＣＱに置き換わっている点のみ異なっている。その他の増幅回路１１の回路構成は、第４実施形態で図１５を用いて説明した増幅回路１１の回路構成と同様のため、説明を省略する。

［５−２］第５実施形態の効果
以上で説明した第５実施形態に係る増幅回路１１によれば、第１及び第４実施形態と同様に、入力同相電圧の変動に対する小信号利得及び信号帯域の低下を抑制することが出来る。以下に、本効果の詳細について説明する。

第４実施形態では、入力同相電圧が電源電圧ＶＤＤに依存した電圧である場合について説明したが、増幅回路１１の実装方法によっては、増幅回路１１の入力部の電源電圧ＶＤＤと、外部から供給される外部電源電圧ＶＣＣＱとが異なることがある。そして、このような場合に、入力同相電圧が外部電源電圧ＶＣＣＱに依存した電圧になることがある。

そこで、第５実施形態に係る増幅回路１１では、検知回路４０が入力同相電圧又は電源電圧ＶＤＤを検知する代わりに、外部電源電圧ＶＤＤを検知する。具体的には、第５実施形態における検知回路４０は、第４実施形態と同様に、電源電圧ＶＣＣＱを抵抗素子Ｒ１及びＲ２により分圧して比較器４２に入力し、基準電圧との比較を行う。そして、比較器４２の比較結果が、第１実施形態と同様の検知信号ＤＳとして利用される。つまり検知回路４０は、分圧された電源電圧ＶＣＣＱと、基準電圧との比較結果に基づいて、電流源ＩＲＥＦＮ及びＩＲＥＦＰを制御する。

これにより、第５実施形態に係る増幅回路１１は、第１及び第４実施形態と同様に、増幅回路１１の動作領域に応じてＮチャネル入力部及びＰチャネル入力部に対する電流配分を変更することが出来る。従って第５実施形態に係る増幅回路１１は、第１及び第４実施形態と同様に、入力同相電圧の変動による小信号利得や信号帯域の低下を抑制することが出来るため、広い電源電圧の範囲において高速応答及び高利得を実現することが出来る。そして、第５実施形態に係る増幅回路１１を用いたＩＲＥＣ１０は、第１及び第４実施形態と同様に半導体集積回路１の高速動作に対応することが出来る。

また、第５実施形態における検知回路４０は、第４実施形態と同様に、電源電圧ＶＣＣＱを分圧する抵抗素子Ｒ１及びＲ２と、比較器４２によって構成されることから、第１実施形態における検知回路４０よりも簡易な回路で実現することが出来る。従って第５実施形態に係る増幅回路１１は、第４実施形態と同様に、低コストで幅広い入力同相電圧に対応した増幅回路を提供することが出来る。

［６］変形例等
実施形態の増幅回路は、第１及び第２差動増幅回路を含む。第１差動増幅回路＜Ｎチャネル入力部＞は、ゲートに第１信号が入力される第１トランジスタ＜31、図４＞と、ゲートに第２信号が入力される第２トランジスタ＜32、図４＞と、第１及び第２トランジスタの一端に電流を供給する第１電流源＜IREFN1、図４＞と、第１スイッチ素子＜SW1、図４＞を介して第１及び第２トランジスタの一端に電流を供給する第２電流源＜IREFN2、図４＞とを含む。第２差動増幅回路＜Ｐチャネル入力部＞は、ゲートに第１信号が入力される第３トランジスタ＜33、図４＞と、ゲートに第２信号が入力される第４トランジスタ＜34、図４＞と、第３及び第４トランジスタの一端に電流を供給する第２電流源＜IREFP1、図４＞と、第２スイッチ素子＜SW2、図４＞を介して第３及び第４トランジスタの一端に電流を供給する第２電流源＜IREFP2、図４＞とを含む。第１スイッチ素子は第３信号＜DS、図４＞により制御される。第２スイッチ素子は第４信号＜BDS、図４＞により制御される。第３信号と第４信号とは相補的な関係である。

これにより、入力同相電圧の変動に対して小信号利得及び信号帯域の低下を抑制することが可能な増幅回路を提供することが出来る。

尚、上記実施形態では、半導体集積回路１としてＮＡＮＤ型フラッシュメモリを含むメモリシステムを例に説明したが、これに限定されない。例えば、本実施形態に係る増幅回路１１は、ＤＲＡＭなどの揮発性の半導体メモリにおける入出力回路に対しても適用することが可能である。また、本実施形態に係る増幅回路１１は、その他の半導体集積回路に対して用いても良く、あらゆる通信インターフェイスの入出力回路に適用することが可能である。

尚、上記実施形態は、可能な限り組み合わせて実施することが出来る。例えば、第４及び第５実施形態において、検知回路４０が１対のスイッチＳＷを制御して、増幅回路１１のＮチャネル入力部及びＰチャネル入力部に供給する電流を調整する場合を例に説明したが、これに限定されない。例えば、第４及び第５実施形態と、第２及び第３実施形態とは、組み合わせることが可能である。具体的には、第４及び第５実施形態に係る増幅回路１１が、第２実施形態で説明した増幅回路１１のようにより多くの電流源を検出回路４０により制御するようにしても良いし、第３実施形態で説明した増幅回路１１のように１つの電流源による電流供給量を無段階で調整するようにしても良い。

尚、上記実施形態では、ＩＲＥＣ１０の増幅回路１１に信号ＤＱと参照電圧ＶＲＥＦとが入力される場合を例に説明したが、これに限定されない。ＩＲＥＣ１０の増幅回路１１に入力される信号は種々変更が可能であり、例えば信号ＤＱＳと信号ＤＱＳの逆相の信号である信号ＤＱＳＢとが入力されても良い。このようにＩＲＥＣ１０は、参照電圧ＶＲＥＦのような固定電位を使用しない場合でも、上記実施形態で説明した構成及び動作を適用することが可能であり、入出力端子Ｉ／Ｏに入力された信号を増幅することが出来る。

尚、本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。また、本明細書において“遮断”とは、当該スイッチがオフ状態になっていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体集積回路、２…コントローラ、３…半導体記憶装置、４…コア回路、５…入出力回路、６…ロジック制御回路、７…電圧生成回路、１１…増幅回路、１２…単相変換部、１３…インバータ部、３０…入力部、４０…検知回路、４１…加算機、４２…平滑回路、４３…比較器、５０…カレントミラー回路、６０…負荷回路

Claims (12)

1. ゲートに第１信号が入力される第１トランジスタと、ゲートに第２信号が入力される第２トランジスタと、前記第１及び第２トランジスタに電流を供給する第１電流源と、第１スイッチ素子を介して前記第１及び第２トランジスタに電流を供給することが可能な第２電流源と、を含む第１差動増幅回路と、
   ゲートに前記第１信号が入力される第３トランジスタと、ゲートに前記第２信号が入力される第４トランジスタと、前記第３及び第４トランジスタに電流を供給する第３電流源と、第２スイッチ素子を介して前記第３及び第４トランジスタに電流を供給することが可能な第４電流源と、を含む第２差動増幅回路と、を備え、
   前記第１スイッチ素子は第３信号によって制御され、前記第２スイッチ素子は第４信号によって制御され、前記第３信号と前記第４信号とは相補的な関係である、増幅回路。
2. 前記第１及び第２信号に基づいて、前記第３信号を出力する検知回路と、
   前記検知回路が前記第３信号を出力するノードと前記第２スイッチ素子との間に接続されたインバータと、
   をさらに備える請求項１に記載の増幅回路。
3. 前記検知回路は、前記第１及び第２信号に基づいて第１電圧を生成し、生成した前記第１電圧と第２電圧との比較結果に基づいて前記第３信号を出力し、
   前記第１電圧が前記第２電圧より大きい場合、前記第３信号が第１論理レベルとなり、前記第１及び第２スイッチ素子がそれぞれオン状態及びオフ状態となり、
   前記第１電圧が前記第２電圧以下の場合、前記第３信号が前記第１論理レベルと異なる第２論理レベルとなり、前記第１及び第２スイッチ素子がそれぞれオフ状態及びオン状態となる、
   請求項２に記載の増幅回路。
4. 第３スイッチ素子を介して前記第１及び第２トランジスタに電流を供給することが可能な第３電流源と、
   第４スイッチ素子を介して前記第３及び第４トランジスタに電流を供給することが可能な第４電流源と、をさらに備え、
   前記第３スイッチ素子は第５信号によって制御され、前記第４スイッチ素子は第６信号によって制御され、前記第５信号と前記第６信号とは相補的な関係である、
   請求項１に記載の増幅回路。
5. 前記第１及び第２信号に基づいて、前記第３及び第５信号を出力する検知回路と、
   前記検知回路が前記第３信号を出力するノードと前記第２スイッチ素子との間に接続された第１インバータと、
   前記検知回路が前記第５信号を出力するノードと前記第４スイッチ素子との間に接続された第２インバータと、
   をさらに備える請求項４に記載の増幅回路。
6. 前記検知回路は、前記第１及び第２信号に基づいて第１電圧を生成し、生成した前記第１電圧と第２電圧との比較結果に基づいて前記第３信号を出力し、生成した前記第１電圧と前記第２電圧より低い第３電圧との比較結果に基づいて前記第５信号を出力し、
   前記第１電圧が前記第２電圧より大きい場合、前記第３及び第５信号が第１論理レベルとなり、前記第１及び第３スイッチ素子がオン状態、前記第２及び第４スイッチ素子がオフ状態となり、
   前記第１電圧が前記第２電圧以下且つ第３電圧より大きい場合、前記第３信号が前記第１論理レベルとなり且つ前記第５信号が前記第１論理レベルと異なる第２論理レベルとなり、前記第１及び第４スイッチ素子がオン状態、前記第２及び第３スイッチ素子がオフ状態となり、
   前記第１電圧が前記第３電圧以下の場合、前記第３及び第５信号が前記第２論理レベルとなり、前記第１及び第３スイッチ素子がオフ状態、前記第２及び第４スイッチ素子がオン状態となる、
   請求項５に記載の増幅回路。
7. 電源電圧に基づいて前記第３信号を出力する検知回路と、
   前記検知回路が前記第３信号を出力するノードと前記第２スイッチ素子との間に接続されたインバータと、
   をさらに備える請求項１に記載の増幅回路。
8. 前記検知回路は、前記電源電圧が供給されるノードと接地電圧が供給されるノードとの間に直列接続された第１及び第２抵抗素子を含み、前記第１抵抗素子と前記第２抵抗素子との間のノードにおける電圧である第１電圧と、第２電圧との比較結果に基づいて前記第３信号を出力し、
   前記第１電圧が前記第２電圧より大きい場合、前記第３信号が第１論理レベルとなり、前記第１及び第２スイッチ素子がそれぞれオン状態及びオフ状態となり、
   前記第１電圧が前記第２電圧以下の場合、前記第３信号が前記第１論理レベルと異なる第２論理レベルとなり、前記第１及び第２スイッチ素子がそれぞれオフ状態及びオン状態となる、
   請求項７に記載の増幅回路。
9. 前記電源電圧は、前記増幅回路の内部電源電圧又は外部電源電圧である、
   請求項７又は請求項８に記載の増幅回路。
10. ゲートに第１信号が入力される第１トランジスタと、ゲートに第２信号が入力される第２トランジスタと、前記第１及び第２トランジスタに電流を供給する第１電流源と、を含む第１差動増幅回路と、
    ゲートに前記第１信号が入力される第３トランジスタと、ゲートに前記第２信号が入力される第４トランジスタと、前記第３及び第４トランジスタに電流を供給する第２電流源と、を含む第２差動増幅回路と、
    前記第１及び第２信号に基づいて第１電圧を生成し、前記第１電圧に基づいて前記第１電流源を制御する第１レベルシフタと、前記第１電圧に基づいて前記第２電流源を制御する第２レベルシフタと、を含む検知回路と、を備え、
    前記検知回路は、
    前記第１電圧が第２電圧より大きい場合、前記第１電流源が前記第１及び第２トランジスタに供給する電流量を、前記第２電流源が前記第３及び第４トランジスタに供給する電流量よりも大きくし、
    前記第１電圧が第２電圧以下である場合、前記第２電流源が前記第３及び第４トランジスタに供給する電流量を、前記第１電流源が前記第１及び第２トランジスタに供給する電流量よりも大きくする、増幅回路。
11. 前記検知回路は、前記第１電流源が前記第１及び第２トランジスタに供給する電流量と、前記第２電流源が前記第３及び第４トランジスタに供給する電流量との合計が、略一定になるように前記第１及び第２電流源を制御する、
    請求項１０に記載の増幅回路。
12. 前記第１及び第２トランジスタは、ＮチャネルＭＯＳトランジスタであり、
    前記第３及び第４トランジスタは、ＰチャネルＭＯＳトランジスタであり、
    請求項１乃至請求項１１のいずれかに記載の増幅回路。