JP2018148172A - アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法 - Google Patents

Abstract

【課題】本発明は、良好な特性を有する画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成することが可能なアレイ基板、当該アレイ基板を備える液晶表示装置、画素ＴＦＴである薄膜トランジスタ、およびアレイ基板の製造方法を提供することを目的とする。【解決手段】本発明によるアレイ基板は、基板１上に画素ＴＦＴ３０および駆動ＴＦＴ４０を備えるＴＦＴ基板１００であって、画素ＴＦＴ３０は、第１ソース電極８および第１ドレイン電極９と、アモルファスシリコン層１０とを備え、駆動ＴＦＴ４０は、ゲート絶縁膜５上であって第２ゲート電極３と平面視で重なるように設けられた第３酸化物半導体層１１と、第３酸化物半導体層１１と平面視で重なり、かつ互いが離間する第３離間部分を有する第２ソース電極１２および第２ドレイン電極１３とを備える。【選択図】図１

Description

本発明は、アレイ基板、液晶表示装置、薄膜トランジスタ、およびアレイ基板の製造方法に関する。

従来の一般的な薄型パネルの１つである液晶表示装置（Liquid Crystal Display：ＬＣＤ）は、低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年では、ＴＶ用途としても広く用いられている。

特に、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を画素のスイッチング素子として用いたアクティブマトリクス基板は、液晶表示装置等の電気光学装置に利用されるものとしてよく知られている。以下、ＴＦＴを画素のスイッチング素子として用いたアクティブマトリクス基板のことをＴＦＴ基板という。ＴＦＴ基板を用いた液晶表示装置では、広視野角化、高精細化、高品位化等の表示性能の向上が要求されるとともに、製造工程を簡略化して効率的に製造することによる低コスト化が要求される。

一般的に、ＴＦＴ基板を用いた液晶表示装置は、画素電極および当該画素電極に接続したＴＦＴを備えた画素が複数個のマトリクス状に配設されたＴＦＴ基板と、画素電極に対向して配置された対向電極およびカラーフィルタ（Color Filter：ＣＦ）等を備えた対向基板とが液晶層を挟持した液晶パネルを基本構造とし、当該液晶パネルに偏光子等が取り付けられている。例えば、全透過型の液晶表示装置では、液晶パネルの背面側にバックライト（Back Light：ＢＬ）設けられている。以下、画素電極に接続したＴＦＴのことを画素ＴＦＴという。ＴＦＴ基板は素子基板ともいい、対向基板はＣＦ基板ともいう。

上記のように、液晶を駆動する電界を発生させるために、画素電極と対向電極とが液晶層を挟むように配置された液晶パネルには、縦電界駆動方式と横電界駆動方式とがある。縦電界駆動方式としては、例えば、ＴＮ（Twisted Nematic）方式およびＶＡ（Vertical Alignment）方式等がある。横電界駆動方式としては、例えば、画素電極および対向電極をＴＦＴ基板側に配設したIn Plane Switching方式、およびＦＦＳ（Fringe Field Switching）方式等がある。

従来、液晶表示装置用の画素ＴＦＴでは、一般的にアモルファスシリコン（ａ−Ｓｉ）が半導体のチャネル層として用いられていた。その主な理由としては、アモルファスであるがゆえに、大面積の基板上でも特性の均一性が良い膜を形成することができること、また、アモルファスシリコンの成膜を含むプロセス温度が約３００℃以下であり、比較的低温で成膜できることから耐熱性が劣る安価なガラス基板上でも成膜することができるため、ＴＶ用途のように表示エリアが広くかつ低コスト化が要求される液晶表示装置に適していることが挙げられる。

アモルファスシリコンをチャネル層とする画素ＴＦＴは、通常、逆スタガ構造と呼ばれるＴＦＴ構造が用いられる。逆スタガ構造のＴＦＴを用いると、例えばＴＮ方式またはＶＡ方式のＴＦＴ基板を５回の写真製版工程で効率良く低コストで製造することができるという利点がある（例えば、特許文献１参照）。逆スタガ構造のＴＦＴは、バックチャネルエッチング（ＢＣＥ）工程を必要とするＢＣＥ型ＴＦＴ構造がベースとなっており、アモルファスシリコンを用いたＢＣＥ型ＴＦＴは、画素ＴＦＴとして好適に用いることができる。

しかし、アモルファスシリコンを用いたＴＦＴは、移動度が０．５ｃｍ^２／Ｖｓｅｃ前後と小さいため、画素ＴＦＴを駆動する駆動回路を構成するＴＦＴを形成することは困難とされている。以下、駆動回路を構成するＴＦＴのことを駆動ＴＦＴという。一般的な液晶表示装置に備えられる駆動回路は、ＴＦＴおよび容量素子が集積された駆動用のＩＣ（Integrated Circuit）チップが、外部から液晶パネルに取り付けられて構成されている。従って、液晶パネルの周辺領域に外付けのＩＣを取り付けるためのスペースが必要となり、液晶表示装置の小型化および低価格化に限界があった。

一方、アモルファスではなく、微結晶化（Micro Crystalline）または多結晶化（Poly Crystalline）されたシリコン（Ｓｉ）をチャネル層とするＴＦＴは、１０ｃｍ^２／Ｖｓｅｃを超える高移動度を得ることができる。例えば、多結晶シリコンをチャネル層として用いることによって、画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成する技術が開示されている（例えば、特許文献２参照）。このような構成を有する液晶表示装置は、外付けのＩＣが不要になるとともに、駆動ＴＦＴを画素ＴＦＴと同様に写真製版工程を用いて形成することができるため、液晶表示装置の小型化および製造コストの低減が可能になる。

さらに近年、酸化物半導体をチャネル層に用いたＴＦＴが開発されている（例えば、特許文献３，４参照）。酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）系、または酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ_２Ｏ_３）および酸化インジウム（Ｉｎ_２Ｏ_３）を添付したＩｎＧａＺｎＯ系等がある。

酸化物半導体は、組成を適正化することによって均一性の良いアモルファス状態の膜が安定的に得られ、従来のアモルファスシリコンよりも一桁以上高い移動度、具体的には５ｃｍ^２／Ｖｓｅｃ以上の移動度を有するため、小型で高性能なＴＦＴを実現できるという利点がある。従って、酸化物半導体をチャネル層として用いることによって、画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成することができる（例えば、特許文献５，６参照）。

特開平１０−２６８３５３号公報 特開平５−６３１９６号公報 特開２００４−１０３９５７号公報 特開２００５−７７８２２号公報 特開２０１１−２９５７９号公報 特開２０１１−４４６９９号公報

上述の通り、画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成することができれば、液胞表示装置の小型化および低コスト化を実現することができる。しかし、画素ＴＦＴに好適なアモルファスシリコンをチャネル層として用いたＴＦＴは、移動度が小さいため、高移動度を必要とする駆動ＴＦＴに用いることは困難である。

特許文献１のように、アモルファスシリコンをチャネル層として用いた逆スタガ構造のＢＣＥ型ＴＦＴを製造する場合、アモルファスシリコンのチャネル層と金属層との界面では良好なオーミックコンタクト特性が得られないため、チャネル層とソース電極およびドレイン電極との界面において、アモルファスシリコンにリン（Ｐ）のような１３族原子を添加して電子キャリアを増大して低抵抗化したｎ型アモルファスシリコン層を設ける必要がある。ｎ型アモルファスシリコン層は、オーミックコンタクト層として機能する。従って、ソース電極およびドレイン電極を形成した後、アモルファスシリコンのチャネル層上に形成されたｎ型アモルファスシリコン層を除去する工程が必要となる。しかし、チャネル層およびｎ型アモルファスシリコン層は同じアモルファスシリコン系の材料であるため、チャネル層のみを残してｎ型アモルファスシリコン層のみを正確に選択的にエッチング除去することは難しく、大面積の基板の場合、エッチングプロセスの均一性不良によるＴＦＴ特性の均一性不良が生じやすく、表示ムラ等の不良を発生させる問題がある。

特許文献２のように、移動度の高い微結晶シリコンまたは多結晶シリコンをチャネル層に用いて画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成する場合、シリコンを結晶化させるために１０００℃近い高温プロセスが必要となる。従って、新たに高温アニール炉等の装置が必要となる。また、石英のような高価な高耐熱性基板を必要とするため、部材コストの増大を招くとともに、石英基板の大型化が困難であるため大型サイズの液晶表示装置を製造することができないという問題がある。

シリコンを比較的低温で多結晶化させる方法としては、エキシマレーザー等をシリコンに照射するレーザーアニール法がある。レーザー照射によるシリコンの多結晶化技術は、一般的に低温ポリシリコン（Low Temperature Poly Silicon：ＬＴＰＳ）技術として広く知られており、一般的にはプロセス温度を５００℃以下にすることができる。しかし、当該方法は、広い面積に渡ってシリコンからなるチャネル層を均一に結晶化させることが難しく、レーザーを広範囲にスキャンする際に精密な制御が必要となる。また、新たにレーザー照射装置が必要となり、製造コストの増大を招く。さらに、結晶化されたシリコンを用いてＢＣＥ型ＴＦＴを製造する場合、アモルファスシリコンと同様、ＢＣＥ工程におけるエッチングの均一性の問題がある。

特許文献５，６のように、酸化物半導体をチャネル層に用いて画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成する場合、上述の通り、酸化物半導体の組成を適正化することによって均一性の良いアモルファス状態の膜が安定的に得られ、従来のアモルファスシリコンよりも高移動度であるという利点がある。また、アモルファス酸化物は、比較的低温のプロセスで製造することができるため、従来のアモルファスシリコンを製造していた設備と同じ設備を用いてＴＦＴを製造することができるため、製造コストの増大を抑えることができる。

しかし、酸化物半導体をチャネル層に用いたＴＦＴは、光に対するＴＦＴ特性が劣化することが指摘されている。ここで、光に対するＴＦＴ特性の劣化のことを光劣化という。液晶パネルの周辺領域に形成される駆動回路を構成する駆動ＴＦＴは、例えば周辺領域を遮光することによって光劣化を防止することができる。一方、表示領域の画素ＴＦＴは、背面側から照射されるバックライト光、または表面側から侵入した外光に由来する漏れ光、すなわち迷光がチャネル層に入光することによって光劣化が発生し、表示不良が生じる可能性があった。

本発明は、このような問題を解決するためになされたものであり、良好な特性を有する画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成することが可能なアレイ基板、小型かつ高表示品質を有することが可能な液晶表示装置、良好な特性を有することが可能な画素ＴＦＴである薄膜トランジスタ、および低コストで製造することが可能なアレイ基板の製造方法を提供することを目的とする。

上記の課題を解決するために、本発明によるアレイ基板は、基板上に第１薄膜トランジスタおよび第２薄膜トランジスタを備えるアレイ基板であって、第１薄膜トランジスタは、基板上に設けられた第１ゲート電極と、第１ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上であって第１ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有して設けられた第１酸化物半導体層および第２酸化物半導体層と、第１酸化物半導体層上および第２酸化物半導体層上の各々からゲート絶縁膜上に渡って設けられ、第１酸化物半導体層または第２酸化物半導体層と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有して設けられた第１ソース電極および第１ドレイン電極と、ゲート絶縁膜上の第１離間部分、第２離間部分、第１ソース電極上の一部、および第１ドレイン電極上の一部に渡って設けられたアモルファスシリコン層とを備え、第２薄膜トランジスタは、基板上に設けられた第２ゲート電極と、第２ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上であって第２ゲート電極と平面視で重なるように設けられた第３酸化物半導体層と、第３酸化物半導体層上からゲート絶縁膜上に渡って設けられ、第３酸化物半導体層と平面視で重なり、かつ互いが離間する第３離間部分を有する第２ソース電極および第２ドレイン電極とを備える。

また、本発明による薄膜トランジスタは、基板と、基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上であってゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有して設けられた第１酸化物半導体層および第２酸化物半導体層と、第１酸化物半導体層上および第２酸化物半導体層上の各々からゲート絶縁膜上に渡って設けられ、第１酸化物半導体層または第２酸化物半導体層と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有して設けられたソース電極およびドレイン電極と、ゲート絶縁膜上の第１離間部分、第２離間部分、ソース電極上の一部、およびドレイン電極上の一部に渡って設けられたアモルファスシリコン層とを備える。

また、本発明によるアレイ基板の製造方法は、（ａ）基板上の予め定められた位置に第１ゲート電極および第２ゲート電極を形成する工程と、（ｂ）第１ゲート電極および第２ゲート電極を覆うようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上であって第１ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有するように第１酸化物半導体層および第２酸化物半導体層を形成するとともに、ゲート絶縁膜上であって第２ゲート電極と平面視で重なるように第３酸化物半導体層を形成する工程と、（ｄ）第１酸化物半導体層上および第２酸化物半導体層上の各々からゲート絶縁膜上に渡って設けられ、第１酸化物半導体層または第２酸化物半導体層と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有するように第１ソース電極および第１ドレイン電極を形成する工程と、（ｅ）ゲート絶縁膜上の第１離間部分、第２離間部分、第１ソース電極上の一部、および第１ドレイン電極上の一部に渡ってアモルファスシリコン層を形成する工程と、（ｆ）第３酸化物半導体層上からゲート絶縁膜上に渡って形成され、第３酸化物半導体層と平面視で重なり、かつ互いが離間する第３離間部分を有するように第２ソース電極および第２ドレイン電極を形成する工程とを備える。

本発明によると、アレイ基板は、基板上に第１薄膜トランジスタおよび第２薄膜トランジスタを備えるアレイ基板であって、第１薄膜トランジスタは、基板上に設けられた第１ゲート電極と、第１ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上であって第１ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有して設けられた第１酸化物半導体層および第２酸化物半導体層と、第１酸化物半導体層上および第２酸化物半導体層上の各々からゲート絶縁膜上に渡って設けられ、第１酸化物半導体層または第２酸化物半導体層と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有して設けられた第１ソース電極および第１ドレイン電極と、ゲート絶縁膜上の第１離間部分、第２離間部分、第１ソース電極上の一部、および第１ドレイン電極上の一部に渡って設けられたアモルファスシリコン層とを備え、第２薄膜トランジスタは、基板上に設けられた第２ゲート電極と、第２ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上であって第２ゲート電極と平面視で重なるように設けられた第３酸化物半導体層と、第３酸化物半導体層上からゲート絶縁膜上に渡って設けられ、第３酸化物半導体層と平面視で重なり、かつ互いが離間する第３離間部分を有する第２ソース電極および第２ドレイン電極とを備えるため、良好な特性を有する画素ＴＦＴおよび駆動ＴＦＴを同一基板上に形成することが可能となる。

また、薄膜トランジスタは、基板と、基板上に設けられたゲート電極と、ゲート電極を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上であってゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有して設けられた第１酸化物半導体層および第２酸化物半導体層と、第１酸化物半導体層上および第２酸化物半導体層上の各々からゲート絶縁膜上に渡って設けられ、第１酸化物半導体層または第２酸化物半導体層と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有して設けられたソース電極およびドレイン電極と、ゲート絶縁膜上の第１離間部分、第２離間部分、ソース電極上の一部、およびドレイン電極上の一部に渡って設けられたアモルファスシリコン層とを備えるため、良好な特性を有することが可能となる。

また、アレイ基板の製造方法は、（ａ）基板上の予め定められた位置に第１ゲート電極および第２ゲート電極を形成する工程と、（ｂ）第１ゲート電極および第２ゲート電極を覆うようにゲート絶縁膜を形成する工程と、（ｃ）ゲート絶縁膜上であって第１ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有するように第１酸化物半導体層および第２酸化物半導体層を形成するとともに、ゲート絶縁膜上であって第２ゲート電極と平面視で重なるように第３酸化物半導体層を形成する工程と、（ｄ）第１酸化物半導体層上および第２酸化物半導体層上の各々からゲート絶縁膜上に渡って設けられ、第１酸化物半導体層または第２酸化物半導体層と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有するように第１ソース電極および第１ドレイン電極を形成する工程と、（ｅ）ゲート絶縁膜上の第１離間部分、第２離間部分、第１ソース電極上の一部、および第１ドレイン電極上の一部に渡ってアモルファスシリコン層を形成する工程と、（ｆ）第３酸化物半導体層上からゲート絶縁膜上に渡って形成され、第３酸化物半導体層と平面視で重なり、かつ互いが離間する第３離間部分を有するように第２ソース電極および第２ドレイン電極を形成する工程と、を備えるため、低コストで製造することが可能となる。

本発明の実施の形態によるＴＦＴ基板の構成の一例を示す平面図である。 本発明の実施の形態による画素ＴＦＴ周辺の構成の一例を示す平面図である。 本発明の実施の形態による駆動ＴＦＴの構成の一例を示す平面図である。 図２のＸ１−Ｘ２、および図３のＹ１−Ｙ２の断面図である。 本発明の実施の形態による画素ＴＦＴおよび駆動ＴＦＴの製造工程の一例を示す図である。 本発明の実施の形態による画素ＴＦＴおよび駆動ＴＦＴの製造工程の一例を示す図である。 本発明の実施の形態による画素ＴＦＴおよび駆動ＴＦＴの製造工程の一例を示す図である。 本発明の実施の形態による画素ＴＦＴおよび駆動ＴＦＴの製造工程の一例を示す図である。 本発明の実施の形態による画素ＴＦＴおよび駆動ＴＦＴの製造工程の一例を示す図である。 変形例１による画素ＴＦＴおよび駆動ＴＦＴの構成の一例を示す断面図である。 変形例２による画素ＴＦＴおよび駆動ＴＦＴの構成の一例を示す断面図である。

本発明の実施の形態について、図面に基づいて以下に説明する。なお、本実施の形態におけるＴＦＴは、スイッチング素子として用いられ、液晶表示装置等のＴＦＴ基板において画素用および駆動回路用に適用することができる。

＜実施の形態＞
＜ＴＦＴ基板の構成＞
図１は、本発明の実施の形態によるアレイ基板であるＴＦＴ基板１００の構成の一例を示す平面図であり、ＴＦＴ基板１００の全体構成を模式的に説明するための図である。

ＴＦＴ基板１００は、第１薄膜トランジスタである画素ＴＦＴ３０を含む画素領域ＰＸがマトリクス状に配列された表示領域５０と、表示領域５０の周辺に設けられた額縁領域６０とに大別される。

表示領域５０では、複数のゲート配線１０２と複数のソース配線１０５とが互いに直交するように配置されており、各直交部に対応して画素ＴＦＴ３０および画素電極１０６を含む画素領域ＰＸが設けられている。

額縁領域６０では、ゲート配線１０２に駆動電圧を与える走査信号駆動回路７０と、ソース配線１０５に駆動電圧を与える表示信号駆動回路８０が配置されている。走査信号駆動回路７０によって選択的に１本のゲート配線１０２に電流が流れ、かつ表示信号駆動回路８０によって選択的に１本のソース配線１０５に電流が流れた時、これらのゲート配線１０２およびソース配線１０５が直交する直交部に存在する画素ＴＦＴ３０がオン状態となり、当該画素ＴＦＴ３０に接続された画素電極１０６に電荷が蓄積される。

走査信号駆動回路７０は、例えば、図１の吹き出し部に示すように、第２薄膜トランジスタである駆動ＴＦＴ４０，４１，４２等を有する駆動電圧発生回路ＳＣを複数備えている。表示信号駆動回路８０も同様に、図示しない複数の駆動電圧発生回路を備えている。ここで、駆動ＴＦＴ４０，４１，４２に流れる電流は、ドレイン電極からソース電極に流れるものとする。

駆動電圧発生回路ＳＣは、例えば、クロック信号ＣＬＫがドレインに与えられる駆動ＴＦＴ４０と、接地電位ＶＳＳがソースに与えられ、かつドレインが駆動ＴＦＴ４０のソースに接続された駆動ＴＦＴ４１と、電源電位ＶＤＤがドレインに与えられ、かつソースが駆動ＴＦＴ４０のゲートに接続された駆動ＴＦＴ４２とを備えている。なお、駆動ＴＦＴ４２のソースは、駆動ＴＦＴ４０と駆動ＴＦＴ４１との間の接続ノードＮ１にキャパシタＣ１を介して接続されている。接続ノードＮ１は、駆動電圧発生回路ＳＣの出力ノードとなって、対応するゲート配線１０２に駆動電圧を与える。

駆動ＴＦＴ４２のゲートに与えられた信号によって駆動ＴＦＴ４２がオン状態になることによって、駆動ＴＦＴ４０がオン状態となってクロック信号ＣＬＫが接続ノードＮ１から出力される。また、駆動ＴＦＴ４１のゲートに与えられた信号によって駆動ＴＦＴ４１がオン状態になることによって、接続ノードＮ１の電位が接地電位ＶＳＳに固定される。

後述のように、本実施の形態では、画素ＴＦＴ３０のチャネル層には、従来から実績のあるアモルファスシリコンが用いられる。従って、光劣化の少ない表示特性が安定した液晶表示装置を作製することができる。また、駆動ＴＦＴ４０，４１，４２のチャネル層には、酸化物半導体が用いられる。酸化物半導体は移動度が高いため、酸化物半導体をチャネル層に用いた駆動ＴＦＴ４０，４１，４２等を用いることによって、安定した動作を行う走査信号駆動回路７０および表示信号駆動回路８０を得ることができるとともに、これらの小型化を図ることができる。その結果、ＴＦＴ基板１００の額縁領域６０において、走査信号駆動回路７０および表示信号駆動回路８０を小面積内に設けることが可能となる。従って、走査信号駆動回路７０および表示信号駆動回路８０を低コスト化できるとともに、額縁領域６０の面積を小さくした狭額縁の液晶表示装置を作製することができる。

＜ＴＦＴの構成＞
以下、ＴＦＴ基板１００に設けられる画素ＴＦＴ３０および駆動ＴＦＴ４０の構成について詳細に説明する。なお、駆動ＴＦＴ４１，４２は、駆動ＴＦＴ４０と基本的な構成は同じであるため説明を省略する。以下では、画素ＴＦＴ３０は、光透過型のＴＮ方式に代表される縦電界駆動方式の液晶表示装置に用いるものとして説明する。

図２は、画素ＴＦＴ３０周辺の構成の一例を示す平面図であり、画素ＴＦＴ３０を含む表示領域５０の一部を示す図である。図３は、駆動ＴＦＴ４０の構成の一例を示す平面図である。図４は、図２のＸ１−Ｘ２、および図３のＹ１−Ｙ２の断面図である。

画素ＴＦＴ３０および駆動ＴＦＴ４０は、例えば、ガラス等の透明絶縁性基板である基板１に設けられる。具体的には、基板１上に金属等からなる遮光性導電膜である第１ゲート電極２、第２ゲート電極３、および共通電極４が選択的に設けられている。共通電極４は、共通配線ともいう。第１ゲート電極２は、画素ＴＦＴ３０が設けられるべき領域に設けられており、画素ＴＦＴ３０のゲート電極として機能する。第２ゲート電極３は、駆動ＴＦＴ４０が設けられるべき領域に設けられており、駆動ＴＦＴ４０のゲート電極として機能する。

第１ゲート電極２、第２ゲート電極３、および共通電極４を被覆するように、基板１上の全面に第１絶縁膜からなるゲート絶縁膜５が設けられている。ゲート絶縁膜５上における第１ゲート電極２と平面視で重なる領域では、互いに離間するように第１酸化物半導体層６および第２酸化物半導体層７が設けられている。すなわち、第１酸化物半導体層６および第２酸化物半導体層７は、ゲート絶縁膜５上であって第１ゲート電極２と平面視で重なり、かつ互いが離間する第１離間部分を有するように設けられている。

ゲート絶縁膜５上における第２ゲート電極３と平面視で重なる領域では、チャネル層として機能する第３酸化物半導体層１１が設けられている。すなわち、第３酸化物半導体層１１は、ゲート絶縁膜５上であって第２ゲート電極３と平面視で重なるように設けられている。

第１酸化物半導体層６上には、第１酸化物半導体層６の一部を除いて覆うように第１ソース電極８が設けられている。第２酸化物半導体層７上には、第２酸化物半導体層７の一部を除いて覆うように第１ドレイン電極９が設けられている。すなわち、第１ソース電極８および第１ドレイン電極９は、第１酸化物半導体層６および第２酸化物半導体層７の各々からゲート絶縁膜５上に渡って設けられ、第１酸化物半導体層６およびまたは第２酸化物半導体層７と平面視で重なり、かつ互いが第１離間部分よりも離れた第２離間部分を有するように設けられている。第１酸化物半導体層６と第１ソース電極８とは、良好な電気特性で接続されている第２酸化物半導体層７と第１ドレイン電極９とは、良好な電気特性で接続されている。

後述のように、第１酸化物半導体層６は、チャネル層として機能するアモルファスシリコン層１０と第１ソース電極８とを良好な電気特性で接続するオーミックコンタクト層として機能する。第２酸化物半導体層７は、アモルファスシリコン層１０と第１ドレイン電極９とを良好な電気特性で接続するオーミックコンタクト層として機能する。

第３酸化物半導体層１１上には、互いに離間するように第２ソース電極１２および第２ドレイン電極１３が選択的に設けられている。すなわち、第２ソース電極１２および第２ドレイン電極１３は、第３酸化物半導体層１１上からゲート絶縁膜５上に渡って設けられ、第３酸化物半導体層１１と平面視で重なり、かつ互いが離間する第３離間部分を有するように設けられている。第３酸化物半導体層１１は、第２ソース電極および第２ドレイン電極１３の各々と良好な電気特性で接続されている。

ゲート絶縁膜５上の第１酸化物半導体層６および第２酸化物半導体層７が離間している部分から、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８上の一部、および第１ドレイン電極９上の一部に渡ってアモルファスシリコン層１０が設けられている。すなわち、アモルファスシリコン層１０は、ゲート絶縁膜５上の第１離間部分、第２離間部分、第１ソース電極８上の一部、および第１ドレイン電極９上の一部に渡って設けられている。

アモルファスシリコン層１０上の一部と第１ソース電極８を覆うように第３ソース電極１４が設けられている。アモルファスシリコン層１０上の一部と第１ドレイン電極９を覆うように第３ドレイン電極１５が設けられている。すなわち、第３ソース電極１４および第３ドレイン電極１５は、アモルファスシリコン層１０上から第１ソース電極８上および第１ドレイン電極９上の各々に渡り、かつアモルファスシリコン層１０上において互いが離間して設けられている。第３ソース電極１４および第３ドレイン電極１５は、第１ゲート電極２と平面視で重なる領域の一部で互いに離間して設けられている。

第３ドレイン電極１５は、第１ドレイン電極９上からゲート絶縁膜５上に渡って画素電極部に延在している。画素電極部に設けられている第３ドレイン電極１５、すなわちゲート絶縁膜５上に設けられた第３ドレイン電極１５は、画素電極１６に相当する。画素電極１６の一部は、ゲート絶縁膜５を介して共通電極４と平面視で重なっており、当該重なり部分で保持容量を形成する。

第２ソース電極１２上には、第４ソース電極１７が設けられている。第２ドレイン電極１３上には、第４ドレイン電極１８が設けられている。ゲート絶縁膜５、アモルファスシリコン層１０、第３酸化物半導体層１１、第２ソース電極１２、第２ドレイン電極１３、第３ソース電極１４、第３ドレイン電極１５、第４ソース電極１７、および第４ドレイン電極１８を覆うように第２絶縁膜からなる保護絶縁膜１９が設けられている。

本実施の形態によるＴＦＴは上記のように構成され、ＴＦＴ基板１００上にアモルファスシリコン層１０をチャネル層として備える画素ＴＦＴ３０と、第３酸化物半導体層１１をチャネル層として備える駆動ＴＦＴ４０とが設けられている。また、画素ＴＦＴ３０において、第１酸化物半導体層６および第２酸化物半導体層７は、アモルファスシリコン層１０と第１ソース電極８および第１ドレイン電極９との良好な電気特性で接続するオーミックコンタクト層として設けられている。

＜液晶表示装置の構成＞
図２，３に示すＴＦＴ基板の表面には、配向膜およびスペーサが設けられている。配向膜は、液晶を配列させるための膜であり、ポリイミド等で構成されている。また、別途準備された、図示しないカラーフィルタおよび配向膜等を備えた対向基板が、ＴＦＴ基板１００と対向して配置されている。スペーサによってＴＦＴ基板１００と対向基板との間には間隙があり、当該間隙には液晶が封止されている。このように、縦電界駆動方式であるＴＮ方式またはＶＡ方式の液晶表示パネルが構成される。当該液晶表示パネルの外側に偏光板、位相差板、およびバックライトユニット等を配置することによって液晶表示装置が構成される。

＜製造方法＞
本実施の形態によるＴＦＴ基板１００を構成する画素ＴＦＴ３０および駆動ＴＦＴ４０の製造方法について説明する。図５〜８は、画素ＴＦＴ３０および駆動ＴＦＴ４０の製造工程の一例を示す図である。なお、図５〜８に示すＸ１−Ｘ２は、図２に示すＸ１−Ｘ２に対応している。図５〜８に示すＹ１−Ｙ２は、図３に示すＹ１−Ｙ２に対応している。また、製造工程における最終工程を示す図は、図４に相当する。

まず、ガラス等の透明絶縁性の基板１を洗浄液または純水で洗浄する。本実施の形態では、基板１として厚さ０．６ｍｍのガラス基板を用いた。洗浄後の基板１上に、第１導電膜を形成する。

第１導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）等の金属、またはこれらの金属元素を主成分として他の元素を１種類以上添加した合金等を用いることができる。ここで、主成分の元素とは、合金を構成する元素のうち、含有量が最も多い元素のことである。なお、第１導電膜は、上記の金属の層または合金の層を２層以上含む積層構造としてもよい。上記の金属または合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗の導電膜を得ることができる。本実施の形態では、アルゴン（Ａｒ）ガスを用いたスパッタリング法によって、第１導電膜である厚さ２００ｎｍのＣｕ膜を形成した。

次いで、第１導電膜上にフォトレジスト材を塗布し、１回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第１導電膜をエッチングによってパターニングする。本実施の形態では、過硫酸アンモニウム（Ammonium peroxodisulfate）０．３重量％濃度の水溶液を含む溶液を用いてウエットエッチングを行った。その後、フォトレジストパターンを除去することによって、図５に示すような、基板１上に第１ゲート電極２、第２ゲート電極３、および共通電極４が形成される。すなわち、第１ゲート電極２、第２ゲート電極３、および共通電極４は、同一層に形成される。

次いで、第１ゲート電極２および第２ゲート電極３を覆うように第１絶縁膜からなるゲート絶縁膜５を形成する。本実施の形態では、化学的気相成膜（Chemical Vapor Deposition：ＣＶＤ）法を用いて、窒化シリコン（ＳｉＮ）膜を成膜することによってゲート絶縁膜５を形成した。具体的には、ゲート絶縁膜５は、厚さ４００ｎｍの窒化シリコン膜とした。なお、第１絶縁膜は、ＴＦＴではゲート絶縁膜として機能するため、一般的にはゲート絶縁膜と呼ばれている。本実施の形態では、ゲート絶縁膜５を窒化シリコン膜としたが、ゲート絶縁膜５を酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜との積層としてもよい。

次いで、ゲート絶縁膜５上に酸化物半導体膜を形成する。本実施の形態では、酸化物半導体材料として、Ｉｎ：Ｚｎ：Ｓｎ：Ｏの原子組成比が２：６：２：１３であるＩｎ−Ｚｎ−Ｓｎ−Ｏターゲット［Ｉｎ_２Ｏ_３・（ＺｎＯ）_６・（ＳｎＯ_２）_２］を用いる。具体的には、ＩｎＺｎＳｎＯターゲットを用いたスパッタリング法によって、厚さ５０ｎｍのＩｎＺｎＳｎＯ膜を形成した。ＩｎＺｎＳｎＯ膜は、電子キャリアを有するｎ型半導体である。

次いで、２回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてＩｎＺｎＳｎＯからなる酸化物半導体膜をエッチングによってパターニングする。成膜直後のＩｎＺｎＳｎＯ膜は非晶質構造であり、シュウ酸を含む薬液に可溶性を示す。一方、ＰＡＮ系薬液または過硫酸アンモニウム水溶液に対して液温２０℃から４０℃の範囲で５分間浸漬した後でもＩｎＺｎＳｎＯ膜の膜減りはほとんど認められず、ＰＡＮ系薬液または過硫酸アンモニウム水溶液を用いてＩｎＺｎＳｎＯ膜をエッチング加工することは不可能である。本実施の形態では、シュウ酸（ジカルボン酸：Oxalic acid）５重量％濃度の水溶液を含む溶液を用いてウエットエッチングを行った。

その後、フォトレジストパターンを除去することによって、図５に示すような、第１ゲート電極２と平面視で重なり、かつ互いが離間するように酸化物半導体からなる第１酸化物半導体層６および第２酸化物半導体層７が形成されるとともに、第２ゲート電極３と平面視で重なるように第３酸化物半導体層１１が形成される。すなわち、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１は、同一層に形成される。

フォトレジストパターンの除去後、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１のキャリア濃度が１Ｅ＋１２／ｃｍ^３以下となるように、基板全体を３５０℃で６０分間、大気雰囲気中でアニールする。

次いで、ゲート絶縁膜５、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１を覆うように第２導電膜を形成する。本実施の形態では、Ａｒガスを用いたスパッタリング法によって、第２導電膜であるＣｕ膜を２００ｎｍの厚さに形成した。

次いで、３回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第２導電膜をエッチングによってパターニングする。本実施の形態では、第１導電膜の形成時と同様、過硫酸アンモニウム系溶液を用いたウエットエッチングを行った。その後、フォトレジストパターンを除去することによって、図５に示すような第１ソース電極８および第１ドレイン電極９が形成される。第１ソース電極８は、第１酸化物半導体層６の一部を除いて覆うように形成される。第１ドレイン電極９は、第２酸化物半導体層７の一部を覆うように形成される。また、この段階では、第３酸化物半導体層１１は第２導電膜で完全に覆われている。

次いで、ＣＶＤ法を用いて、ゲート絶縁膜５、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、第１ドレイン電極９、および第２導電膜を覆うようにアモルファスシリコン膜を厚さ１００ｎｍ成膜する。本実施の形態では、アモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）および水素（Ｈ_２）を用いた。

次いで、４回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてアモルファスシリコン膜をエッチングによってパターニングする。本実施の形態では、弗素を含む六フッ化硫黄（ＳＦ_６）ガスと塩化水素（ＨＣｌ）ガスを含むガスを用いたドライエッチングを行った。その後、フォトレジストパターンを除去することによって、図６に示すような、ゲート絶縁膜５上、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８上の一部、および第１ドレイン電極９上の一部に渡ってアモルファスシリコン層１０が形成される。

通常、アモルファスシリコンの成膜では、成膜過程においてＣＶＤ反応室内に大量の水素が発生する。このとき、第１酸化物半導体層６および第２酸化物半導体層７において第２導電膜で覆われていない領域は、プラズマで分解した水素ラジカルに曝されて還元される。その結果、キャリア濃度は１Ｅ１９／ｃｍ^３以上まで上昇する。一方、第３酸化物半導体層１１は、第２導電膜で完全に覆われているので、水素ラジカルに曝されず還元しないため、ＴＦＴのチャネル層として機能する１Ｅ１２〜１Ｅ１５／ｃｍ^３以下のキャリア濃度を維持する。

一般的に、アモルファスシリコン層と金属膜とは、アモルファスシリコンの電子親和力と金属の仕事関数との差からショットキー障壁が存在しており、オーミックコンタクトが難しい。本実施の形態では、アモルファスシリコン層１０は、第１ソース電極８との電気的な接続は、第１酸化物半導体層６の高濃度領域を経由する。また、アモルファスシリコン層１０は、第１ドレイン電極９との電気的な接続は、第２酸化物半導体層７の高濃度領域を経由する。アモルファスシリコン層１０と第１酸化物半導体層６および第２酸化物半導体層７とのオーミックコンタクトは、高キャリア濃度となった第１酸化物半導体層６および第２酸化物半導体層７のイオン化ポテンシャルに相当する仕事関数と、アモルファスシリコンの電子親和力との差が小さくなるためであると考えられる。

次いで、図７に示すように、ゲート絶縁膜５、第１ソース電極８、第１ドレイン電極９、アモルファスシリコン層１０、および第２導電膜を覆うように第３導電膜を形成する。本実施の形態では、第３導電膜として、光透過性の酸化物系導電膜であるＩＴＯ膜を用いた。ＩＴＯ膜は、酸化インジウム（Ｉｎ_２Ｏ_３）と酸化すず（ＳｎＯ_２）との混合酸化膜であり、混合比は、例えばＩｎ_２Ｏ_３：ＳｎＯ_２＝９０：１０（重量％）である。一般的に、ＩＴＯ膜は、常温では結晶質構造、より具体的には多結晶構造が安定であるが、本実施の形態ではアルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などを混合したガスを用いてスパッタリング法で成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で成膜した。

その後、５回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第３導電膜である非晶質ＩＴＯ膜をエッチングによってパターニングする。本実施の形態では、シュウ酸を含む溶液を用いたウエットエッチングを行った。また、駆動ＴＦＴ４０の領域に形成されている第２導電膜を、過硫酸アンモニウム系溶液を用いたウエットエッチングによってパターニングする。その後、フォトレジストパターンを除去することによって、図８に示すような、第２ソース電極１２、第２ドレイン電極１３、第３ソース電極１４、第３ドレイン電極１５、第４ソース電極１７、第４ドレイン電極１８、および画素電極１６が形成される。第２ソース電極１２および第４ソース電極１７は、平面視で重なっている。第２ドレイン電極１３および第４ドレイン電極１８は、平面視で重なっている。第２ソース電極１２および第２ドレイン電極１３は、第３酸化物半導体層１１上で互いに離間しており、当該離間部分がチャネル領域となる。すなわち、第１ソース電極８、第１ドレイン電極９、第２ソース電極１２、および第２ドレイン電極１３は同一層に形成される。第３ソース電極１４、第３ドレイン電極１５、第４ソース電極１７、および第４ドレイン電極１８は、同一層に形成される。

次いで、ゲート絶縁膜５、アモルファスシリコン層１０、第３酸化物半導体層１１、第２ソース電極１２、第２ドレイン電極１３、第３ソース電極１４、第３ドレイン電極１５、第４ソース電極１７、および第４ドレイン電極１８を覆うように第２絶縁膜を形成する。本実施の形態では、ＣＶＤ法を用いて、シリコン酸化（ＳｉＯ）膜を１００ｎｍ、シリコン窒化（ＳｉＮ）膜を２００ｎｍの厚さでこの順に成膜することによって保護絶縁膜１９を形成する。

その後、６回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてシリコン酸化膜およびシリコン窒化膜をエッチングによってパターニングする。本実施の形態では、六フッ化硫黄（ＳＦ_６）に酸素（Ｏ_２）を加えたガスを用いたドライエッチングを行った。

次いで、フォトレジストパターンを除去することによって、ゲート電極およびソース電極上に図示しないコンタクトホールを形成する。その後、製造過程においてＴＦＴ基板で発生したプラズマダメージ等を解消するために、２３０℃で６０分間、大気雰囲気中で熱処理を行う。

上記より、６回の写真製版工程を経て、基板１上にアモルファスシリコンを用いたチャネル層を有する画素ＴＦＴ３０と、酸化物半導体を用いたチャネル層を有する駆動ＴＦＴ４０とを作製することができる。また、画素ＴＦＴを光劣化の少ないアモルファスシリコンを用いたチャネル層を有する画素ＴＦＴ３０で構成し、駆動ＴＦＴを高移動度の酸化物半導体を用いたチャネル層を有する駆動ＴＦＴ４０で構成することによって、光透過型のＴＮ方式の液晶表示装置に用いられる駆動回路を内蔵したＴＦＴ基板１００を作製することができる。

＜効果＞
本実施の形態によるＴＦＴ基板１００は、表示領域５０の周辺の額縁領域６０に走査信号駆動回路７０および表示信号駆動回路８０を内蔵し、画素表示用の画素ＴＦＴ３０を光劣化の少ないアモルファスシリコンをチャネル層に用いたＴＦＴで構成し、駆動ＴＦＴ４０を高移動度の酸化物半導体をチャネル層に用いたＴＦＴで構成しているため、高表示品質で信頼性が高く、かつ狭額縁の液晶表示装置を低コストで作製することができる。

また、本実施の形態によるＴＦＴ基板１００は、画素ＴＦＴ３０および駆動ＴＦＴ４０を構成するゲート電極、ゲート絶縁膜、ソース電極、およびドレイン電極の各々を、同一材料で共通化する構成としたため、製造工程の簡略化および低コスト化を図ることができる。

さらに、画素ＴＦＴ３０において、チャネル層であるアモルファスシリコン層１０と、第１ソース電極８および第１ドレイン電極９とのオーミックコンタクト層として第１酸化物半導体層６および第２酸化物半導体層７を設けている。これにより、従来のｎ型低抵抗シリコン半導体を用いたオーミックコンタクト層に比べて、アモルファスシリコン層１０と第１酸化物半導体層６および第２酸化物半導体層７との良好な選択エッチングが可能となる。従って、基板１が大型である場合でも、オーミックコンタクト層のエッチング均一性を向上させることができる。このように、表示ムラがなく、良好な表示品位を有する液晶表示装置を作製することができる。

なお、上記では、アモルファスシリコンをチャネル層に用い、第１酸化物半導体層６および第２酸化物半導体層７をオーミックコンタクト層とするＴＦＴを画素表示用の画素ＴＦＴ３０に用いる場合を一例として説明した。一方、アモルファスシリコンをチャネル層に用いたＴＦＴは、当該ＴＦＴのオフ時の特性から、表示領域におけるゲート配線およびソース配線と、表示領域の周辺部に設けられたショートリングとを高抵抗で接続するための接続用ＴＦＴとして用いることができる。ここで、ショートリングとは、静電気対策として汎用されているものであり、表示領域におけるゲート配線およびソース配線の各々と表示領域の周辺部で電気的に接続する配線のことである。また、接続用ＴＦＴとは、一対のＴＦＴによって双方向ダイオードを構成し、ショートリングとゲート配線またはソース配線との間を高抵抗に接続するものであり、ショートリング接続用ＴＦＴともいう。本実施の形態による画素ＴＦＴ３０の構成を、接続用ＴＦＴに適用してもよい。このように、酸化物半導体をチャネル層に用いた駆動ＴＦＴ４０と、アモルファスシリコンをチャネル層に用いた画素ＴＦＴ３０と、画素ＴＦＴ３０と同様の構造を有する接続用ＴＦＴとを１つのＴＦＴ基板上に設けることによって、高表示品質で信頼性が高く、静電気耐性に優れ、かつ狭額縁の液晶表示装置を低コストで作製することができるようになる。

また、図９に示すように、保護絶縁膜１９上であって画素電極１６と平面視で重なるようにスリット形状の対向電極２１を設けることによって、容易にＦＦＳ方式の液晶表示装置を構成するアレイ基板であるＴＦＴ基板を製造することができる。以下、当該ＴＦＴ基板の製造方法について説明する。

まず、図４に示すように保護絶縁膜１９の形成後、７回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして、保護絶縁膜１９を構成するシリコン酸化膜およびシリコン窒化膜をエッチングによってパターニングする。その後、フォトレジストパターンを除去することによって、ゲート電極およびソース電極上に図示しないコンタクトホールを形成するとともに、共通電極４上の一部が露出するようにコンタクトホール２０を形成する。

次いで、コンタクトホール２０を含む保護絶縁膜１９上に第４導電膜を形成する。本実施の形態では、第４導電膜として、光透過性の酸化物系導電膜であるＩＴＯ膜を用いた。ＩＴＯ膜における酸化インジウム（Ｉｎ_２Ｏ_３）と酸化すず（ＳｎＯ_２）との混合比は、例えばＩｎ_２Ｏ_３：ＳｎＯ_２＝９０：１０（重量％）である。また、本実施の形態ではアルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば水素（Ｈ_２）ガスまたは水蒸気（Ｈ_２Ｏ）などを混合したガスを用いてスパッタリング法で成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で成膜した。

次いで、８回目の写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとして第４導電膜である非晶質ＩＴＯ膜をエッチングによってパターニングする。本実施の形態では、シュウ酸を含む溶液を用いたウエットエッチングを行った。その後、フォトレジストパターンを除去することによって、図９に示すような、スリット形状の対向電極２１が画素電極部に形成される。対向電極２１は、コンタクトホール２０を介して共通電極４と直接接続されている。

上記の構成とすることによって、画素電極１６と対向電極２１との間にフリンジ電界を生じさせることによって液晶を駆動するＦＦＳ方式の液晶表示装置を構成するＴＦＴ基板を作製することができる。また、当該ＴＦＴ基板に対して、液晶を介して対向基板を配置することによって、ＦＦＳ方式の液晶表示パネルを作製することができる。さらに、当該液晶表示パネルに対して、偏光板、位相差板、およびバックライトユニット等を配置することによって、ＦＦＳ方式の液晶表示装置を作製することができる。

なお、ＦＦＳ方式の液晶表示装置では、画素電極および対向電極のうちの少なくとも一方がスリット形状であればよい。また、画素電極および対向電極の両方をスリット電極とすることによって、ＦＦＳ方式ではなく、横電界方式であるＩＰＳ方式の液晶表示装置に変更することも容易である。

＜変形例＞
以下、本実施の形態の変形例１，２について説明する。

＜変形例１＞
＜構成＞
一般的に、アモルファスシリコン膜の欠陥は、水素で終端することによって膜の信頼性および特性が安定するとされている。また、酸化物半導体膜は、上述の通り水素で還元されやすく、還元されるとキャリア濃度が上昇してＴＦＴのオンオフ動作の不良が発生しやすくなり、ＴＦＴのＶｔｈシフトも大きくなるとされている。

上記の実施の形態では、アモルファスシリコンを用いたチャネル層を有するＴＦＴと、酸化物半導体を用いたチャネル層を有するＴＦＴとが基板１上に同時に形成されるため、各チャネル層に対するゲート絶縁膜５の最適化を行うことが、デバイス特性を良好にする上でより望ましい。

本変形例１では、アモルファスシリコン層１０に接するゲート絶縁膜５はシリコン窒化膜とし、第３酸化物半導体層１１に接するゲート絶縁膜５はシリコン酸化膜とすることを特徴とする。シリコン窒化膜は膜中に含まれる水素が多く、シリコン酸化膜は膜数に含まれる水素が少ない。従って、アモルファスシリコン層１０に接するゲート絶縁膜５を水素を含んだシリコン窒化膜とすることによって、アモルファスシリコン層１０の界面欠陥が水素で終端されるため、ＴＦＴ特性が改善される。また、第３酸化物半導体層１１に接するゲート絶縁膜５を水素が少ないシリコン酸化膜とすることによって、第３酸化物半導体層１１における酸化物半導体の還元が抑制され、ＴＦＴのＶｔｈシフトが小さく信頼性の高いＴＦＴとなる。

＜製造方法＞
変形例１によるＴＦＴ基板１００を構成する画素ＴＦＴ３０および駆動ＴＦＴ４０の製造方法について説明する。以下では、主に実施の形態との相違点について説明する。図１０は、本変形例１の最終形態を示す図である。

まず、基板１上に第１ゲート電極２、第２ゲート電極３、および共通電極４を形成する。次いで、第１ゲート電極２、第２ゲート電極３、および共通電極４を覆うように第１絶縁膜からなるゲート絶縁膜５を形成する。本変形例１では、ＣＶＤ法を用いて、窒化シリコン膜および酸化シリコン膜を連続成膜することによってゲート絶縁膜５を形成した。具体的には、シラン（ＳｉＨ_４）ガス、アンモニア（ＮＨ_３）ガス、および窒素（Ｎ_２）ガスを用いてシリコン窒化膜を厚さ４００ｎｍ形成し、これらのガスを一旦排気した後、シランガスおよび一酸化二窒素（Ｎ_２Ｏ）ガスを用いてシリコン酸化膜を厚さ５０ｎｍ形成した。

次いで、上述の実施の形態と同様、図５に示すように、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１を形成する。その後、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１のキャリア濃度が１Ｅ＋１２／ｃｍ^３以下となるように、基板全体を３５０℃で６０分間、大気雰囲気中でアニールする。その後、上述の実施の形態と同様、図５に示すように、第１ソース電極８および第１ドレイン電極９を形成する。

次いで、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８および第１ドレイン電極９をマスクとして、ドライエッチング法によってゲート絶縁膜５の表面を５０ｎｍ以上除去する。本変形例１では、弗素を含む六フッ化硫黄（ＳＦ_６）ガスと塩化水素（ＨＣｌ）ガスを含むガスを用いたドライエッチングを行った。

次いで、ＣＶＤ法を用いて、ゲート絶縁膜５、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、第１ドレイン電極９、および第２導電膜を覆うようにアモルファスシリコン膜を厚さ１００ｎｍ成膜する。本実施の形態では、アモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）および水素（Ｈ_２）を用いた。

その後、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてアモルファスシリコン膜をエッチングによってパターニングする。本変形例１では、弗素を含む六フッ化硫黄（ＳＦ_６）ガスと塩化水素（ＨＣｌ）ガスを含むガスを用いたドライエッチングを行った。その後、フォトレジストパターンを除去することによって、図１０に示すような、ゲート絶縁膜５上、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８上の一部、および第１ドレイン電極９上の一部に渡ってアモルファスシリコン層１０が形成される。以降の製造方法は、上述の実施の形態と同じであるため説明を省略する。

上記の製造工程を経て、画素ＴＦＴ３０のチャネル領域におけるゲート絶縁膜５はシリコン窒化膜となり、駆動ＴＦＴ４０のチャネル領域におけるゲート絶縁膜５はシリコン酸化膜およびシリコン窒化膜の積層となる。これにより、アモルファスシリコン層１０に接するゲート絶縁膜５はシリコン窒化膜となり、第３酸化物半導体層１１に接するゲート絶縁膜５はシリコン酸化膜となる。

＜変形例２＞
＜構成＞
本変形例２では、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、および第１ドレイン電極９と、アモルファスシリコン層１０との界面にリン（Ｐ）が存在することを特徴とする。

上述の通り、アモルファスシリコンと金属との間にはショットキー障壁が存在し、空乏層が存在する。一般的に、アモルファスシリコンにｎ型ドーパントを高濃度注入し、アモルファスシリコンの表面すなわち界面を縮退化させて空乏層幅を縮めることによって、ショットキー障壁をトンネリングするトンネル電流が発生する。当該トンネル電流によって、オーミックコンタクトが可能となる。

本変形例２では、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、および第１ドレイン電極９と、アモルファスシリコン層１０との界面にリンを存在させることによって、トンネル電流を発生させることが可能となり、アモルファスシリコン層１０と第１酸化物半導体層６および第２酸化物半導体層７とのコンタクト抵抗がさらに下がる。また、アモルファスシリコン層１０と第１ソース電極８および第１ドレイン電極９とのオーミックコンタクトも可能となる。その結果、画素ＴＦＴ３０のオン電流が増加し、低消費電力化が可能となる。

＜製造方法＞
変形例２によるＴＦＴ基板１００を構成する画素ＴＦＴ３０および駆動ＴＦＴ４０の製造方法について説明する。以下では、主に変形例１との相違点について説明する。図１１は、本変形例２の最終形態を示す図である。

まず、基板１上に第１ゲート電極２、第２ゲート電極３、および共通電極４を形成する。次いで、第１ゲート電極２、第２ゲート電極３、および共通電極４を覆うように第１絶縁膜からなるゲート絶縁膜５を形成する。本変形例２では、ＣＶＤ法を用いて、窒化シリコン膜および酸化シリコン膜を連続成膜することによってゲート絶縁膜５を形成した。具体的には、シラン（ＳｉＨ_４）ガス、アンモニア（ＮＨ_３）ガス、および窒素（Ｎ_２）ガスを用いてシリコン窒化膜を厚さ４００ｎｍ形成し、これらのガスを一旦排気した後、シランガスおよび一酸化二窒素（Ｎ_２Ｏ）ガスを用いてシリコン酸化膜を厚さ５０ｎｍ形成した。

次いで、上述の実施の形態と同様、図５に示すように、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１を形成する。その後、第１酸化物半導体層６、第２酸化物半導体層７、および第３酸化物半導体層１１のキャリア濃度が１Ｅ＋１２／ｃｍ^３以下となるように、基板全体を３５０℃で６０分間、大気雰囲気中でアニールする。その後、上述の実施の形態と同様、図５に示すように、第１ソース電極８および第１ドレイン電極９を形成する。

次いで、ホスフィン（ＰＨ_３）を用いたプラズマ処理を数分間行う。当該プラズマ処理を行うことによって、基板表面にリン（Ｐ）が混入し、リン含有層２２が形成される。本変形例２では、プラズマ処理にホスフィン（ＰＨ_３）のみを用いる場合について説明したが、プラズマ放電を安定させるためにアルゴン（Ａｒ）、ヘリウム（Ｈｅ）、またはその他の希ガスと混合させたガスを用いてもよい。

次いで、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８および第１ドレイン電極９をマスクとして、ドライエッチング法によってゲート絶縁膜５の表面を５０ｎｍ以上除去する。その結果、ゲート絶縁膜５上に形成されていた不要なリン含有層２２を除去し、かつ画素ＴＦＴ３０のチャネル領域に対応するゲート絶縁膜５をシリコン窒化膜の単層とする。

次いで、ＣＶＤ法を用いて、ゲート絶縁膜５、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、第１ドレイン電極９、および第２導電膜を覆うようにアモルファスシリコン膜を厚さ１００ｎｍ成膜する。本実施の形態では、アモルファスシリコンの材料ガスとしてシラン（ＳｉＨ_４）および水素（Ｈ_２）を用いた。

次いで、写真製版工程でフォトレジストパターンを形成し、当該フォトレジストパターンをマスクとしてアモルファスシリコン膜をエッチングによってパターニングする。その後、フォトレジストパターンを除去することによって、図１１に示すような、ゲート絶縁膜５上、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８上の一部、および第１ドレイン電極９上の一部に渡ってアモルファスシリコン層１０が形成される。以降の製造方法は、上述の実施の形態と同じであるため説明を省略する。

本変形例２では、アモルファスシリコン層１０の形成時の成膜温度、または製造過程での加熱によって、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、第１ドレイン電極９の表面に存在するリンがアモルファスシリコン層１０に注入される。これにより、第１酸化物半導体層６、第２酸化物半導体層７、第１ソース電極８、および第１ドレイン電極９と、アモルファスシリコン層１０との界面におけるアモルファスシリコン層１０がｎ型化して良好なオーミックコンタクトを可能にするとともに、コンタクト抵抗を下げることが可能となる。

なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。

１ 基板、２ 第１ゲート電極、３ 第２ゲート電極、４ 共通電極、５ ゲート絶縁膜、６ 第１酸化物半導体層、７ 第２酸化物半導体層、８ 第１ソース電極、９ 第１ドレイン電極、１０ アモルファスシリコン層、１１ 第３酸化物半導体層、１２ 第２ソース電極、１３ 第２ドレイン電極、１４ 第３ソース電極、１５ 第３ドレイン電極、１６ 画素電極、１７ 第４ソース電極、１８ 第４ドレイン電極、１９ 保護絶縁膜、２０ コンタクトホール、２１ 対向電極、２２ リン含有層、３０ 画素ＴＦＴ、４０〜４２ 駆動ＴＦＴ、５０ 表示領域、６０ 額縁領域、７０ 走査信号駆動回路、８０ 表示信号駆動回路、９０ ゲート端子、９１ ソース端子、１００ ＴＦＴ基板、１０１ ゲート電極、１０２ ゲート配線、１０３ ソース電極、１０４ ドレイン電極、１０５ ソース配線、１０６ 画素電極。

Claims (17)

1. 基板上に第１薄膜トランジスタおよび第２薄膜トランジスタを備えるアレイ基板であって、
   前記第１薄膜トランジスタは、
   前記基板上に設けられた第１ゲート電極と、
   前記第１ゲート電極を覆うように設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上であって前記第１ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有して設けられた第１酸化物半導体層および第２酸化物半導体層と、
   前記第１酸化物半導体層上および前記第２酸化物半導体層上の各々から前記ゲート絶縁膜上に渡って設けられ、前記第１酸化物半導体層または前記第２酸化物半導体層と平面視で重なり、かつ互いが前記第１離間部分よりも離れた第２離間部分を有して設けられた第１ソース電極および第１ドレイン電極と、
   前記ゲート絶縁膜上の前記第１離間部分、前記第２離間部分、前記第１ソース電極上の一部、および前記第１ドレイン電極上の一部に渡って設けられたアモルファスシリコン層と、
   を備え、
   前記第２薄膜トランジスタは、
   前記基板上に設けられた第２ゲート電極と、
   前記第２ゲート電極を覆うように設けられた前記ゲート絶縁膜と、
   前記ゲート絶縁膜上であって前記第２ゲート電極と平面視で重なるように設けられた第３酸化物半導体層と、
   前記第３酸化物半導体層上から前記ゲート絶縁膜上に渡って設けられ、前記第３酸化物半導体層と平面視で重なり、かつ互いが離間する第３離間部分を有する第２ソース電極および第２ドレイン電極と、
   を備える、アレイ基板。
2. 前記第１薄膜トランジスタは、
   前記アモルファスシリコン層上から前記第１ソース電極上および前記第１ドレイン電極上の各々に渡り、かつ前記アモルファスシリコン層上において互いが離間して設けられた第３ソース電極および第３ドレイン電極をさらに備え、
   前記第２薄膜トランジスタは、
   前記第２ソース電極上に設けられた第４ソース電極と、
   前記第２ドレイン電極上に設けられた第４ドレイン電極と、
   をさらに備えることを特徴とする、請求項１に記載のアレイ基板。
3. 前記第１薄膜トランジスタは、
   前記アモルファスシリコン層上、前記第３ソース電極上、および前記第３ドレイン電極上を覆うように設けられた保護絶縁膜をさらに備え、
   前記第２薄膜トランジスタは、
   前記第３酸化物半導体層上、前記第４ソース電極上、および前記第４ドレイン電極上を覆うように設けられた前記保護絶縁膜をさらに備えることを特徴とする、請求項２に記載のアレイ基板。
4. 前記第３ドレイン電極は、前記第１ドレイン電極上から前記ゲート絶縁膜上に渡って設けられ、
   前記ゲート絶縁膜上に設けられた前記第３ドレイン電極は、画素電極であることを特徴とする、請求項２または３に記載のアレイ基板。
5. 前記第１ゲート電極および前記第２ゲート電極は同一層に設けられ、
   前記第１酸化物半導体層、前記第２酸化物半導体層、および前記第３酸化物半導体層は同一層に設けられ、
   前記第１ソース電極、前記第１ドレイン電極、前記第２ソース電極、および前記第２ドレイン電極は同一層に設けられ、
   前記第３ソース電極、前記第３ドレイン電極、前記第４ソース電極、および前記第４ドレイン電極は同一層に設けられていることを特徴とする、請求項２から４のいずれか１項に記載のアレイ基板。
6. 前記第１ゲート電極および前記第２ゲート電極は同一組成の材料からなり、
   前記第１酸化物半導体層、前記第２酸化物半導体層、および前記第３酸化物半導体層は同一組成の酸化物半導体材料からなり、
   前記第３ソース電極、前記第３ドレイン電極、前記第４ソース電極、および前記第４ドレイン電極は同一組成の材料からなることを特徴とする、請求項２から５のいずれか１項に記載のアレイ基板。
7. 前記アモルファスシリコン層と接する前記ゲート絶縁膜は、シリコン窒化膜であり、
   前記第３酸化物半導体層と接する前記ゲート絶縁膜は、シリコン窒化膜およびシリコン酸化膜の積層であることを特徴とする、請求項１から６のいずれか１項に記載のアレイ基板。
8. 前記第１酸化物半導体層、前記第２酸化物半導体層、前記第１ソース電極、および前記第１ドレイン電極と、前記アモルファスシリコン層との界面には、リンが存在することを特徴とする、請求項１から７のいずれか１項に記載のアレイ基板。
9. 前記第１薄膜トランジスタは、画素表示用のトランジスタであり、
   前記第２薄膜トランジスタは、駆動回路用のトランジスタであることを特徴とする、請求項１から８のいずれか１項に記載のアレイ基板。
10. 請求項４に記載のアレイ基板を備える液晶表示装置であって、
    前記アレイ基板は、前記ゲート絶縁膜上であって前記画素電極と平面視で重なるように設けられたスリット形状の対向電極をさらに備えることを特徴とする、液晶表示装置。
11. 基板と、
    前記基板上に設けられたゲート電極と、
    前記ゲート電極を覆うように設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上であって前記ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有して設けられた第１酸化物半導体層および第２酸化物半導体層と、
    前記第１酸化物半導体層上および前記第２酸化物半導体層上の各々から前記ゲート絶縁膜上に渡って設けられ、前記第１酸化物半導体層または前記第２酸化物半導体層と平面視で重なり、かつ互いが前記第１離間部分よりも離れた第２離間部分を有して設けられたソース電極およびドレイン電極と、
    前記ゲート絶縁膜上の前記第１離間部分、前記第２離間部分、前記ソース電極上の一部、および前記ドレイン電極上の一部に渡って設けられたアモルファスシリコン層と、
    を備える、薄膜トランジスタ。
12. （ａ）基板上の予め定められた位置に第１ゲート電極および第２ゲート電極を形成する工程と、
    （ｂ）前記第１ゲート電極および前記第２ゲート電極を覆うようにゲート絶縁膜を形成する工程と、
    （ｃ）前記ゲート絶縁膜上であって前記第１ゲート電極と平面視で重なり、かつ互いが離間する第１離間部分を有するように第１酸化物半導体層および第２酸化物半導体層を形成するとともに、前記ゲート絶縁膜上であって前記第２ゲート電極と平面視で重なるように第３酸化物半導体層を形成する工程と、
    （ｄ）前記第１酸化物半導体層上および前記第２酸化物半導体層上の各々から前記ゲート絶縁膜上に渡って設けられ、前記第１酸化物半導体層または前記第２酸化物半導体層と平面視で重なり、かつ互いが前記第１離間部分よりも離れた第２離間部分を有するように第１ソース電極および第１ドレイン電極を形成する工程と、
    （ｅ）前記ゲート絶縁膜上の前記第１離間部分、前記第２離間部分、前記第１ソース電極上の一部、および前記第１ドレイン電極上の一部に渡ってアモルファスシリコン層を形成する工程と、
    （ｆ）前記第３酸化物半導体層上から前記ゲート絶縁膜上に渡って形成され、前記第３酸化物半導体層と平面視で重なり、かつ互いが離間する第３離間部分を有するように第２ソース電極および第２ドレイン電極を形成する工程と、
    を備える、アレイ基板の製造方法。
13. （ｇ）前記アモルファスシリコン層上から前記第１ソース電極上および前記第１ドレイン電極上の各々に渡り、かつ前記アモルファスシリコン層上において互いが離間するように第３ソース電極および第３ドレイン電極を形成する工程と、
    （ｈ）前記第２ソース電極上に第４ソース電極を形成し、前記第２ドレイン電極上に第４ドレイン電極を形成する工程と、
    をさらに備えることを特徴とする、請求項１２に記載のアレイ基板の製造方法。
14. （ｉ）前記アモルファスシリコン層上、前記第３ソース電極上、および前記第３ドレイン電極上を覆い、かつ前記第３酸化物半導体層上、前記第４ソース電極上、および前記第４ドレイン電極上を覆うように保護絶縁膜を形成する工程をさらに備えることを特徴とする、請求項１３に記載のアレイ基板の製造方法。
15. 前記工程（ｇ）において、
    前記第３ドレイン電極は、前記第１ドレイン電極上から前記ゲート絶縁膜上に渡って形成され、
    前記ゲート絶縁膜上に設けられた前記第３ドレイン電極は、画素電極であることを特徴とする、請求項１３または１４に記載のアレイ基板の製造方法。
16. 前記工程（ｄ）、前記工程（ｅ）、および前記工程（ｆ）の順に行われ、
    前記工程（ｄ）において、
    前記第１ソース電極および前記第１ドレイン電極は、前記ゲート絶縁膜、前記第１酸化物半導体層、前記第２酸化物半導体層、および前記第３酸化物半導体層を覆うように形成された導電膜をパターニングすることによって形成され、前記第１ソース電極および前記第１ドレイン電極の形成時において前記導電膜は少なくとも前記第３酸化物半導体層を覆い、
    前記工程（ｅ）において、
    前記アモルファスシリコン層は、前記第３酸化物半導体層が前記導電膜に覆われた状態で形成され、
    前記工程（ｆ）において、
    前記第２ソース電極および前記第２ドレイン電極は、前記第３酸化物半導体層を覆う前記導電膜をパターニングすることによって形成されることを特徴とする、請求項１２に記載のアレイ基板の製造方法。
17. 前記工程（ｄ）の後、
    （ｊ）ホスフィンを含むガスを用いてプラズマ処理を行う工程をさらに備えることを特徴とする、請求項１２から１６のいずれか１項に記載のアレイ基板の製造方法。

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