[go: up one dir, main page]

JP2018142560A - 放射線被曝耐性ｓｏｉトランジスタ - Google Patents

放射線被曝耐性ｓｏｉトランジスタ Download PDF

Info

Publication number
JP2018142560A
JP2018142560A JP2015199200A JP2015199200A JP2018142560A JP 2018142560 A JP2018142560 A JP 2018142560A JP 2015199200 A JP2015199200 A JP 2015199200A JP 2015199200 A JP2015199200 A JP 2015199200A JP 2018142560 A JP2018142560 A JP 2018142560A
Authority
JP
Japan
Prior art keywords
radiation exposure
box
mosfet
voltage
radiation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2015199200A
Other languages
English (en)
Inventor
倉知　郁生
Ikuo Kurachi
郁生 倉知
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
High Energy Accelerator Research Organization
Original Assignee
High Energy Accelerator Research Organization
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by High Energy Accelerator Research Organization filed Critical High Energy Accelerator Research Organization
Priority to JP2015199200A priority Critical patent/JP2018142560A/ja
Priority to PCT/JP2016/079797 priority patent/WO2017061544A1/en
Priority to US15/766,228 priority patent/US10418985B2/en
Publication of JP2018142560A publication Critical patent/JP2018142560A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/08104—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/0033—Radiation hardening
    • H03K19/00338—In field effect transistor circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6744—Monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0803—Modifications for protecting switching circuit against overcurrent or overvoltage against radiation hardening
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】本発明は、高い放射線被曝耐性を有する放射線被曝耐性ＳＯＩトランジスタを提供することを目的とするものである。【解決手段】ＳＯＩのデバイス内に放射線検出を行うＭＯＳＦＥＴを形成させ、それにより、放射線被曝量に相当するＢＯＸに生じる電荷量をモニタしながら放射線被曝によりＢＯＸに生じる電荷量をキャンセルさせることにより、放射線被曝耐性を向上させる。【選択図】図４

Description

本発明は放射線被曝耐性を向上させた放射線被曝耐性ＳＯＩトランジスタに関する。
本発明におけるＳＯＩとは、学術用語である「Silicon On Insulator」の略語と同意である。図１に示したＳＯＩトランジスタを用いた半導体装置は、その構造的な利点から、放射線が照射されたときに瞬間的に回路が誤動作するという不良が図２に示した通常用いられているバルクＣＭＯＳを用いた半導体装置よりも抑制される。しかしながら、図１に示すようなＳＯＩの構造を有するトランジスタの下部には分厚いシリコン酸化膜（以下「ＢＯＸ」という。）が存在するため、放射線被曝によりＢＯＸに発生する正電荷によってトランジスタ特性の変動が生じる。そのため、定常的な放射線被曝の環境下で動作が可能な放射線被曝耐性は、通常のバルクＣＭＯＳよりも低い。この問題を解決するために、ＢＯＸに発生した正電荷を打ち消すに見合った電位をシリコン基板に印加する方法が提案されている（特許文献１、非特許文献１）。しかしながら、この提案ではシリコン基板に印加する電圧を被曝時間によって設定するため、放射線被曝量が一定でない場合は、シリコン基板に印加する電圧が高過ぎたり、低すぎたりするため、半導体装置の安定な動作にはつながらなかった。また、非定常の放射線被曝に対応することは困難であった。
特開２００３−６９０３１号公報
J. R. Schwank et al., "Radiation Effects in SOI Technology," IEEE Trans. Nucl. Sci. vol. 50, no. 3, pp. 552-538, Jun. 2003.
前記の説明の様に、完全空乏型ＳＯＩ素子を用いた半導体装置は通常のＣＭＯＳ素子を用いた半導体装置よりも放射線被曝による瞬間的な誤動作が少ないので、宇宙環境等に代表されるような放射線被曝環境下での使用が検討されている。しかしながら、ＳＯＩトランジスタの下部に分厚いＢＯＸを有する完全空乏型ＳＯＩ素子では、放射線被曝により生じる電荷がＢＯＸ中に過度に蓄積されることにより、ある被曝量以上になると誤動作が発生するという不具合があった。
前記の事情に鑑み、本発明は、高い放射線被曝耐性を有する放射線被曝耐性ＳＯＩトランジスタを提供することを目的とするものである。
本発明は、放射線被曝によりＢＯＸに生じる電荷をモニタし、その蓄積電荷を打ち消すに見合った電圧を自動的に設定できる回路を構成させた電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という。）」を同デバイス内に形成させたことを特徴とする放射線被曝耐性ＳＯＩトランジスタである。さらに詳しくは、図３に示すように、放射線被曝により生じるＢＯＸ中の電荷量を計測するセンサ素子、及びセンサ素子が計測した電荷量を自動的に補償するための電圧を生じさせ前記ＢＯＸ中の電荷量をキャンセルするように支持基板側にバイアスを印加させることにより、支持基板に前記補償電荷量を供給するための回路と、を有するＭＯＳＦＥＴを同デバイス内に形成させることにより、放射線被曝により前記ＢＯＸ中に生じる電荷量をモニタしながら、前記ＢＯＸ中の蓄積電荷量を打ち消すことを可能にする放射線被曝耐性ＳＯＩトランジスタである。本発明におけるＭＯＳＦＥＴとは、放射線被曝によりＢＯＸ中に生じる電荷を検出する検出用ＭＯＳＦＥＴ、電荷を検出し計測された電荷量に応じてそれを自動的に補償する電圧を生じさせる電圧自動調整回路、及びその電圧印加により前記ＢＯＸ中の電荷量を打ち消す電流発生回路（以下「ＳＯＩ−ＭＯＳＦＥＴ回路」ともいう。）とから構成される。
本発明により、放射線被曝による電荷発生量をモニタしながら、放射線被曝量に見合ったバイアスを支持基板に印加できることから、放射線被曝量が高いときでも、また、放射線被曝が非定常なときでも、ほぼ同等な特性でＳＯＩ半導体装置を動作させることが可能である。さらに放射線被曝下でも支持基板側にマイナスの電圧がかかっているため、放射線によって発生した正電荷はこのバイアスに引き寄せられ、結果的にＢＯＸ中に発生する正電荷によるＳＯＩトランジスタの特性変動も緩和される。また、非定常の予期し得ないような大きな放射線被曝に対しても、放射線損傷を抑制することが可能である。
従来の完全空乏型ＳＯＩ素子の構造を説明する断面概略図である。 従来のＣＭＯＳ素子の構造を説明する断面概略図である。 放射線照射（被曝）によるＢＯＸ中の正電荷の発生と完全空乏型ＳＯＩトランジスタの特性変動を説明する図である。 本発明の実施例１におけるＭＯＳＦＥＴの構造を示す断面概略図である。 本発明の実施例１における放射線被曝による電荷量の特性変動を計測するＭＯＳＦＥＴの断面概略図である。 実施例１における補正電圧自動発生回路の断面概略図である。 実施例２におけるＭＯＳＦＥＴの断面概略図である。 実施例３におけるＭＯＳＦＥＴの断面概略図である。
（比較例１）
図１は、従来の完全空乏型ＳＯＩ素子の構造を示す。この構造は、放射線照射（被曝）によりＢＯＸ中に生じる電荷を消滅するための機構を備えていないので、放射被曝耐性が小さい。
（比較例２）
図２は、従来のＣＭＯＳ素子の構造を示す。この構造は、放射線照射（被曝）によりゲート酸化膜中に生じる電荷をＮウエル（Ｎ型の部分）のＳＴＩ（Shallow Trench Isolationの略:トランジスタからの電流漏れを防ぐ仕組み。通常はＳｉ基板に溝を掘り、絶縁物としてＳｉＯ２を埋める。）に逃がす回路を有するものの、ＳＴＩの蓄積電荷の変動を抑制するための機構を備えていないので、ＣＭＯＳ素子の動作安定性がよくない。
（比較例３）
図３は、放射線照射（被曝）によるＢＯＸ中の正電荷の発生と完全空乏型ＳＯＩトランジスタの特性変動を示す。放射線照射（被曝）によりゲート酸化膜中に生じる電荷は、一般にゲート酸化膜の厚みが厚いので、ゲート酸化膜の下部に支持基板バイアスを設けたとき、ゲート電圧−ドレイン電流特性からわかるように、放射線照射（被曝）の前にすでにゲート電圧が発生し、そのゲート電圧により過度の電荷が蓄積されるという事態が生じるおそれがある。
（実施例１）
本発明は、放射線被曝によりＢＯＸ（３）に発生するチャージ量を図４に示すＭＯＳＦＥＴのダイオード接続の閾電圧（以下「Ｖｔ」という。）により、検出する。図４に示すＭＯＳＦＥＴはシリコン支持基板（１）に形成されており、ここでは、支持基板（１）はＮ型にドープされたシリコンとしている。この支持基板（１）に反対の極性となるIII族のドーパント、例えばボロンを注入することで、Ｐ拡散層（２）を形成する。このＭＯＳＦＥＴのゲート酸化膜はＢＯＸ（３）であり、ゲート電極はＳＯＩ層（４）となる。支持基板（１）、Ｐ拡散層（２）、ゲート電極（４）はコンタクトを介してアルミ配線層（５）に接続されている。また、このアルミ配線層（５）によってこのＭＯＳＦＥＴのゲートとドレインは接続されており、またソースと支持基板も接続されており、ＭＯＳＦＥＴのダイオードが構成されている。さらにこのダイオードは上記アルミ配線層（５）を介して所望の回路箇所に接続される。このＭＯＳＦＥＴの放射線被曝前の電流-電圧特性は、図５に示すような特性となる。この時の電流の立ち上がりが起きるときの電圧をＶｔである。ここでは、被曝前のＶｔはほぼ０ボルトであることが望ましく、ゲート電極（４）の下のチャネルの不純物濃度をＶｔがほぼ０ボルトになるように調整しても良い。放射線被曝により、ＢＯＸ（３）に正の電荷が発生し、結果として電流-電圧特性が図５に示すように負の方向にシフトする。この負へのＶｔシフト分がまさにＢＯＸ（３）に発生する正電荷であり、そのままこのシフト電圧分をＳＯＩトランジスタ下部に設けた支持基板と逆極性のＰ拡散層（２）に印加すれば、ＢＯＸ（３）で発生した電荷をキャンセルすることができる。そのための電圧自動調整回路、電荷検出用の検出用ＭＯＳＦＥＴ及び電流発生回路で構成された本発明におけるＭＯＳＦＥＴを図６に示す。この回路に外部から例えばマイナス１５Ｖ程度の電圧を入れることで、前記ＭＯＳＦＥＴのＶｔ値に従い、またＢＯＸ中に発生する正電荷と対応して、ＳＯＩトランジスタの下部のＰ拡散層は０〜１５Ｖの範囲で電位がかかることになり、放射線照射で変動した特性を補償し特性変動を抑えることができる。尚、ここでは電圧はマイナス１５Ｖとしているのは、実験からＢＯＸ（３）の厚みが２００ｎｍの場合、放射線被曝量が２０〜５０ｋＧｙのときにＢＯＸ中に発生する正電荷は飽和し、約マイナス１０Ｖからマイナス１２Ｖが最大の補正に必要な電圧となることを見積もっているからである。この電圧はＢＯＸ（３）の膜厚に依存しており、ＢＯＸ（３）が厚い場合、この回路に印加する電圧をそれに見合うだけ負の方向に高くする必要がある。逆にＢＯＸが薄い場合は、それに見合うだけ負電圧を低くすることができる。また、このように高電圧がＭＯＳＦＥＴに印加されるが、ＭＯＳＦＥＴのソースおよびドレインがＳＯＩ側のシリコンではなく支持基板側のシリコンに形成しているため、高耐圧化は容易にできる。また、この電圧自動調整回路は定電流源を用いているが、単純には比較的高い抵抗値の抵抗に置き換えることでより簡便な回路とすることができる。
また、図３に示した従来の完全空乏型ＳＯＩトランジスタが示すゲート電圧−ドレイン電流の関係と、本発明放射線被曝耐性ＳＯＩトランジスタが示す図５に示したゲート電圧−ドレイン電流の関係とは全く異なるものである。本発明は、放射線照射（被曝）の前には何らのゲート電圧が発生せず、また放射線照射（被曝）によりゲート電圧が発生するものの、その電圧値は閾値として自動的に任意設定制御することが可能であるので、放射線被曝による蓄積電荷量の変動の影響を受けるおそれがほとんどない。
（実施例２）
実施例２では図７に示すようにＭＯＳＦＥＴをＰwell（Ｐ型の部分）で囲まれたＮwell（Ｎ型の部分）で形成しており、支持基板をグランドに固定する必要はない。
（実施例３）
実施例３は、支持基板がＰ型の場合の本発明の適用例である。ＭＯＳＦＥＴはＰ型が適しているため、Ｐ型の支持基板の場合は図８で示したようにＰ型ＭＯＳＦＥＴを作るため、支持基板中にＮwell（Ｎ型の部分）を形成する。さらにそのＮwell中にＰ型拡散層を作り、ソースとドレインとし、ゲート電極は実施例１と同等に形成することでＰ型支持基板中にＰ型の検出用ＭＯＳＦＥＴを形成することができる。
本発明は、放射線被曝耐性を大幅に向上することができる放射線被曝耐性ＳＯＩトランジスタであるので、高い放射線被曝環境下でも、ＳＯＩトランジスタを用いたイメージング等の計測を行うのに利用することができる。
（１）…シリコン支持基板
（２）…Ｐ型拡散層
（３）…ＢＯＸ
（４）…ＳＯＩ層
（５）…アルミ配線

Claims (1)

  1. シリコン支持基板上に絶縁膜となるシリコン酸化膜（ＢＯＸ）が形成され、該ＢＯＸ上にトランジスタとなるシリコン層が形成されているＳＯＩ構造を有するＳＯＩトランジスタにつき、前記ＳＯＩのデバイス内に放射線検出を行うＭＯＳＦＥＴを形成させたＳＯＩトランジスタであって、前記ＭＯＳＦＥＴにより放射線被曝量をモニタしながら放射線被曝により前記ＢＯＸに生じる電荷量をキャンセルさせることにより、放射線被曝耐性を向上させることを特徴とする放射線被曝耐性ＳＯＩトランジスタ。
JP2015199200A 2015-10-07 2015-10-07 放射線被曝耐性ｓｏｉトランジスタ Pending JP2018142560A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015199200A JP2018142560A (ja) 2015-10-07 2015-10-07 放射線被曝耐性ｓｏｉトランジスタ
PCT/JP2016/079797 WO2017061544A1 (en) 2015-10-07 2016-10-06 Radiation-damage-compensation-circuit and soi-mosfet
US15/766,228 US10418985B2 (en) 2015-10-07 2016-10-06 Radiation-damage-compensation-circuit and SOI-MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015199200A JP2018142560A (ja) 2015-10-07 2015-10-07 放射線被曝耐性ｓｏｉトランジスタ

Publications (1)

Publication Number Publication Date
JP2018142560A true JP2018142560A (ja) 2018-09-13

Family

ID=58487854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015199200A Pending JP2018142560A (ja) 2015-10-07 2015-10-07 放射線被曝耐性ｓｏｉトランジスタ

Country Status (3)

Country Link
US (1) US10418985B2 (ja)
JP (1) JP2018142560A (ja)
WO (1) WO2017061544A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
FR3111758B1 (fr) * 2020-06-17 2022-06-10 Commissariat Energie Atomique Dispositif de correction des effets d’une dose ionisante sur un circuit intégré fabriqué en technologie SOI
CN116755137A (zh) * 2023-05-17 2023-09-15 湖南大学 一种基于nmos的阶梯式核辐射总剂量指示及补偿电路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5097156A (en) * 1991-04-11 1992-03-17 The United States Of America As Represented By The Secretary Of The Navy Circuitry for compensating for transistor parameter mismatches in a CMOS analog four-quadrant multiplier
US6509589B1 (en) * 1999-06-14 2003-01-21 Hughes Electronics Corp. Method and apparatus for compensating for ionizing radiation induced threshold shift in metal oxide semiconductor field transistors
JP2003069031A (ja) 2001-08-28 2003-03-07 Mitsubishi Electric Corp 半導体装置
US6836174B1 (en) * 2003-06-17 2004-12-28 Arima Computer Corporation Transistor structure with thermal protection
JP4389065B2 (ja) 2003-08-29 2009-12-24 財団法人生産技術研究奨励会 Ｓｏｉ−ｍｏｓｆｅｔ
US7400015B1 (en) 2007-01-15 2008-07-15 International Business Machines Corporation Semiconductor structure with field shield and method of forming the structure
CN102792444B (zh) * 2010-03-09 2015-10-14 大学共同利用机关法人高能加速器研究机构 半导体装置及半导体装置的制造方法

Also Published As

Publication number Publication date
US10418985B2 (en) 2019-09-17
WO2017061544A8 (en) 2017-11-30
WO2017061544A1 (en) 2017-04-13
US20190131965A1 (en) 2019-05-02

Similar Documents

Publication Publication Date Title
US8963246B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP4702720B2 (ja) フォトトランジスタ
CN108447901B (zh) 一种抗总剂量辐射pnp晶体管结构
JP2018142560A (ja) 放射線被曝耐性ｓｏｉトランジスタ
FR3009432A1 (fr) Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
JP2014192320A5 (ja)
JP4364577B2 (ja) 半導体素子の評価方法
KR101042521B1 (ko) 커패시터리스 디램, 그 쓰기방법 및 읽기방법
US6777753B1 (en) CMOS devices hardened against total dose radiation effects
US10861847B2 (en) Semiconductor device and protection element
US20130260525A1 (en) Low extension dose implants in sram fabrication
WO2019221093A1 (ja) 半導体素子
JP2001035933A (ja) 半導体装置およびその製造方法
US11004932B2 (en) Semiconductor device
JP2005079127A (ja) Ｓｏｉ−ｍｏｓｆｅｔ
Song et al. Influences of silicon-rich shallow trench isolation on total ionizing dose hardening and gate oxide integrity in a 130 nm partially depleted SOI CMOS technology
JP2016184536A (ja) 半導体装置及び撮像装置
US12046674B2 (en) DEPFET transistor and method of manufacturing a DEPFET transistor
US9401334B1 (en) Preventing unauthorized use of integrated circuits for radiation-hard applications
JP2020043187A (ja) 半導体素子、電子機器、イメージセンサ、計測装置、半導体素子の製造方法
US10355077B2 (en) Semiconductor device
Joseph et al. Threshold Voltage Variation due to Tailing Effect in SOI Thin Film
WO2016151857A1 (ja) 半導体装置及び撮像装置
US20120228721A1 (en) Semiconductor device and reference voltage generation circuit
KR20160094799A (ko) 엑스선 검출기용 어레이기판 및 그 제조방법