JP2003069031A - 半導体装置 - Google Patents
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- H10D30/67—Thin-film transistors [TFT]
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- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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- H10D30/6708—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H10D30/6711—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing the kink effect or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect by using electrodes contacting the supplementary regions or layers
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
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- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 トータルドーズ効果の発生を抑制し得る半導
体装置を得る。 【解決手段】 シリコン基板１には、電圧印加部３２が
接続されている。半導体装置に放射線が照射されると、
シリコン層３との界面付近におけるＢＯＸ層２内に多量
の正孔が蓄積される。時間が経過するとともに正孔の蓄
積量も増大するわけであるが、電圧印加部３２は、この
蓄積された正孔に起因する正電界を打ち消すために、時
間の経過とともに低下する負電圧をシリコン基板１に印
加するものである。電圧印加部３２は、時間の経過を検
出するタイムカウンタ３０と、シリコン基板１に接続さ
れ、タイムカウンタ３０による検出の結果（時間Ｔ）に
基づいて、時間の経過に比例して低下する負電圧Ｖ１を
発生する電圧発生部３１とを有している。
体装置を得る。 【解決手段】 シリコン基板１には、電圧印加部３２が
接続されている。半導体装置に放射線が照射されると、
シリコン層３との界面付近におけるＢＯＸ層２内に多量
の正孔が蓄積される。時間が経過するとともに正孔の蓄
積量も増大するわけであるが、電圧印加部３２は、この
蓄積された正孔に起因する正電界を打ち消すために、時
間の経過とともに低下する負電圧をシリコン基板１に印
加するものである。電圧印加部３２は、時間の経過を検
出するタイムカウンタ３０と、シリコン基板１に接続さ
れ、タイムカウンタ３０による検出の結果（時間Ｔ）に
基づいて、時間の経過に比例して低下する負電圧Ｖ１を
発生する電圧発生部３１とを有している。
Description
【０００１】
【発明の属する技術分野】この発明は、ＳＯＩ（Silico
n On Insulator）基板を用いた半導体装置の構造に関
し、特に、トータルドーズ効果の発生を抑制し得る半導
体装置の構造に関するものである。
n On Insulator）基板を用いた半導体装置の構造に関
し、特に、トータルドーズ効果の発生を抑制し得る半導
体装置の構造に関するものである。
【０００２】
【従来の技術】図９は、従来の半導体装置の構造を示す
断面図である。ＳＯＩ基板１０４は、シリコン基板１０
１と、数１０ｎｍ〜数１００ｎｍ程度の膜厚のＢＯＸ
（Burried OXide）層１０２と、数１０〜数１００ｎｍ
程度の膜厚のシリコン層１０３とがこの順に積層された
構造を有している。シリコン層１０３の上面内には、シ
リコン酸化膜から成る、数１０ｎｍ〜数１００ｎｍ程度
の膜厚の素子分離絶縁膜１０５が部分的に形成されてい
る。
断面図である。ＳＯＩ基板１０４は、シリコン基板１０
１と、数１０ｎｍ〜数１００ｎｍ程度の膜厚のＢＯＸ
（Burried OXide）層１０２と、数１０〜数１００ｎｍ
程度の膜厚のシリコン層１０３とがこの順に積層された
構造を有している。シリコン層１０３の上面内には、シ
リコン酸化膜から成る、数１０ｎｍ〜数１００ｎｍ程度
の膜厚の素子分離絶縁膜１０５が部分的に形成されてい
る。
【０００３】図９において、左端の素子分離絶縁膜１０
５と中央の素子分離絶縁膜１０５とによって規定される
素子形成領域内には、ＮＭＯＳトランジスタが形成され
ている。具体的には以下の通りである。シリコン層１０
３内には、いずれもｎ+形（１×１０20ｃｍ-3程度）
の、対を成すソース・ドレイン領域１０６が形成されて
いる。対を成すソース・ドレイン領域１０６同士の間に
は、ｐ-形（１×１０18ｃｍ-3程度）のボディ領域１０
７が規定されている。ボディ領域１０７上には、ゲート
構造１１１が形成されている。ゲート構造１１１は、シ
リコン酸化膜から成るゲート絶縁膜１０８と、ポリシリ
コン層１０９と、数ｎｍ〜数１０ｎｍ程度の膜厚のコバ
ルトシリサイド層１１０とがこの順にシリコン層１０３
の上面上に積層された構造を有している。ゲート構造１
１１の側面には、シリコン酸化膜から成るサイドウォー
ル１１２が形成されている。ゲート構造１１１及びサイ
ドウォール１１２から露出する部分のソース・ドレイン
領域１０６上には、数ｎｍ〜数１０ｎｍ程度の膜厚のコ
バルトシリサイド層１１３が形成されている。
５と中央の素子分離絶縁膜１０５とによって規定される
素子形成領域内には、ＮＭＯＳトランジスタが形成され
ている。具体的には以下の通りである。シリコン層１０
３内には、いずれもｎ+形（１×１０20ｃｍ-3程度）
の、対を成すソース・ドレイン領域１０６が形成されて
いる。対を成すソース・ドレイン領域１０６同士の間に
は、ｐ-形（１×１０18ｃｍ-3程度）のボディ領域１０
７が規定されている。ボディ領域１０７上には、ゲート
構造１１１が形成されている。ゲート構造１１１は、シ
リコン酸化膜から成るゲート絶縁膜１０８と、ポリシリ
コン層１０９と、数ｎｍ〜数１０ｎｍ程度の膜厚のコバ
ルトシリサイド層１１０とがこの順にシリコン層１０３
の上面上に積層された構造を有している。ゲート構造１
１１の側面には、シリコン酸化膜から成るサイドウォー
ル１１２が形成されている。ゲート構造１１１及びサイ
ドウォール１１２から露出する部分のソース・ドレイン
領域１０６上には、数ｎｍ〜数１０ｎｍ程度の膜厚のコ
バルトシリサイド層１１３が形成されている。
【０００４】また、図９において、中央の素子分離絶縁
膜１０５と右端の素子分離絶縁膜１０５とによって規定
される素子形成領域内には、ＰＭＯＳトランジスタが形
成されている。具体的には以下の通りである。シリコン
層１０３内には、いずれもｐ +形（１×１０20ｃｍ-3程
度）の、対を成すソース・ドレイン領域１１４が形成さ
れている。対を成すソース・ドレイン領域１１４同士の
間には、ｎ-形（１×１０18ｃｍ-3程度）のボディ領域
１１５が規定されている。ボディ領域１１５上には、ゲ
ート構造１１９が形成されている。ゲート構造１１９
は、シリコン酸化膜から成るゲート絶縁膜１１６と、ポ
リシリコン層１１７と、数ｎｍ〜数１０ｎｍ程度の膜厚
のコバルトシリサイド層１１８とがこの順にシリコン層
１０３の上面上に積層された構造を有している。ゲート
構造１１９の側面には、シリコン酸化膜から成るサイド
ウォール１２０が形成されている。ゲート構造１１９及
びサイドウォール１２０から露出する部分のソース・ド
レイン領域１１４上には、数ｎｍ〜数１０ｎｍ程度の膜
厚のコバルトシリサイド層１２１が形成されている。
膜１０５と右端の素子分離絶縁膜１０５とによって規定
される素子形成領域内には、ＰＭＯＳトランジスタが形
成されている。具体的には以下の通りである。シリコン
層１０３内には、いずれもｐ +形（１×１０20ｃｍ-3程
度）の、対を成すソース・ドレイン領域１１４が形成さ
れている。対を成すソース・ドレイン領域１１４同士の
間には、ｎ-形（１×１０18ｃｍ-3程度）のボディ領域
１１５が規定されている。ボディ領域１１５上には、ゲ
ート構造１１９が形成されている。ゲート構造１１９
は、シリコン酸化膜から成るゲート絶縁膜１１６と、ポ
リシリコン層１１７と、数ｎｍ〜数１０ｎｍ程度の膜厚
のコバルトシリサイド層１１８とがこの順にシリコン層
１０３の上面上に積層された構造を有している。ゲート
構造１１９の側面には、シリコン酸化膜から成るサイド
ウォール１２０が形成されている。ゲート構造１１９及
びサイドウォール１２０から露出する部分のソース・ド
レイン領域１１４上には、数ｎｍ〜数１０ｎｍ程度の膜
厚のコバルトシリサイド層１２１が形成されている。
【０００５】また、素子分離絶縁膜１０５、ＮＭＯＳト
ランジスタ、及びＰＭＯＳトランジスタを覆って、シリ
コン酸化膜から成る、数１００ｎｍ程度の膜厚の層間絶
縁膜１２２が形成されている。層間絶縁膜１２２上に
は、アルミニウム配線１２４が形成されている。アルミ
ニウム配線１２４は、層間絶縁膜１２２内に形成された
タングステンプラグ１２３を介して、コバルトシリサイ
ド層１１３，１２１に接続されている。
ランジスタ、及びＰＭＯＳトランジスタを覆って、シリ
コン酸化膜から成る、数１００ｎｍ程度の膜厚の層間絶
縁膜１２２が形成されている。層間絶縁膜１２２上に
は、アルミニウム配線１２４が形成されている。アルミ
ニウム配線１２４は、層間絶縁膜１２２内に形成された
タングステンプラグ１２３を介して、コバルトシリサイ
ド層１１３，１２１に接続されている。
【０００６】
【発明が解決しようとする課題】図１０及び図１１は、
従来の半導体装置の問題点を説明するための図である。
特に、図９に示した構造からＮＭＯＳトランジスタを抜
き出して示したものに相当する。ＬＳＩを宇宙空間等で
使用する場合、トータルドーズ効果による影響を考慮す
る必要がある。トータルドーズ効果とは、アルファ線や
ガンマ線等の放射線が半導体装置に多量に照射されるこ
とによって、半導体装置の動作特性や信頼性に悪影響が
生じる現象である。
従来の半導体装置の問題点を説明するための図である。
特に、図９に示した構造からＮＭＯＳトランジスタを抜
き出して示したものに相当する。ＬＳＩを宇宙空間等で
使用する場合、トータルドーズ効果による影響を考慮す
る必要がある。トータルドーズ効果とは、アルファ線や
ガンマ線等の放射線が半導体装置に多量に照射されるこ
とによって、半導体装置の動作特性や信頼性に悪影響が
生じる現象である。
【０００７】図１０を参照して、半導体装置に放射線１
３０が照射されると、放射線が有する電離作用によっ
て、放射線の軌跡に沿って多量の電子−正孔対が発生す
る。ＢＯＸ層１０２内で発生した電子−正孔対のうち、
移動度の高い電子は、電界によってＢＯＸ層１０２の外
部に掃き出される。しかし、移動度の低い正孔は、シリ
コン層１０３との界面付近におけるＢＯＸ層１０２内に
蓄積される。
３０が照射されると、放射線が有する電離作用によっ
て、放射線の軌跡に沿って多量の電子−正孔対が発生す
る。ＢＯＸ層１０２内で発生した電子−正孔対のうち、
移動度の高い電子は、電界によってＢＯＸ層１０２の外
部に掃き出される。しかし、移動度の低い正孔は、シリ
コン層１０３との界面付近におけるＢＯＸ層１０２内に
蓄積される。
【０００８】図１１を参照して、シリコン層１０３との
界面付近におけるＢＯＸ層１０２内に正孔が蓄積される
と、蓄積された正孔に起因する正電界によって、ＭＯＳ
トランジスタのしきい値電圧が変動するという問題が生
じる。また、ＢＯＸ層１０２との界面付近におけるボデ
ィ領域１０７内にチャネル（バックチャネル）が形成さ
れるため、バックチャネル電流１４０が流れて消費電力
が増大するという問題が生じる。
界面付近におけるＢＯＸ層１０２内に正孔が蓄積される
と、蓄積された正孔に起因する正電界によって、ＭＯＳ
トランジスタのしきい値電圧が変動するという問題が生
じる。また、ＢＯＸ層１０２との界面付近におけるボデ
ィ領域１０７内にチャネル（バックチャネル）が形成さ
れるため、バックチャネル電流１４０が流れて消費電力
が増大するという問題が生じる。
【０００９】本発明はかかる問題点を解決するために成
されたものであり、トータルドーズ効果の発生を抑制し
得る半導体装置を得ることを目的とするものである。
されたものであり、トータルドーズ効果の発生を抑制し
得る半導体装置を得ることを目的とするものである。
【００１０】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置は、支持基板、絶縁層、及び半導体
層がこの順に積層された構造を有するＳＯＩ基板と、半
導体層の主面内に形成された対を成すソース・ドレイン
領域、対を成すソース・ドレイン領域同士の間に規定さ
れたボディ領域、及びボディ領域の上方で半導体層の主
面上にゲート絶縁膜を介して形成されたゲート電極を有
する半導体素子と、時間の経過とともに低下する負電圧
を支持基板に印加する電圧印加部とを備えるものであ
る。
に記載の半導体装置は、支持基板、絶縁層、及び半導体
層がこの順に積層された構造を有するＳＯＩ基板と、半
導体層の主面内に形成された対を成すソース・ドレイン
領域、対を成すソース・ドレイン領域同士の間に規定さ
れたボディ領域、及びボディ領域の上方で半導体層の主
面上にゲート絶縁膜を介して形成されたゲート電極を有
する半導体素子と、時間の経過とともに低下する負電圧
を支持基板に印加する電圧印加部とを備えるものであ
る。
【００１１】また、この発明のうち請求項２に記載の半
導体装置は、請求項１に記載の半導体装置であって、電
圧印加部は、時間の経過を検出する検出部と、支持基板
に接続され、検出部による検出の結果に基づいて、時間
の経過に比例して低下する負電圧を発生する電圧発生部
とを有することを特徴とするものである。
導体装置は、請求項１に記載の半導体装置であって、電
圧印加部は、時間の経過を検出する検出部と、支持基板
に接続され、検出部による検出の結果に基づいて、時間
の経過に比例して低下する負電圧を発生する電圧発生部
とを有することを特徴とするものである。
【００１２】また、この発明のうち請求項３に記載の半
導体装置は、請求項１に記載の半導体装置であって、電
圧印加部は、時間の経過に起因する半導体素子のしきい
値電圧の変動を検出する検出部と、支持基板に接続さ
れ、検出部による検出の結果に基づいて、しきい値電圧
の変動を打ち消す負電圧を発生する電圧発生部とを有す
ることを特徴とするものである。
導体装置は、請求項１に記載の半導体装置であって、電
圧印加部は、時間の経過に起因する半導体素子のしきい
値電圧の変動を検出する検出部と、支持基板に接続さ
れ、検出部による検出の結果に基づいて、しきい値電圧
の変動を打ち消す負電圧を発生する電圧発生部とを有す
ることを特徴とするものである。
【００１３】また、この発明のうち請求項４に記載の半
導体装置は、支持基板、絶縁層、及び半導体層がこの順
に積層された構造を有するＳＯＩ基板と、半導体層の主
面内に形成された対を成すソース・ドレイン領域、対を
成すソース・ドレイン領域同士の間に規定されたボディ
領域、及びボディ領域の上方で半導体層の主面上にゲー
ト絶縁膜を介して形成されたゲート電極を有する半導体
素子と、時間の経過とともに低下する負電圧をボディ領
域に印加する電圧印加部とを備えるものである。
導体装置は、支持基板、絶縁層、及び半導体層がこの順
に積層された構造を有するＳＯＩ基板と、半導体層の主
面内に形成された対を成すソース・ドレイン領域、対を
成すソース・ドレイン領域同士の間に規定されたボディ
領域、及びボディ領域の上方で半導体層の主面上にゲー
ト絶縁膜を介して形成されたゲート電極を有する半導体
素子と、時間の経過とともに低下する負電圧をボディ領
域に印加する電圧印加部とを備えるものである。
【００１４】また、この発明のうち請求項５に記載の半
導体装置は、請求項４に記載の半導体装置であって、電
圧印加部は、時間の経過を検出する検出部と、ボディ領
域に接続され、検出部による検出の結果に基づいて、時
間の経過に比例して低下する負電圧を発生する電圧発生
部とを有することを特徴とするものである。
導体装置は、請求項４に記載の半導体装置であって、電
圧印加部は、時間の経過を検出する検出部と、ボディ領
域に接続され、検出部による検出の結果に基づいて、時
間の経過に比例して低下する負電圧を発生する電圧発生
部とを有することを特徴とするものである。
【００１５】また、この発明のうち請求項６に記載の半
導体装置は、請求項４に記載の半導体装置であって、電
圧印加部は、時間の経過に起因する半導体素子のしきい
値電圧の変動を検出する検出部と、ボディ領域に接続さ
れ、検出部による検出の結果に基づいて、しきい値電圧
の変動を打ち消す負電圧を発生する電圧発生部とを有す
ることを特徴とするものである。
導体装置は、請求項４に記載の半導体装置であって、電
圧印加部は、時間の経過に起因する半導体素子のしきい
値電圧の変動を検出する検出部と、ボディ領域に接続さ
れ、検出部による検出の結果に基づいて、しきい値電圧
の変動を打ち消す負電圧を発生する電圧発生部とを有す
ることを特徴とするものである。
【００１６】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る半導体装置の構造を示す図である。
ＳＯＩ基板４は、支持基板であるシリコン基板１と、絶
縁層である、数１０ｎｍ〜数１００ｎｍ程度の膜厚のＢ
ＯＸ層２と、半導体層である、数１００ｎｍ程度の膜厚
のシリコン層３とがこの順に積層された構造を有してい
る。シリコン層３の上面内には、シリコン酸化膜から成
る、数１０ｎｍ〜数１００ｎｍ程度の膜厚の素子分離絶
縁膜５が部分的に形成されている。
実施の形態１に係る半導体装置の構造を示す図である。
ＳＯＩ基板４は、支持基板であるシリコン基板１と、絶
縁層である、数１０ｎｍ〜数１００ｎｍ程度の膜厚のＢ
ＯＸ層２と、半導体層である、数１００ｎｍ程度の膜厚
のシリコン層３とがこの順に積層された構造を有してい
る。シリコン層３の上面内には、シリコン酸化膜から成
る、数１０ｎｍ〜数１００ｎｍ程度の膜厚の素子分離絶
縁膜５が部分的に形成されている。
【００１７】素子分離絶縁膜５によって規定される素子
形成領域内には、ＮＭＯＳトランジスタが形成されてい
る。具体的には以下の通りである。シリコン層３内に
は、いずれもｎ+形（１×１０20ｃｍ-3程度）の、対を
成すソース・ドレイン領域６が形成されている。対を成
すソース・ドレイン領域６同士の間には、ｐ-形（１×
１０18ｃｍ-3程度）のボディ領域７が規定されている。
ボディ領域７上には、ゲート構造１１が形成されてい
る。ゲート構造１１は、シリコン酸化膜から成るゲート
絶縁膜８と、ポリシリコン層９と、数ｎｍ〜数１０ｎｍ
程度の膜厚のコバルトシリサイド層１０とがこの順にシ
リコン層３の上面上に積層された構造を有している。ゲ
ート構造１１の側面には、シリコン酸化膜から成るサイ
ドウォール１２が形成されている。ゲート構造１１及び
サイドウォール１２から露出する部分のソース・ドレイ
ン領域６上には、数ｎｍ〜数１０ｎｍ程度の膜厚のコバ
ルトシリサイド層１３が形成されている。
形成領域内には、ＮＭＯＳトランジスタが形成されてい
る。具体的には以下の通りである。シリコン層３内に
は、いずれもｎ+形（１×１０20ｃｍ-3程度）の、対を
成すソース・ドレイン領域６が形成されている。対を成
すソース・ドレイン領域６同士の間には、ｐ-形（１×
１０18ｃｍ-3程度）のボディ領域７が規定されている。
ボディ領域７上には、ゲート構造１１が形成されてい
る。ゲート構造１１は、シリコン酸化膜から成るゲート
絶縁膜８と、ポリシリコン層９と、数ｎｍ〜数１０ｎｍ
程度の膜厚のコバルトシリサイド層１０とがこの順にシ
リコン層３の上面上に積層された構造を有している。ゲ
ート構造１１の側面には、シリコン酸化膜から成るサイ
ドウォール１２が形成されている。ゲート構造１１及び
サイドウォール１２から露出する部分のソース・ドレイ
ン領域６上には、数ｎｍ〜数１０ｎｍ程度の膜厚のコバ
ルトシリサイド層１３が形成されている。
【００１８】また、素子分離絶縁膜５及びＮＭＯＳトラ
ンジスタを覆って、シリコン酸化膜から成る、数１００
ｎｍ程度の膜厚の層間絶縁膜２２が形成されている。層
間絶縁膜２２上には、アルミニウム配線２４が形成され
ている。アルミニウム配線２４は、層間絶縁膜２２内に
形成されたタングステンプラグ２３を介して、コバルト
シリサイド層１３に接続されている。
ンジスタを覆って、シリコン酸化膜から成る、数１００
ｎｍ程度の膜厚の層間絶縁膜２２が形成されている。層
間絶縁膜２２上には、アルミニウム配線２４が形成され
ている。アルミニウム配線２４は、層間絶縁膜２２内に
形成されたタングステンプラグ２３を介して、コバルト
シリサイド層１３に接続されている。
【００１９】図１に示した半導体装置においては、いわ
ゆる部分分離型の素子分離絶縁膜５が形成されており、
素子分離絶縁膜５の底面とＢＯＸ層２の上面との間に
は、シリコン層３の一部が存在する。従って、この部分
のシリコン層３を介して、ボディ領域７に所定の電圧を
印加することが可能である。
ゆる部分分離型の素子分離絶縁膜５が形成されており、
素子分離絶縁膜５の底面とＢＯＸ層２の上面との間に
は、シリコン層３の一部が存在する。従って、この部分
のシリコン層３を介して、ボディ領域７に所定の電圧を
印加することが可能である。
【００２０】また、シリコン基板１には、電圧印加部３
２が接続されている。電圧印加部３２は、電圧発生部３
１とタイムカウンタ３０とを有している。電圧印加部３
２は、ＳＯＩ基板４内に形成されていてもよく、あるい
はＳＯＩ基板４とは異なる基板内に形成されていてもよ
い。
２が接続されている。電圧印加部３２は、電圧発生部３
１とタイムカウンタ３０とを有している。電圧印加部３
２は、ＳＯＩ基板４内に形成されていてもよく、あるい
はＳＯＩ基板４とは異なる基板内に形成されていてもよ
い。
【００２１】従来技術の説明で述べたように、半導体装
置に放射線が照射されると、シリコン層３との界面付近
におけるＢＯＸ層２内に多量の正孔が蓄積される。時間
が経過するとともに正孔の蓄積量も増大するわけである
が、電圧印加部３２は、この蓄積された正孔に起因する
正電界を打ち消すために、時間の経過とともに低下する
負電圧をシリコン基板１に印加する。本実施の形態１に
係る電圧印加部３２は、時間の経過を検出する既知のタ
イムカウンタ３０と、シリコン基板１に接続され、タイ
ムカウンタ３０による検出の結果（時間Ｔ）に基づい
て、時間の経過に比例して低下する負電圧Ｖ１を発生す
る電圧発生部３１とを有している。時間の経過に伴って
正孔の蓄積量が増大する程度は、半導体装置が使用され
る周囲の環境等によって変化する。従って、正孔の蓄積
量が増大する程度を経験則や実験等によって予め求めて
おき、その程度に応じて、電圧Ｖ１の値を低下させる程
度も決定される。
置に放射線が照射されると、シリコン層３との界面付近
におけるＢＯＸ層２内に多量の正孔が蓄積される。時間
が経過するとともに正孔の蓄積量も増大するわけである
が、電圧印加部３２は、この蓄積された正孔に起因する
正電界を打ち消すために、時間の経過とともに低下する
負電圧をシリコン基板１に印加する。本実施の形態１に
係る電圧印加部３２は、時間の経過を検出する既知のタ
イムカウンタ３０と、シリコン基板１に接続され、タイ
ムカウンタ３０による検出の結果（時間Ｔ）に基づい
て、時間の経過に比例して低下する負電圧Ｖ１を発生す
る電圧発生部３１とを有している。時間の経過に伴って
正孔の蓄積量が増大する程度は、半導体装置が使用され
る周囲の環境等によって変化する。従って、正孔の蓄積
量が増大する程度を経験則や実験等によって予め求めて
おき、その程度に応じて、電圧Ｖ１の値を低下させる程
度も決定される。
【００２２】図２は、時間Ｔと電圧Ｖ１との関係の一例
を示すグラフである。図２によると、時間Ｔの値が増加
するのに比例して、電圧Ｖ１の値は小さくなっているこ
とが分かる。図２に示した例では、５年経過時の電圧Ｖ
１の値は−５．０Ｖであり、１０年経過時の電圧Ｖ１の
値は−１０．０Ｖである。
を示すグラフである。図２によると、時間Ｔの値が増加
するのに比例して、電圧Ｖ１の値は小さくなっているこ
とが分かる。図２に示した例では、５年経過時の電圧Ｖ
１の値は−５．０Ｖであり、１０年経過時の電圧Ｖ１の
値は−１０．０Ｖである。
【００２３】このように本実施の形態１に係る半導体装
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積された場合
であっても、電圧印加部３２からシリコン基板１に印加
される負電圧によって、この蓄積された正孔に起因する
正電界を打ち消すことができる。その結果、トータルド
ーズ効果の発生を抑制し得る半導体装置を得ることがで
きる。
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積された場合
であっても、電圧印加部３２からシリコン基板１に印加
される負電圧によって、この蓄積された正孔に起因する
正電界を打ち消すことができる。その結果、トータルド
ーズ効果の発生を抑制し得る半導体装置を得ることがで
きる。
【００２４】また、正孔の蓄積量は時間の経過に比例し
て増加するため、時間の経過に比例して低下する負電圧
Ｖ１を電圧発生部３１によって発生し、シリコン基板１
に印加することにより、トータルドーズ効果の発生を適
切に抑制することができる。
て増加するため、時間の経過に比例して低下する負電圧
Ｖ１を電圧発生部３１によって発生し、シリコン基板１
に印加することにより、トータルドーズ効果の発生を適
切に抑制することができる。
【００２５】実施の形態２．図３は、本発明の実施の形
態２に係る半導体装置の構造を示す図である。ＭＯＳト
ランジスタの構造は、上記実施の形態１に係るＭＯＳト
ランジスタの構造と同様である。シリコン基板１には、
電圧印加部４３が接続されている。電圧印加部４３は、
減算器４０と乗算器４１と電圧発生部４２とを有してい
る。電圧印加部４３は、ＳＯＩ基板４内に形成されてい
てもよく、あるいはＳＯＩ基板４とは異なる基板内に形
成されていてもよい。
態２に係る半導体装置の構造を示す図である。ＭＯＳト
ランジスタの構造は、上記実施の形態１に係るＭＯＳト
ランジスタの構造と同様である。シリコン基板１には、
電圧印加部４３が接続されている。電圧印加部４３は、
減算器４０と乗算器４１と電圧発生部４２とを有してい
る。電圧印加部４３は、ＳＯＩ基板４内に形成されてい
てもよく、あるいはＳＯＩ基板４とは異なる基板内に形
成されていてもよい。
【００２６】上記のように、半導体装置に放射線が照射
されると、シリコン層３との界面付近におけるＢＯＸ層
２内に多量の正孔が蓄積され、ＭＯＳトランジスタのし
きい値電圧が変動する。時間が経過するとともに正孔の
蓄積量は増大し、それにつれてしきい値電圧の変動量も
増大するわけであるが、電圧印加部３２は、この蓄積さ
れた正孔に起因するしきい値電圧の変動を打ち消すため
の負電圧を、シリコン基板１に印加する。本実施の形態
２に係る電圧印加部３２は、時間の経過に起因するしき
い値電圧の低下を検出する減算器４０と、シリコン基板
１に接続され、減算器４０による検出の結果に基づい
て、しきい値電圧の低下を打ち消す負電圧Ｖ２を発生す
る電圧発生部４２とを有している。
されると、シリコン層３との界面付近におけるＢＯＸ層
２内に多量の正孔が蓄積され、ＭＯＳトランジスタのし
きい値電圧が変動する。時間が経過するとともに正孔の
蓄積量は増大し、それにつれてしきい値電圧の変動量も
増大するわけであるが、電圧印加部３２は、この蓄積さ
れた正孔に起因するしきい値電圧の変動を打ち消すため
の負電圧を、シリコン基板１に印加する。本実施の形態
２に係る電圧印加部３２は、時間の経過に起因するしき
い値電圧の低下を検出する減算器４０と、シリコン基板
１に接続され、減算器４０による検出の結果に基づい
て、しきい値電圧の低下を打ち消す負電圧Ｖ２を発生す
る電圧発生部４２とを有している。
【００２７】減算器４０には、初期（経過時間ゼロ）の
しきい値電圧に相当する固定電圧Ｖｔｈ１が、図示しな
い電圧発生回路から入力されるとともに、ある時間が経
過した後の現在のしきい値電圧Ｖｔｈ２が入力される。
そして減算器４０は、両者の差分値（Ｖｔｈ１−Ｖｔｈ
２）を減算によって求め、その減算結果であるしきい値
電圧の変動量ΔＶｔｈを出力する。乗算器４１には、減
算器４０から変動量ΔＶｔｈが入力され、乗算器４１
は、変動量ΔＶｔｈに所定の負の乗数（−α）を乗算
し、その乗算結果−α・ΔＶｔｈを出力する。乗数（−
α）の値は、ＭＯＳトランジスタの構造や特性等に応じ
て、経験則や実験等によって予め決定され、例えば１〜
１０００程度の値に設定される。電圧発生部４２には、
乗算器４１から乗算結果−α・ΔＶｔｈが入力され、電
圧発生部４２は、その乗算結果−α・ΔＶｔｈで与えら
れる負電圧Ｖ２を発生する。
しきい値電圧に相当する固定電圧Ｖｔｈ１が、図示しな
い電圧発生回路から入力されるとともに、ある時間が経
過した後の現在のしきい値電圧Ｖｔｈ２が入力される。
そして減算器４０は、両者の差分値（Ｖｔｈ１−Ｖｔｈ
２）を減算によって求め、その減算結果であるしきい値
電圧の変動量ΔＶｔｈを出力する。乗算器４１には、減
算器４０から変動量ΔＶｔｈが入力され、乗算器４１
は、変動量ΔＶｔｈに所定の負の乗数（−α）を乗算
し、その乗算結果−α・ΔＶｔｈを出力する。乗数（−
α）の値は、ＭＯＳトランジスタの構造や特性等に応じ
て、経験則や実験等によって予め決定され、例えば１〜
１０００程度の値に設定される。電圧発生部４２には、
乗算器４１から乗算結果−α・ΔＶｔｈが入力され、電
圧発生部４２は、その乗算結果−α・ΔＶｔｈで与えら
れる負電圧Ｖ２を発生する。
【００２８】図４は、時間Ｔとしきい値電圧の変動量Δ
Ｖｔｈとの関係の一例を示すグラフである。図４による
と、時間Ｔの値が増加するのに比例して、しきい値電圧
Ｖｔｈ２は低下し、しきい値電圧の変動量ΔＶｔｈは大
きくなっていることが分かる。
Ｖｔｈとの関係の一例を示すグラフである。図４による
と、時間Ｔの値が増加するのに比例して、しきい値電圧
Ｖｔｈ２は低下し、しきい値電圧の変動量ΔＶｔｈは大
きくなっていることが分かる。
【００２９】図５は、電圧印加部４３の他の構成を示す
図である。減算器５０の一方の入力端子には、ＭＯＳト
ランジスタＱと抵抗Ｒ１との直列接続点Ｐ１が接続され
ており、他方の入力端子には、抵抗Ｒ２と抵抗Ｒ３との
直列接続点Ｐ２が接続されている。抵抗Ｒ１〜Ｒ３は、
ＭＯＳトランジスタＱの初期状態（経過時間ゼロ）にお
いてＲ１・Ｉ１＝Ｒ２・Ｉ２となるように、各抵抗値が
設定されている。時間が経過すると、正孔の蓄積に起因
してＭＯＳトランジスタＱのしきい値電圧が低下する。
すると、ＭＯＳトランジスタＱを流れる電流Ｉ１の値が
大きくなるため、Ｒ１・Ｉ１の値も大きくなる。減算器
５０は、Ｒ１・Ｉ１−Ｒ２・Ｉ２なる減算を実行し、そ
の減算結果ΔＶｔｈ（＝Ｒ１・Ｉ１−Ｒ２・Ｉ２）を出
力する。乗算器５１は、上記減算結果ΔＶｔｈに上記乗
数（−α）を乗じて電圧発生部５２に入力し、電圧発生
部５２は負電圧Ｖ２を発生する。
図である。減算器５０の一方の入力端子には、ＭＯＳト
ランジスタＱと抵抗Ｒ１との直列接続点Ｐ１が接続され
ており、他方の入力端子には、抵抗Ｒ２と抵抗Ｒ３との
直列接続点Ｐ２が接続されている。抵抗Ｒ１〜Ｒ３は、
ＭＯＳトランジスタＱの初期状態（経過時間ゼロ）にお
いてＲ１・Ｉ１＝Ｒ２・Ｉ２となるように、各抵抗値が
設定されている。時間が経過すると、正孔の蓄積に起因
してＭＯＳトランジスタＱのしきい値電圧が低下する。
すると、ＭＯＳトランジスタＱを流れる電流Ｉ１の値が
大きくなるため、Ｒ１・Ｉ１の値も大きくなる。減算器
５０は、Ｒ１・Ｉ１−Ｒ２・Ｉ２なる減算を実行し、そ
の減算結果ΔＶｔｈ（＝Ｒ１・Ｉ１−Ｒ２・Ｉ２）を出
力する。乗算器５１は、上記減算結果ΔＶｔｈに上記乗
数（−α）を乗じて電圧発生部５２に入力し、電圧発生
部５２は負電圧Ｖ２を発生する。
【００３０】このように本実施の形態２に係る半導体装
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積され、ＭＯ
Ｓトランジスタのしきい値電圧が変動した場合であって
も、電圧印加部４３からシリコン基板１に印加される負
電圧によって、しきい値電圧の変動を打ち消すことがで
きる。その結果、トータルドーズ効果の発生を抑制し得
る半導体装置を得ることができる。
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積され、ＭＯ
Ｓトランジスタのしきい値電圧が変動した場合であって
も、電圧印加部４３からシリコン基板１に印加される負
電圧によって、しきい値電圧の変動を打ち消すことがで
きる。その結果、トータルドーズ効果の発生を抑制し得
る半導体装置を得ることができる。
【００３１】また、減算器４０によってＭＯＳトランジ
スタのしきい値電圧の変動を検出し、その変動量ΔＶｔ
ｈに基づいて、しきい値電圧の変動を打ち消す負電圧Ｖ
２を電圧発生部４２によって発生する。そのため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
スタのしきい値電圧の変動を検出し、その変動量ΔＶｔ
ｈに基づいて、しきい値電圧の変動を打ち消す負電圧Ｖ
２を電圧発生部４２によって発生する。そのため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
【００３２】実施の形態３．図６は、本発明の実施の形
態３に係る半導体装置の構造を示す図である。ＭＯＳト
ランジスタの構造は、上記実施の形態１に係るＭＯＳト
ランジスタの構造と同様である。ボディ領域７には、電
圧印加部６２が接続されている。電圧印加部６２は、Ｓ
ＯＩ基板４内に形成されていてもよく、あるいはＳＯＩ
基板４とは異なる基板内に形成されていてもよい。
態３に係る半導体装置の構造を示す図である。ＭＯＳト
ランジスタの構造は、上記実施の形態１に係るＭＯＳト
ランジスタの構造と同様である。ボディ領域７には、電
圧印加部６２が接続されている。電圧印加部６２は、Ｓ
ＯＩ基板４内に形成されていてもよく、あるいはＳＯＩ
基板４とは異なる基板内に形成されていてもよい。
【００３３】上記のように、半導体装置に放射線が照射
されると、シリコン層３との界面付近におけるＢＯＸ層
２内に多量の正孔が蓄積される。時間が経過するととも
に正孔の蓄積量も増大するわけであるが、電圧印加部６
２は、この蓄積された正孔に起因する正電界を打ち消す
ために、時間の経過とともに低下する負電圧をボディ領
域７に印加する。本実施の形態３に係る電圧印加部６２
は、時間の経過を検出するタイムカウンタ６０と、ボデ
ィ領域７に接続され、タイムカウンタ６０による検出の
結果（時間Ｔ）に基づいて、時間の経過に比例して低下
する負電圧Ｖ３を発生する電圧発生部６１とを有してい
る。
されると、シリコン層３との界面付近におけるＢＯＸ層
２内に多量の正孔が蓄積される。時間が経過するととも
に正孔の蓄積量も増大するわけであるが、電圧印加部６
２は、この蓄積された正孔に起因する正電界を打ち消す
ために、時間の経過とともに低下する負電圧をボディ領
域７に印加する。本実施の形態３に係る電圧印加部６２
は、時間の経過を検出するタイムカウンタ６０と、ボデ
ィ領域７に接続され、タイムカウンタ６０による検出の
結果（時間Ｔ）に基づいて、時間の経過に比例して低下
する負電圧Ｖ３を発生する電圧発生部６１とを有してい
る。
【００３４】図７は、時間Ｔと電圧Ｖ３との関係の一例
を示すグラフである。図７によると、時間Ｔの値が増加
するのに比例して、電圧Ｖ３の値は小さくなっているこ
とが分かる。図７に示した例では、５年経過時の電圧Ｖ
３の値は−０．５Ｖであり、１０年経過時の電圧Ｖ３の
値は−１．０Ｖである。
を示すグラフである。図７によると、時間Ｔの値が増加
するのに比例して、電圧Ｖ３の値は小さくなっているこ
とが分かる。図７に示した例では、５年経過時の電圧Ｖ
３の値は−０．５Ｖであり、１０年経過時の電圧Ｖ３の
値は−１．０Ｖである。
【００３５】このように本実施の形態３に係る半導体装
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積された場合
であっても、電圧印加部６２からボディ領域７に印加さ
れる負電圧によって、この蓄積された正孔に起因する正
電界を打ち消すことができる。その結果、トータルドー
ズ効果の発生を抑制し得る半導体装置を得ることができ
る。
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積された場合
であっても、電圧印加部６２からボディ領域７に印加さ
れる負電圧によって、この蓄積された正孔に起因する正
電界を打ち消すことができる。その結果、トータルドー
ズ効果の発生を抑制し得る半導体装置を得ることができ
る。
【００３６】また、正孔の蓄積量は時間の経過に比例し
て増加するため、時間の経過に比例して低下する負電圧
Ｖ３を電圧発生部６１によって発生し、ボディ領域７に
印加することにより、トータルドーズ効果の発生を適切
に抑制することができる。
て増加するため、時間の経過に比例して低下する負電圧
Ｖ３を電圧発生部６１によって発生し、ボディ領域７に
印加することにより、トータルドーズ効果の発生を適切
に抑制することができる。
【００３７】実施の形態４．図８は、本発明の実施の形
態４に係る半導体装置の構造を示す図である。ＭＯＳト
ランジスタの構造は、上記実施の形態１に係るＭＯＳト
ランジスタの構造と同様である。ボディ領域７には、電
圧印加部７３が接続されている。電圧印加部７３は、Ｓ
ＯＩ基板４内に形成されていてもよく、あるいはＳＯＩ
基板４とは異なる基板内に形成されていてもよい。
態４に係る半導体装置の構造を示す図である。ＭＯＳト
ランジスタの構造は、上記実施の形態１に係るＭＯＳト
ランジスタの構造と同様である。ボディ領域７には、電
圧印加部７３が接続されている。電圧印加部７３は、Ｓ
ＯＩ基板４内に形成されていてもよく、あるいはＳＯＩ
基板４とは異なる基板内に形成されていてもよい。
【００３８】上記のように、半導体装置に放射線が照射
されると、シリコン層３との界面付近におけるＢＯＸ層
２内に多量の正孔が蓄積され、ＭＯＳトランジスタのし
きい値電圧が変動する。時間が経過するとともに正孔の
蓄積量は増大し、それにつれてしきい値電圧の変動量も
増大するわけであるが、電圧印加部７３は、この蓄積さ
れた正孔に起因するしきい値電圧の変動を打ち消すため
の負電圧を、ボディ領域７に印加する。本実施の形態４
に係る電圧印加部７３は、時間の経過に起因するしきい
値電圧の低下を検出する減算器７０と、ボディ領域７に
接続され、減算器７０による検出の結果に基づいて、し
きい値電圧の低下を打ち消す負電圧Ｖ４を発生する電圧
発生部７２とを有している。
されると、シリコン層３との界面付近におけるＢＯＸ層
２内に多量の正孔が蓄積され、ＭＯＳトランジスタのし
きい値電圧が変動する。時間が経過するとともに正孔の
蓄積量は増大し、それにつれてしきい値電圧の変動量も
増大するわけであるが、電圧印加部７３は、この蓄積さ
れた正孔に起因するしきい値電圧の変動を打ち消すため
の負電圧を、ボディ領域７に印加する。本実施の形態４
に係る電圧印加部７３は、時間の経過に起因するしきい
値電圧の低下を検出する減算器７０と、ボディ領域７に
接続され、減算器７０による検出の結果に基づいて、し
きい値電圧の低下を打ち消す負電圧Ｖ４を発生する電圧
発生部７２とを有している。
【００３９】減算器７０には、初期（経過時間ゼロ）の
しきい値電圧に相当する固定電圧Ｖｔｈ１と、ある時間
が経過した後の現在のしきい値電圧Ｖｔｈ２とが入力さ
れる。そして減算器７０は、両者の差分値（Ｖｔｈ１−
Ｖｔｈ２）を減算によって求め、その減算結果であるし
きい値電圧の変動量ΔＶｔｈを出力する。乗算器７１に
は、減算器７０から変動量ΔＶｔｈが入力され、乗算器
７１は、変動量ΔＶｔｈに所定の負の乗数（−α）を乗
算し、その乗算結果−α・ΔＶｔｈを出力する。乗数
（−α）の値は、ＭＯＳトランジスタの構造や特性等に
応じて予め決定され、例えば１〜１００程度の値に設定
される。電圧発生部７２には、乗算器７１から乗算結果
−α・ΔＶｔｈが入力され、電圧発生部７２は、その乗
算結果−α・ΔＶｔｈで与えられる負電圧Ｖ４を発生す
る。
しきい値電圧に相当する固定電圧Ｖｔｈ１と、ある時間
が経過した後の現在のしきい値電圧Ｖｔｈ２とが入力さ
れる。そして減算器７０は、両者の差分値（Ｖｔｈ１−
Ｖｔｈ２）を減算によって求め、その減算結果であるし
きい値電圧の変動量ΔＶｔｈを出力する。乗算器７１に
は、減算器７０から変動量ΔＶｔｈが入力され、乗算器
７１は、変動量ΔＶｔｈに所定の負の乗数（−α）を乗
算し、その乗算結果−α・ΔＶｔｈを出力する。乗数
（−α）の値は、ＭＯＳトランジスタの構造や特性等に
応じて予め決定され、例えば１〜１００程度の値に設定
される。電圧発生部７２には、乗算器７１から乗算結果
−α・ΔＶｔｈが入力され、電圧発生部７２は、その乗
算結果−α・ΔＶｔｈで与えられる負電圧Ｖ４を発生す
る。
【００４０】時間Ｔとしきい値電圧の変動量ΔＶｔｈと
の関係は、図４に示した例の通りである。また、しきい
値電圧Ｖｔｈ２の値を検出するための回路の構成は、図
５に示した例の通りである。
の関係は、図４に示した例の通りである。また、しきい
値電圧Ｖｔｈ２の値を検出するための回路の構成は、図
５に示した例の通りである。
【００４１】このように本実施の形態４に係る半導体装
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積され、ＭＯ
Ｓトランジスタのしきい値電圧が変動した場合であって
も、電圧印加部４３からボディ領域７に印加される負電
圧によって、しきい値電圧の変動を打ち消すことができ
る。その結果、トータルドーズ効果の発生を抑制し得る
半導体装置を得ることができる。
置によれば、放射線の照射に起因してシリコン層３との
界面付近におけるＢＯＸ層２内に正孔が蓄積され、ＭＯ
Ｓトランジスタのしきい値電圧が変動した場合であって
も、電圧印加部４３からボディ領域７に印加される負電
圧によって、しきい値電圧の変動を打ち消すことができ
る。その結果、トータルドーズ効果の発生を抑制し得る
半導体装置を得ることができる。
【００４２】また、減算器７０によってＭＯＳトランジ
スタのしきい値電圧の変動を検出し、その変動量ΔＶｔ
ｈに基づいて、しきい値電圧の変動を打ち消す負電圧Ｖ
４を電圧発生部７２によって発生する。そのため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
スタのしきい値電圧の変動を検出し、その変動量ΔＶｔ
ｈに基づいて、しきい値電圧の変動を打ち消す負電圧Ｖ
４を電圧発生部７２によって発生する。そのため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
【００４３】
【発明の効果】この発明のうち請求項１に係るものによ
れば、放射線の照射に起因して半導体層との界面付近に
おける絶縁層内に正孔が蓄積された場合であっても、電
圧印加部から支持基板に印加される負電圧によって、こ
の蓄積された正孔に起因する正電界を打ち消すことがで
きる。その結果、トータルドーズ効果の発生を抑制する
ことができる。
れば、放射線の照射に起因して半導体層との界面付近に
おける絶縁層内に正孔が蓄積された場合であっても、電
圧印加部から支持基板に印加される負電圧によって、こ
の蓄積された正孔に起因する正電界を打ち消すことがで
きる。その結果、トータルドーズ効果の発生を抑制する
ことができる。
【００４４】また、この発明のうち請求項２に係るもの
によれば、正孔の蓄積量は時間の経過に比例して増加す
るため、時間の経過に比例して低下する負電圧を電圧発
生部によって発生し、支持基板に印加することにより、
トータルドーズ効果の発生を適切に抑制することができ
る。
によれば、正孔の蓄積量は時間の経過に比例して増加す
るため、時間の経過に比例して低下する負電圧を電圧発
生部によって発生し、支持基板に印加することにより、
トータルドーズ効果の発生を適切に抑制することができ
る。
【００４５】また、この発明のうち請求項３に係るもの
によれば、検出部によってしきい値電圧の変動を検出
し、その検出結果に基づいて、しきい値電圧の変動を打
ち消す負電圧を電圧発生部によって発生するため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
によれば、検出部によってしきい値電圧の変動を検出
し、その検出結果に基づいて、しきい値電圧の変動を打
ち消す負電圧を電圧発生部によって発生するため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
【００４６】また、この発明のうち請求項４に係るもの
によれば、放射線の照射に起因して半導体層との界面付
近における絶縁層内に正孔が蓄積された場合であって
も、電圧印加部からボディ領域に印加される負電圧によ
って、この蓄積された正孔に起因する正電界を打ち消す
ことができる。その結果、トータルドーズ効果の発生を
抑制し得る半導体装置を得ることができる。
によれば、放射線の照射に起因して半導体層との界面付
近における絶縁層内に正孔が蓄積された場合であって
も、電圧印加部からボディ領域に印加される負電圧によ
って、この蓄積された正孔に起因する正電界を打ち消す
ことができる。その結果、トータルドーズ効果の発生を
抑制し得る半導体装置を得ることができる。
【００４７】また、この発明のうち請求項５に係るもの
によれば、正孔の蓄積量は時間の経過に比例して増加す
るため、時間の経過に比例して低下する負電圧を電圧発
生部によって発生し、ボディ領域に印加することによ
り、トータルドーズ効果の発生を適切に抑制することが
できる。
によれば、正孔の蓄積量は時間の経過に比例して増加す
るため、時間の経過に比例して低下する負電圧を電圧発
生部によって発生し、ボディ領域に印加することによ
り、トータルドーズ効果の発生を適切に抑制することが
できる。
【００４８】また、この発明のうち請求項６に係るもの
によれば、検出部によってしきい値電圧の変動を検出
し、その検出結果に基づいて、しきい値電圧の変動を打
ち消す負電圧を電圧発生部によって発生するため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
によれば、検出部によってしきい値電圧の変動を検出
し、その検出結果に基づいて、しきい値電圧の変動を打
ち消す負電圧を電圧発生部によって発生するため、トー
タルドーズ効果の発生を効果的に抑制することができ
る。
【図１】 本発明の実施の形態１に係る半導体装置の構
造を示す図である。
造を示す図である。
【図２】 時間Ｔと電圧Ｖ１との関係の一例を示すグラ
フである。
フである。
【図３】 本発明の実施の形態２に係る半導体装置の構
造を示す図である。
造を示す図である。
【図４】 時間Ｔとしきい値電圧の変動量ΔＶｔｈとの
関係の一例を示すグラフである。
関係の一例を示すグラフである。
【図５】 電圧印加部の他の構成を示す図である。
【図６】 本発明の実施の形態３に係る半導体装置の構
造を示す図である。
造を示す図である。
【図７】 時間Ｔと電圧Ｖ３との関係の一例を示すグラ
フである。
フである。
【図８】 本発明の実施の形態４に係る半導体装置の構
造を示す図である。
造を示す図である。
【図９】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図１０】 従来の半導体装置の問題点を説明するため
の図である。
の図である。
【図１１】 従来の半導体装置の問題点を説明するため
の図である。
の図である。
１ シリコン基板、２ ＢＯＸ層、３ シリコン層、４
ＳＯＩ基板、６ ソース・ドレイン領域、７ ボディ
領域、８ ゲート絶縁膜、９ ポリシリコン層、１０
コバルトシリサイド層、１１ ゲート構造、３０，６０
タイムカウンタ、３１，４２，６１，７２ 電圧発生
部、３２，４３，６２，７３ 電圧印加部、４０，７０
減算器、４１，７１ 乗算器。
ＳＯＩ基板、６ ソース・ドレイン領域、７ ボディ
領域、８ ゲート絶縁膜、９ ポリシリコン層、１０
コバルトシリサイド層、１１ ゲート構造、３０，６０
タイムカウンタ、３１，４２，６１，７２ 電圧発生
部、３２，４３，６２，７３ 電圧印加部、４０，７０
減算器、４１，７１ 乗算器。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山口 泰男
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 4M104 AA09 BB01 BB20 CC01 CC05
FF14 GG09 GG10 GG14
5F110 AA14 CC02 DD05 DD13 DD22
EE05 EE09 EE14 EE31 FF02
GG02 GG12 GG34 GG60 HJ04
HK05 HL03 HL04 NN04 NN23
NN62
Claims (6)
- 【請求項１】 支持基板、絶縁層、及び半導体層がこの
順に積層された構造を有するＳＯＩ基板と、 前記半導体層の主面内に形成された対を成すソース・ド
レイン領域、前記対を成すソース・ドレイン領域同士の
間に規定されたボディ領域、及び前記ボディ領域の上方
で前記半導体層の前記主面上にゲート絶縁膜を介して形
成されたゲート電極を有する半導体素子と、 時間の経過とともに低下する負電圧を前記支持基板に印
加する電圧印加部とを備える半導体装置。 - 【請求項２】 前記電圧印加部は、 時間の経過を検出する検出部と、 前記支持基板に接続され、前記検出部による検出の結果
に基づいて、前記時間の経過に比例して低下する前記負
電圧を発生する電圧発生部とを有する、請求項１に記載
の半導体装置。 - 【請求項３】 前記電圧印加部は、 時間の経過に起因する前記半導体素子のしきい値電圧の
変動を検出する検出部と、 前記支持基板に接続され、前記検出部による検出の結果
に基づいて、前記しきい値電圧の変動を打ち消す前記負
電圧を発生する電圧発生部とを有する、請求項１に記載
の半導体装置。 - 【請求項４】 支持基板、絶縁層、及び半導体層がこの
順に積層された構造を有するＳＯＩ基板と、 前記半導体層の主面内に形成された対を成すソース・ド
レイン領域、前記対を成すソース・ドレイン領域同士の
間に規定されたボディ領域、及び前記ボディ領域の上方
で前記半導体層の前記主面上にゲート絶縁膜を介して形
成されたゲート電極を有する半導体素子と、 時間の経過とともに低下する負電圧を前記ボディ領域に
印加する電圧印加部とを備える半導体装置。 - 【請求項５】 前記電圧印加部は、 時間の経過を検出する検出部と、 前記ボディ領域に接続され、前記検出部による検出の結
果に基づいて、前記時間の経過に比例して低下する前記
負電圧を発生する電圧発生部とを有する、請求項４に記
載の半導体装置。 - 【請求項６】 前記電圧印加部は、 時間の経過に起因する前記半導体素子のしきい値電圧の
変動を検出する検出部と、 前記ボディ領域に接続され、前記検出部による検出の結
果に基づいて、前記しきい値電圧の変動を打ち消す前記
負電圧を発生する電圧発生部とを有する、請求項４に記
載の半導体装置。
Priority Applications (6)
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|---|---|---|---|
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| JP2001257469A JP2003069031A (ja) | 2001-08-28 | 2001-08-28 | 半導体装置 |
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|---|---|---|---|---|
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| CN103268874A (zh) * | 2013-04-23 | 2013-08-28 | 中国电子科技集团公司第十一研究所 | 抗辐照红外焦平面探测器读出电路 |
| JP7108386B2 (ja) * | 2017-08-24 | 2022-07-28 | 住友化学株式会社 | 電荷トラップ評価方法 |
| FR3111758B1 (fr) * | 2020-06-17 | 2022-06-10 | Commissariat Energie Atomique | Dispositif de correction des effets d’une dose ionisante sur un circuit intégré fabriqué en technologie SOI |
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| US5830575A (en) * | 1996-09-16 | 1998-11-03 | Sandia National Laboratories | Memory device using movement of protons |
| JPH10256556A (ja) | 1997-03-14 | 1998-09-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH11150276A (ja) | 1997-11-19 | 1999-06-02 | Nec Corp | 電界効果型トランジスタ |
| JP4439031B2 (ja) | 1999-04-15 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体装置 |
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-
2001
- 2001-08-28 JP JP2001257469A patent/JP2003069031A/ja active Pending
-
2002
- 2002-07-10 TW TW091115286A patent/TW552713B/zh not_active IP Right Cessation
- 2002-07-22 US US10/199,173 patent/US6713804B2/en not_active Expired - Fee Related
- 2002-07-29 KR KR10-2002-0044544A patent/KR100474866B1/ko not_active Expired - Fee Related
- 2002-08-21 DE DE10238308A patent/DE10238308A1/de not_active Ceased
- 2002-08-28 CN CN02132180A patent/CN1402359A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017061544A1 (en) * | 2015-10-07 | 2017-04-13 | Inter-University Research Institute Corporation High Energy Accelerator Research Organization | Radiation-damage-compensation-circuit and soi-mosfet |
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