JP2018036551A - Display device and display method - Google Patents
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Abstract
【課題】画素輪郭の膨張を抑え表示品位の向上を実現するとともに、狭額縁構造を実現できる表示装置及び表示方法を提供する。【解決手段】表示装置は、マトリクス状に設けられた走査線と信号線とで囲まれた領域内に、画素電極が薄膜トランジスタを介して走査線および信号線に接続されて設けられたアクティブマトリクス型表示素子駆動基板を備え、走査線のゲートドライバへの引き回し配線は、画素電極間に信号線と平行に設けられており、信号線と平行に設けられた走査線の引き回し配線は、画素電極間に設けられた電気泳動層と電気的に接続されていることを特徴とする。【選択図】図２Provided are a display device and a display method capable of suppressing display expansion of a pixel outline and improving display quality and realizing a narrow frame structure. A display device is an active matrix type in which pixel electrodes are connected to scanning lines and signal lines through thin film transistors in a region surrounded by scanning lines and signal lines provided in a matrix. The display element driving substrate is provided, and the lead-out wiring of the scanning line to the gate driver is provided in parallel with the signal line between the pixel electrodes. The lead-out wiring of the scan line provided in parallel with the signal line is provided between the pixel electrodes. It is electrically connected to the electrophoretic layer provided on the plate. [Selection] Figure 2
Description
本発明は、各種情報の表示を行う為の表示装置及び表示方法に関する。 The present invention relates to a display device and a display method for displaying various information.
電子書籍等を閲覧することが可能な携帯型電子機器には、情報表示を行うための表示装置が備わっている。一般にそれらの表示装置は双安定な電気泳動素子を用いて構成され実現している。それらの電気泳動素子には、表示品位の向上と狭額縁構造の両立が求められていた。 A portable electronic device capable of browsing an electronic book or the like is provided with a display device for displaying information. Generally, these display devices are configured and realized using bistable electrophoretic elements. These electrophoretic devices are required to achieve both improved display quality and a narrow frame structure.
特許文献１、２には、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を用いた表示装置の狭額縁構造が記載されている。この特許文献１には「表示装置の額縁の面積を小さくする為に、データ信号ラインと平行に補助走査信号ラインを設ける」ことが記載され、特許文献２には「表示装置の額縁の面積を小さくする為に、駆動回路の出力信号を信号線に伝達する配線は、画素領域内部に引き回される」ことが記載されている。しかしながら、両文献とも表示品位の向上は達成されていない。 Patent Documents 1 and 2 describe a narrow frame structure of a display device using a TFT (Thin Film Transistor). This Patent Document 1 describes that “an auxiliary scanning signal line is provided in parallel with a data signal line in order to reduce the area of the frame of the display device”, and Patent Document 2 describes that “the area of the frame of the display device is reduced. In order to reduce the size, the wiring for transmitting the output signal of the driving circuit to the signal line is drawn inside the pixel region ”. However, neither document has improved display quality.
電気泳動素子は厚みが厚い為、電気力線が平面方向に大きく広がる。したがって電気泳動素子が画素電極間の絶縁部において動作してしまうことで、画素輪郭が膨張したぼやけた表示となって表示品位を低下させていた。特に黒表示を最後に書き込んだ場合には、画素輪郭が黒く膨張し、暗い表示となってしまっていた。本発明の目的は、上記実情を鑑みて、画素輪郭の膨張を抑え表示品位の向上を実現するとともに、狭額縁構造を実現できる表示装置及び表示方法を提供することにある。 Since the electrophoretic element is thick, the electric lines of force greatly spread in the plane direction. Therefore, since the electrophoretic element operates in the insulating portion between the pixel electrodes, the display of the pixel outline is blurred and the display quality is deteriorated. In particular, when the black display was written last, the pixel outline expanded in black, resulting in a dark display. In view of the above circumstances, an object of the present invention is to provide a display device and a display method capable of suppressing the expansion of pixel contours and improving display quality and realizing a narrow frame structure.
上記課題を解決するために、本発明にかかる表示装置は、マトリクス状に設けられた走査線と信号線とで囲まれた領域内に、画素電極が薄膜トランジスタを介して走査線および信号線に接続されて設けられたアクティブマトリクス型表示素子駆動基板を備え、走査線のゲートドライバへの引き回し配線は、画素電極間に信号線と平行に設けられており、信号線と平行に設けられた走査線の引き回し配線は、画素電極間に設けられた電気泳動層と電気的に接続されていることを特徴とする。 In order to solve the above problems, in a display device according to the present invention, a pixel electrode is connected to a scan line and a signal line through a thin film transistor in a region surrounded by the scan line and the signal line provided in a matrix. The active matrix type display element driving substrate is provided, and the scanning line leading to the gate driver is provided between the pixel electrodes in parallel with the signal line, and the scanning line provided in parallel with the signal line. The lead-out wiring is electrically connected to an electrophoretic layer provided between the pixel electrodes.
本発明によれば、画素輪郭の膨張を抑え表示品位の向上を実現するとともに、狭額縁構造を実現できる表示装置及び表示方法を実現できる。 ADVANTAGE OF THE INVENTION According to this invention, while suppressing the expansion | swelling of a pixel outline and improving a display quality, the display apparatus and display method which can implement | achieve a narrow frame structure are realizable.
（第一の実施形態）
図１は、実施形態における表示装置の概略断面図である。図１に示す表示装置１は、アクティブマトリクス型表示素子駆動基板２００と表示部１００とを備える。
(First embodiment)
FIG. 1 is a schematic cross-sectional view of a display device according to an embodiment. A display device 1 shown in FIG. 1 includes an active matrix display element driving substrate 200 and a display unit 100.
図２は、第一の実施形態における表示装置の回路図であり、アクティブマトリクス型表示素子駆動基板２００の等価回路図である。図２に示すように、フレキシブルなシート状又はガラスのような剛性の板状の基板上には、ｎ本（複数本）の信号線Ｙ１〜Ｙｎと、信号線Ｙ１〜Ｙｎに対して直交するようにｍ本（複数本）の走査線Ｘ１〜Ｘｍとが配置されている。また、信号線Ｙ１〜Ｙｎ及び走査線Ｘ１〜Ｘｍに沿ってマトリクス状となるよう（ｍ×ｎ）群の画素回路Ｐ（１，１）〜Ｐ（ｍ，ｎ）が配置されている。 FIG. 2 is a circuit diagram of the display device according to the first embodiment, and is an equivalent circuit diagram of the active matrix display element driving substrate 200. As shown in FIG. 2, n (plural) signal lines Y <b> 1 to Yn are orthogonal to the signal lines Y <b> 1 to Yn on a rigid plate-like substrate such as a flexible sheet or glass. In this way, m (plural) scanning lines X1 to Xm are arranged. In addition, pixel circuits P (1, 1) to P (m, n) of the (m × n) group are arranged so as to form a matrix along the signal lines Y1 to Yn and the scanning lines X1 to Xm.
以下では、信号線Ｙ１〜Ｙｎの延在した方向を垂直方向といい、走査線Ｘ１〜Ｘｍの延在した方向を水平方向という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘに続く数字は、図２において上からの配列順を表し、信号線Ｙに続く数字は、図２において左からの配列順を表し、画素回路Ｐに続く数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。 Hereinafter, the extending direction of the signal lines Y1 to Yn is referred to as a vertical direction, and the extending direction of the scanning lines X1 to Xm is referred to as a horizontal direction. Further, m and n are natural numbers of 2 or more, the numbers following the scanning line X represent the arrangement order from the top in FIG. 2, and the numbers following the signal line Y represent the arrangement order from the left in FIG. The front side of the numbers following the pixel circuit P represents the arrangement order from the top, and the rear side represents the arrangement order from the left.
すなわち、１〜ｍのうちの任意の数をｉとし、１〜ｎのうちの任意の数をｊとした場合、走査線Ｘｉは上からｉ行目であり、信号線Ｙｊは左からｊ列目であり、画素回路Ｐ（ｉ，ｊ）は上からｉ行目、左からｊ列目であり、画素回路Ｐ（ｉ，ｊ）は走査線Ｘｉ、信号線Ｙｊに接続されている。 That is, when an arbitrary number of 1 to m is i and an arbitrary number of 1 to n is j, the scanning line Xi is the i-th row from the top, and the signal line Yj is j columns from the left. The pixel circuit P (i, j) is the i-th row from the top and the j-th column from the left, and the pixel circuit P (i, j) is connected to the scanning line Xi and the signal line Yj.
この基板においては、走査線Ｘ１〜Ｘｍと信号線Ｙ１〜Ｙｎとでマトリクス状に区画されたそれぞれの領域が画素を構成し、画素回路Ｐ（１，１）〜Ｐ（ｍ，ｎ）が１つの領域につき１群だけ設けられている。 In this substrate, each region partitioned in a matrix by scanning lines X1 to Xm and signal lines Y1 to Yn constitutes a pixel, and pixel circuits P (1, 1) to P (m, n) are 1 Only one group is provided per area.
走査線Ｘｉは水平方向の画素回路Ｐ（ｉ，１）から画素回路Ｐ（ｉ，ｎ）に接続されている。また、走査線Ｘｉは垂直方向の走査線ＹＸｉにより引き回されており、走査線ＹＸｉは信号線Ｙｊと平行に基板の一辺へ引き回されている。引き回された走査線ＹＸｉは、ゲートドライバ１４へ接続されている。したがって、基板の額縁部水平方向には、走査線Ｘｉの引き回し配線が存在しない。 The scanning line Xi is connected from the pixel circuit P (i, 1) in the horizontal direction to the pixel circuit P (i, n). The scanning line Xi is routed by the vertical scanning line YXi, and the scanning line YXi is routed to one side of the substrate in parallel with the signal line Yj. The routed scanning line YXi is connected to the gate driver 14. Therefore, there is no routing wiring for the scanning line Xi in the horizontal direction of the frame portion of the substrate.
信号線Ｙｊは垂直方向に引き回されソースドライバ１５へ接続されている。なお容量は全て繋げられて容量電圧発生部１６へ接続されている。これらは全て基板の一辺へ引き回され接続されている。以上のように走査線Ｘｉ、信号線Ｙｊ、容量配線は、全て基板の１方向に引き回されている。 The signal line Yj is routed in the vertical direction and connected to the source driver 15. All the capacitors are connected and connected to the capacitor voltage generator 16. All of these are routed to and connected to one side of the substrate. As described above, the scanning lines Xi, the signal lines Yj, and the capacitor wiring are all routed in one direction of the substrate.
なお、ゲートドライバ１４、ソースドライバ１５は、アクティブマトリクス型表示素子駆動基板２００に実装されている。 The gate driver 14 and the source driver 15 are mounted on the active matrix display element driving substrate 200.
図２の例では、走査線ＹＸｉは、信号線間に２本作成されている。この場合表示パネルの最大表示画素数は、（走査線（＝信号線＊２）、信号線）であるので、ＶＧＡ（６４０、４８０）、ＸＧＡ（１０２４、７６８）、ＦＨＤ（１９２０、１０８０）などの表示が可能である。 In the example of FIG. 2, two scanning lines YXi are created between the signal lines. In this case, since the maximum number of display pixels of the display panel is (scan line (= signal line * 2), signal line), VGA (640, 480), XGA (1024, 768), FHD (1920, 1080), etc. Can be displayed.
次に、図３、図４−Ａ及び図４−Ｂを用いて、第一の実施形態における表示装置の画素回路について説明する。図３は、第一の実施形態における表示装置の画素回路部平面図であって、画素回路Ｐ（ｉ，ｊ）の平面概略図である。画素回路Ｐ（ｉ，ｊ）は薄膜トランジスタ１１と、画素電極２０９と、容量電極２０２と、各種配線とを備える。図４−Ａは、図３のＡ−Ａ’線に沿う断面図であり、図４−Ｂは、図３のＢ−Ｂ’線に沿う断面図である。 Next, the pixel circuit of the display device according to the first embodiment will be described with reference to FIG. 3, FIG. 4-A, and FIG. 4-B. FIG. 3 is a plan view of the pixel circuit portion of the display device according to the first embodiment, and is a schematic plan view of the pixel circuit P (i, j). The pixel circuit P (i, j) includes a thin film transistor 11, a pixel electrode 209, a capacitor electrode 202, and various wirings. 4A is a cross-sectional view taken along line A-A ′ in FIG. 3, and FIG. 4-B is a cross-sectional view taken along line B-B ′ in FIG. 3.
薄膜トランジスタ１１は、ソース電極Ｓと、ドレイン電極Ｄと、ゲート電極Ｇとを備える。ソース電極Ｓは、信号線Ｙｊに接続され、ソースドライバ部１５へと接続されている。ドレイン電極Ｄは、コンタクトホール２０７を介して画素電極２０９と接続され、表示部１００へと接続されている。ゲート電極Ｇは、走査線Ｘｉに接続され、コンタクトホール２１０を介して走査線ＹＸｉと接続され、ゲートドライバ部１４へと接続されている。走査線ＹＸｉ＋１は図示していない隣接する走査線Ｘｉ＋１と接続する為の配線である。画素電極２０９は、薄型トランジスタ１１を覆うように設けられる。また、画素電極２０９は、ソース電極Ｓに接続された信号線Ｙｊを覆うように設けられる。 The thin film transistor 11 includes a source electrode S, a drain electrode D, and a gate electrode G. The source electrode S is connected to the signal line Yj and connected to the source driver unit 15. The drain electrode D is connected to the pixel electrode 209 via the contact hole 207 and is connected to the display unit 100. The gate electrode G is connected to the scanning line Xi, connected to the scanning line YXi through the contact hole 210, and connected to the gate driver unit 14. The scanning line YXi + 1 is a wiring for connecting to an adjacent scanning line Xi + 1 (not shown). The pixel electrode 209 is provided so as to cover the thin transistor 11. The pixel electrode 209 is provided so as to cover the signal line Yj connected to the source electrode S.
画素電極２０９、信号線ＹＸｉ、及び信号線ＹＸｉ＋１は、電気泳動層１０３と電気的に接続されている。 The pixel electrode 209, the signal line YXi, and the signal line YXi + 1 are electrically connected to the electrophoretic layer 103.
図４−Ａの表示部１００は、最外殻にＰＥＴ等からなる透明可塑性基板１０１を有する。透明可塑性基板１０１には透明電極１０２が形成されている。この透明電極１０２は共通電極である。電気泳動層１０３は透明電極１０２に接触して配置されている。 4A has a transparent plastic substrate 101 made of PET or the like in the outermost shell. A transparent electrode 102 is formed on the transparent plastic substrate 101. The transparent electrode 102 is a common electrode. The electrophoretic layer 103 is disposed in contact with the transparent electrode 102.
アクティブマトリクス駆動用基板２００の画素回路Ｐ（ｉ，ｊ）の断面構造について、図４−Ａを用いて説明する。可撓性基板２０１の上に配列形成された薄膜トランジスタ１１は、例えば逆スタガー型の薄膜トランジスタであり、この薄膜トランジスタ１１は、可撓性基板２０１上に形成されたゲート電極Ｇと、容量電極２０２と、このゲート電極Ｇと容量電極２０２とを覆うゲート絶縁膜２０３と、このゲート絶縁膜２０３の上に前記ゲート電極Ｇと対向させて形成されたｉ型アモルファスシリコンからなるｉ型半導体膜２０４と、このｉ型半導体膜２０４の両側部の上に形成されたｎ型不純物をドープしたアモルファスシリコンからなるｎ型半導体膜２０５と、これらｎ型半導体膜２０５の上に形成されたソース電極Ｓおよびドレイン電極Ｄとを有する。 A cross-sectional structure of the pixel circuit P (i, j) of the active matrix driving substrate 200 will be described with reference to FIG. The thin film transistors 11 arranged on the flexible substrate 201 are, for example, inverted staggered thin film transistors. The thin film transistor 11 includes a gate electrode G formed on the flexible substrate 201, a capacitor electrode 202, A gate insulating film 203 covering the gate electrode G and the capacitor electrode 202; an i-type semiconductor film 204 made of i-type amorphous silicon formed on the gate insulating film 203 so as to face the gate electrode G; An n-type semiconductor film 205 made of amorphous silicon doped with an n-type impurity formed on both sides of the i-type semiconductor film 204, and a source electrode S and a drain electrode D formed on the n-type semiconductor film 205 And have.
なお、ブロッキング絶縁膜２０６がｉ型半導体膜２０４のチャンネル領域の上に形成され、このブロッキング絶縁膜２０６は、薄膜トランジスタ１１の製造工程においてｎ型半導体膜２０５をｉ型半導体膜２０４のチャンネル領域の上において分離する際に、ｉ型半導体膜２０４を保護するために設けられている。 A blocking insulating film 206 is formed on the channel region of the i-type semiconductor film 204. The blocking insulating film 206 is formed on the channel region of the i-type semiconductor film 204 in the manufacturing process of the thin film transistor 11. Is provided to protect the i-type semiconductor film 204 when it is separated in FIG.
ドレイン電極Ｄ上には、層間絶縁膜２０８が形成されており、ドレイン電極Ｄと画素電極２０９とはコンタクトホール２０７を介して接続されている。 An interlayer insulating film 208 is formed on the drain electrode D, and the drain electrode D and the pixel electrode 209 are connected through a contact hole 207.
画素電極２０９は電気泳動層１０３と電気的に接続されているので、透明電極１０２との電位差により電気泳動層１０３を動作させることができる。 Since the pixel electrode 209 is electrically connected to the electrophoretic layer 103, the electrophoretic layer 103 can be operated by a potential difference from the transparent electrode 102.
また走査線ＹＸｉ、ＹＸｉ＋１は、電気泳動層１０３と電気的に接続されているので、透明電極１０２との電圧により電気泳動層１０３を動作させることができる。 Further, since the scanning lines YXi and YXi + 1 are electrically connected to the electrophoretic layer 103, the electrophoretic layer 103 can be operated by a voltage with the transparent electrode 102.
アクティブマトリクス駆動用基板２００の画素回路Ｐ（ｉ，ｊ）における、走査線Ｘｉの配置領域の断面構造について、図４−Ｂを用いて説明する。走査線Ｘｉの配置領域の断面においては、可撓性基板２０１の上に形成された走査線Ｘｉと、この走査線Ｘｉを覆うゲート絶縁膜２０３と、ゲート絶縁膜２０３上に形成された走査線ＹＸｉ、ＹＸｉ＋１、及び信号線Ｙｊと、層間絶縁膜２０８とが形成されている。ゲート絶縁膜２０３の一部には、コンタクトホール２１０が形成されている。 A cross-sectional structure of the arrangement region of the scanning lines Xi in the pixel circuit P (i, j) of the active matrix driving substrate 200 will be described with reference to FIG. In the cross section of the arrangement region of the scanning line Xi, the scanning line Xi formed on the flexible substrate 201, the gate insulating film 203 covering the scanning line Xi, and the scanning line formed on the gate insulating film 203 YXi, YXi + 1, the signal line Yj, and the interlayer insulating film 208 are formed. A contact hole 210 is formed in part of the gate insulating film 203.
走査線Ｘｉと走査線ＹＸｉとはコンタクトホール２１０を介して接続されている。また走査線ＹＸｉ＋１は、図示していない隣接するＸｉ＋１とコンタクトホールを介して接続されている。走査線Ｘｉは、走査線ＹＸｉを介して電気泳動層１０３と電気的に接続されているので、透明電極１０２との電圧により電気泳動層１０３を動作させることができる。 The scanning line Xi and the scanning line YXi are connected via the contact hole 210. The scanning line YXi + 1 is connected to an adjacent Xi + 1 (not shown) via a contact hole. Since the scanning line Xi is electrically connected to the electrophoretic layer 103 via the scanning line YXi, the electrophoretic layer 103 can be operated by a voltage with the transparent electrode 102.
〔駆動方法と表示状態〕
表示装置１の駆動方法及び表示状態の概略を説明する。まず、表示画像に対応したデータを信号線Ｙ１〜Ｙｎより、画素回路Ｐ（１，１）〜Ｐ（ｍ，ｎ）に供給する。この時各走査線Ｘ１〜Ｘｍに同期させ、走査線毎に順次データを書き込む。書き込まれたデータは容量部１３に保持され、１フレーム期間電圧は保持される。表示部１００はその電圧に対応し、表示状態を変化させる。なおここでは、正電荷の＋１５Ｖを印加した電極に、白の電気泳動粒子が集まり白表示するものとする。
[Driving method and display status]
An outline of a driving method and display state of the display device 1 will be described. First, data corresponding to a display image is supplied from the signal lines Y1 to Yn to the pixel circuits P (1,1) to P (m, n). At this time, data is sequentially written for each scanning line in synchronization with the scanning lines X1 to Xm. The written data is held in the capacitor 13 and the voltage for one frame period is held. The display unit 100 changes the display state corresponding to the voltage. Here, it is assumed that white electrophoretic particles gather on an electrode to which positive charge of +15 V is applied and display white.
図５−Ａ〜図５−Ｄを用いて、画素回路Ｐ（ｉ，ｊ）の表示状態と駆動波形を説明する。図５−Ａは電気泳動層１０３が白表示の表示状態図であり、図５−Ｂは電気泳動層１０３が白表示の場合の駆動波形である。なおここでは薄膜トランジスタ１１のフィールドスルー電圧は０Ｖであるとして説明する。図５−Ｂに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に−１５Ｖとなるので、図５−Ａに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は白表示となる。 The display state and drive waveform of the pixel circuit P (i, j) will be described with reference to FIGS. FIG. 5-A is a display state diagram in which the electrophoretic layer 103 displays white, and FIG. 5-B shows a driving waveform when the electrophoretic layer 103 displays white. Here, description will be made assuming that the field through voltage of the thin film transistor 11 is 0V. When the drive waveform shown in FIG. 5-B is applied to the pixel circuit P (i, j), the pixel electrode 209 and the signal line Yj become −15 V when display writing is completed, so as shown in FIG. The display by the display unit 100 related to the pixel circuit P (i, j) is white display.
また走査線ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。走査線Ｘｉは表示書き込み完了時に−２０Ｖとなるが、表示部１００に印加される電圧は、表示部１００と層間絶縁膜２０８と絶縁膜２０３との容量直列接続の分圧となる。表示部１００の膜厚は、層間絶縁膜２０８及び絶縁膜２０３の膜厚より１桁以上厚いので、電圧はほぼ表示部１００に印加され、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間、及び画素電極２０９周辺の絶縁部は、回り込み電界の影響により表示部１００による表示は白表示となる。 Since the scanning lines YXi and YXi + 1 become −20 V when display writing is completed, the display by the display unit 100 related to the electrophoretic layer 103 connected to the scanning lines YXi and YXi + 1 is white display. The scanning line Xi becomes −20 V when the display writing is completed, but the voltage applied to the display unit 100 is a partial pressure of the capacitive series connection of the display unit 100, the interlayer insulating film 208, and the insulating film 203. Since the thickness of the display portion 100 is one digit or more larger than the thickness of the interlayer insulating film 208 and the insulating film 203, the voltage is applied to the display portion 100 and the electrophoretic layer 103 connected to the scanning lines YXi and YXi + 1. The display is white. Note that in the insulating portions between the scanning lines YXi and YXi + 1 and in the vicinity of the pixel electrode 209, the display by the display unit 100 is a white display due to the influence of the sneak electric field.
図５−Ｃは電気泳動層１０３が黒表示の表示状態図であり、図５−Ｄは電気泳動層１０３が黒表示の場合の駆動波形である。図５−Ｄに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に＋１５Ｖとなるので、図５−Ｃに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は黒表示となる。一方、走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間は、回り込み電界の影響により表示部１００による表示は白表示となる。また、走査線ＹＸｉと画素電極２０９間の絶縁部及び走査線Ｘｉと画素電極２０９間の絶縁部は、回り込み電界の影響により表示部１００による表示は白と黒の中間表示状態となる。 FIG. 5-C is a display state diagram in which the electrophoretic layer 103 displays black, and FIG. 5-D shows a driving waveform when the electrophoretic layer 103 displays black. When the driving waveform shown in FIG. 5-D is applied to the pixel circuit P (i, j), the pixel electrode 209 and the signal line Yj become +15 V when display writing is completed, and as shown in FIG. The display by the display unit 100 related to the pixel circuit P (i, j) is black display. On the other hand, since the scanning lines Xi, YXi, YXi + 1 become −20 V when display writing is completed, the display by the display unit 100 related to the electrophoretic layer 103 connected to the scanning lines YXi, YXi + 1 is white display. In addition, between the wirings of the scanning lines YXi and YXi + 1, the display by the display unit 100 becomes white display due to the influence of the wraparound electric field. In addition, in the insulating portion between the scanning line YXi and the pixel electrode 209 and the insulating portion between the scanning line Xi and the pixel electrode 209, the display by the display unit 100 is in an intermediate display state of white and black due to the influence of the sneak electric field.
なお図３及び図５−Ａ、図５−Ｃに記載した信号線Ｙｊは、画素電極の下に設けられている為、表示部１００の表示にはほぼ無関係である。 Note that the signal line Yj described in FIG. 3, FIG. 5A, and FIG. 5C is provided below the pixel electrode, and is therefore irrelevant to the display of the display unit 100.
本実施形態によれば、上記のように画素電極間に電極を配置した事により、画素電極間の走査線上の電気泳動層を白表示状態にすることができるので、画素輪郭が膨張しないくっきりした表示となる。また、明るさも向上させることができ、表示品位の向上ができる。また画素電極間に配置された走査線は、信号線と平行に引き回しているので、走査線と信号線とを一方向に集中して引き回すことができ、狭額縁構造とする事ができる。したがって、本発明によれば表示品位の向上と、狭額縁構造の両立を図ることが可能となる。 According to this embodiment, since the electrophoretic layer on the scanning line between the pixel electrodes can be in a white display state by arranging the electrodes between the pixel electrodes as described above, the pixel contour is clearly not expanded. Display. In addition, brightness can be improved and display quality can be improved. Further, since the scanning lines arranged between the pixel electrodes are routed in parallel with the signal lines, the scanning lines and the signal lines can be concentrated in one direction and a narrow frame structure can be obtained. Therefore, according to the present invention, it is possible to achieve both improvement in display quality and narrow frame structure.
（実施例）
ＶＧＡ（６４０、４８０）、ＸＧＡ（１０２４、７６８）、ＦＨＤ（１９２０、１０８０）の表示を行う場合において、アクティブマトリクス型表示素子駆動基板の構成を図２に示す構成とした。また、走査線ＹＸ１からＹＸｍは図３、図４−Ａ、図４−Ｂに示したように、表示領域において電気泳動層１０３と電気的に接続させ、表示装置を作製した。作製した表示装置に対し、図５−Ｂ、図５−Ｄに示す駆動波形を与えたところ、図５−Ａ、図５−Ｃに示すように、画素電極間を白表示状態にすることができた。
(Example)
In the case of displaying VGA (640, 480), XGA (1024, 768), and FHD (1920, 1080), the configuration of the active matrix display element driving substrate is the configuration shown in FIG. Further, as shown in FIGS. 3, 4-A, and 4-B, the scanning lines YX1 to YXm were electrically connected to the electrophoretic layer 103 in the display region, thereby manufacturing a display device. When the drive waveforms shown in FIG. 5-B and FIG. 5-D are given to the manufactured display device, as shown in FIG. 5-A and FIG. did it.
（第二の実施形態）
次に、第二の実施形態について、図６、図７−Ａ〜図７−Ｄを用いて説明する。図６は、第二の実施形態例における表示装置の画素回路部断面図であって、画素回路Ｐ（ｉ，ｊ）の断面図である。第一の実施例との違いは、信号線Ｙｊが表示部１００の電気泳動層１０３と直接電気的に接続されている事である。図７−Ａは電気泳動層１０３が白表示の表示状態図であり、図７−Ｂは電気泳動層１０３が白表示の場合の駆動波形である。図７−Ｂに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に−１５Ｖとなるので、図７−Ａに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は白表示となる。
(Second embodiment)
Next, 2nd embodiment is described using FIG. 6, FIG. 7-A-FIG. 7-D. FIG. 6 is a cross-sectional view of the pixel circuit portion of the display device according to the second embodiment, and is a cross-sectional view of the pixel circuit P (i, j). The difference from the first embodiment is that the signal line Yj is directly electrically connected to the electrophoretic layer 103 of the display unit 100. FIG. 7A is a display state diagram of the electrophoretic layer 103 displaying white, and FIG. 7B is a driving waveform when the electrophoretic layer 103 displays white. When the drive waveform shown in FIG. 7-B is applied to the pixel circuit P (i, j), the pixel electrode 209 and the signal line Yj become −15 V when display writing is completed, so as shown in FIG. 7-A. The display by the display unit 100 related to the pixel circuit P (i, j) is white display.
また走査線ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。走査線Ｘｉは表示書き込み完了時に−２０Ｖとなるが、表示部１００に印加される電圧は、表示部１００と層間絶縁膜２０８と絶縁膜２０３との容量直列接続の分圧となる。表示部１００の膜厚は、層間絶縁膜２０８及び絶縁膜２０３の膜厚より１桁以上厚いので、電圧はほぼ表示部１００に印加され、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間、及び画素電極２０９周辺の絶縁部は、回り込み電界の影響により表示部１００による表示は白表示となる。 Since the scanning lines YXi and YXi + 1 become −20 V when display writing is completed, the display by the display unit 100 related to the electrophoretic layer 103 connected to the scanning lines YXi and YXi + 1 is white display. The scanning line Xi becomes −20 V when the display writing is completed, but the voltage applied to the display unit 100 is a partial pressure of the capacitive series connection of the display unit 100, the interlayer insulating film 208, and the insulating film 203. Since the thickness of the display portion 100 is one digit or more larger than the thickness of the interlayer insulating film 208 and the insulating film 203, the voltage is applied to the display portion 100 and the electrophoretic layer 103 connected to the scanning lines YXi and YXi + 1. The display is white. Note that in the insulating portions between the scanning lines YXi and YXi + 1 and in the vicinity of the pixel electrode 209, the display by the display unit 100 is a white display due to the influence of the sneak electric field.
ここでさらに、画素輪郭制御期間に走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１、信号線Ｙｉに表示書き込み完了時の電圧を印加しても、上記表示状態は変わらない。 Here, the display state does not change even if the voltage at the time of completion of display writing is applied to the scanning lines Xi, YXi, YXi + 1, and the signal line Yi during the pixel contour control period.
図７−Ｃは電気泳動層１０３が黒表示の表示状態図であり、図７−Ｄは電気泳動層１０３が黒表示の場合の駆動波形である。図７−Ｄに示す駆動波形を画素回路Ｐ（ｉ，ｊ）に与えた場合、画素電極２０９と、信号線Ｙｊとは表示書き込み完了時に＋１５Ｖとなるので、図７−Ｃに示すように、画素回路Ｐ（ｉ，ｊ）に係る表示部１００による表示は黒表示となる。一方、走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１は表示書き込み完了時に−２０Ｖとなるので、走査線ＹＸｉ、ＹＸｉ＋１と接続する電気泳動層１０３に係る表示部１００による表示は白表示となる。なお走査線ＹＸｉ、ＹＸｉ＋１の配線間は、回り込み電界の影響により表示部１００による表示は白表示となる。また、走査線ＹＸｉと画素電極２０９間の絶縁部及び走査線Ｘｉと画素電極２０９間の絶縁部は、回り込み電界の影響により表示部１００による表示は白と黒の中間表示状態となる。 FIG. 7C is a display state diagram in which the electrophoretic layer 103 displays black, and FIG. 7D illustrates a driving waveform when the electrophoretic layer 103 displays black. When the drive waveform shown in FIG. 7-D is applied to the pixel circuit P (i, j), the pixel electrode 209 and the signal line Yj become +15 V when display writing is completed, and as shown in FIG. The display by the display unit 100 related to the pixel circuit P (i, j) is black display. On the other hand, since the scanning lines Xi, YXi, YXi + 1 become −20 V when display writing is completed, the display by the display unit 100 related to the electrophoretic layer 103 connected to the scanning lines YXi, YXi + 1 is white display. In addition, between the wirings of the scanning lines YXi and YXi + 1, the display by the display unit 100 becomes white display due to the influence of the wraparound electric field. In addition, in the insulating portion between the scanning line YXi and the pixel electrode 209 and the insulating portion between the scanning line Xi and the pixel electrode 209, the display by the display unit 100 is in an intermediate display state of white and black due to the influence of the sneak electric field.
ここでさらに、画素輪郭制御期間に走査線Ｘｉ、ＹＸｉ、ＹＸｉ＋１に表示書き込み完了時の電圧を与え、信号線Ｙｉには−１５Ｖを印加すると、信号線Ｙｉ上の表示部１００は白状態となり、走査線ＹＸｉと信号線Ｙｉの間の絶縁部も白表示となる。 Further, when the display writing completion voltage is applied to the scanning lines Xi, YXi, YXi + 1 during the pixel contour control period and −15 V is applied to the signal line Yi, the display unit 100 on the signal line Yi is in a white state, The insulating portion between the scanning line YXi and the signal line Yi also displays white.
なお通常のドライバを用い簡易に本駆動を実施するには、画素輪郭制御期間にゲートドライバと接続する走査線はハイインピーダンスにし、信号線は表示画素数より多い画像データを白表示データとし、ソースドライバから出力する事で実現できる。 In order to easily perform the main drive using a normal driver, the scanning line connected to the gate driver is set to high impedance during the pixel contour control period, and the signal line is set to white display data with more image data than the number of display pixels. This can be achieved by outputting from the driver.
本実施形態においても、上記のように画素電極間に電極を配置した事により、画素電極間の走査線上の電気泳動層を白表示状態にすることができるので、画素輪郭が膨張しないくっきりした表示となる。また、明るさも向上させることができ、表示品位の向上ができる。また画素電極間に配置された走査線は、信号線と平行に引き回しているので、走査線と信号線を一方向に集中して引き回すことができ、狭額縁構造とする事ができる。したがって、本発明によれば表示品位の向上と、狭額縁構造の両立を図ることが可能となる。 Also in this embodiment, by arranging the electrodes between the pixel electrodes as described above, the electrophoretic layer on the scanning line between the pixel electrodes can be in a white display state, so that a clear display in which the pixel outline does not expand is achieved. It becomes. In addition, brightness can be improved and display quality can be improved. Further, since the scanning lines arranged between the pixel electrodes are routed in parallel with the signal lines, the scanning lines and the signal lines can be concentrated in one direction and a narrow frame structure can be obtained. Therefore, according to the present invention, it is possible to achieve both improvement in display quality and narrow frame structure.
本発明に係る表示装置及び表示方法は、携帯型電子機器等に好適に利用できる。 The display device and the display method according to the present invention can be suitably used for portable electronic devices and the like.
１・・・表示装置
１００・・・表示部
２００・・・アクティブマトリクス型表示素子駆動基板
Ｘ１〜Ｘｍ・・・走査線
Ｙ１〜Ｙｎ・・・信号線
ＹＸ１〜ＹＸｍ・・・走査線（表示領域内）
Ｐ（１，１）〜Ｐ（ｍ，ｎ）・・・画素回路
１１・・・薄膜トランジスタ部
１３・・・容量部
１４・・・ゲートドライバ部
１５・・・ソースドライバ部
１６・・・容量電圧発生部
１０１・・・透明可撓性基板
１０２・・・透明電極
１０３・・・電気泳動層
２０１・・・可撓性基板
２０２・・・容量電極
２０３・・・絶縁膜
２０４・・・ｉ型半導体膜
２０５・・・ｎ型半導体膜
２０６・・・ブロッキング絶縁膜
２０７・・・コンタクトホール
２０８・・・層間絶縁膜
２０９・・・画素電極
２１０・・・コンタクトホール
Ｓ・・・ソース電極
Ｄ・・・ドレイン電極
Ｇ・・・ゲート電極
DESCRIPTION OF SYMBOLS 1 ... Display apparatus 100 ... Display part 200 ... Active matrix type display element drive substrate X1-Xm ... Scanning line Y1-Yn ... Signal line YX1-YXm ... Scanning line (display area) In)
P (1,1) to P (m, n)... Pixel circuit 11... Thin film transistor portion 13... Capacitance portion 14... Gate driver portion 15. Generating part 101 ... transparent flexible substrate 102 ... transparent electrode 103 ... electrophoresis layer 201 ... flexible substrate 202 ... capacitance electrode 203 ... insulating film 204 ... i-type Semiconductor film 205 ... n-type semiconductor film 206 ... blocking insulating film 207 ... contact hole 208 ... interlayer insulating film 209 ... pixel electrode 210 ... contact hole S ... source electrode D ..Drain electrode G ... Gate electrode
Claims (7)
前記走査線のゲートドライバへの引き回し配線は、前記画素電極間に前記信号線と平行に設けられており、
前記信号線と平行に設けられた前記走査線の引き回し配線は、前記画素電極間に設けられた電気泳動層と電気的に接続されていることを特徴とする表示装置。 An active matrix display element driving substrate provided with a pixel electrode connected to the scanning line and the signal line through a thin film transistor in a region surrounded by the scanning line and the signal line provided in a matrix A display device,
The scanning line to the gate driver of the scanning line is provided in parallel with the signal line between the pixel electrodes,
The display device according to claim 1, wherein the scanning line lead wiring provided in parallel with the signal line is electrically connected to an electrophoretic layer provided between the pixel electrodes.
前記走査線のゲートドライバへの引き回し配線は、前記画素電極間に前記信号線と平行に設けられており、
前記信号線と平行に設けられた前記走査線の引き回し配線は、前記画素電極間に設けられた電気泳動層と電気的に接続されており、
表示書き込み期間終了後において、前記走査線に前記薄膜トランジスタがオフ状態になるような電圧を印加し、かつ、前記信号線に白色表示電圧を印加してから、表示を保持することを特徴とする、表示方法。 An active matrix display element driving substrate provided with a pixel electrode connected to the scanning line and the signal line through a thin film transistor in a region surrounded by the scanning line and the signal line provided in a matrix A display method using a display device,
The scanning line to the gate driver of the scanning line is provided in parallel with the signal line between the pixel electrodes,
The scanning line routing wiring provided in parallel with the signal line is electrically connected to the electrophoretic layer provided between the pixel electrodes,
After the display writing period ends, a voltage that turns off the thin film transistor is applied to the scanning line, and a white display voltage is applied to the signal line, and then the display is held. Display method.
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|---|---|---|---|---|
| WO2019241993A1 (en) * | 2018-06-22 | 2019-12-26 | 惠科股份有限公司 | Display device and display panel thereof |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020231A (en) * | 2008-07-14 | 2010-01-28 | Seiko Epson Corp | Electrophoretic display device and electronic apparatus |
| JP2010156971A (en) * | 2008-12-26 | 2010-07-15 | Lg Display Co Ltd | Array substrate for electrophoresis type display device and method of manufacturing the same, method of repairing line of the same |
| JP2010237333A (en) * | 2009-03-30 | 2010-10-21 | Brother Ind Ltd | Display device |
| KR20110042670A (en) * | 2009-10-19 | 2011-04-27 | 엘지디스플레이 주식회사 | Electrophoretic display |
| JP2011227382A (en) * | 2010-04-22 | 2011-11-10 | Seiko Epson Corp | Electrophoresis display device and electronic apparatus |
| US20140375534A1 (en) * | 2013-06-25 | 2014-12-25 | Lg Display Co., Ltd. | Display device |
| WO2016053722A1 (en) * | 2014-10-01 | 2016-04-07 | Apple Inc. | Display having vertical gate line extensions and minimized borders |
-
2016
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010020231A (en) * | 2008-07-14 | 2010-01-28 | Seiko Epson Corp | Electrophoretic display device and electronic apparatus |
| JP2010156971A (en) * | 2008-12-26 | 2010-07-15 | Lg Display Co Ltd | Array substrate for electrophoresis type display device and method of manufacturing the same, method of repairing line of the same |
| JP2010237333A (en) * | 2009-03-30 | 2010-10-21 | Brother Ind Ltd | Display device |
| KR20110042670A (en) * | 2009-10-19 | 2011-04-27 | 엘지디스플레이 주식회사 | Electrophoretic display |
| JP2011227382A (en) * | 2010-04-22 | 2011-11-10 | Seiko Epson Corp | Electrophoresis display device and electronic apparatus |
| US20140375534A1 (en) * | 2013-06-25 | 2014-12-25 | Lg Display Co., Ltd. | Display device |
| WO2016053722A1 (en) * | 2014-10-01 | 2016-04-07 | Apple Inc. | Display having vertical gate line extensions and minimized borders |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019241993A1 (en) * | 2018-06-22 | 2019-12-26 | 惠科股份有限公司 | Display device and display panel thereof |
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