JP2018032981A - 半導体集積回路 - Google Patents

Abstract

【課題】 容易にＨＶＳ試験が行える半導体集積回路を提供する。【解決手段】 半導体集積回路１０は、カソードが電源電圧ＶＣＣを有する第１配線２５に接続され、アノードが第１ノードＮ１に接続された第１ダイオード２６と、アノードが基準電圧ＶＧＮＤを有する第２配線２７に接続され、カソードが第１ノードＮ１に接続された第２ダイオード２８とを有する保護回路２２と、一端が第１ノードＮ１に接続され、他端が第２ノードＮ２に接続された保護抵抗２３と、第１配線２５と第２配線２７との間に接続され、入力端子に第２ノードＮ２の電圧が入力されるバッファ回路２１と、第１配線２５と第２ノードＮ２との間に接続されたスイッチ素子２４と、を具備する。【選択図】 図２

Description

本発明の実施形態は、半導体集積回路に関する。

車載用途等の半導体集積回路では、より高い品質を保証するためにＨＶＳ試験（High Voltage Stressing Test）が要求されている。ＨＶＳ試験とは、半導体集積回路に定格電圧より高い電圧を印加して特性の変動を調べることにより、不良品の発生を未然に防止するための試験である。

半導体集積回路のロジック入力バッファ回路には、Ｐチャネル電界効果トランジスタ（ＰＭＯＳトランジスタ）とＮチャネル電界効果トランジスタ（ＮＭＯＳトランジスタ）からなるＣＭＯＳインバータが用いられている。

検査装置（テスター）を用いて半導体集積回路のロジック入力バッファ回路のＨＶＳ試験を行う場合、ロジック入力端子にもＨＶＳ試験用の高電圧を印加する。一般に、ロジック入力端子に割り当てられるプローブピンはファンクションテストを目的としたピンであるため、ＨＶＳ試験用の高電圧を印加する目的には適していない。

ＨＶＳ試験のために、該高電圧が印加可能な別のピンを割り当てると、プローブピンの数には限りがあるため、一度に試験できる半導体集積回路の個数が減少する問題がある。

特開平２−３２６５号公報

容易にＨＶＳ試験が行える半導体集積回路を提供する。

一つの実施形態によれば、半導体集積回路は、カソードが電源電圧を有する第１配線に接続され、アノードが第１ノードに接続された第１ダイオードと、アノードが基準電圧を有する第２配線に接続され、カソードが前記第１ノードに接続された第２ダイオードとを有する保護回路と、一端が前記第１ノードに接続され、他端が第２ノードに接続された保護抵抗と、前記第１配線と前記第２配線との間に接続され、入力端子に前記第２ノードの電圧が入力されるバッファ回路と、前記第１配線と前記第２ノードとの間に接続されたスイッチ素子と、を具備する。

実施形態１に係る半導体集積回路を示すレイアウト図。 実施形態１に係るロジック入力バッファ回路を示す回路図。 実施形態１に係るバッファ回路を示す回路図。 実施形態１に係る制御回路を示す回路図。 実施形態１に係るＨＶＳ試験を説明するための図。 実施形態１に係るＨＶＳ試験時の動作を説明するためのタイミングチャート。 実施形態２に係るロジック入力バッファ回路を示す回路図。 実施形態２に係るロジック入力バッファ回路の機能を説明するための図。

以下、本発明の実施形態について図面を参照しながら説明する。

（実施形態１）
本実施形態に係る半導体集積回路について、図１乃至図６を用いて説明する。図１は本実施形態の半導体集積回路を示すレイアウト図、図２はロジック入力バッファ回路を示す回路図、図３はバッファ回路を示す回路図、図４は制御回路を示す回路図、図５はＨＶＳ試験を説明するための図、図６はＨＶＳ試験時の動作を説明するためのタイミングチャートである。

図１に示すように、本実施形態の半導体集積回路１０は、論理回路を含む内部回路１１と、ロジック入力バッファ回路（以後、単に入力バッファ回路と記す）およびロジック出力バッファ回路（以後、単に出力バッファ回路と記す）を含む入出力回路１２とを有している。

ロジック信号は入出力回路１２の入力バッファ回路を介して内部回路１１に入力される。内部回路１１は、入力されたロジック信号に論理演算を施す。演算結果は入出力回路１２の出力バッファ回路を介してロジック信号として出力される。内部回路１１の構成は任意であり、特に限定されない。

図２に示すように、入力バッファ回路２０はバッファ回路２１と、バッファ回路２１をＥＳＤ（Electro Static Discharge）から保護するための保護回路２２および保護抵抗２３と、入力バッファ回路２０に対してＨＶＳ試験（High Voltage Stressing Test）を行うためのスイッチ素子２４とを有している。

バッファ回路２１は、第１配線２５と第２配線２７との間に接続され、入力端子（図示せず）に第２ノードＮ２の電圧が入力される。図３に示すように、バッファ回路２１は、従属接続されたインバータ回路２１ａ、２１ｂを有している。インバータ回路２１ａは、ＰＭＯＳトランジスタ２１ａｐとＮＭＯＳトランジスタ２１ａｎとを有するＣＭＯＳインバータである。同じく、インバータ回路２１ｂは、ＰＭＯＳトランジスタ２１ｂｐとＮＭＯＳトランジスタ２１ｂｎとを有するＣＭＯＳインバータである。

保護回路２２は、カソードが電源電圧ＶＣＣを有する第１配線２５に接続され、アノードが第１ノードＮ１に接続された第１ダイオード２６と、アノードが基準電圧ＶＧＮＤを有する第２配線２７に接続され、カソードが第１ノードＮ１に接続された第２ダイオード２８とを有している。第１ダイオード２６は、例えばゲート電極とソース電極とが接続されたＰＭＯＳトランジスタである（以後、ＰＭＯＳトランジスタ２６とも記す）。第２ダイオード２８は、例えばゲート電極とソース電極とが接続されたＮＭＯＳトランジスタである（以後、ＮＭＯＳトランジスタ２８とも記す）。即ち、ＰＭＯＳトランジスタ２６およびＮＭＯＳトランジスタ２８は、それぞれ所謂ダイオード接続されている。

保護抵抗２３は、一端が第１ノードＮ１に接続され、他端が第２ノードＮ２に接続されている。保護抵抗２３は、浮遊容量（図示せず）とともにＣＲローパスフィルタを構成している。

スイッチ素子２４は、第１配線２５と第２ノードＮ２との間に接続されている。スイッチ素子２４は、例えばＰＭＯＳトランジスタである。以後、スイッチ素子２４をＰＭＯＳトランジスタ２４とも記す。ＰＭＯＳトランジスタ２４は、ソース電極が第１配線２５に接続され、ドレイン電極が第２ノードＮ２に接続され、ゲート電極が制御端子３２に接続されている。

第１配線２５は、電源端子２９に接続されている。電源端子２９には電源電圧ＶＣＣが印加される。電源電圧ＶＣＣは、定格が例えば５±０．５Ｖであり、ＨＶＳ試験時には例えば７．５Ｖにアップされる。第２配線２７は、接地端子３０に接続されている。接地端子３０の基準電圧ＶＧＮＤは、例えば０Ｖである。

入力端子３１は、第１ノードＮ１に接続されている。入力端子３１には、電源電圧ＶＣＣの定格電圧に等しい高さを有するロジック信号が入力される。制御端子３２には、ＰＭＯＳトランジスタ２４をオンオフするためのドライブ信号ＴＥＳＴ１（第１の信号）が入力される。ドライブ信号ＴＥＳＴ１がＨｉｇｈ、例えば電源電圧ＶＣＣのとき、ＰＭＯＳトランジスタ２４はオフになる。ドライブ信号ＴＥＳＴ１がＬｏｗ、例えば基準電圧ＶＧＮＤのとき、ＰＭＯＳトランジスタ２４はオンになる。

保護回路２２および保護抵抗２３の動作について、簡単に説明する。
入力端子３１に電源電圧ＶＣＣと第１ダイオード２６の順方向電圧Ｖｆ２６の和（ＶＣＣ＋Ｖｆ２６）より大きい正の電圧が印加されると、第１ダイオード２６に順方向電流が流れる。入力端子３１に基準電圧ＶＧＮＤと第２ダイオード２８の順方向電圧Ｖｆ２８の和（ＶＣＣ＋Ｖｆ２８）より大きい負の電圧が印加されると、第２ダイオード２８に順方向電流が流れる。

即ち、入力端子３１にノイズが混入し、入力信号ＶＩＮが電源電圧ＶＣＣと順方向電圧Ｖｆ２６の和（ＶＣＣ＋Ｖｆ２６）より高いピーク値を有する正パルスとき、第１ダイオード２６に順方向電流が流れるので、入力信号ＶＩＮのピーク値は電源電圧ＶＣＣにクランプされる。同様に、入力信号ＶＩＮが基準電圧ＶＧＮＤと順方向電圧Ｖｆ２８和（ＶＣＣ＋Ｖｆ２８）より高いピーク値を有する負パルスのとき、第２ダイオード２８に順方向電流が流れるので、入力信号ＶＩＮのピーク値は電源電圧ＶＣＣにクランプされる。

保護抵抗２３は、浮遊容量（図示せず）とともにローパスフィルタを構成しており、入力信号から不要な高周波成分をカットする。ローパスフィルタのカットオフ周波数ｆｃは１／ωＣＲで表される。ここで、Ｒは保護抵抗２３、Ｃは浮遊容量である。保護回路２２および保護抵抗２３により、バッファ回路２１はＥＳＤから保護される。

スイッチ素子２４の動作について詳しく説明する。
図４に示すように、スイッチ素子２４をオン、オフするための制御回路４０は、従属接続されたインバータ回路４１、４２を有している。インバータ回路４１、４２は、図３に示すインバータ回路２１ａ、２１ｂと同じく、ＣＭＯＳインバータである。インバータ回路４１、４２は、それぞれ第１配線２５と第２配線２７との間に接続されている。

抵抗４３は第１配線２５と第３ノードＮ３との間に接続されている。制御信号の入力端子４４およびインバータ回路４１の入力端子は、第３ノードＮ３に接続されている。第３ノードＮ３の電圧がインバータ回路４１に入力される。インバータ回路４１の出力端子およびインバータ回路４２の入力端子が第４ノードＮ４に接続されている。図２に示す制御端子３２は、第４ノードＮ４に接続されている。インバータ回路４２の出力端子は出力端子４５に接続されている。出力端子４５については、後述する。

インバータ回路４１は制御信号ＴＥＳＴを反転したドライブ信号ＴＥＳＴ１を出力端子３２に出力する。インバータ回路４２はドライブ信号ＴＥＳＴ１を反転したドライブ信号ＴＥＳＴ２を出力端子４５に出力する。

抵抗４３は、入力端子４４がフローティング状態のとき、第３ノードＮ３を電源電圧ＶＣＣにプルアップし、出力端子３２をＬｏｗ、出力端子４５をＨｉｇｈに固定するために設けられている。

入力バッファ回路２０に対するＨＶＳ試験について図５、図６を用いて説明する。ここでは、半導体ウェーハに多数の半導体集積回路１０が形成されており、テスターを用いてウェーハレベルで各半導体集積回路１０に対してＨＶＳ試験を行う場合である。

図５に示すように、テスター５０は半導体集積回路１０のファンクション試験（ＦＣ試験とも記す）用の定格電源電圧ＶＣＣ（例えば５±０．５Ｖ）およびＨＶＳ試験用の電源電圧ＶＣＣ（例えば７．５Ｖ）を供給する電源５１と、ファンクション試験用の定格電源電圧ＶＣＣに等しい高さを有するロジック信号を供給する信号発生回路５２等を有している。テスター５０はプローバ５３を介して半導体集積回路１０に接続される。

プローバ５３は、半導体集積回路１０に設けられている多数の端子（パッド）にコンタクトを取るための多数のピンを有している。多数のピンのうち、ピン５３ａ（電源ピンとも記す）は電源端子２９にコンタクトし、ピン５３ｂ（接地ピンとも記す）は接地端子３０にコンタクトする。ピン５３ｃ（ＦＣピンとも記す）は入力端子３１にコンタクトする。

ファンクション試験のとき、定格電源電圧ＶＣＣに等しい高さを有するロジック信号５２がピン５３ｃを介して入力端子３１に供給される。一般に、ＦＣピンは電源ピンおよび接地ピンに比べて微細なため、ＦＣピンを介してコンタクトする端子に印加できる最大電圧は６Ｖ程度である。

ＨＶＳ試験のとき、ＨＶＳ試験用の電源電圧ＶＣＣを入力端子３１に印加するには、６Ｖより大きい電圧が印加可能な別のピン５３ｄ（ＤＣピンとも記す）を用いる必要がある。一つのロジック入力端子に対して、一つのＤＣピンが割り当てられるので、ロジック入力端子の数だけＤＣピンが別に必要になる。

一度に試験できる半導体集積回路の個数は半導体集積回路の端子数とプローバのピン数とに依存するので、一つの入力端子に複数のピンを割り当てるほど一度に試験できる半導体集積回路の個数が減じられる。そのため、ウェーハレベルで半導体集積回路のＨＶＳ試験が完了するまでに長い時間を要し、ＨＶＳ試験コストの増大を招く恐れがある。

入力バッファ回路２０は、第１配線２５と第２ノードＮ２との間にスイッチ素子であるＰＭＯＳトランジスタ２４を有している。ＨＶＳ試験のときにＰＭＯＳトランジスタ２４をオンにすることにより、入力端子３１を介さずにＨＶＳ試験用の電源電圧ＶＣＣをバッフア回路２１のＮＭＯＳトランジスタ２１ａｎのゲート端子に直接印加することができる。即ち、ＨＶＳ試験用の電源電圧ＶＣＣを入力端子３１に印加するためのＤＣピンは不要である。

図６に示すように、時間ｔ０で電源電圧ＶＣＣがＦＣ試験用の５．０ＶからＨＶＳ試験用の７．５Ｖにアップされるとともに、制御信号ＴＥＳＴがＬｏｗからＨｉｇｈになる。制御回路４０はドライブ信号ＴＥＳＴ１をＨｉｇｈからＬｏｗにする。その結果、ＰＭＯＳトランジスタ２４がオンし、７．５Ｖにアップされた電源電圧ＶＣＣがバッファ回路２１のＮＭＯＳトランジスタ２１ａｎのゲート電極に印加される。

所定時間、例えば０．５ｓｅｃ経過した時間ｔ１で電源電圧ＶＣＣが７．５Ｖから５．０Ｖにダウンされるとともに、制御信号ＴＥＳＴがＨｉｇｈからＬｏｗになる。制御回路４０はドライブ信号ＴＥＳＴ１をＬｏｗからＨｉｇｈにする。その結果、ＰＭＯＳトランジスタ２４がオフする。時間ｔ０と時間ｔ１との間で、ＨＶＳ試験が実施される。

本実施形態の入力バッファ回路２０では、ＰＭＯＳトランジスタ２４をオンさせることで、バッファ回路２１のＮＭＯＳトランジスタ２１ａｎのゲート電極に、入力端子３１を介せずにＨＶＳ試験用の電源電圧ＶＣＣを印加することができる。

即ち、多数の入力バッファ回路２０に対して、ドライブ信号ＴＥＳＴ１によりそれぞれのＰＭＯＳトランジスタ２４をオンさせることにより、一括してＨＶＳ試験を行うことができる。

以上説明したように、本実施形態の集積回路１０では、入力バッファ回路２０がスイッチ素子であるＰＭＯＳトランジスタ２４を有しているので、入力端子３１を介せずにバッファ回路２１のＮＭＯＳトランジスタ２１ａｎのゲート電極にＨＶＳ試験用の電源電圧ＶＣＣを印加することができる。

その結果、ＨＶＳ試験用に多数のＤＣピンを確保する必要がなく、一度に試験できる半導体集積回路の個数が減じられることはない。ウェーハレベルで半導体集積回路のＨＶＳ試験が完了するまでの時間が短縮され、ＨＶＳ試験コストの増大を招かない。

従って、ロジック入力バッファ回路のＨＶＳ試験が、ウェーハレベルで容易に行える半導体集積回路を提供することができる。

スイッチ素子２４がＰＭＯＳトランジスタ２４である場合について説明したが、その他のスイッチ素子でも構わない。例えば、電圧を印加すると高抵抗から低抵抗に可逆的に変化する抵抗変化素子などを使用することも可能である。また、スイッチ素子２４と第２ノードＮ２との間にプルアップ抵抗を接続しても構わない。

第１ダイオード２６がＰＭＯＳトランジスタであり、第２ダイオード２８がＮＭＯＳトランジスタである場合について説明したが、第１、第２ダイオード２６、２８は通常のダイオード、例えばＰＮ接合ダイオードとすることも可能である。

半導体ウェーハに形成された多数の半導体集積回路に対してウェーハレベルでＨＶＳ試験を行う場合について説明したが、半導体集積回路がチップに分離され、ＴＡＢ（Tape Automated Bonding）テープ上に配列された複数の半導体集積回路に対しても同様にＨＶＳ試験を行うことが可能である。

入力バッファ回路に対してＨＶＳ試験を行う場合について説明したが、出力バッファ回路にスイッチ素子２４を設けてＨＶＳ試験を行うことも可能である。出力バッファ回路には、ＥＳＤ保護用の保護回路２２および保護抵抗２３は不要である。

（実施形態２）
本実施形態に係る半導体集積回路について図７および図８を用いて説明する。図７は本実施形態の半導体集積回路の入力バッファ回路を示す回路図、図８は入力バッファ回路の機能を説明するための図である。

本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、保護回路が有するＰＭＯＳトランジスタをＥＳＤ保護のためのダイオードおよびＨＶＳ試験のためのスイッチ素子のいずれにも使用できるようにしたことにある。

即ち、図７に示すように、本実施形態の半導体集積回路の入力バッファ回路６０は保護回路６１を有している。保護回路６１と図２に示す保護回路２２とは、ＰＭＯＳトランジスタ２６のソース電極が第１配線２５に接続され、ドレイン電極が第１ノードＮ１に接続されていることは同様であるが、ゲート電極が制御端子６２に接続されている点で異なっている。制御端子６２は、図４に示す制御回路４０の出力端子４５に接続され、ドライブ信号ＴＥＳＴ２（第２の信号）が入力される。

ＰＭＯＳトランジスタ２６は、ドライブ信号ＴＥＳＴ２がＨｉｇｈ（ＶＣＣ）のときにオフになり、ドライブ信号ＴＥＳＴ２がＬｏｗ（ＶＧＮＤ）のときにオンになる。従って、ＦＣ試験時にはＰＭＯＳトランジスタ２６をオフにして、図２に示す第１ダイオード２６として機能させることができる。また、ＨＶＳ試験時にはＰＭＯＳトランジスタ２６をオンにして、図２に示すスイッチ素子２４として機能させることができる。

図８は保護回路６１の機能を説明するための図で、図８（ａ）はＰＭＯＳトランジスタ２６がオフのときの等価回路を示す図、図８（ｂ）はＰＭＯＳトランジスタ２６がオンのときの等価回路を示す図ある。

図８（ａ）に示すように、ドライブ信号ＴＥＳＴ２がＨｉｇｈのときにＰＭＯＳトランジスタ２６のゲート電極とソース電極が等価的に接続されるので、ＰＭＯＳトランジスタ２６は、図１に示す第１ダイオード２６として機能する。入力端子３１に電源電圧ＶＣＣと第１ダイオード２６の順方向電圧Ｖｆ２６より大きなピーク値を有する正パルスが混入すると、破線で示す矢印６５のように第１ダイオード２６に順方向電流が流れる。

図８（ｂ）に示すように、ドライブ信号ＴＥＳＴ２がＬｏｗのときにＰＭＯＳトランジスタ２６はオンになるので、ＰＭＯＳトランジスタ２６は、図２に示すスイッチ素子２４として機能する。矢印６６のようにバッファ回路２１におけるＮＭＯＳトランジスタ２１ａｎのゲート電極に電源電圧ＶＣＣを印加することができる。但し、入力端子３１はフローティング状態にしておく必要がある。

以上説明したように、本実施形態の集積回路では、保護回路６１のＰＭＯＳトランジスタ２６のゲート電極が制御端子６２に接続されている。ＰＭＯＳトランジスタ２６は制御端子６２に印加されるドライブ信号ＴＥＳＴ２に応じてオン、オフする。

その結果、ＦＣ試験時にはＰＭＯＳトランジスタ２６をオフにして、第１ダイオード２６として機能させることができる。ＨＶＳ試験時にはＰＭＯＳトランジスタ２６をオンにして、スイッチ素子２４として機能させることができる。

従って、スイッチ素子としてＰＭＯＳトランジスタ２４は不要であり、半導体集積回路のチップ面積の増大を招かない。

以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

なお、以下の付記に記載されているような構成が考えられる。
（付記１） 前記第１ダイオードはゲート電極とソース電極とが接続されたＰチャネル電界効果トランジスタであり、前記第２ダイオードはゲート電極とソース電極とが接続されたＮチャネル電界効果トランジスタである請求項１に記載の半導体集積回路。

（付記２） 前記バッファ回路は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳインバータが従属接続された回路である請求項１に記載の半導体集積回路。

１０ 半導体集積回路
１１ 論理回路
１２ 入出力回路
２０、６０ 入力バッファ回路
２１ バッファ回路
２１ａ、２１ｂ インバータ回路
２１ａｐ、２１ｂｐ ＰＭＯＳトランジスタ
２１ａｎ、２１ｂｎ ＮＭＯＳトランジスタ
２２、６１ 保護回路
２３ 保護抵抗
２４ スイッチ素子
２５、２７ 第１、第２配線
２６、２８ 第１、第２ダイオード
２９ 電源端子
３０ 接地端子
３１、４４ 入力端子
３２、６２ 制御端子
４０ 制御回路
４１、４２ インバータ
４３ 抵抗
４５ 出力端子
５０ テスター
５１ 電源
５２ 信号発生回路
５３ プローバ
５３ａ−５３ｄ ピン
Ｎ１、Ｎ２、Ｎ３、Ｎ４ 第１、第２、第３、第４ノード

Claims (7)

1. カソードが電源電圧を有する第１配線に接続され、アノードが第１ノードに接続された第１ダイオードと、アノードが基準電圧を有する第２配線に接続され、カソードが前記第１ノードに接続された第２ダイオードとを有する保護回路と、
   一端が前記第１ノードに接続され、他端が第２ノードに接続された保護抵抗と、
   前記第１配線と前記第２配線との間に接続され、入力端子に前記第２ノードの電圧が入力されるバッファ回路と、
   前記第１配線と前記第２ノードとの間に接続されたスイッチ素子と、
   を具備することを特徴とする半導体集積回路。
2. 前記スイッチ素子は、ソース電極が前記第１配線に接続され、ドレイン電極が前記第２ノードに接続され、ゲート電極が制御端子に接続されたＰチャネル電界効果トランジスタであることを特徴とする請求項１に記載の半導体集積回路。
3. 制御信号に応じて、前記スイッチ素子をオンおよびオフするための第１の信号を出力する制御回路を具備することを特徴とする請求項１に記載の半導体集積回路。
4. ソース電極が電源電圧を有する第１配線に接続され、ドレイン電極が第１ノードに接続され、ゲート電極が制御端子に接続されたＰチャネル電界効果トランジスタと、アノードが基準電圧を有する第２配線に接続され、カソードが前記第１ノードに接続された第２ダイオードとを有する保護回路と、
   一端が前記第１ノードに接続され、他端が第２ノードに接続された保護抵抗と、
   前記第１配線と前記第２配線との間に接続され、入力端子に前記第２ノードの電圧が入力されるバッファ回路と、
   を具備することを特徴とする半導体集積回路。
5. 前記Ｐチャネル電界効果トランジスタは、前記制御端子に入力される信号に応じて、カソードが前記第１配線に接続され、アノードが前記第１ノードに接続された第１ダイオードおよび前記第１配線と前記第１ノードとを電気的に接続するためのスイッチ素子として機能することを特徴とする請求項４に記載の半導体集積回路。
6. 制御信号に応じて、前記Ｐチャネル電界効果トランジスタの機能を切換えるための第２の信号を出力する制御回路を有することを特徴とする請求項５に記載の半導体集積回路。
7. 前記制御回路は、従属接続されたＣＭＯＳインバータを有し、前記第１の信号として前記制御信号の反転信号出力し、または前記第２の信号として前記制御信号の非反転信号を出力することを特徴とする請求項３または６に記載の半導体集積回路。