JP2011038849A - 半導体集積回路 - Google Patents

Abstract

【課題】ＲＯＭデコーダ３におけるトランジスタがオフした場合でのリーク電流を測定する。
【解決手段】半導体集積回路装置はラダー抵抗１とＲＯＭデコーダ３とテスト回路５とを具備する。ラダー抵抗１は、直列接続された抵抗ＲＰ１〜ＲＰ４を有し、直列接続の両端又は複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ＲＯＭデコーダ３は、供給されるデータ信号に基づいて、ラダー抵抗１で生成された複数の階調電圧の１つを選択する。テスト回路５は、ＲＯＭデコーダ３のリーク電流を測定する。テスト回路５は、切り離し部ＳＷ＿１〜ＳＷ＿４と、制御部１０とを備える。切り離し部ＳＷ＿１〜ＳＷ＿４は、リーク電流の測定時に、両端に異なる電源電圧を供給される直列接続を所定の箇所で切り離し可能である。制御部１０は、切り離し部ＳＷ＿１〜ＳＷ＿４の各々における切り離しを制御する。
【選択図】図３

Description

本発明は、半導体集積回路に関し、特に表示装置用ドライバーＩＣのデータ処理回路トランジスタのリーク電流を検出する回路に関する。

半導体集積回路は、年々小型化、高機能化が要求され、多大なデータを高速に処理することが求められている。そのため、回路構成は高集積化されており、微小なリーク電流が製品の致命傷となり得る。この微小電流を製品出荷する前にリジェクトすることが生産側の責務であり、そのための回路設計が必要となっている。

そのような半導体集積回路として、例えば、表示装置用ドライバーＩＣのデータ処理回路が知られている。そのデータ処理回路に含まれるＲＯＭデコーダのリーク電流の典型的な測定方法を以下に示す。図１は、ＲＯＭデコーダのリーク電流の典型的な測定方法を示す模式図である。ここでは、一例として、Ｐ型２ｂｉｔ、４階調仕様ＲＯＭデコーダのリーク電流の測定方法を示している。（Ｐ型）ＲＯＭデコーダ１０３は、マトリックス状に配列された（Ｐ型）エンハンスメント型トランジスタ１０６と（Ｐ型）デプレション型トランジスタ１０７とで構成されている。更に、これらのトランジスタは行方向の直列回路を形成し、その一端はラダー抵抗１０１の各接続点に接続されている。各列のトランジスタゲートは共通接続され、奇数列にデータ信号ＤＡ、ＤＢ及び、偶数列にデータ信号の反転信号／ＤＡ、／ＤＢが供給される。この信号によって、ラダー抵抗１０１からの階調電圧を選択する直列回路が１つ選ばれる。ここで選ばれた直列回路に電源１２１の電圧が供給され、これが他の直列回路の両端にも供給されることで、ＲＯＭデコーダ１０３内のリーク電流を測定することが出来る。

ＲＯＭデコーダのリーク電流の測定方法に関連して、特開平１１−２６４８５５号公報（特許第３１８６６８８号公報）に、集積回路装置が開示されている。図２は、特開平１１−２６４８５５号公報の集積回路装置の構成を示す回路図である。この集積回路装置は、ラダー抵抗（１０１、１０２）と、ＲＯＭデコーダ（１０３、１０４）と、テスト回路（１０５）とを具備する。ラダー抵抗（１０１、１０２）は、所定個数の抵抗（ＲＰ、ＲＮ）を直列接続し、抵抗（ＲＰ、ＲＮ）の少なくとも１個の接続点（ＰＰ、ＰＮ）に補正電源電圧（Ｖ１〜Ｖ５、Ｖ６〜Ｖ１０）を供給し、全接続点に階調電圧を生成する。ＲＯＭデコーダ（１０３、１０４）は、データ信号を供給され、ラダー抵抗（１０１、１０２）からの階調電圧の１つを選択する。テスト回路（１０５）は、ＲＯＭデコーダ（１０３、１０４）のリーク電流を測定する。テスト回路（１０５）は、リーク電流の測定時に所定個数の各抵抗（ＲＰ、ＲＮ）を短絡する短絡手段（１１２、１１３）を有する。

すなわち、この集積回路装置は、Ｐ型ＲＯＭデコーダ１０３及びＮ型ＲＯＭデコーダ１０４内の各々のリーク電流を測定するとき、以下のような測定方法を実行する。まず、Ｐ型ＲＯＭデコーダ１０３内のリーク電流の測定では、ラダー抵抗１０１内の各分割抵抗ＲＰ１〜ＲＰ６３を、並列接続させた短絡用トランジスタ１１２で短絡させる。そして、ラダー抵抗１０１の両端に端子Ｖ１、Ｖ５からテスト電圧ＶＴＰを、電流計を介して供給する。それにより、分割抵抗ＲＰ１〜ＲＰ６３の全接続点ＰＰ１〜ＰＰ６４にテスト電圧が供給される。このとき、集積回路装置内の前段回路からテスト用のデータ信号をＰ型ＲＯＭデコーダ１０３へ供給することにより、Ｐ型ＲＯＭデコーダ１０３のリーク電流が電流計で精度よく測定可能となる。同様に、Ｎ型ＲＯＭデコーダ１０４内のリーク電流の測定では、ラダー抵抗１０１内の各分割抵抗ＲＮ１〜ＲＮ６３を、並列接続させた短絡用トランジスタ１１３で短絡させる。そして、ラダー抵抗１０２の両端に端子Ｖ６、Ｖ１０からテスト電圧ＶＴＮを、電流計を介して供給する。それにより、分割抵抗ＲＮ１〜ＲＮ６３の全接続点ＰＮ１〜ＰＮ６４にテスト電圧が供給される。このとき、集積回路装置内の前段回路からテスト用のデータ信号をＮ型ＲＯＭデコーダ１０４へ供給することにより、Ｎ型ＲＯＭデコーダ１０４のリーク電流が電流計で精度よく測定可能となる。

関連する技術として、特開平１０−２１３６１６号公報に液晶駆動用集積回路およびそのテスト方法の技術が開示されている。この液晶駆動用集積回路は、複数個の液晶駆動出力回路と、複数個の液晶駆動出力端子と、テスト制御回路とを具備する。複数個の液晶駆動出力回路は、それぞれ演算増幅回路からなる。複数個の液晶駆動出力端子は、複数個の液晶駆動出力回路の各出力ノードにそれぞれ対応して接続されている。テスト制御回路は、複数個の液晶駆動出力回路を複数個の液晶駆動出力端子の中から隣り合う出力端子を含まないように間欠的に選択された出力端子に対応する一部の液晶駆動出力回路の組み合わせとなるように複数のグループに分け、電流リークテスト時に複数のグループの中の一部のグループを選択してそれに属する複数個の液晶駆動出力回路をそれぞれ高出力インピーダンス状態、一部のグループの液晶駆動出力回路に隣り合う液晶駆動出力回路をそれぞれ一定電圧の出力状態に制御する。

特開平１１−２６４８５５号公報（特許第３１８６６８８号公報） 特開平１０−２１３６１６号公報

上記の技術では、ＲＯＭデコーダ内のリーク電流を、２つ以上の電源を同電圧に設定し、ＲＯＭデコーダに繋がるラダー抵抗を介して各階調ラインのリーク電流を測定している。例えば、図１では、ＲＯＭデコーダ１０３内のリーク電流を、２つの電源１２１と電源１２２を同電圧に設定し、ＲＯＭデコーダに繋がるラダー抵抗１０１を介して各階調ラインのリーク電流を測定している。また、図２では、例えば、ＲＯＭデコーダ１０３内のリーク電流を、端子Ｖ１及び端子Ｖ５（２つの電源）を同電圧ＶＴＰに設定し、ＲＯＭデコーダ１０３に繋がる短絡用トランジスタ（図２）を介して各階調ラインのリーク電流を測定している。

しかし、このような測定方法では、ＲＯＭデコーダを構成するトランジスタのソース−ドレイン間が同電位となってしまう。そのため、トランジスタがオフしている場合におけるソース−ドレイン間のリーク電流が測定できないという問題があった。

以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の半導体集積回路は、ラダー抵抗（１）と、ＲＯＭデコーダ（３）と、テスト回路（５）とを具備する。ラダー抵抗（１）は、直列接続された複数の抵抗（ＲＰ１〜ＲＰ４）を有し、直列接続の両端又は直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ＲＯＭデコーダ（３）は、供給されるデータ信号に基づいて、ラダー抵抗（１）で生成された複数の階調電圧の１つを選択する。テスト回路（５）は、ＲＯＭデコーダ（３）のリーク電流を測定する。テスト回路（５）は、複数の切り離し部（ＳＷ＿１〜ＳＷ＿４）と、制御部（１０）とを備える。複数の切り離し部（ＳＷ＿１〜ＳＷ＿４）は、リーク電流の測定時に、両端に異なる電源電圧を供給される直列接続を所定の箇所で切り離し可能である。制御部（１０）は、データ信号に対応して、複数の切り離し部（ＳＷ＿１〜ＳＷ＿４）の各々における切り離しを制御する。

本発明の半導体集積回路は、ラダー抵抗（１）における複数の抵抗（ＲＰ１〜ＲＰ４）を切り離し可能な複数の切り離し部（ＳＷ＿１〜ＳＷ＿４）を有している。例えば、この複数の切り離し部（ＳＷ＿１〜ＳＷ＿４）のうち、データ信号に対応した一箇所で切り離しを行うことで、当該切り離し部（ＳＷ）両側の抵抗（ＲＰ）に対応するＲＯＭデコーダ（３）の２つの領域に、それぞれ異なる電源電圧を供給することができる。これにより、ＲＯＭデコーダ（３）のトランジスタのソース−ドレイン間に異電位を持たせることができる。その結果、トランジスタがオフした場合でのリーク電流を測定することが可能となる。

本発明は、半導体集積回路におけるＲＯＭデコーダのテスト方法である。ここで、半導体集積回路（５０）は、ラダー抵抗（１）と、ＲＯＭデコーダ（３）と、テスト回路（５）とを備える。ラダー抵抗（１）は、直列接続された複数の抵抗（ＲＰ１〜ＲＰ４）を有し、直列接続の両端又は直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、複数の接続点の各々に階調電圧を生成する。ＲＯＭデコーダ（３）は、供給されるデータ信号に基づいて、ラダー抵抗（１）で生成された複数の階調電圧の１つを選択する。テスト回路（５）は、ＲＯＭデコーダ（３）のリーク電流を測定する。そして、本テスト方法は、ＲＯＭデコーダ（３）にデータ信号を供給するステップと、直列接続の両端に異なる電源電圧を供給するステップと、データ信号に対応して、前記直列接続を所定の一箇所で切り離すステップと、ＲＯＭデコーダ（３）のリーク電流を測定するステップとを具備する。

本発明の半導体集積回路におけるＲＯＭデコーダのテスト方法では、ラダー抵抗（１）における複数の抵抗（ＲＰ１〜ＲＰ４）の直列接続を、データ信号に対応した一箇所で切り離しを行う。それにより、当該切り離し箇所の両側の抵抗（ＲＰ）に対応するＲＯＭデコーダ（３）の２つの領域に、それぞれ異なる電源電圧を供給することができる。これにより、ＲＯＭデコーダ（３）のトランジスタのソース−ドレイン間に異電位を持たせることができる。その結果、トランジスタがオフした場合でのリーク電流を測定することが可能となる。

本発明の半導体集積回路装置により、ＲＯＭデコーダ（３）におけるトランジスタがオフした場合でのリーク電流を測定することが可能となる。

図１はＲＯＭデコーダのリーク電流の典型的な測定方法を示す模式図である。 図２は特開平１１−２６４８５５号公報の集積回路装置の構成を示す回路図である。 図３は本発明の第１の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。 図４Ａは本発明の第１の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図４Ｂは本発明の第１の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図４Ｃは本発明の第１の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図４Ｄは本発明の第１の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図５Ａは図４Ａの場合での半導体集積回路の状態を模式的に示す等価回路図である。 図５Ｂは図４Ｂの場合での半導体集積回路の状態を模式的に示す等価回路図である。 図５Ｃは図４Ｃの場合での半導体集積回路の状態を模式的に示す等価回路図である。 図５Ｄは図４Ｄの場合での半導体集積回路の状態を模式的に示す等価回路図である。 図６Ａは図４Ａの場合でのＲＯＭデコーダ内での電圧の状態を示す等価回路図である。 図６Ｂは図４Ｂの場合でのＲＯＭデコーダ内での電圧の状態を示す等価回路図である。 図６Ｃは図４Ｃの場合でのＲＯＭデコーダ内での電圧の状態を示す等価回路図である。 図６Ｄは図４Ｄの場合でのＲＯＭデコーダ内での電圧の状態を示す等価回路図である。 図７は本発明の第２の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。 図８Ａは本発明の第２の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図８Ｂは本発明の第２の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図８Ｃは本発明の第２の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。 図８Ｄは本発明の第２の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。

以下、本発明の半導体集積回路の実施の形態に関して、添付図面を参照して説明する。なお、ここでは、２ｂｉｔ、４階調仕様Ｐ型ＲＯＭデコーダに関して説明するが、本発明はＮ型ＲＯＭデコーダに対しても同様に適用可能であり、更に多階調の場合にも同様に適用可能である。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路の構成について説明する。図３は、本発明の第１の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。半導体集積回路５０は、ラダー抵抗１と、ＲＯＭデコーダ３と、テスト回路５とを具備する。

ラダー抵抗１は、直列接続された複数の抵抗ＲＰ１〜ＲＰ４を有している。複数の抵抗ＲＰ１〜ＲＰ４の各々は、直列接続の両端及び隣接する抵抗間にそれぞれ接続点を有している。それらの接続点は、一部を除き、配線に接続されている。すなわち、抵抗ＲＰ１と抵抗ＲＰ２との間の接続点には配線Ａが接続されている。同様に、抵抗ＲＰ２と抵抗ＲＰ３との間の接続点には配線Ｂが接続されている。抵抗ＲＰ３と抵抗ＲＰ４との間の接続点には配線Ｃが接続されている。抵抗ＲＰ４と電源２２との間の接続点には配線Ｄが接続されている。ラダー抵抗１は、直列接続の両端それぞれに供給される異なるγ補正電圧の電圧差を、複数の抵抗ＲＰ１〜ＲＰ４で抵抗分圧して、複数の接続点の各々に階調電圧を生成する。階調電圧は、それぞれ配線Ａ〜ＤによりＲＯＭデコーダ３へ出力される。なお、γ補正電圧を、更に他の位置に供給しても良い。例えば、抵抗ＲＰ２と抵抗ＲＰ３との間の位置に、両端に供給されるγ補正電圧の小さい方よりも大きく、大きい方よりも小さいγ補正電圧を供給しても良い。

ＲＯＭデコーダ３は、供給されるデータ信号に基づいて、ラダー抵抗１で生成された複数の階調電圧の１つを選択し、例えば、正極出力電圧ＶＰ_ＯＵＴとして出力する。この図では、一例として、Ｐ型ＲＯＭデコーダ３を示している。Ｐ型ＲＯＭデコーダ３は、図１に記載のＰ型ＲＯＭデコーダ１０３と同じ構造に例示される。すなわち、（Ｐ型）ＲＯＭデコーダ３は、マトリックス配置された（Ｐ型）エンハンスメント型トランジスタ６と（Ｐ型）デプレッション型トランジスタ７とを含む。各行は、隣接するエンハンスメント型トランジスタ６とデプレッション型トランジスタ７との２個を１対とする複数対によるトランジスタ直列回路を有する。トランジスタ直列回路の各一端は、ラダー抵抗１の各接続点に接続されている。一方、各他端は共通接続され後段の回路（図示されず）に接続される。各列はトランジスタのゲートが共通接続されている。そして、前段の回路（図示されず）から、奇数列にはデータ信号ＤＡ、ＤＢ、…、偶数列にはデータ信号Ａ、ＤＢ、…の反転信号／ＤＡ、／ＤＢ、…が供給される。

テスト回路５は、ラダー抵抗１を介してＲＯＭデコーダ３へ異なる電源電圧を与えて、ＲＯＭデコーダ３のリーク電流を測定する。テスト回路５は、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４と、複数の電源２１、２２と、制御部１０とを備える。

複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４は、制御部１０の制御により、リーク電流の測定時に、ラダー抵抗１の直列接続を所定の箇所で切り離し可能である。すなわち、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々は、ラダー抵抗１における複数の抵抗ＲＰの各々の間に設けられたスイッチであり、トランジスタに例示される。例えば、Ｈｉｇｈ（“１”）信号でオフ、Ｌｏｗ（“０”）信号でオンとなるＰＭＯＳトランジスタである。切り離しスイッチＳＷ＿１は、抵抗ＲＰ１と抵抗ＲＰ２との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチＳＷ＿２は、抵抗ＲＰ２と抵抗ＲＰ３との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチＳＷ＿３は、抵抗ＲＰ３と抵抗ＲＰ３との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチＳＷ＿４は、抵抗ＲＰ３と抵抗ＲＰ４との間に設けられ、両抵抗間の接続を切り離し可能である。
なお、切り離しスイッチＳＷ＿４は無くても良い。この場合、制御部１０からの切り離しスイッチＳＷ＿３、ＳＷ＿４への出力をＯＲ回路で論理和をとり、切り離しスイッチＳＷ＿３へ供給すればよい。

電源２１は、リーク電流の測定時に、第１電源電圧を直列接続の抵抗ＲＰ１側の端部に電流計（図示されず）を介して供給する。それにより、直列接続の抵抗ＲＰ１側の端部だけでなく、切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々で切り離された箇所よりも抵抗ＲＰ１側の接続点にも第１電源電圧を供給することができる。一方、電源２２は、リーク電流の測定時に、第２電源電圧を直列接続の抵抗ＲＰ４側の端部に電流計（図示されず）を介して供給する。それにより、直列接続の抵抗ＲＰ４側の端部だけでなく、切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々で切り離された箇所よりも抵抗ＲＰ４側の接続点にも第２電源電圧を供給することができる。すなわち、切り離し部ＳＷのいずれかで切り離された箇所を挟んでその両側に、それぞれ異なる第１電源電圧及び第２電源電圧を供給することができる。なお、複数の電源２１、２２は、テスト回路５に含まれない外部電源を用いても良い。

制御部１０は、リーク電流の測定時に、ＲＯＭデコーダ３へ供給されるデータ信号に対応して、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々における切り離しを制御する。すなわち、制御部１０は、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４のいずれか一つを切り離し状態に設定し、他を接続状態に設定する。
なお、リーク電流の測定時以外のときは、ラダー抵抗１の本来の動作のために、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４を全て接続状態にする。

次に、本発明の第１の実施の形態に係る半導体集積回路の動作について説明する。図４Ａ〜図４Ｄは、本発明の第１の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。図５Ａ〜図５Ｄは、図４Ａ〜図４Ｄの場合での半導体集積回路の状態を模式的に示す等価回路図である。図６Ａ〜図６Ｄは、図４Ａ〜図４Ｄの場合でのＲＯＭデコーダ内での電圧の状態を示す等価回路図である。

図３を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ａに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（１０００）を供給する。これにより、切り離しスイッチＳＷ＿１のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿２〜ＳＷ＿４のＰＭＯＳトランジスタがオンになり、接続状態となる。その結果、図４Ａに示すように、配線Ａと配線Ｂ〜配線Ｄとが切り離される。そして、配線Ａには、電源２１の第１電源電圧が供給される。一方、配線Ｂ〜配線Ｄには、接続状態の切り離しスイッチＳＷ＿２〜ＳＷ＿４を経由して又は直接電源２２の第２電源電圧が供給される。
このとき、図５Ａに示されるように、ＲＯＭデコーダ３へのデータ信号により配線Ａに繋がったＲＯＭデコーダ３内のトランジスタの直列回路が全てオンしているので、電源２１の第１電源電圧がこの直列回路を通して、ＲＯＭデコーダ３の内部側から配線Ｂ〜配線Ｄへ繋がったＲＯＭデコーダ３内のトランジスタへ供給される。一方、電源２２の第２電源電圧が反対側である配線Ｂ〜配線Ｄ側から、配線Ｂ〜配線Ｄへ繋がったトランジスタへ供給される。これにより、配線Ｂ〜配線Ｄに繋がるＲＯＭデコーダ３内部のオフしたトランジスタは、ソース−ドレイン間に、第１電源電圧１と第２電源電圧という異なった電源電圧が印加された状態となる。そのため、配線Ｂ〜配線Ｄに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図６Ａに示されるように、配線Ａに繋がるトランジスタの直列回路には、第１電源電圧が印加されるのに対して、配線Ｂ〜配線Ｄに繋がるトランジスタの直列回路には、第１電源電圧とは異なる第２電源電圧が印加されるように、テスト回路５を制御しているからである。

同様に、図３を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ｂに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（０１００）を供給する。これにより、切り離しＳＷ＿２のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿１、ＳＷ＿３〜ＳＷ＿４のＰＭＯＳトランジスタがオンになり、接続状態となる。その結果、図４Ｂに示すように、配線Ａ〜配線Ｂと配線Ｃ〜配線Ｄとが切り離される。そして、配線Ａ〜配線Ｂには、接続状態の切り離しスイッチＳＷ＿１を経由して又は直接電源２１の第１電源電圧が供給される。一方、配線Ｃ〜配線Ｄには、接続状態の切り離しスイッチＳＷ＿３〜ＳＷ＿４を経由して又は直接電源２２の第２電源電圧が供給される。
このとき、図５Ｂに示されるように、ＲＯＭデコーダ３へのデータ信号により配線Ｂに繋がったＲＯＭデコーダ３内のトランジスタの直列回路が全てオンしているので、電源２１の第１電源電圧がこの直列回路を通して、ＲＯＭデコーダ３の内部側から配線Ａ、配線Ｃ〜配線Ｄへ繋がったＲＯＭデコーダ３内のトランジスタへ供給される。一方、電源２２の第２電源電圧が反対側である配線Ｃ〜配線Ｄ側から、配線Ｃ〜配線Ｄへ繋がったトランジスタへ供給される。これにより、配線Ｃ〜配線Ｄに繋がるＲＯＭデコーダ３内部のオフしたトランジスタは、ソース−ドレイン間に、第１電源電圧１と第２電源電圧という異なった電源電圧が印加された状態となる。そのため、配線Ｃ〜配線Ｄに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図６Ｂに示されるように、配線Ａ〜配線Ｂに繋がるトランジスタの直列回路には、第１電源電圧が印加されるのに対して、配線Ｃ〜配線Ｄに繋がるトランジスタの直列回路には、第１電源電圧とは異なる第２電源電圧が印加されるように、テスト回路５を制御しているからである。

同様に、図３を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ｃに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（００１０）を供給する。これにより、切り離しＳＷ＿３のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿１〜ＳＷ２、ＳＷ＿４のＰＭＯＳトランジスタがオンになり、接続状態となる。その結果、図４Ｃに示すように、配線Ａ〜配線Ｃと配線Ｄとが切り離される。そして、配線Ａ〜配線Ｃには、接続状態の切り離しスイッチＳＷ＿１〜ＳＷ＿２を経由して又は直接電源２１の第１電源電圧が供給される。一方、配線Ｄには、直接電源２２の第２電源電圧が供給される。
このとき、図５Ｃに示されるように、ＲＯＭデコーダ３へのデータ信号により配線Ｃに繋がったＲＯＭデコーダ３内のトランジスタの直列回路が全てオンしているので、電源２１の第１電源電圧がこの直列回路を通して、ＲＯＭデコーダ３の内部側から配線Ａ〜配線Ｂ、配線Ｄへ繋がったＲＯＭデコーダ３内のトランジスタへ供給される。一方、電源２２の第２電源電圧が反対側である配線Ｄ側から、配線Ｄへ繋がったトランジスタへ供給される。これにより、配線Ｄに繋がるＲＯＭデコーダ３内部のオフしたトランジスタは、ソース−ドレイン間に、第１電源電圧１と第２電源電圧という異なった電源電圧が印加された状態となる。そのため、配線Ｄに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図６Ｃに示されるように、配線Ａ〜配線Ｃに繋がるトランジスタの直列回路には、第１電源電圧が印加されるのに対して、配線Ｄに繋がるトランジスタの直列回路には、第１電源電圧とは異なる第２電源電圧が印加されるように、テスト回路５を制御しているからである。

同様に、図３を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、ＲＯＭデコーダ３内の配線Ｄに繋がったトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（０００１）を供給する。これにより、切り離しＳＷ＿４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿１〜ＳＷ＿３のＰＭＯＳトランジスタがオンになり、接続状態となる。その結果、図４Ｄに示すように、配線Ａ〜配線Ｃと配線Ｄとが切り離される。そして、配線Ａ〜配線Ｃには、接続状態の切り離しスイッチＳＷ＿１〜ＳＷ＿２を経由して又は直接電源２１の第１電源電圧が供給される。一方、配線Ｄには、直接電源２２の第２電源電圧が供給される。
このとき、図５Ｄに示されるように、ＲＯＭデコーダ３へのデータ信号により配線Ｄに繋がったＲＯＭデコーダ３内のトランジスタの直列回路が全てオンしているので、電源２２の第２電源電圧がこの直列回路を通して、ＲＯＭデコーダ３の内部側から配線Ａ〜配線Ｃへ繋がったＲＯＭデコーダ３内のトランジスタへ供給される。一方、電源２１の第１電源電圧が反対側である配線Ａ〜配線Ｃ側から、配線Ａ〜配線Ｃへ繋がったトランジスタへ供給される。これにより、配線Ａ〜配線Ｃに繋がるＲＯＭデコーダ３内部のオフしたトランジスタは、ソース−ドレイン間に、第１電源電圧１と第２電源電圧という異なった電源電圧が印加された状態となる。そのため、配線Ａ〜配線Ｃに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。
これは、図６Ｄに示されるように、配線Ｄに繋がるトランジスタの直列回路には、第２電源電圧が印加されるのに対して、配線Ａ〜配線Ｃに繋がるトランジスタの直列回路には、第２電源電圧とは異なる第１電源電圧が印加されるように、テスト回路５を制御しているからである。

以上の各プロセスにより、ＲＯＭデコーダ３の全てのトランジスタの直列回路（ＲＯＭデコーダ３の行）について、第１電源電圧と第２電源電圧という異なる電圧を印加することが可能となる。

図１や図２に記載の技術では、各電源からの電圧が１本のラダー抵抗に印加されるため、ＲＯＭデコーダ３内のトランジスタのソース−ドレイン間は常に同電位になってしまう。そのため、そのトランジスタのオフのときのソース−ドレイン間のリーク電流を計測できない。しかし、本発明では、この１本のラダー抵抗を構成する複数の抵抗を２つに分離することで、２つに分離された抵抗群のそれぞれに異なる電源電圧を印加することができる。それにより、これまで測定することが出来ていなかったＲＯＭデコーダ３内のトランジスタがオフしたときのソース−ドレイン間のリーク電流を測定することが可能となる。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路の構成について説明する。図７は、本発明の第２の実施の形態に係る半導体集積回路の構成を示す回路ブロック図である。半導体集積回路５０は、ラダー抵抗１と、ＲＯＭデコーダ３と、テスト回路５とを具備する。

本実施の形態では、テスト回路５の構成が第１の実施の形態と異なる。すなわち、テスト回路５は、ラダー抵抗１を介してＲＯＭデコーダ３へ異なる電源電圧を与えて、ＲＯＭデコーダ３のリーク電流を測定する。テスト回路５は、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４と、複数の電源２１、２２と、制御部１０と、複数の供給部１５−１〜１５−４とを備える。

複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４は、制御部１０に制御された複数の供給部１５−１〜１５−４の制御により、リーク電流の測定時に、ラダー抵抗１の直列接続を所定の箇所で切り離し可能である。すなわち、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々は、ラダー抵抗１における複数の抵抗ＲＰの各々の間に設けられたスイッチであり、トランジスタに例示される。例えば、Ｈｉｇｈ（“１”）信号でオフ、Ｌｏｗ（“０”）信号でオンとなるＰＭＯＳトランジスタである。切り離しスイッチＳＷ＿１は、抵抗ＲＰ１と抵抗ＲＰ２との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチＳＷ＿２は、抵抗ＲＰ２と抵抗ＲＰ３との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチＳＷ＿３は、抵抗ＲＰ３と抵抗ＲＰ３との間に設けられ、両抵抗間の接続を切り離し可能である。切り離しスイッチＳＷ＿４は、抵抗ＲＰ３と抵抗ＲＰ４との間に設けられ、両抵抗間の接続を切り離し可能である。
なお、切り離しスイッチＳＷ＿４は無くても良い。この場合、供給部１５−３、１５−４からの切り離しスイッチＳＷ＿３、ＳＷ＿４への出力をＯＲ回路で論理和をとり、切り離しスイッチＳＷ＿３へ供給すればよい。

電源２１は、リーク電流の測定時に、第１電源電圧を直列接続の抵抗ＲＰ１側の端部に電流計（図示されず）を介して供給する。加えて、複数の供給部１５−１〜１５−４により、切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々で切り離された箇所よりも抵抗ＲＰ１側の接続点にも第１電源電圧を供給する。一方、電源２２は、リーク電流の測定時に、第２電源電圧を直列接続の抵抗ＲＰ４側の端部に電流計（図示されず）を介して供給する。加えて、複数の供給部１５−１〜１５−４により、切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々で切り離された箇所よりも抵抗ＲＰ４側の接続点にも第２電源電圧を供給する。すなわち、切り離し部ＳＷのいずれかで切り離された箇所を挟んでその両側に、それぞれ異なる第１電源電圧及び第２電源電圧を供給することができる。なお、複数の電源２１、２２は、テスト回路５に含まれない外部電源を用いても良い。

複数の供給部１５−１〜１５−４は、制御部１０の制御により、リーク電流の測定時に、ラダー抵抗１への第１電源電圧及び第２電源電圧の供給を制御する。すなわち、複数の供給部１５−１〜１５−４の各々は、制御部１０の制御信号に基づいて、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４のオン／オフ、ラダー抵抗１の所定の位置への第１電源電圧及び第２電源電圧の供給を行う。

具体的には、まず、供給部１５−１は、第１電源供給スイッチＳＷ＿１１と、第２電源供給スイッチＳＷ＿２１とを備える。第１電源供給スイッチＳＷ＿１１は、電源２１の第１電源電圧を、抵抗ＲＰ１と切り離しスイッチＳＷ＿１との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。第２電源供給スイッチＳＷ＿２１は、電源２２の第２電源電圧を、切り離しスイッチＳＷ＿１と抵抗ＲＰ２との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。そして、供給部１５−１は、制御部１０の制御信号をその論理のまま（インバータ×２を介して）切り離しスイッチＳＷ＿１に伝達して、オン／オフを制御する。加えて、その制御信号を論理反転させて（インバータ×１を介して）第１電源供給スイッチＳＷ＿１１に伝達して、オン／オフを制御する。すなわち、第１電源電圧の供給を制御する。更に、その制御信号をその論理のまま第２電源供給スイッチＳＷ＿２１に伝達して、オン／オフを制御する。すなわち、第２電源電圧の供給を制御する。

同様に、供給部１５−２は、第１電源供給スイッチＳＷ＿１２と、第２電源供給スイッチＳＷ＿２２とを備える。第１電源供給スイッチＳＷ＿１２は、電源２１の第１電源電圧を、抵抗ＲＰ２と切り離しスイッチＳＷ＿２との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。第２電源供給スイッチＳＷ＿２２は、電源２２の第２電源電圧を、切り離しスイッチＳＷ＿２と抵抗ＲＰ３との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。そして、供給部１５−２は、制御部１０の制御信号をその論理のまま（インバータ×２を介して）切り離しスイッチＳＷ＿２に伝達して、オン／オフを制御する。加えて、その制御信号を論理反転させて（インバータ×１を介して）第１電源供給スイッチＳＷ＿１２に伝達して、オン／オフを制御する。すなわち、第１電源電圧の供給を制御する。更に、その制御信号をその論理のまま第２電源供給スイッチＳＷ＿２２に伝達して、オン／オフを制御する。すなわち、第２電源電圧の供給を制御する。

同様に、供給部１５−３は、第１電源供給スイッチＳＷ＿１３と、第２電源供給スイッチＳＷ＿２３とを備える。第１電源供給スイッチＳＷ＿１３は、電源２１の第１電源電圧を、抵抗ＲＰ３と切り離しスイッチＳＷ＿３との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。第２電源供給スイッチＳＷ＿２３は、電源２２の第２電源電圧を、切り離しスイッチＳＷ＿３と抵抗ＲＰ４との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。そして、供給部１５−３は、制御部１０の制御信号をその論理のまま（インバータ×２を介して）切り離しスイッチＳＷ＿３に伝達して、オン／オフを制御する。加えて、その制御信号を論理反転させて（インバータ×１を介して）第１電源供給スイッチＳＷ＿１３に伝達して、オン／オフを制御する。すなわち、第１電源電圧の供給を制御する。更に、その制御信号をその論理のまま第２電源供給スイッチＳＷ＿２３に伝達して、オン／オフを制御する。すなわち、第２電源電圧の供給を制御する。

同様に、供給部１５−４は、第１電源供給スイッチＳＷ＿１４と、第２電源供給スイッチＳＷ＿２４とを備える。第１電源供給スイッチＳＷ＿１４は、電源２１の第１電源電圧を、抵抗ＲＰ４と切り離しスイッチＳＷ＿３との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。第２電源供給スイッチＳＷ＿２４は、電源２２の第２電源電圧を、切り離しスイッチＳＷ＿４と抵抗ＲＰ４との間に供給する配線の途中に接続され、制御部１０の制御信号でオン／オフされる。そして、供給部１５−４は、制御部１０の制御信号をその論理のまま（インバータ×２を介して）切り離しスイッチＳＷ＿４に伝達して、オン／オフを制御する。加えて、その制御信号を論理反転させて（インバータ×１を介して）第１電源供給スイッチＳＷ＿１４に伝達して、オン／オフを制御する。すなわち、第１電源電圧の供給を制御する。更に、その制御信号をその論理のまま第２電源供給スイッチＳＷ＿２４に伝達して、オン／オフを制御する。すなわち、第２電源電圧の供給を制御する。

ただし、第１電源供給スイッチＳＷ＿１１〜ＳＷ１４の各々は、例えば、Ｈｉｇｈ（“１”）信号でオフ、Ｌｏｗ（“０”）信号でオンとなるＰＭＯＳトランジスタに例示される。第２電源供給スイッチＳＷ＿２１〜ＳＷ２４の各々は、例えば、Ｈｉｇｈ（“１”）信号でオン、Ｌｏｗ（“０”）信号でオフとなるＮＭＯＳトランジスタに例示される。

制御部１０は、リーク電流の測定時に、供給部１５−１〜１５−４を制御して、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４の各々における切り離し、及び、切り離されたラダー抵抗１の一方と他方への第１電源電圧及び第２電源電圧の供給を制御する。すなわち、制御部１０は、供給部１５−１〜１５−４を制御して、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４のいずれか一つを切り離し状態に設定し、他を接続状態に設定し、切り離された一方の側に第１電源電圧を供給し、他方に第２電源電圧を供給する。
なお、リーク電流の測定時以外のときは、ラダー抵抗１の本来の動作のために、供給部１５−１〜１５−４を制御して、複数の切り離しスイッチＳＷ＿１〜ＳＷ＿４を全て接続状態、第１電源供給スイッチＳＷ＿１１〜ＳＷ＿１４、及び、第２電源供給スイッチＳＷ＿２１〜ＳＷ＿２４を切り離し状態にする。

なお、ラダー抵抗１、ＲＯＭデコーダ３は、第１の実施の形態と同様であるので、その説明を省略する。

次に、本発明の第２の実施の形態に係る半導体集積回路の動作について説明する。図８Ａ〜図８Ｄは、本発明の第２の実施の形態に係る半導体集積回路の動作を模式的に示す回路ブロック図である。

図７を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ａに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（１０００）を供給する。これにより、切り離しＳＷ＿１のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿２〜ＳＷ＿４のＰＭＯＳトランジスタがオンになり、接続状態となる。
また、第１電源供給スイッチＳＷ＿１１のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第１電源供給スイッチＳＷ＿１２〜ＳＷ＿１４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。更に、第２電源供給スイッチＳＷ＿２１のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第２電源供給スイッチＳＷ＿２２〜ＳＷ＿２４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。
その結果、図８Ａに示すように、切り離された切り離しスイッチＳＷ＿１を挟んで、一方の側に第１電源電圧が、他方の側に第２電源電圧が供給される。具体的には、ラダー抵抗１の一方の端、及び、抵抗ＲＰ１と切り離しスイッチＳＷ＿１との間に第１電源電圧が供給される。一方、ラダー抵抗１の他方の端、及び、切り離しスイッチＳＷ＿１と抵抗ＲＰ２との間に第２電源電圧が供給される。
この場合にも、第１の実施の形態の図５Ａ及び図６Ａの場合と同様にして、配線Ｂ〜配線Ｄに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第１の実施の形態の場合と比較して、第１電源供給スイッチＳＷ＿１１及び第２電源供給スイッチＳＷ＿２１を経由した第１電源電圧及び第２電源電圧の供給も同時に行われる。そのため、ＲＯＭデコーダ３へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。

同様に、図７を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ｂに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（０１００）を供給する。これにより、切り離しスイッチＳＷ＿２のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿１、ＳＷ＿３〜ＳＷ＿４のＰＭＯＳトランジスタがオンになり、接続状態となる。
また、第１電源供給スイッチＳＷ＿１２のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第１電源供給スイッチＳＷ＿１１、ＳＷ＿１３〜ＳＷ＿１４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。更に、第２電源供給スイッチＳＷ＿２２のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第２電源供給スイッチＳＷ＿２１、ＳＷ＿２３〜ＳＷ＿２４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。
その結果、図８Ｂに示すように、切り離された切り離しスイッチＳＷ＿２を挟んで、一方の側に第１電源電圧が、他方の側に第２電源電圧が供給される。具体的には、ラダー抵抗１の一方の端、及び、抵抗ＲＰ２と切り離しスイッチＳＷ＿２との間に第１電源電圧が供給される。一方、ラダー抵抗１の他方の端、及び、切り離しスイッチＳＷ＿２と抵抗ＲＰ３との間に第２電源電圧が供給される。
この場合にも、第１の実施の形態の図５Ｂ及び図６Ｂの場合と同様にして、配線Ｃ〜配線Ｄに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第１の実施の形態の場合と比較して、第１電源供給スイッチＳＷ＿１２及び第２電源供給スイッチＳＷ＿２２を経由した第１電源電圧及び第２電源電圧の供給も同時に行われる。そのため、ＲＯＭデコーダ３へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。

同様に、図７を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ｃに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（００１０）を供給する。これにより、切り離しスイッチＳＷ＿３のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿１〜ＳＷ＿２、ＳＷ＿４のＰＭＯＳトランジスタがオンになり、接続状態となる。
また、第１電源供給スイッチＳＷ＿１３のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第１電源供給スイッチＳＷ＿１１〜ＳＷ＿１２、ＳＷ＿１４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。更に、第２電源供給スイッチＳＷ＿２３のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第２電源供給スイッチＳＷ＿２１〜ＳＷ＿２２、ＳＷ＿２４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。
その結果、図８Ｃに示すように、切り離された切り離しスイッチＳＷ＿３を挟んで、一方の側に第１電源電圧が、他方の側に第２電源電圧が供給される。具体的には、ラダー抵抗１の一方の端、及び、抵抗ＲＰ３と切り離しスイッチＳＷ＿３との間に第１電源電圧が供給される。一方、ラダー抵抗１の他方の端、及び、切り離しスイッチＳＷ＿３と抵抗ＲＰ４との間に第２電源電圧が供給される。
この場合にも、第１の実施の形態の図５Ｃ及び図６Ｃの場合と同様にして、配線Ｄに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第１の実施の形態の場合と比較して、第１電源供給スイッチＳＷ＿１３及び第２電源供給スイッチＳＷ＿２３を経由した第１電源電圧及び第２電源電圧の供給も同時に行われる。そのため、ＲＯＭデコーダ３へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。

同様に、図７を参照して、前段回路（図示されず）からのＲＯＭデコーダ３へのデータ信号により、配線Ｄに繋がったＲＯＭデコーダ３内のトランジスタの直列回路を全てオンにする。これと同時に、制御部１０は、切り離しスイッチＳＷ＿１〜ＳＷ＿４に、上記データ信号に対応して、信号（０００１）を供給する。これにより、切り離しスイッチＳＷ＿４のＰＭＯＳトランジスタがオフになり、切り離し状態となる。一方、切り離しスイッチＳＷ＿１〜ＳＷ＿３のＰＭＯＳトランジスタがオンになり、接続状態となる。
また、第１電源供給スイッチＳＷ＿１４のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第１電源供給スイッチＳＷ＿１１〜ＳＷ＿１３のＰＭＯＳトランジスタがオフになり、切り離し状態となる。更に、第２電源供給スイッチＳＷ＿２４のＰＭＯＳトランジスタがオンになり、接続状態となる。一方、第２電源供給スイッチＳＷ＿２１〜ＳＷ＿２３のＰＭＯＳトランジスタがオフになり、切り離し状態となる。
その結果、図８Ｄに示すように、切り離された切り離しスイッチＳＷ＿４を挟んで、一方の側に第１電源電圧が、他方の側に第２電源電圧が供給される。具体的には、ラダー抵抗１の一方の端、及び、切り離しスイッチＳＷ＿４と抵抗ＲＰ３との間に第１電源電圧が供給される。一方、ラダー抵抗１の他方の端、及び、抵抗ＲＰ４と切り離しスイッチＳＷ＿４との間に第２電源電圧が供給される。
この場合にも、第１の実施の形態の図５Ｄ及び図６Ｄの場合と同様にして、配線Ａ〜配線Ｃに繋がるトランジスタがオフしたときのリーク電流の測定が可能となる。ただし、この場合、第１の実施の形態の場合と比較して、第１電源供給スイッチＳＷ＿１４及び第２電源供給スイッチＳＷ＿２４を経由した第１電源電圧及び第２電源電圧の供給も同時に行われる。そのため、ＲＯＭデコーダ３へ供給される電圧がより一定の値となる。それにより、リーク電流の測定をより正確に行うことが可能となる。

以上の各プロセスにより、ＲＯＭデコーダ３の全てのトランジスタの直列回路（ＲＯＭデコーダ３の行）について、第１電源電圧と第２電源電圧という異なる電圧を印加することが可能となる。

本実施の形態でも、第１の実施の形態と同様の効果を得ることが出来る。加えて、ラダー抵抗１の両端部から第１電源電圧及び第２電源電圧を供給するだけでなく、同時に、第１電源供給スイッチＳＷ＿１１〜ＳＷ＿１４のいずれかを介して第１電源電圧を供給し、第２電源供給スイッチＳＷ＿２１〜ＳＷ＿２４のいずれかを介して第２電源電圧を供給できる。そのため、ＲＯＭデコーダ３へ供給される電圧をより一定の値とすることができ、リーク電流の測定をより正確に行うことが可能となる。

更に、第１の実施の形態では、切り離しスイッチＳＷがオフの場合、切り離されたラダー抵抗１の一端が回路から切り離されてしまい、可能性としてノイズの発生を起こす原因になることが考えられ得る。しかし、本実施の形態では、切り離されたラダー抵抗１の一端が電源２１又は電源２２に接続されるため、ノイズの発生を起こす原因とならず、ノイズによる誤動作の発生する可能性を大幅に抑制することが可能となる。

以上、説明した通り、本発明により、今まで測定出来なかったＲＯＭデコーダ内のトランジスタがオフした場合でのソース−ドレイン間のリーク電流を測定することが出来る。それにより、半導体集積回路の製品としての品質向上を図ることが可能となる。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態の技術は互いに技術的矛盾の発生しない限り、組み合わせて適用可能である。

１ ラダー抵抗
３ ＲＯＭデコーダ
５ テスト回路
６ （Ｐ型）エンハンスメント型トランジスタ
７ （Ｐ型）デプレッション型トランジスタ
１０ 制御部
１５−１〜１５−４ 供給部
２１、２２ 電源
５０ 半導体集積回路
１０１ ラダー抵抗
１０３ Ｐ型ＲＯＭデコーダ
１０４ Ｎ型ＲＯＭデコーダ
１０５ テスト回路
１０６ （Ｐ型）エンハンスメント型トランジスタ
１０７ （Ｐ型）デプレッション型トランジスタ
１１２、１１３ 短絡用トランジスタ

Claims (7)

1. 直列接続された複数の抵抗を有し、前記直列接続の両端又は前記直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、前記複数の接続点の各々に階調電圧を生成するラダー抵抗と、
   供給されるデータ信号に基づいて、前記ラダー抵抗で生成された前記複数の階調電圧の１つを選択するＲＯＭデコーダと、
   前記ＲＯＭデコーダのリーク電流を測定するテスト回路とを具備し、
   前記テスト回路は、
   前記リーク電流の測定時に、両端に異なる電源電圧を供給される前記直列接続を所定の箇所で切り離し可能な複数の切り離し部と、
   前記データ信号に対応して、前記複数の切り離し部の各々における切り離しを制御する制御部と
   を備える
   半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記複数の切り離し部の各々は、前記複数の抵抗における隣接する２つの抵抗間ごとに設けられたスイッチである
   半導体集積回路。
3. 請求項１又は２に記載の半導体集積回路装置において、
   前記制御部は、前記リーク電流の測定時に、前記複数の切り離し部のいずれか一箇所を切り離し状態にし、他を接続状態にする
   半導体集積回路。
4. 請求項３に記載の半導体集積回路において、
   前記テスト回路は、更に、前記複数の切り離し部に対応して設けられ、前記複数の抵抗のうちの前記切り離し状態にした箇所の両側に接続する抵抗への前記異なる電源電圧の供給を制御する複数の供給部を備える
   半導体集積回路。
5. 請求項４に記載の半導体集積回路において、
   前記複数の供給部の各々は、
   前記異なる電源電圧の一方としての第１電源と前記切り離し状態にした箇所との間に設けられた第１供給スイッチと、
   前記異なる電源電圧の他方としての第２電源と前記切り離し状態にした箇所との間に設けられた第２供給スイッチと
   を含み、
   前記制御部は、前記第１供給スイッチ及び前記第２供給スイッチを制御する。
   半導体集積回路。
6. 請求項１乃至５のいずれか一項に記載の半導体集積回路において、
   前記ＲＯＭデコーダは、マトリックス配置されたエンハンスメント型トランジスタとデプレッション型トランジスタとを含み、
   前記マトリックスの各行は、隣接する前記エンハンスメント型トランジスタと前記デプレッション型トランジスタとの２個を１対とする複数対によるトランジスタ直列回路を有し、
   前記トランジスタ直列回路の各一端は、前記ラダー抵抗の前記複数の接続点の各々に接続され、
   前記トランジスタ直列回路の各他端は、共通接続され後段回路に接続され、
   前記マトリックスの各列は、当該各列に含まれるエンハンスメント型トランジスタ及びデプレッション型トランジスタのゲートが共通接続され、奇数列に前記データ信号及び偶数列に前記データ信号の反転信号が供給される
   半導体集積回路。
7. 半導体集積回路におけるＲＯＭデコーダのテスト方法であって、
   ここで、前記半導体集積回路は、
   直列接続された複数の抵抗を有し、前記直列接続の両端又は前記直列接続の複数の接続点の少なくとも一つに補正電圧を供給され、前記複数の接続点の各々に階調電圧を生成するラダー抵抗と、
   供給されるデータ信号に基づいて、前記ラダー抵抗で生成された前記複数の階調電圧の１つを選択する前記ＲＯＭデコーダと、
   前記ＲＯＭデコーダのリーク電流を測定するテスト回路とを備え、
   前記テスト方法は、
   前記ＲＯＭデコーダにデータ信号を供給するステップと、
   前記直列接続の両端に異なる電源電圧を供給するステップと、
   前記データ信号に対応して、前記直列接続を所定の一箇所で切り離すステップと、
   前記ＲＯＭデコーダのリーク電流を測定するステップと
   を具備する
   半導体集積回路におけるＲＯＭデコーダのテスト方法。

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