JP2018032828A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】窒化ガリウム系半導体を用いたｐｎ接合ダイオードとして機能し、ｐ型半導体層の構成の単純化が図られた半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、第１半導体層の直上に積層され、ｐ型不純物が１×１０２０ｃｍ−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、第１半導体層と接触するように配置された第１電極と、第２半導体層と接触するように配置された第２電極と、を有し、ｐｎ接合ダイオードとして機能する。【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

窒化ガリウム（ＧａＮ）系半導体は、高耐圧、高出力の高周波電子素子材料や、赤から紫外の発光が可能な発光素子材料として注目を集めている。

ＧａＮ系半導体を用いて、ダイオードとして機能するｐｎ接合を形成する場合、例えば、ｐ型不純物濃度が１０^１８ｃｍ^−３程度で厚さが数百ｎｍ程度のｐ型ＧａＮ系半導体層と、ｐ型不純物濃度が１０^２０ｃｍ^−３程度で厚さが数十ｎｍ程度のｐ型ＧａＮ系半導体層との積層構造で、ｐ型半導体層が構成されている（例えば特許文献１参照）。

特開２０１５−１４９３９１号公報

ｐ型半導体層の構成を単純化できれば、ｐ型半導体層の製造工程が簡素化される等の観点で好ましい。

本発明の一目的は、ＧａＮ系半導体を用いたｐｎ接合ダイオードとして機能し、ｐ型半導体層の構成の単純化が図られた半導体装置とその製造方法、および、それらに用いることができる半導体積層物を提供することである。

本発明の一観点によれば、
窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
前記第１半導体層と接触するように配置された第１電極と、
前記第２半導体層と接触するように配置された第２電極と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置
が提供される。

本発明の他の観点によれば、
窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有する半導体積層物を準備する工程と、
前記第１半導体層と接触するように配置された第１電極を形成する工程と、
前記第２半導体層と接触するように配置された第２電極を形成する工程と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置を製造する、半導体装置の製造方法
が提供される。

本発明のさらに他の観点によれば、
窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
を有し、ｐｎ接合ダイオードとして機能させることができる半導体積層物
が提供される。

窒化ガリウム系半導体を用いたダイオードを、ｐ型不純物濃度が１×１０^２０ｃｍ^−３以上の濃度であるｐ型半導体層（第２半導体層）を用いたｐｎ接合により、形成することができる。このため、ｐ型不純物濃度が１×１０^２０ｃｍ^−３未満（例えば１０^１８ｃｍ^−３程度）のｐ型窒化ガリウム系半導体層が不要となる。これにより、ｐ型半導体層の構成を単純にすることができ、ｐ型半導体層の製造工程を簡素化できる。また、ｐ型半導体層を薄くすることでき、ｐ型半導体層に起因する順方向動作時の抵抗を低減させることが可能となり、消費電力の低減が図られる。

図１は、本発明の第１実施形態による半導体装置の概略断面図である。 図２（ａ）および図２（ｂ）は、第１実施形態による半導体装置の製造工程を示す概略断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態による半導体装置の製造工程を示す概略断面図である。 図４（ａ）および図４（ｂ）は、それぞれ、作製したｐｎ接合ダイオードのサンプルに対する、順方向の電流−電圧特性を示すグラフ、および、逆方向の電流−電圧特性を示すグラフである。 図５は、第２実施形態による半導体装置の概略断面図、および、ｐ側下部電極の形状を示す概略平面図である。 図６（ａ）および図６（ｂ）は、第２実施形態による半導体装置の製造工程を示す概略断面図である。 図７は、半導体積層物の例を示す概略断面図である。 図８は、比較形態による半導体装置の概略断面図である。

図１を参照して、本発明の第１実施形態による半導体装置１００について例示的に説明する。図１は、第１実施形態による半導体装置１００の概略断面図である。

半導体装置１００は、窒化ガリウム（ＧａＮ）系半導体で形成されｎ型の導電型を有する半導体層１０と、ｎ型半導体層１０の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加されたＧａＮ系半導体で形成されｐ型の導電型を有する半導体層２０と、半導体層１０と接触するように配置された電極３０と、半導体層２０と接触するように配置された電極４０と、を有し、ｐｎ接合ダイオードとして機能する。半導体層１０をｎ型半導体層１０と呼び、半導体層２０をｐ型半導体層２０と呼び、電極３０をｎ側電極３０と呼び、電極４０をｐ側電極４０と呼ぶことがある。

なお、以下に説明する実施形態では、ＧａＮ系半導体、つまりガリウム（Ｇａ）および窒素（Ｎ）を含有する半導体として、ＧａＮを例示するが、ＧａＮ系半導体としては、ＧａＮに限定されず、ＧａおよびＮに加え必要に応じてＧａ以外のＩＩＩ族元素を含むものを用いることもできる。

Ｇａ以外のＩＩＩ族元素としては、例えばアルミニウム（Ａｌ）やインジウム（Ｉｎ）が挙げられる。ただし、Ｇａ以外のＩＩＩ族元素は、格子歪低減の観点から、Ｇａ以外の
ＩＩＩ族元素を含有するＧａＮ系半導体の、ＧａＮに対する格子不整合が、１％以下となるように含有されることが好ましい。ＧａＮ系半導体中に許容される含有量は、例えばＡｌＧａＮ中のＡｌについてはＩＩＩ族元素の内４０原子％以下であり、また例えばＩｎＧａＮ中のＩｎについてはＩＩＩ族元素の内１０原子％以下である。なお、ＩｎＡｌＧａＮは、ＩｎＡｌＮ中のＩｎがＩＩＩ族元素の内１０原子％以上３０原子％以下となるＩｎＡｌＮと、ＧａＮとを任意の組成で組合せたＩｎＡｌＧａＮであっても良い。なお、ＡｌおよびＩｎ組成が上記の範囲内にあると、ＧａＮとの格子歪が大きくなりにくいためクラックが入りにくくなる。

ｎ型半導体層１０は、例えば、ｎ型ＧａＮ基板１１とｎ型ＧａＮ層１２とｎ型ＧａＮ層１３とが積層された積層構造を有する。ｎ型ＧａＮ基板１１は、例えばｎ型不純物としてシリコン（Ｓｉ）が２×１０^１８ｃｍ^−３の濃度で添加された基板であり、厚さは例えば４００μｍである。ｎ型ＧａＮ層１２は、例えばＳｉが２×１０^１８ｃｍ^−３の濃度で添加された層（ｎ層）であり、厚さは例えば２μｍである。ｎ型ＧａＮ層１３は、例えばＳｉが１．２×１０^１６ｃｍ^−３の濃度で添加された層（ｎ⁻層）であり、厚さは例えば１３μｍである。

なお、ｎ型半導体層１０の構造は、特に限定されない。例えば、ｎ型半導体層１０は、ｎ型不純物は添加されていないがｎ型の導電型を有するアンドープのｎ型ＧａＮ層を含んで構成されていてもよい。

ｎ型半導体層１０の直上に、つまりｎ型ＧａＮ層（ｎ⁻層）１３の直上に、ｐ型半導体層２０が積層されている。ｐ型半導体層２０は、ｐ型ＧａＮ層２１で構成されている。ｐ型ＧａＮ層２１は、例えばｐ型不純物としてマグネシウム（Ｍｇ）が２×１０^２０ｃｍ^−３の濃度で添加された層（ｐ^＋＋層）であり、厚さは例えば３０ｎｍである。

ｐ型半導体層２０とｎ型半導体層１０とにより、つまり、ｐ型ＧａＮ層２１とｎ型ＧａＮ層１３とにより、ｐｎ接合が形成されている。なお、ｎ型半導体層１０上にｐ型半導体層２０が積層されているので、ｎ型半導体層１０の上面よりも、ｐ型半導体層２０の上面の方が、高い位置（基板１１から遠い位置）に配置されている（ｎ型半導体層１０の上面とｐ型半導体層２０の上面との高さが異なっている）。また、ｐｎ接合界面は、平坦となっている。

ｎ型ＧａＮ基板１１の下面上に、ｎ側電極３０が設けられている。つまり、ｎ側電極３０は、ｎ型半導体層１０の下面で、ｎ型半導体層１０と接触するように配置されている。ｎ側電極３０は、例えば、ｎ型半導体層１０側から順に、厚さ５０ｎｍのチタン（Ｔｉ）層と厚さ２５０ｎｍのアルミニウム（Ａｌ）層とが積層された積層膜で形成される。

ｐ型ＧａＮ層２１の上面上に、ｐ側電極４０が設けられている。つまり、ｐ側電極４０は、ｐ型半導体層２０の上面で、ｐ型半導体層２０と接触するように配置されている。第１実施形態による半導体装置１００では、ｐ側電極４０が、ｐ型半導体層２０とは接触し、ｎ型半導体層１０とは接触しないように配置されている。

ｐ側電極４０は、例えば、ｐ側下部電極４１とｐ側上部電極４２とが積層された積層構造を有する。ｐ側下部電極４１は、平面視上、ｐ型半導体層２０に内包されるように、ｐ型半導体層２０の上面上に設けられている。ｐ側下部電極４１は、例えば、平面視上、円形形状を有する。ｐ側下部電極４１は、例えば、ｐ型半導体層２０側から順に、厚さ２００ｎｍのパラジウム（Ｐｄ）層と厚さ１００ｎｍのニッケル（Ｎｉ）層とが積層された積層膜で形成される。ｐ側上部電極４２の詳細については、後述する。

例示の半導体装置１００は、メサ構造を有し、メサ構造の外側に配置されたｎ型半導体層１０の上面、メサ構造の側面、およびメサ構造の上面を構成するｐ型半導体層２０の上面の縁部を覆うように設けられた絶縁性の保護膜５０を有する。保護膜５０は、例えば、スピンオングラスによる酸化シリコン（ＳｉＯ_２）膜と、スパッタ法によるＳｉＯ_２膜との積層膜で形成される。保護膜５０の厚さは、例えば６００ｎｍ程度である。

保護膜５０は、ｐ型半導体層２０の上面上に開口を有する。保護膜５０の開口縁部は、ｐ側下部電極４１の縁部上に乗り上げて設けられており、保護膜５０の開口内に、ｐ側下部電極４１の上面が露出している。

ｐ側上部電極４２は、保護膜５０の開口内に露出したｐ側下部電極４１の上面上に設けられており、平面視上、メサ構造の外側のｎ型半導体層１０の上面上まで達するように、保護膜５０上に延在している。ｐ側上部電極４２は、逆方向電圧印加時の耐圧（逆方向耐圧）を向上させるフィールドプレート電極部として機能する。ｐ側上部電極４２は、例えば、ｐ型半導体層２０側から順に、厚さ３０ｎｍのＴｉ層と厚さ２５０ｎｍのＡｌ層とが積層された積層膜で形成される。

なお、ｐ側電極４０の構造は、特に限定されない。例えば、ｐ側電極４０は、ｐ側下部電極４１とｐ側上部電極４２との積層構造でなく、単層構造であってもよい。また例えば、ｐ側電極４０は、フィールドプレート電極部を有しなくてもよい。ただし、フィールドプレート電極部を有することは、逆方向耐圧向上の観点から好ましい。

実施形態による半導体装置１００は、ｐ型半導体層２０が、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加されたｐ型ＧａＮ系半導体層で構成されているという特徴を有する。以下、このような特徴について、比較形態による半導体装置との対比も行いつつ説明する。

図８は、比較形態による半導体装置１００ａの概略断面図である。第１実施形態と対応する比較形態の部材や構造について、第１実施形態の参照番号に「ａ」を追加したものを付して、説明を進める。

比較形態による半導体装置１００ａは、ｐ型半導体層２０ａが、ｐ型ＧａＮ層２２ａとｐ型ＧａＮ層２１ａとが積層された積層構造を有する点で、第１実施形態による半導体装置１００と異なる。ｐ型ＧａＮ２２ａは、例えばＭｇが１×１０^１８ｃｍ^−３の濃度で添加された層（ｐ層）であり、厚さは例えば４００ｎｍである。ｐ型ＧａＮ２１ａは、例えばＭｇが２×１０^２０ｃｍ^−３の濃度で添加された層（ｐ^＋＋層）であり、厚さは例えば３０ｎｍである。

ＧａＮ系半導体を用いて、ダイオードとして機能するｐｎ接合を形成する場合、技術常識では、結晶品質の悪化を防ぐ観点から、ｐ型不純物濃度が高々１０^１９ｃｍ^−３のオーダ、つまり１×１０^２０ｃｍ^−３未満に抑制されたｐ型ＧａＮ系半導体層が用いられている。ｐ型不純物濃度が１０^２０ｃｍ^−３以上のオーダ、つまり１×１０^２０ｃｍ^−３以上であるｐ型ＧａＮ系半導体層は、不純物濃度が高いことに起因して結晶品質が悪く、ダイオードとして機能するｐｎ接合の形成には利用できないと考えられている。

また、技術常識では、逆方向耐圧を高める観点から、厚さが数百ｎｍ程度のｐ型ＧａＮ系半導体層が用いられている。厚さが１００ｎｍ未満のｐ型ＧａＮ系半導体層は、薄すぎて逆方向耐圧を確保できず、ダイオードとして機能するｐｎ接合の形成には利用できないと考えられている。

そのため、比較形態では、ｎ型半導体層１０ａの直上に、Ｍｇが１×１０^１８ｃｍ^−３の濃度で添加され厚さが４００ｎｍのｐ型ＧａＮ層（ｐ層）２２ａが積層されている。つまり、ｐ型不純物濃度が１×１０^２０ｃｍ^−３未満に抑制されたｐ型ＧａＮ層（ｐ層）２２ａと、ｎ型半導体層１０ａとにより、ｐｎ接合が形成されている。

ｐ側電極４０ａは、Ｍｇが２×１０^２０ｃｍ^−３の濃度で添加され厚さが３０ｎｍのｐ型ＧａＮ層（ｐ^＋＋層）２１ａ、つまり、ｐ型不純物濃度が１×１０^２０ｃｍ^−３以上であるｐ型ＧａＮ層（ｐ^＋＋層）２１ａの上面上に設けられている。ｐ型ＧａＮ層（ｐ^＋＋層）２１ａは、ｐ側電極４０ａとの良好なオーミック接触を形成する目的で、ｐ型ＧａＮ層（ｐ層）２２ａ上に積層されている。

このように、比較形態においては、ｐ型ＧａＮ層（ｐ^＋＋層）２１ａが、ｐ側電極４０ａとの良好なオーミック接触を形成する目的で設けられており、ｐｎ接合を形成する目的で設けられてはいない。

しかしながら、本願発明者は、後述の実験結果に示されるように、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加されたｐ型ＧａＮ系半導体層を用いたｐｎ接合が、技術常識に反して、ダイオードとして良好に機能することを見出した。本発明は、このような知見に基づく。

以下、実施形態による半導体装置１００について、さらに説明する。

ｐ型ＧａＮ層２１つまりｐ型半導体層２０に添加されたｐ型不純物の濃度は、好ましくは１×１０^２０ｃｍ^−３以上の濃度であり、より好ましくは２×１０^２０ｃｍ^−３以上の濃度である。

ｐ型ＧａＮ層２１のｐ型不純物濃度を１×１０^２０ｃｍ^−３以上とすることで、ｐ側電極４０をｐ型ＧａＮ層２１と良好にオーミック接触させることができる。つまり、ｐ型ＧａＮ層２１で構成されたｐ型半導体層２０を用いて、ダイオードとして良好に機能するｐｎ接合を形成することができるとともに、ｐ側電極４０との良好なオーミック接触を得ることができる。

このため、比較形態で必要となる厚さ数百ｎｍ程度の厚いｐ型ＧａＮ層（ｐ層）２２ａを用いずに、ｐ型半導体層２０を構成することができる。

これにより、ｐ型半導体層２０の構成を単純にすることができ、ｐ型半導体層２０の製造工程を簡素化できる。また、ｐ型半導体層２０を薄くすることができ、ｐ型半導体層２０に起因する順方向動作時の抵抗を低減させることが可能となり、消費電力の低減が図られる。

さらに、詳細は後述するように、ｐ型不純物濃度を１×１０^２０ｃｍ^−３以上とすることで、厚さが１００ｎｍ未満の薄いｐ型ＧａＮ層２１を用いても、数百Ｖから１０００Ｖ以上の高い逆方向耐圧を得ることができる。

なお、ｐ型ＧａＮ層２１のｐ型不純物濃度は、１×１０^２０ｃｍ^−３超の濃度としてもよい。

高い逆方向耐圧が得られるｐ型ＧａＮ層２１の厚さをより薄くできる観点から、ｐ型ＧａＮ層２１のｐ型不純物濃度は、２×１０^２０ｃｍ^−３以上とすることがより好ましい。

ｐ型ＧａＮ層２１つまりｐ型半導体層２０に添加されたｐ型不純物の濃度は、好ましくは１×１０^２１ｃｍ^−３未満の濃度であり、より好ましくは６×１０^２０ｃｍ^−３以下の濃度であり、さらに好ましくは３×１０^２０ｃｍ^−３以下の濃度である。

ｐ型不純物濃度が高くなることで、ｐ型ＧａＮ層の表面平坦性は低くなる。ｐ型ＧａＮ層の表面平坦性が低くなり過ぎると、ｐ型ＧａＮ層を、下地全面を被覆する膜状に形成できなくなる。本願発明者が、Ｍｇ濃度が６×１０^２０ｃｍ^−３で厚さ３０ｎｍのｐ型ＧａＮ層を成長させる実験を行ったところ、結晶表面に深さ３０ｎｍ程度の凹凸が見られた。また、Ｍｇが３×１０^２０ｃｍ^−３で厚さ３０ｎｍのｐ型ＧａＮ層を成長させる実験を行ったところ、異常成長は生じず、Ｍｇ濃度が６×１０^２０ｃｍ^−３の場合に比べて、表面平坦性が向上した。なお、上記実験と同一のＭｇ濃度でも、成長条件の最適化によって、ある程度は表面平坦性の向上が見込まれる。

このため、ｐ型ＧａＮ層２１のｐ型不純物濃度が１０^２０ｃｍ^−３のオーダであれば、つまりｐ型不純物濃度を１×１０^２１ｃｍ^−３未満とすれば、ｐ型ＧａＮ層２１を、下地全面を被覆する膜状に形成することが可能と考えられる。ｐ型ＧａＮ層２１のｐ型不純物濃度は、表面平坦性を向上させる観点から、６×１０^２０ｃｍ^−３以下とすることがより好ましく、表面平坦性をより向上させて膜を形成しやすくする観点から、３×１０^２０ｃｍ^−３以下とすることがさらに好ましい。

ｐ型ＧａＮ層２１つまりｐ型半導体層２０の厚さは、好ましくは１００ｎｍ未満の厚さであり、より好ましくは３０ｎｍ以下の厚さである。

ｐ型不純物濃度が１×１０^２０ｃｍ^−３以上となると、ｐ型ＧａＮ層２１を数百ｎｍ程度の厚さまで成長させることが難しくなる。また、ｐ型ＧａＮ層２１が厚いほど、ｐ型ＧａＮ層２１に起因する抵抗が増加するとともに、ｐ型ＧａＮ層２１の成長に要する時間が増加する。このため、ｐ型ＧａＮ層２１の厚さは、１００ｎｍ未満とすることが好ましく、３０ｎｍ以下とすることがより好ましい。

なお、例えばメサ構造や後述のＪＢＳダイオード等を形成する場合に行う、ｐ型ＧａＮ層２１の不要部を全厚さ除去するパターニングを容易にする観点からも、ｐ型ＧａＮ層２１の厚さは、１００ｎｍ未満と薄いことが好ましい。

ｐ型ＧａＮ層２１つまりｐ型半導体層２０の厚さは、好ましくは２ｎｍ以上の厚さであり、より好ましくは１０ｎｍ以上の厚さである。

逆方向電圧の印加時に、ｐｎ接合界面からｎ型半導体層１０側およびｐ型半導体層２０側の双方に、つまりｎ型ＧａＮ層１３側およびｐ型ＧａＮ層２１側の双方に、空乏層が伸びる。ｎ型ＧａＮ層１３側に伸びる空乏層の厚さと、ｐ型ＧａＮ層２１側に伸びる空乏層の厚さとの比率は、ｎ型ＧａＮ層１３におけるドナー濃度と、ｐ型ＧａＮ層２１におけるアクセプタ濃度との比率に反比例する。したがって、ｐ型ＧａＮ層２１におけるアクセプタ濃度が高いほど、つまり、ｐ型不純物濃度が高いほど、ｐ型ＧａＮ層２１側に伸びる空乏層が薄くなる。

逆方向電圧の印加時に、空乏層がｐ側電極４０まで到達しない厚さに、ｐ型ＧａＮ層２１を構成することで、ｐ型ＧａＮ層２１の逆方向耐圧を確保することができる。

本願発明者が、作製したｐｎ接合ダイオードの逆方向耐圧に基づいて、ｐ型ＧａＮ層のＭｇ濃度が２×１０^２０ｃｍ^−３の場合のアクセプタ濃度を見積もったところ、アクセプタ濃度としては、５×１０^１９ｃｍ^−３程度が期待されることがわかった。

ｐ型ＧａＮ層のアクセプタ濃度を５×１０^１９ｃｍ^−３とし、ｎ型ＧａＮ層のドナー濃度を１×１０^１６ｃｍ^−３とし、逆方向印加電圧を１０００Ｖとして、ｐ型ＧａＮ層側に伸びる空乏層の厚さを見積もったところ、２ｎｍ程度となることがわかった。

なお、本例では、アクセプタ濃度がドナー濃度の５０００倍であるため、ｎ型ＧａＮ層側に伸びる空乏層の厚さに対する、ｐ型ＧａＮ層側に伸びる空乏層の厚さの比率は、１／５０００となる。

なお、ｐ型ＧａＮ層のＭｇ濃度が１×１０^２０ｃｍ^−３で逆方向印加電圧が１０００Ｖとした場合は、ｐ型ＧａＮ層側の空乏層厚さは４ｎｍ程度と見積もられ、ｐ型ＧａＮ層のＭｇ濃度が１×１０^２０ｃｍ^−３で逆方向電圧が５００Ｖとした場合は、ｐ型ＧａＮ層側の空乏層厚さは２ｎｍ程度と見積もられる。

以上の考察より、ｐ型ＧａＮ層２１の厚さは、例えば５００Ｖ程度以上の高い逆方向耐圧を得る観点から、２ｎｍ以上とすることが好ましく、逆方向耐圧をより高める観点から、１０ｎｍ以上とすることがより好ましい。

このように、ｐ型ＧａＮ層２１のｐ型不純物濃度を１×１０^２０ｃｍ^−３以上とすることで、厚さが数ｎｍから数十ｎｍ程度の（つまり１００ｎｍ未満の）薄いｐ型ＧａＮ層２１を用いても、数百Ｖから１０００Ｖ以上の高い逆方向耐圧を得ることができる。例えば、後述の実験結果に示されるように、少なくとも４００Ｖ以上の逆方向耐圧が得られることが確認されている。

ｎ型半導体層１０の、ｐ型半導体層２０とｐｎ接合を形成する部分に添加されたｎ型不純物の濃度に対する、ｐ型半導体層２０に添加されたｐ型不純物の濃度の比率は、好ましくは１００００倍以上である。つまり、例示の半導体装置１００において、ｎ型ＧａＮ層１３のｎ型不純物濃度に対するｐ型ＧａＮ層２１のｐ型不純物濃度の比率は、好ましくは１００００倍以上である。

上述のように、ｎ型ＧａＮ層１３側に伸びる空乏層の厚さと、ｐ型ＧａＮ層２１側に伸びる空乏層の厚さとの比率は、ｎ型ＧａＮ層１３におけるドナー濃度と、ｐ型ＧａＮ層２１におけるアクセプタ濃度との比率に反比例する。このため、高い逆方向耐圧を得つつｐ型ＧａＮ層２１を薄くする観点から、ｎ型ＧａＮ層１３のｎ型不純物濃度に対するｐ型ＧａＮ層２１のｐ型不純物濃度の比率は、１００００倍以上であることが好ましい。

ｐ型ＧａＮ層２１つまりｐ型半導体層２０における正孔濃度は、好ましくは１×１０^１６ｃｍ^−３以上の濃度である。

本願発明者が、ｐ型ＧａＮ層のＭｇ濃度が２×１０^２０ｃｍ^−３の場合の正孔濃度を見積もったところ、正孔濃度は、７×１０^１６ｃｍ^−３程度であることがわかった。これより、ｐ型ＧａＮ層２１の正孔濃度は、少なくとも１×１０^１６ｃｍ^−３以上となる。ｐ型ＧａＮ層２１の正孔濃度は、低抵抗なｐ型ＧａＮ層２１を得る観点から、１×１０^１６ｃｍ^−３以上であることが好ましい。

次に、図２（ａ）〜図３（ｂ）を参照して、第１実施形態による半導体装置１００の製造方法について例示的に説明する。図２（ａ）〜図３（ｂ）は、第１実施形態による半導体装置１００の製造工程を示す概略断面図である。

図２（ａ）を参照する。ｎ型ＧａＮ基板１１上に、ｎ型ＧａＮ層１２を成長させ、ｎ型
ＧａＮ層１２上に、ｎ型ＧａＮ層１３を成長させて、ｎ型半導体層１０を形成する。さらに、ｎ型半導体層１０上に、つまりｎ型ＧａＮ層１３上に、ｐ型ＧａＮ層２１を成長させて、ｐ型半導体層２０を形成する。各層に添加される不純物の濃度や、各層の厚さ等は、例えば上述の通りである。

各層の成長方法や原料は、特に限定されない。例えば、成長方法としては、有機金属気相エピタキシ（ＭＯＶＰＥ）を用いることができる。Ｇａ源としては、例えばトリメチルガリウム（ＴＭＧ）を用いることができ、Ｎ源としては、例えばアンモニア（ＮＨ_３）を用いることができ、Ｓｉ源としては、例えばモノシラン（ＳｉＨ_４）を用いることができ、Ｍｇ源としては、例えばビスシクロペンタジエニルマグネシウム（Ｃｐ_２ Ｍｇ）を用
いることができる。

ｐ型半導体層２０の形成後、例えば８５０℃で３０分間、不純物を活性化させるための熱処理を行う。このようにして、ｎ型半導体層１０上にｐ型半導体層２０が積層された半導体積層物を準備した後、ｐ型ＧａＮ層２１の上面の、メサ構造の上面を構成する部分を覆うマスクを用いたエッチングにより、メサ構造を形成する。

図２（ｂ）を参照する。ｐ側下部電極４１の形成領域に開口を有するレジストパターンを形成し、ｐ側下部電極４１を形成する電極材料を堆積する。そして、レジストパターンとともに不要部の電極材料を除去するリフトオフにより、ｐ側下部電極４１を形成する。ｐ側下部電極４１の材料や厚さ等は、例えば上述の通りである。

図３（ａ）を参照する。メサ構造側（ｐ型半導体層２０側）の全面上に、保護膜５０を形成する絶縁材料を堆積する。そして、ｐ側下部電極４１上に開口を有するレジストパターンを形成し、エッチングにより不要部の絶縁材料を除去してｐ側下部電極４１を露出させることで、保護膜５０を形成する。保護膜５０の材料や厚さ等は、例えば上述の通りである。

図３（ｂ）を参照する。メサ構造と反対側（ｎ型半導体層１０側）の全面上に、ｎ側電極３０を形成する電極材料を堆積して、ｎ側電極３０を形成する。ｎ側電極３０の材料や厚さ等は、例えば上述の通りである。

メサ構造側（ｐ型半導体層２０側）の上面上に、ｐ側上部電極４２の形成領域に開口を有するレジストパターンを形成し、ｐ側上部電極４２を形成する電極材料を堆積する。そして、レジストパターンとともに不要部の電極材料を除去するリフトオフにより、ｐ側上部電極４２を形成する。ｐ側上部電極４２の材料や厚さ等は、例えば上述の通りである。以上のようにして、第１実施形態による半導体装置１００が製造される。

次に、実際にｐｎ接合ダイオードを作製し、順方向および逆方向の電流−電圧特性を測定した実験結果について例示的に説明する。

Ｓｉ濃度が２×１０^１８ｃｍ^−３で厚さ４００μｍのｎ型ＧａＮ基板上に、Ｓｉ濃度が２×１０^１８ｃｍ^−３で厚さ２μｍのｎ型ＧａＮ層を成長させ、このｎ型ＧａＮ層上に、Ｓｉ濃度が１．２×１０^１６ｃｍ^−３で厚さ５μｍのｎ型ＧａＮ層を成長させて、ｎ型半導体層を形成した。ｎ型半導体層上に、Ｍｇ濃度が２×１０^２０ｃｍ^−３で厚さ２０ｎｍのｐ型ＧａＮ層を成長させて、ｐ型半導体層を形成した。その後、メサ構造を形成し、ｎ側電極とｐ側電極とを形成した。ｐ側電極としては、フィールドプレート電極部は有さない、直径が６０μｍ、１００μｍ、および２００μｍのものを形成した。このようにして、ｐｎ接合ダイオードのサンプルを作製した。

図４（ａ）は、ｐ側電極径が１００μｍのサンプルに対する、順方向の電流−電圧特性を示すグラフである。３Ｖ程度の電圧で立ち上がりを示す順方向の電流−電圧特性が得られていることがわかる。なお、図４（ａ）には、オン抵抗も示している。

図４（ｂ）は、ｐ側電極径が６０μｍ、１００μｍ、および２００μｍのサンプルに対する、逆方向の電流−電圧特性を示すグラフである。どの電極径のサンプルについても、４００Ｖ以上の（４５０〜４６０Ｖ程度の）逆方向耐圧を有する逆方向の電流−電圧特性が得られていることがわかる。

なお、Ｍｇ濃度が２×１０^２０ｃｍ^−３で厚さ１０ｎｍのｐ型ＧａＮ層によりｐ型半導体層を構成したサンプル、および、Ｍｇ濃度が２×１０^２０ｃｍ^−３で厚さ３０ｎｍのｐ型ＧａＮ層によりｐ型半導体層を構成したサンプルも作製し、これらの他のサンプルについても、順方向および逆方向の電流−電圧特性を測定した。これらの他のサンプルについても、同様に、３Ｖ程度の電圧で立ち上がりを示す順方向の電流−電圧特性と、４００Ｖ以上の逆方向耐圧を有する逆方向の電流−電圧特性とが得られることがわかった。

このように、本願発明者は、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加されたｐ型ＧａＮ系半導体層を用いたｐｎ接合が、ダイオードとして良好に機能することを見出した。また、このようなｐ型ＧａＮ系半導体層が、１００ｎｍ未満という非常に薄い厚さであるにも関らず、数百Ｖ以上の高い逆方向耐圧を有するダイオードとして良好に機能するｐｎ接合を形成できることを見出した。

次に、図５を参照して、第２実施形態による半導体装置１００について例示的に説明する。図５は、第２実施形態による半導体装置１００の概略断面図であり、併せて上方に、ｐ側下部電極４１の形状を示す概略平面図を示す。第１実施形態と対応する第２実施形態の部材や構造について、第１実施形態と同一の参照番号を付して、説明を進める。

第２実施形態では、第１実施形態で説明したｐｎ接合ダイオードの応用として、ｐｎ接合ダイオード部分およびショットキーバリアダイオード部分の両方を有するジャンクションバリアショットキー（ＪＢＳ）ダイオードについて説明する。

第２実施形態による半導体装置１００は、ｐ型半導体層２０が、部分的に全厚さ除去されるようにパターニングされており、ｐ側電極４０が、ｐ型半導体層２０と接触するとともに、ｎ型半導体層１０と接触するように配置されている点で、第１実施形態による半導体装置１００と異なる。

ｐ型半導体層２０つまりｐ型ＧａＮ層２１は、ｐ側下部電極４１の内側において、例えば、複数の円環部１２１が同心円状に残されるようにパターニングされている。隣接する円環部１２１の間隙では、ｐ型ＧａＮ層２１が全厚さ除去されて、ｎ型半導体層１０の上面つまりｎ型ＧａＮ層１３の上面が露出している。

このようにして、平面視上、ｐ型ＧａＮ層２１とｎ型ＧａＮ層１３とが、円環部１２１の径方向に交互に並んだ構造が構成されている。ｐ側下部電極４１の形状を示す平面図部分において、ｐ型ＧａＮ層２１の配置領域を、ハッチングで示し、ｎ型ＧａＮ層１３の配置領域を、白抜きで示す。円環部１２１の幅は、例えば１〜１０μｍ程度であり、隣接する円環部１２１の間隙幅は、例えば１〜１０μｍ程度である。

平面視上、ｐ側下部電極４１は、つまりｐ側電極４０は、ｐ型ＧａＮ層２１の上面で、ｐ型ＧａＮ層２１と、つまりｐ型半導体層２０と接触し、ｎ型ＧａＮ層１３の上面で、ｎ型ＧａＮ層１３と、つまりｎ型半導体層１０と接触している。このようにして、ｐ側電極
４０が、ｐ型半導体層２０と接触するとともに、ｎ型半導体層１０と接触するように配置された構造が構成されている。なお、ｐ側上部電極４２の構造は、第１実施形態と同様である。

平面視上、ｐ側電極４０がｐ型半導体層２０と接触する領域は、ｐｎ接合ダイオードとして機能し、ｐ側電極４０がｎ型半導体層１０と接触する領域は、ショットキーバリアダイオードとして機能する。このようにして、ＪＢＳダイオードが構成されている。

平面視上、ｐ側電極４０がｐ型半導体層２０に接触する面積とｐ側電極４０がｎ型半導体層１０に接触する面積との和に対する、ｐ側電極４０がｐ型半導体層２０に接触する面積の比率は、ＪＢＳダイオードとしての良好な動作を得る観点から、２０％以上であることが好ましく、８０％以下であることが好ましい。

なお、ＪＢＳダイオードを構成するためのｐ型半導体層２０のパターニングの態様として、同心の円環状のパターンを例示したが、必要に応じて、ストライプ状等の他のパターンを用いてもよい。

なお、ｐ側下部電極４１は、ｐ型ＧａＮ層２１の上面でｐ型ＧａＮ層２１と接触し、ｐ型ＧａＮ層２１のパターニングにより露出したｎ型ＧａＮ層１３の上面でｎ型ＧａＮ層１３と接触している。つまり、ｐ側電極４０が接触するｐ型半導体層２０の上面よりも、ｐ側電極４０が接触するｎ型半導体層１０の上面の方が、低い位置（基板１１に近い位置）に配置されている（ｐ側電極４０が接触するｐ型半導体層２０の上面とｐ側電極４０が接触するｎ型半導体層１０の上面との高さが異なっている）。

上述のように、ｐ型ＧａＮ層２１は、ｐ型不純物濃度が１×１０^２０ｃｍ^−３以上であることで、１００ｎｍ未満の薄さに構成することができる。ｐ型ＧａＮ層２１が薄いことで、ｐ型ＧａＮ層２１の不要部を全厚さ除去するパターニングが容易となり、ＪＢＳダイオードを作製することが容易となる。

ｐ型ＧａＮ層２１が薄いことで、ｐ型ＧａＮ層２１の不要部の全厚さを、ウェットエッチングで除去することが容易となる。ウェットエッチングとしては、例えば陽極酸化を用いることができる。陽極酸化は、ｎ型ＧａＮ層１３に対してｐ型ＧａＮ層２１を選択的にエッチングできるので、好ましい。

ｐ型ＧａＮ層２１のパターニングに、陽極酸化等のウェットエッチングを用いることで、露出するｎ型ＧａＮ層１３の上面での、ドライエッチングを用いたときのようなダメージ（欠陥）を抑制できる。この結果、ｎ型ＧａＮ層１３の上面における、ｐ型ＧａＮ層２１に覆われている部分の欠陥密度と、ｐ型ＧａＮ層２１が除去されて露出した部分（ｐ側電極４０と接触している部分）の欠陥密度とが、同等な構造を得ることができる。ここで、欠陥密度が同等とは、ｐ型ＧａＮ層２１に覆われている部分の欠陥密度に対する、ｐ型ＧａＮ層２１が除去されて露出した部分（ｐ側電極４０と接触している部分）の欠陥密度の増加分が１０％以下であることをいう。

なお、ｐ型ＧａＮ層２１のパターニングには、必要に応じて、ドライエッチングを用いてもよい。ｐ型ＧａＮ層２１が薄いことで、ドライエッチングを用いる場合でも、穏やかな条件で短時間に処理することができ、露出するｎ型ＧａＮ層１３のダメージを抑えることができる。

次に、図６（ａ）および図６（ｂ）を参照して、第２実施形態による半導体装置１００の製造方法について例示的に説明する。図６（ａ）および図６（ｂ）は、第２実施形態に
よる半導体装置１００の製造工程を示す概略断面図である。

まず、第１実施形態で図２（ａ）を参照して説明した工程と同様にして、ｎ型半導体層１０とｐ型半導体層２０とが積層された半導体積層物を準備し、メサ構造を形成する。

図６（ａ）を参照する。次に、ｐ型ＧａＮ層２１上のｎ型ＧａＮ層１３を露出させる領域に開口を有するマスクを形成し、開口部のｐ型ＧａＮ層２１をエッチングで除去するパターニングを行う。ｐ型ＧａＮ層２１のパターニングには、好ましくはウェットエッチングが用いられ、ウェットエッチングとしては、好ましくは陽極酸化が用いられる。

陽極酸化を用いたｐ型ＧａＮ層２１のパターニングは、例えば以下のように行われる。ｐ型ＧａＮ層２１上に、スピンオングラス、ＰＥＣＶＤ法、もしくはスパッタ法により、マスクとなるＳｉＯ_２膜を形成する。そして、ＪＢＳ用のレジストパターンを形成し、バッファードフッ酸（ＢＨＦ）を用いて、ＳｉＯ_２膜をエッチングし、陽極酸化用のマスクを作製する。次に、テフロン（登録商標）等および接着剤を用いて、ｐ型ＧａＮ層２１（ｐ型半導体層２０）とｎ型ＧａＮ基板１１、ｎ型ＧａＮ層１２、およびｎ型ＧａＮ層１３（ｎ型半導体層１０）とが電解液を介して接触しない様に封止する。ｐ型ＧａＮ層２１とアノード電極とを電解液に浸す。アノード電極としてＰｔ網を用いて、参照電極として銀−塩化銀電極を用いる。電解液とアノード電極とを介して、ｐ型ＧａＮ層２１（ｐ型半導体層２０）とｎ型ＧａＮ基板１１、ｎ型ＧａＮ層１２、およびｎ型ＧａＮ層１３（ｎ型半導体層１０）との間に電圧を印加させることで、陽極酸化を行う。なお、ｎ型ＧａＮ基板１１の裏面に、ＳｉＯ_２マスク形成後に電極を形成し、カソード電極としても良い。

図６（ｂ）を参照する。第１実施形態で図２（ｂ）を参照して説明した工程と同様に、ｐ側下部電極４１の形成領域に開口を有するレジストパターンを形成し、ｐ側下部電極４１を形成する電極材料を堆積する。そして、レジストパターンとともに不要部の電極材料を除去するリフトオフにより、ｐ側下部電極４１を形成する。

第２実施形態では、ｐ型ＧａＮ層２１がパターニングされているため、ｐ型ＧａＮ層２１の上面上に加えて、ｐ型ＧａＮ層２１の間隙に露出したｎ型ＧａＮ層１３の上面上にも電極材料が堆積する。このようにして、ｐ型ＧａＮ層２１上から、露出したｎ型ＧａＮ層１３上に延在する形状となるように、ｐ側下部電極４１が形成され、ｐ型ＧａＮ層２１およびｎ型ＧａＮ層１３の両方と接触するｐ側下部電極４１が形成される。

その後、第１実施形態で図３（ａ）および図３（ｂ）を参照して説明した工程と同様にして、保護膜５０、ｎ側電極３０、および、ｐ側上部電極４２を形成する。以上のようにして、第２実施形態による半導体装置１００が製造される。

なお、第１実施形態または第２実施形態の半導体装置１００を作製する際に、ｎ型半導体層１０とｐ型半導体層２０とが予め積層されている半導体積層物１１０を準備してもよい。つまり、ＧａＮ系半導体で形成されたｎ型半導体層１０と、ｎ型半導体層１０の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加されたＧａＮ系半導体で形成されたｐ型半導体層２０とが積層された半導体積層物１１０を準備してもよい。半導体積層物１１０は、ｐ型半導体層２０とｎ型半導体層１０とが形成するｐｎ接合への電圧印加により、ｐｎ接合ダイオードとして機能させることができる半導体積層物である。

図７は、半導体積層物１１０の例を示す概略断面図である。ｎ型ＧａＮ基板１１上に、ｎ型ＧａＮ層１２およびｎ型ＧａＮ層１３が成長されて、ｎ型半導体層１０が形成されている。ｎ型半導体層１０上に、つまりｎ型ＧａＮ層１３上に、ｐ型ＧａＮ層２１が成長されて、ｐ型半導体層２０が形成されている。

ｐ型ＧａＮ層２１、つまりｐ型半導体層２０は、ｎ型ＧａＮ層１３の、つまりｎ型半導体層１０の全面上に形成されている。ｐ型ＧａＮ層２１とｎ型ＧａＮ層１３とが形成するｐｎ接合界面、つまりｐ型半導体層２０とｎ型半導体層１０とが形成するｐｎ接合界面は、平坦となっている。ｐ型ＧａＮ層２１の上面、つまりｐ型半導体層２０の上面は、（その少なくとも一部が）ｐ側電極４０の形成領域（接触領域）として用意されている。

ｎ型半導体層１０とｐ型半導体層２０とが予め積層された半導体積層物１１０を用いることで、ｎ型ＧａＮ層１２やｐ型ＧａＮ層２１等の半導体層をエピタキシャル成長させる工程を省略することができ、半導体装置１００の作製を容易にすることができる。ｐ型ＧａＮ層２１つまりｐ型半導体層２０は、上述のように例えば陽極酸化によるウェットエッチングで、所定形状にパターニングすることができる。

半導体積層物１１０は、それ自体として、つまり例えば、ｎ型半導体層１０に電気的に接続されたｎ側電極３０や、ｐ型半導体層２０に電気的に接続されたｐ側電極４０等が形成されていない態様で、また例えば、半導体積層物１１０の上面をｐ型半導体層２０の上面が構成する態様で、市場に流通させてもよい。

なお、半導体積層物１１０は、第１実施形態または第２実施形態の半導体装置１００以外の構成を有する半導体装置を作製するために用いてもよい。

以上説明したように、上述の実施形態によれば、ＧａＮ系半導体を用いたダイオードを、ｐ型不純物濃度が１×１０^２０ｃｍ^−３以上の濃度であるｐ型半導体層を用いたｐｎ接合により、形成することができる。このため、ｐ型不純物濃度が１×１０^２０ｃｍ^−３未満（例えば１０^１８ｃｍ^−３程度）のｐ型ＧａＮ系半導体層が不要となる。これにより、ｐ型半導体層の構成を単純にすることができ、ｐ型半導体層の製造工程を簡素化できる。また、ｐ型半導体層を薄くすることでき、ｐ型半導体層に起因する順方向動作時の抵抗を低減させることが可能となり、消費電力の低減が図られる。

以上、実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

以下、本発明の好ましい形態について付記する。

（付記１）
窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度（１×１０^２０ｃｍ^−３超の濃度）で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
前記第１半導体層と接触するように配置された第１電極と、
前記第２半導体層と接触するように配置された第２電極と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置。

（付記２）
前記第２半導体層に添加された前記ｐ型不純物の濃度は、より好ましくは２×１０^２０ｃｍ^−３超の濃度である付記１に記載の半導体装置。

（付記３）
前記第２半導体層に添加された前記ｐ型不純物の濃度は、好ましくは１×１０^２１ｃｍ^−３未満の濃度であり、より好ましくは６×１０^２０ｃｍ^−３以下の濃度であり、さらに
好ましくは３×１０^２０ｃｍ^−３以下の濃度である付記１または２に記載の半導体装置。

（付記４）
前記第２半導体層の厚さは、好ましくは１００ｎｍ未満の厚さであり、より好ましくは３０ｎｍ以下の厚さである付記１〜３のいずれか１つに記載の半導体装置。

（付記５）
前記第２半導体層の厚さは、好ましくは２ｎｍ以上の厚さであり、より好ましくは１０ｎｍ以上の厚さである付記１〜４のいずれか１つに記載の半導体装置。

（付記６）
前記第１半導体層にｎ型不純物が添加されており、
前記第１半導体層の、前記第２半導体層とｐｎ接合を形成する部分に添加された前記ｎ型不純物の濃度に対する、前記第２半導体層に添加された前記ｐ型不純物の濃度の比率は、１００００倍以上である付記１〜５のいずれか１つに記載の半導体装置。

（付記７）
前記第２半導体層における正孔濃度は、１×１０^１６ｃｍ^−３以上の濃度である付記１〜６のいずれか１つに記載の半導体装置。

（付記８）
逆方向電圧の印加時に４００Ｖ以上の耐圧を示す付記１〜７のいずれか１つに記載の半導体装置。

（付記９）
前記第１半導体層の上面よりも、前記第２半導体層の上面の方が、高い位置に配置されている（前記第１半導体層の上面と前記第２半導体層の上面との高さが異なっている）付記１〜８のいずれか１つに記載の半導体装置。

（付記１０）
前記第２電極は、前記第２半導体層とは接触し、前記第１半導体層とは接触しないように配置されている付記１〜９のいずれか１つに記載の半導体装置。

（付記１１）
前記第２電極は、前記第２半導体層と接触するとともに、前記第１半導体層と接触するように配置されており、
ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードである付記１〜９のいずれか１つに記載の半導体装置。

（付記１２）
平面視上、前記第２電極が前記第２半導体層に接触する面積と前記第２電極が前記第１半導体層に接触する面積との和に対する、前記第２電極が前記第２半導体層に接触する面積の比率は、２０％以上である付記１１に記載の半導体装置。

（付記１３）
平面視上、前記第２電極が前記第２半導体層に接触する面積と前記第２電極が前記第１半導体層に接触する面積との和に対する、前記第２電極が前記第２半導体層に接触する面積の比率は、８０％以下である付記１１または１２に記載の半導体装置。

（付記１４）
前記第１半導体層の上面における前記第２半導体層に覆われている部分の欠陥密度に対する、前記第１半導体層の上面における前記第２電極と接触している部分の欠陥密度の増加分は、１０％以下である付記１１〜１３のいずれか１つに記載の半導体装置。

（付記１５）
前記第２電極が接触する前記第２半導体層の上面よりも、前記第２電極が接触する前記第１半導体層の上面の方が、低い位置に配置されている（前記第２電極が接触する前記第２半導体層の上面と前記第２電極が接触する前記第１半導体層の上面との高さが異なっている）付記１１〜１４のいずれか１つに記載の半導体装置。

（付記１６）
窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度（１×１０^２０ｃｍ^−３超の濃度）で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有する半導体積層物を準備する工程と、
前記第１半導体層と接触するように配置された第１電極を形成する工程と、
前記第２半導体層と接触するように配置された第２電極を形成する工程と、
を有し、ｐｎ接合ダイオードとして機能する半導体装置を製造する、半導体装置の製造方法。

（付記１７）
前記第２半導体層を部分的にウェットエッチングにより全厚さ除去して、前記第１半導体層を露出させる工程をさらに有し、
前記第２電極を形成する工程は、前記第２半導体層上から前記ウェットエッチングで露出した前記第１半導体層上に延在する形状となるように前記第２電極を形成することで、前記第２半導体層と接触するとともに前記第１半導体層と接触するように配置された前記第２電極を形成し、
ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードを製造する、付記１６に記載の半導体装置の製造方法。

（付記１８）
前記ウェットエッチングとして陽極酸化が用いられる付記１７に記載の半導体装置の製造方法。

（付記１９）
窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度（１×１０^２０ｃｍ^−３超の濃度）で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
を有し、ｐｎ接合ダイオードとして機能させることができる半導体積層物。

（付記２０）
前記第２半導体層の上面は、電極の接触領域として用意されている付記１９に記載の半導体積層物。

（付記２１）
前記半導体積層物の上面を前記第２半導体層の上面が構成する態様で、市場に流通される付記１９または２０に記載の半導体積層物。

１０ ｎ型半導体層
１１、１２、１３ ｎ型ＧａＮ層
２０ ｐ型半導体層
２１ ｐ型ＧａＮ層
３０ ｎ側電極
４０ ｐ側電極
４１ ｐ側下部電極
４２ ｐ側上部電極
５０ 保護膜
１００ 半導体装置
１１０ 半導体積層物
１２１ 円環部

Claims (13)

1. 窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
   前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
   前記第１半導体層と接触するように配置された第１電極と、
   前記第２半導体層と接触するように配置された第２電極と、
   を有し、ｐｎ接合ダイオードとして機能する半導体装置。
2. 前記第２半導体層の厚さは、１００ｎｍ未満の厚さである請求項１に記載の半導体装置。
3. 前記第２半導体層における正孔濃度は、１×１０^１６ｃｍ^−３以上の濃度である請求項１または２に記載の半導体装置。
4. 逆方向電圧の印加時に４００Ｖ以上の耐圧を示す請求項１〜３のいずれか１項に記載の半導体装置。
5. 前記第２電極は、前記第２半導体層とは接触し、前記第１半導体層とは接触しないように配置されている請求項１〜４のいずれか１項に記載の半導体装置。
6. 前記第２電極は、前記第２半導体層と接触するとともに、前記第１半導体層と接触するように配置されており、
   ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードである請求項１〜４のいずれか１項に記載の半導体装置。
7. 平面視上、前記第２電極が前記第２半導体層に接触する面積と前記第２電極が前記第１半導体層に接触する面積との和に対する、前記第２電極が前記第２半導体層に接触する面積の比率は、２０％以上である請求項６に記載の半導体装置。
8. 窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、を有する半導体積層物を準備する工程と、
   前記第１半導体層と接触するように配置された第１電極を形成する工程と、
   前記第２半導体層と接触するように配置された第２電極を形成する工程と、
   を有し、ｐｎ接合ダイオードとして機能する半導体装置を製造する、半導体装置の製造方法。
9. 前記第２半導体層を部分的にウェットエッチングにより全厚さ除去して、前記第１半導体層を露出させる工程をさらに有し、
   前記第２電極を形成する工程は、前記第２半導体層上から前記ウェットエッチングで露出した前記第１半導体層上に延在する形状となるように前記第２電極を形成することで、前記第２半導体層と接触するとともに前記第１半導体層と接触するように配置された前記第２電極を形成し、ｐｎ接合ダイオードとして機能するとともにショットキーバリアダイオードとして機能するジャンクションバリアショットキーダイオードを製造する、請求項８に記載の半導体装置の製造方法。
10. 前記ウェットエッチングとして陽極酸化が用いられる請求項９に記載の半導体装置の製
    造方法。
11. 窒化ガリウム系半導体で形成され、ｎ型の導電型を有する第１半導体層と、
    前記第１半導体層の直上に積層され、ｐ型不純物が１×１０^２０ｃｍ^−３以上の濃度で添加された窒化ガリウム系半導体で形成され、ｐ型の導電型を有する第２半導体層と、
    を有し、ｐｎ接合ダイオードとして機能させることができる半導体積層物。
12. 前記第２半導体層の上面は、電極の接触領域として用意されている請求項１１に記載の半導体積層物。
13. 前記半導体積層物の上面を前記第２半導体層の上面が構成する態様で、市場に流通される請求項１１または１２に記載の半導体積層物。