JP2018031675A

JP2018031675A - 電流インターフェース回路

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Publication number: JP2018031675A
Application number: JP2016164080A
Authority: JP
Inventors: 良松浦; Ryo Matsuura
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2016-08-24
Filing date: 2016-08-24
Publication date: 2018-03-01
Anticipated expiration: 2036-08-24
Also published as: JP6764726B2

Abstract

【課題】差動信号伝送路を介して送信する信号の波形の品質が劣化することを抑制することが可能な、電流インターフェース回路を提供する。【解決手段】アンプ（高電位側電源アンプＰＡＭＰ）を含む電流源（高電位側電流回路３０）と、高電位側電流回路３０から出力端子に電流が供給される差動信号伝送路２０と、を備える電流インターフェース回路１であって、高電位側電源アンプＰＡＭＰの出力電圧に基づいて差動信号伝送路２０の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部５０を設ける。【選択図】図１

Description

本発明は、出力端子の短絡状態と開放状態を検出する機能を有する電流インターフェース回路に関する。

送信ケーブルが備える信号伝送路の開放状態（オープン）及び短絡状態（ショート）を検出するための技術としては、例えば、特許文献１に記載されている技術がある。
特許文献１に記載されている技術では、信号伝送路（差動信号伝送路）に接続した検出ユニットにより、差動信号伝送路の電位をモニタリングすることで、差動出力の開放状態及び短絡状態を検出する。

米国特許出願公開第２０１５／０２０４９３３号明細書

特許文献１に記載されている技術では、差動信号伝送路に接続した検出ユニットによって発生する寄生容量により、差動信号伝送路に加わる負荷が増加し、差動信号伝送路を介して送信する信号の波形の品質が劣化するという問題点が発生する。
本発明は、上記のような問題点に着目してなされたもので、差動信号伝送路を介して送信する信号の波形の品質が劣化することを抑制することが可能な、電流インターフェース回路を提供することを目的とする。

上記課題を解決するために、本発明の一態様は、アンプを含む電流源と、電流源から出力端子に電流が供給される差動信号伝送路と、を備える電流インターフェース回路である。これに加え、アンプの出力電圧に基づいて差動信号伝送路の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部を設ける。

本発明の一態様によれば、アンプの出力電圧に基づいて、差動信号伝送路の開放状態及び短絡状態を検出するため、差動信号伝送路を介して送信する信号の波形の品質が劣化することを抑制することが可能となる。

本発明の第一実施形態に係る電流インターフェース回路の構成を表す回路図である。本発明の第一実施形態に係る異常検出部の構成を表す回路図である。本発明の第一実施形態の変形例に係る異常検出部の構成を表す回路図である。図３（ａ）は、開放状態検出期間の間における異常検出部の構成を表す回路図である。図３（ｂ）は、短絡状態検出期間の間における異常検出部の構成を表す回路図である。本発明の第一実施形態の変形例に係る異常検出部の構成を表す回路図である。本発明の第一実施形態の変形例に係る電流インターフェース回路の構成を表す回路図である。本発明の第二実施形態に係る電流インターフェース回路の構成を表す回路図である。本発明の第二実施形態に係る異常検出部の構成を表す回路図である。本発明の第二実施形態の変形例に係る異常検出部の構成を表す回路図である。図８（ａ）は、開放状態検出期間の間における異常検出部の構成を表す回路図である。図８（ｂ）は、短絡状態検出期間の間における異常検出部の構成を表す回路図である。本発明の第二実施形態の変形例に係る異常検出部の構成を表す回路図である。本発明の第二実施形態の変形例に係る電流インターフェース回路の構成を表す回路図である。

以下の詳細な説明では、本発明の実施形態について、完全な理解を提供するように、特定の細部について記載する。しかしながら、かかる特定の細部が無くとも、一つ以上の実施形態が実施可能であることは明確である。また、図面を簡潔なものとするために、周知の構造及び装置を、略図で表す場合がある。
（第一実施形態）
以下、本発明の第一実施形態について、図面を参照しつつ説明する。

（構成）
図１及び図２を用いて、第一実施形態の構成を説明する。
図１中に表すように、電流インターフェース回路１は、例えば、プリント基板等に用いられており、出力制御部１０と、差動信号伝送路２０と、高電位側電流回路３０と、低電位側電流回路４０と、異常検出部５０と、を備える。

出力制御部１０は、Ｈレベル信号ＳＨ、または、Ｌレベル信号ＳＬを、差動信号伝送路２０へ出力する。
Ｈレベル信号ＳＨは、グラウンド（０Ｖ）を基準として、比較的高い値に設定した電圧レベルを含む信号である。
Ｌレベル信号ＳＬは、Ｈレベル信号ＳＨが含む電圧レベルよりも低い値に設定した電圧レベルを含む信号である。

差動信号伝送路２０は、高電位側電流回路３０及び低電位側電流回路４０に接続されており、画像信号や音声信号等の情報信号を、差動伝送する経路を形成している。
また、差動信号伝送路２０は、第一スイッチ部ＳＷ１と、第二スイッチ部ＳＷ２と、第三スイッチ部ＳＷ３と、第四スイッチ部ＳＷ４と、からなる、公知のＨ型ブリッジ回路を含む。

第一スイッチ部ＳＷ１、第二スイッチ部ＳＷ２、第三スイッチ部ＳＷ３、第四スイッチ部ＳＷ４は、それぞれ、Ｈレベル信号ＳＨの入力を受けると短絡状態に切り替わり、Ｌレベル信号ＳＬの入力を受けると開放状態に切り替わる。
なお、図１中には、第一スイッチ部ＳＷ１、第二スイッチ部ＳＷ２、第三スイッチ部ＳＷ３、第四スイッチ部ＳＷ４が、出力制御部１０からＨレベル信号ＳＨの入力を受けた状態を表す。

第一スイッチ部ＳＷ１と第二スイッチ部ＳＷ２は、並列に接続されている。
第一スイッチ部ＳＷ１と第二スイッチ部ＳＷ２との間には、高電位側第一ノードＣＰが配置されている。
高電位側第一ノードＣＰは、高電位側電流回路３０が含む高電位側電流源３０Ｅに接続されている。

第三スイッチ部ＳＷ３は、第一スイッチ部ＳＷ１と直列に接続されている。
第一スイッチ部ＳＷ１と第三スイッチ部ＳＷ３との間には、第一伝送路端子ＯＰが配置されている。
第四スイッチ部ＳＷ４は、第三スイッチ部ＳＷ３と直列に接続されており、第二スイッチ部ＳＷ２と直列に接続されている。

第二スイッチ部ＳＷ２と第四スイッチ部ＳＷ４との間には、第二伝送路端子ＯＮが配置されている。
第三スイッチ部ＳＷ３と第四スイッチ部ＳＷ４との間には、低電位側第一ノードＣＮが配置されている。
低電位側第一ノードＣＮは、低電位側電流回路４０が含む低電位側電流源４０Ｅに接続されている。

第一伝送路端子ＯＰには、第一出力端子２２が接続されている。
第一出力端子２２は、第一伝送路端子ＯＰから第一出力端子２２に接続された外部の構成へ、電流の出力が可能である。
第二伝送路端子ＯＮには、第二出力端子２４が接続されている。
第二出力端子２４は、第二伝送路端子ＯＮから第二出力端子２４に接続された外部の構成へ、電流の出力が可能である。

後述するように、高電位側電流回路３０には、低電位側電流回路４０よりも高い電圧が印加されている。したがって、第一出力端子２２及び第二出力端子２４は、差動出力端子２６を形成している。
なお、図１中には、第一出力端子２２及び第二出力端子２４に外部の構成が接続された状態を、第一出力端子２２及び第二出力端子２４に終端抵抗ＥＲが接続された状態として表している。

第一実施形態では、一例として、終端抵抗ＥＲの抵抗値が、１００［Ω］である場合について説明する。
高電位側電流回路３０は、高電位側レプリカ回路３０Ｒと、高電位側電流源３０Ｅと、を含む。
高電位側レプリカ回路３０Ｒは、高電位側差動アンプＰＤＡＭＰと、高電位側第一トランジスタＭＰＲと、第五スイッチ部ＳＷ５と、低電位側設定電流源ＩＳＮと、を含む。

高電位側差動アンプＰＤＡＭＰは、負極側の入力端子（以降の説明では、「負極側入力端子」と記載する場合がある）に参照電圧が印加されている。また、高電位側差動アンプＰＤＡＭＰは、正極側の入力端子（以降の説明では、「正極側入力端子」と記載する場合がある）に高電位側第二ノードＯＰＤが接続されている。また、高電位側差動アンプＰＤＡＭＰの出力端子には、高電位側第一トランジスタＭＰＲが接続されている。

第一実施形態では、電流インターフェース回路１に、ＬＶＤＳ（ＬｏｗＶｏｌｔａｇｅＤｉｆｆｅｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）規格を適用した場合について説明する。
したがって、第一実施形態では、高電位側差動アンプＰＤＡＭＰの負極側入力端子に印加する参照電圧を、１．４２５［Ｖ］に設定した場合について説明する。

また、高電位側差動アンプＰＤＡＭＰには、出力信号の一部を入力に戻す負帰還を掛けている。このため、高電位側第二ノードＯＰＤの電位は、ほぼ１．４２５［Ｖ］となる。
高電位側第一トランジスタＭＰＲは、Ｐチャネル型ＭＯＳトランジスタを用いて形成されている。
また、高電位側第一トランジスタＭＰＲは、ゲートが高電位側差動アンプＰＤＡＭＰの出力端子に接続され、ソースがドレイン側電源電圧ＶＤＤに接続され、ドレインが高電位側第三ノードＣＰＤに接続されている。

第五スイッチ部ＳＷ５は、高電位側第二ノードＯＰＤと高電位側第三ノードＣＰＤとの間に配置されている。
また、第五スイッチ部ＳＷ５は、例えば、電流インターフェース回路１の作動状態と連動して、短絡状態、または、開放状態に切り替わる。具体例として、電流インターフェース回路１の使用時には短絡状態に切り替わり、電流インターフェース回路１の非使用時には開放状態に切り替わる。

なお、図１中には、第五スイッチ部ＳＷ５の短絡状態を表す。
低電位側設定電流源ＩＳＮは、高電位側第二ノードＯＰＤに接続されている。
第一実施形態では、一例として、低電位側設定電流源ＩＳＮが出力する電流値を、３５０［μＡ］に設定した場合について説明する。
上述したように、高電位側差動アンプＰＤＡＭＰには、負帰還を掛けており、高電位側第二ノードＯＰＤの電位は、ほぼ１．４２５［Ｖ］となっている。このため、高電位側第三ノードＣＰＤの電位は、第五スイッチ部ＳＷ５の抵抗値と、高電位側設定電流源ＩＳＰの電流値から決定する値となる。

高電位側電流源３０Ｅは、高電位側電源アンプＰＡＭＰと、高電位側第二トランジスタＭＰＥと、を含む。
高電位側電源アンプＰＡＭＰは、負極側入力端子に高電位側第三ノードＣＰＤが接続され、正極側入力端子に高電位側第一ノードＣＰが接続されている。また、高電位側電源アンプＰＡＭＰの出力端子には、高電位側第二トランジスタＭＰＥと、異常検出部５０が接続されている。

また、高電位側電源アンプＰＡＭＰには、高電位側差動アンプＰＤＡＭＰと同様、負帰還を掛けている。
高電位側第二トランジスタＭＰＥは、高電位側第一トランジスタＭＰＲと同様、Ｐチャネル型ＭＯＳトランジスタを用いて形成されている。
また、高電位側第二トランジスタＭＰＥは、ゲートが高電位側電源アンプＰＡＭＰの出力端子に接続され、ソースがドレイン側電源電圧ＶＤＤに接続され、ドレインが高電位側第一ノードＣＰに接続されている。

ここで、高電位側第二トランジスタＭＰＥと高電位側第一トランジスタＭＰＲとのペアと、第一スイッチ部ＳＷ１及び第二スイッチ部ＳＷ２と第五スイッチ部ＳＷ５とのペアは、サイズ比が１０：１となるように設計されている。
また、上述したように、高電位側電源アンプＰＡＭＰには、負帰還を掛けている。このため、高電位側第一ノードＣＰの電位が高電位側第三ノードＣＰＤの電位とほぼ等しい値となる。

低電位側電流回路４０は、低電位側レプリカ回路４０Ｒと、低電位側電流源４０Ｅと、を含む。
低電位側レプリカ回路４０Ｒは、低電位側差動アンプＮＤＡＭＰと、低電位側第一トランジスタＭＮＲと、第六スイッチ部ＳＷ６と、高電位側設定電流源ＩＳＰと、を含む。
低電位側差動アンプＮＤＡＭＰは、負極側入力端子に参照電圧が印加され、正極側入力端子に低電位側第二ノードＯＮＤが接続されている。また、低電位側差動アンプＮＤＡＭＰの出力端子には、低電位側第一トランジスタＭＮＲが接続されている。

上述したように、第一実施形態では、電流インターフェース回路１に、ＬＶＤＳ規格を適用する。したがって、第一実施形態では、低電位側差動アンプＮＤＡＭＰの負極側入力端子に印加する参照電圧を、１．０７５［Ｖ］に設定した場合について説明する。
また、低電位側差動アンプＮＤＡＭＰには、出力信号の一部を入力に戻す負帰還を掛けている。このため、低電位側第二ノードＯＮＤの電位は、ほぼ１．０７５［Ｖ］となる。

低電位側第一トランジスタＭＮＲは、高電位側第一トランジスタＭＰＲと対となるトランジスタであり、Ｎチャネル型ＭＯＳトランジスタを用いて形成されている。
また、低電位側第一トランジスタＭＮＲは、ゲートが低電位側差動アンプＮＤＡＭＰの出力端子に接続され、ドレインが低電位側第三ノードＣＮＤに接続され、ソースがソース側電源電圧ＶＳＳに接続されている。

第六スイッチ部ＳＷ６は、低電位側第二ノードＯＮＤと低電位側第三ノードＣＮＤとの間に配置されている。
また、第六スイッチ部ＳＷ６は、第五スイッチ部ＳＷ５と同様、例えば、電流インターフェース回路１の作動状態と連動して、短絡状態、または、開放状態に切り替わる。具体例として、電流インターフェース回路１の使用時には短絡状態に切り替わり、電流インターフェース回路１の非使用時には開放状態に切り替わる。

なお、図１中には、第六スイッチ部ＳＷ６の短絡状態を表す。
高電位側設定電流源ＩＳＰは、低電位側第二ノードＯＮＤに接続されている。
第一実施形態では、一例として、高電位側設定電流源ＩＳＰが出力する電流値を、３５０［μＡ］に設定した場合について説明する。
上述したように、低電位側差動アンプＮＤＡＭＰには、負帰還を掛けており、低電位側第二ノードＯＮＤの電位は、ほぼ１．０７５［Ｖ］となっている。このため、低電位側第三ノードＣＮＤの電位は、第六スイッチ部ＳＷ６の抵抗値と、高電位側設定電流源ＩＳＰの電流値から決定する値となる。

低電位側電流源４０Ｅは、低電位側電源アンプＮＡＭＰと、低電位側第二トランジスタＭＮＥと、を含む。
低電位側電源アンプＮＡＭＰは、負極側入力端子に低電位側第三ノードＣＮＤが接続され、正極側入力端子に低電位側第一ノードＣＮが接続されている。また、低電位側電源アンプＮＡＭＰの出力端子には、低電位側第二トランジスタＭＮＥが接続されている。

また、低電位側電源アンプＮＡＭＰには、低電位側差動アンプＮＤＡＭＰと同様、負帰還を掛けている。
低電位側第二トランジスタＭＮＥは、高電位側第二トランジスタＭＰＥと差動対となるトランジスタであり、低電位側第一トランジスタＭＮＲと同様、Ｎチャネル型ＭＯＳトランジスタを用いて形成されている。

また、低電位側第二トランジスタＭＮＥは、ゲートが低電位側電源アンプＮＡＭＰの出力端子に接続され、ドレインが低電位側第一ノードＣＮに接続され、ソースがソース側電源電圧ＶＳＳに接続されている。
ここで、低電位側第二トランジスタＭＮＥと低電位側第一トランジスタＭＮＲとのペアと、第三スイッチ部ＳＷ３及び第四スイッチ部ＳＷ４と第六スイッチ部ＳＷ６とのペアは、サイズ比が１０：１となるように設計されている。

また、上述したように、低電位側電源アンプＮＡＭＰには、負帰還を掛けている。このため、低電位側第一ノードＣＮの電位が低電位側第三ノードＣＮＤの電位とほぼ等しい値となる。
異常検出部５０は、高電位側電源アンプＰＡＭＰの出力端子（以降の説明では、「ノードＡ」と記載する場合がある）に接続されている。

また、異常検出部５０は、図２中に表すように、開放判定コンパレーター部５２と、短絡判定コンパレーター部５４と、報知部５６と、を含む。
開放判定コンパレーター部５２は、高電位側電源アンプＰＡＭＰの出力端子から電位（以降の説明では、「ノードＡ電位」と記載する場合がある）の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯを記憶している。

差動信号伝送路２０の通常動作時におけるノードＡ電位は、ＶＤＤ−（ＶＯＮＰ＋ＶＴＨＰ）で表す値となる。
なお、ＶＯＮＰは高電位側第二トランジスタＭＰＥのオーバードライブ電圧であり、ＶＴＨＰは高電位側第二トランジスタＭＰＥのしきい値電圧である。
開放閾値ＶＲＥＰＯは、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、若干高い電位に設定する。

そして、開放判定コンパレーター部５２は、ノードＡ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態（オープン）となっているか否かを判定する。
以下、開放判定コンパレーター部５２が行う具体的な処理を説明する。
差動出力端子２６が開放状態であると、高電位側第二トランジスタＭＰＥの流す電流のパスがなくなるため、高電位側第一ノードＣＰの電位が上昇する。

上述したように、差動信号伝送路２０の通常動作時におけるノードＡ電位は、ＶＤＤ−（ＶＯＮ＋ＶＴＨＰ）で表す値となる。
このため、差動出力端子２６が開放状態であると、高電位側電源アンプＰＡＭＰの出力であるノードＡ電位が上昇し、ドレイン側電源電圧ＶＤＤに近似した値となる。
したがって、開放判定コンパレーター部５２が、ノードＡ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＡ電位が開放閾値ＶＲＥＰＯよりも高い場合に、差動出力端子２６が開放状態となっていると判定する。

差動出力端子２６が開放状態となっていると判定した開放判定コンパレーター部５２は、判定結果を含む情報信号（以降の説明では、「開放判定信号」と記載する場合がある）を、報知部５６へ出力する。
短絡判定コンパレーター部５４は、高電位側電源アンプＰＡＭＰの出力端子からノードＡ電位の入力を受ける。これに加え、短絡判定コンパレーター部５４は、予め設定した短絡閾値ＶＲＥＰＳを記憶している。

短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、若干低い電位に設定する。すなわち、短絡閾値ＶＲＥＰＳは、開放閾値ＶＲＥＰＯよりも低い電位である。
そして、短絡判定コンパレーター部５４は、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態（ショート）となっているか否かを判定する。

以下、短絡判定コンパレーター部５４が行う具体的な処理を説明する。
差動出力端子２６が短絡状態であると、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間の電位差が殆ど無くなり、高電位側第一ノードＣＰの電位は、差動信号伝送路２０の通常動作時における電位よりも低くなる。
このため、差動出力端子２６が短絡状態であると、高電位側電源アンプＰＡＭＰの出力であるノードＡ電位が下降する。

したがって、短絡判定コンパレーター部５４が、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＡ電位が短絡閾値ＶＲＥＰＳよりも低い場合に、差動出力端子２６が短絡状態となっていると判定する。
差動出力端子２６が短絡状態となっていると判定した短絡判定コンパレーター部５４は、判定結果を含む情報信号（以降の説明では、「短絡判定信号」と記載する場合がある）を、報知部５６へ出力する。

報知部５６は、例えば、異なる二色の光を発光可能な発光部（ＬＥＤランプ等）と、発光部の発光状態を制御可能な発光制御部を用いて形成されている。
また、報知部５６は、開放判定コンパレーター部５２及び短絡判定コンパレーター部５４から、情報信号の入力を受ける。
そして、開放判定信号の入力を受けた報知部５６は、発光制御部により、発光部を、例えば、緑色に発光させる。一方、短絡判定信号の入力を受けた報知部５６は、発光制御部により、発光部を、例えば、赤色に発光させる。

また、報知部５６は、開放判定信号及び短絡判定信号の入力を受けていない状態では、発光部を発光させない。
以上により、異常検出部５０は、ノードＡ電位を参照することで、差動出力端子２６の開放状態及び短絡状態を検出する。
すなわち、異常検出部５０は、アンプ（高電位側電源アンプＰＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。

また、異常検出部５０は、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
さらに、異常検出部５０は、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０は、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。

（動作）
図１及び図２を参照して、第一実施形態の動作を説明する。
出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力すると、第一スイッチ部ＳＷ１及び第四スイッチ部ＳＷ４が短絡状態となり、第二スイッチ部ＳＷ２及び第三スイッチ部ＳＷ３が開放状態となる。

これにより、高電位側第一ノードＣＰから、第一スイッチ部ＳＷ１、第一伝送路端子ＯＰ、第一出力端子２２、終端抵抗ＥＲ、第二出力端子２４、第二伝送路端子ＯＮ、第四スイッチ部ＳＷ４、低電位側第一ノードＣＮを順に通過する伝送路が形成される。
第一実施形態では、高電位側差動アンプＰＤＡＭＰの負極側入力端子に印加する参照電圧を、１．４２５［Ｖ］に設定し、低電位側差動アンプＮＤＡＭＰの負極側入力端子に印加する参照電圧を、１．０７５［Ｖ］に設定している。

このため、出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．４２５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．０７５［Ｖ］の電圧を出力する。
そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第一伝送路端子ＯＰから第二伝送路端子ＯＮへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。

また、第一実施形態では、低電位側設定電流源ＩＳＮが出力する電流値を、３５０［μＡ］に設定している。これに加え、高電位側第二トランジスタＭＰＥと高電位側第一トランジスタＭＰＲとのペアと、第一スイッチ部ＳＷ１及び第二スイッチ部ＳＷ２と第五スイッチ部ＳＷ５とのペアが、サイズ比が１０：１となるように設計されている。
したがって、高電位側第二トランジスタＭＰＥは３．５［ｍＡ］の電流を流し、第一スイッチ部ＳＷ１の抵抗値は第五スイッチ部ＳＷ５の抵抗値の１／１０となる。

このため、出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．４２５［Ｖ］となる。
一方、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、第二スイッチ部ＳＷ２及び第三スイッチ部ＳＷ３が短絡状態となり、第一スイッチ部ＳＷ１及び第四スイッチ部ＳＷ４が開放状態となる。

これにより、高電位側第一ノードＣＰから、第二スイッチ部ＳＷ２、第二伝送路端子ＯＮ、第二出力端子２４、終端抵抗ＥＲ、第一出力端子２２、第一伝送路端子ＯＰ、第三スイッチ部ＳＷ３、低電位側第一ノードＣＮを順に通過する伝送路が形成される。
このため、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．０７５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．４２５［Ｖ］の電圧を出力する。

そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第二伝送路端子ＯＮから第一伝送路端子ＯＰへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
これにより、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．０７５［Ｖ］となる。
したがって、第一実施形態の構成であれば、ＬＶＤＳの標準規格における動作点を、満足することが可能である。すなわち、ＬＶＤＳの出力ドライバとして、１００［Ω］の負荷に対して、標準値で３５０［ｍＶ］の電位差を提供することが可能である。

上述したように、出力制御部１０がＨレベル信号ＳＨやＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、異常検出部５０は、ノードＡ電位と、開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳを比較する。
そして、差動出力端子２６の開放状態または短絡状態を検出すると、発光部を発光させて、開放状態または短絡状態を検出した結果を報知する。一方、差動出力端子２６の開放状態及び短絡状態を検出していない状態である通常状態では、発光部を発光させない。

なお、上述した第一実施形態は、本発明の一例であり、本発明は、上述した第一実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。

（第一実施形態の効果）
第一実施形態の電流インターフェース回路１であれば、以下に記載する効果を奏することが可能となる。
（１）電流インターフェース回路１が、アンプ（高電位側電源アンプＰＡＭＰ）を含む電流源（高電位側電流回路３０）と、電流源から出力端子に電流が供給される差動信号伝送路２０を備える。これに加え、電流インターフェース回路１には、アンプの出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する異常検出部５０が設けられている。

このため、信号伝送路（差動信号伝送路２０）に、アンプの出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
その結果、差動信号伝送路２０を介して送信する信号の波形の品質が劣化することを抑制することが可能となる。
また、信号伝送路（差動信号伝送路２０）に、異常（開放状態及び短絡状態）を検出する構成を接続せずに、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。

（２）異常検出部５０が、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
その結果、高電位側電流回路３０から低電位側電流回路４０へ流れる電流を参照して、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。

（３）異常検出部５０が、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０が、高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。
その結果、二つの値を比較することで、複雑な演算等を必要とせずに、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。

（４）開放閾値ＶＲＥＰＯを、差動信号伝送路２０の開放状態及び短絡状態ではない通常動作時における高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧よりも、高い電位とする。これに加え、短絡閾値ＶＲＥＰＳは、通常動作時における高電位側電流回路３０が含むアンプ（高電位側電源アンプＰＡＭＰ）の出力電圧よりも、低い電位とする。

このため、差動信号伝送路２０の通常動作時を基準として、高電位側電源アンプＰＡＭＰの出力電圧と開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
その結果、差動信号伝送路２０が含む第一伝送路端子ＯＰと第二伝送路端子ＯＮの電位差に応じて、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。

（第一実施形態の変形例）
（１）第一実施形態では、異常検出部５０の構成を、二つのコンパレーター部（開放判定コンパレーター部５２、短絡判定コンパレーター部５４）を含む構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図３中に表すように、一つのコンパレーター部である兼任判定コンパレーター部５８と、報知部５６と、を含む構成としてもよい。

以下、兼任判定コンパレーター部５８の構成について説明する。
兼任判定コンパレーター部５８は、ノードＡ電位の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯと、予め設定した短絡閾値ＶＲＥＰＳを記憶している。
開放閾値ＶＲＥＰＯは、例えば、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、高い電位に設定する。また、短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時におけるノードＡ電位よりも、低い電位に設定する。

そして、兼任判定コンパレーター部５８は、開放状態検出期間の間は、図３（ａ）中に表すように、ノードＡ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態となっているか否かを判定する。さらに、兼任判定コンパレーター部５８は、短絡状態検出期間の間は、図３（ｂ）中に表すように、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態となっているか否かを判定する。

開放状態検出期間は、予め設定した期間であり、兼任判定コンパレーター部５８に記憶させておく。
短絡状態検出期間は、予め設定した期間であり開放状態検出期間とは異なる期間である。また、短絡状態検出期間は、開放状態検出期間と同様、兼任判定コンパレーター部５８に記憶させておく。

具体的には、開放状態検出期間の間は、ノードＡ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＡ電位が開放閾値ＶＲＥＰＯよりも高い場合に、差動出力端子２６が開放状態となっていると判定する。さらに、短絡状態検出期間の間は、ノードＡ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＡ電位が短絡閾値ＶＲＥＰＳよりも低い場合に、差動出力端子２６が短絡状態となっていると判定する。
以上により、図３中に表す構成の異常検出部５０であれば、第一実施形態と比較して、コンパレーター部の数を減らすことが可能であるため、異常検出部５０の部品点数を減らすことが可能となる。

（２）第一実施形態では、異常検出部５０の構成を、二つのコンパレーター部を含む構成とし、二つの閾値（開放閾値ＶＲＥＰＯ、短絡閾値ＶＲＥＰＳ）を用いる構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図４中に表すように、異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪと、第一異常検出用インバータＩＮＶ１と、第二異常検出用インバータＩＮＶ２と、を含む構成としてもよい。これに加え、開放状態判定部ＯＪと、短絡状態判定部ＳＪと、報知部５６と、を含む構成としてもよい。

以下、図４中に表す異常検出部５０の構成について説明する。
異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪは、ソース接地増幅器ＣＳを形成している。
異常検出用トランジスタＭＪは、ゲートが高電位側電源アンプＰＡＭＰの出力端子に接続され、ドレインが異常検出用可変電流源ＩＳＪ及び第一異常検出用インバータＩＮＶ１に接続され、ソースが接地されている。

また、異常検出用トランジスタＭＪと高電位側第二トランジスタＭＰＥとの電気的なサイズ比は、例えば、１：１００に設定する。これにより、差動信号伝送路２０の通常動作時には、異常検出用トランジスタＭＪに３５［μＡ］の電流が流れる。
異常検出用可変電流源ＩＳＪは、開放状態検出期間の間と、短絡状態検出期間の間とで、異なる大きさの電流を出力する。

具体的には、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも小さい電流を流す。一方、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも大きい電流を流す。
第一異常検出用インバータＩＮＶ１は、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも小さい電流が入力されるため、出力がＬｏ（低）となる。一方、開放状態検出期間の間に、差動信号伝送路２０が開放状態であると、ノードＡ電位が上昇し、異常検出用トランジスタＭＪは電流を流すことができなくなるので、第一異常検出用インバータＩＮＶ１の出力はＨｉ（高）となる。

第二異常検出用インバータＩＮＶ２は、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも大きい電流が入力されるため、出力がＬｏ（低）となる。一方、短絡状態検出期間の間に、差動信号伝送路２０が短絡状態であると、ノードＡ電位が下降し、異常検出用トランジスタＭＪに流れる電流が増加するため、第二異常検出用インバータＩＮＶ２の出力はＨｉ（高）となる。

開放状態判定部ＯＪは、第一異常検出用インバータＩＮＶ１の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも小さい電流を流しているとともに、第一異常検出用インバータＩＮＶ１の出力がＨｉ（高）であると、差動出力端子２６が開放状態となっていると判定し、開放判定信号を報知部５６へ出力する。

短絡状態判定部ＳＪは、第二異常検出用インバータＩＮＶ２の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも大きい電流を流しているとともに、第二異常検出用インバータＩＮＶ２の出力がＨｉ（高）であると、差動出力端子２６が短絡状態となっていると判定し、短絡判定信号を報知部５６へ出力する。

以上により、図４中に表す構成の異常検出部５０は、開放状態検出期間の間は、高電位側電流回路３０が含むアンプの出力電圧に応じて予め設定した電圧よりも小さい電圧をインバータに入力し、さらに、インバータの出力に基づいて開放状態を検出する。これに加え、短絡状態検出期間の間は、予め設定した電圧よりも大きい電圧をインバータに入力し、さらに、インバータの出力に基づいて短絡状態を検出する。

すなわち、図４中に表す構成の異常検出部５０は、高電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器ＣＳを備える。さらに、ソース接地増幅器ＣＳが出力した電圧の入力を受けるインバータ（第一異常検出用インバータＩＮＶ１、第二異常検出用インバータＩＮＶ２）を備える。これに加え、インバータの出力に基づいて開放状態及び短絡状態を判定する状態判定部（開放状態判定部ＯＪ、短絡状態判定部ＳＪ）を備える。
したがって、図４中に表す構成の異常検出部５０であれば、電流値と出力を参照することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。

（３）第一実施形態では、低電位側電流回路４０の構成を、低電位側レプリカ回路４０Ｒと、低電位側電流源４０Ｅと、を含む構成としたが、これに限定するものではない。
すなわち、低電位側電流回路４０の構成を、例えば、図５中に表すように、単純な電流源である低電位側定電流源ＶＮに置き換えた構成としてもよい。図５中に表す構成であっても、ノードＡ電位を参照することで、異常検出部５０は、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。

（４）第一実施形態では、異常検出部５０の構成を、差動信号伝送路２０の開放状態及び短絡状態を検出する構成としたが、これに限定するものではない。
すなわち、異常検出部５０の構成を、差動信号伝送路２０の開放状態または短絡状態の少なくとも一方、つまり、差動信号伝送路２０の開放状態及び短絡状態のうち少なくとも一方を検出する構成としてもよい。

（第二実施形態）
以下、本発明の第二実施形態について、図面を参照しつつ説明する。
（構成）
まず、図１から図５を参照しつつ、図６及び図７を用いて、第二実施形態の構成を説明する。なお、図中及び以降の説明では、上述した第一実施形態と同様の構成について、同一の符合を付して示す。また、以降の説明では、上述した第一実施形態と同様の構成については、説明を省略する場合がある。

図６中に表すように、電流インターフェース回路１は、出力制御部１０と、差動信号伝送路２０と、高電位側電流回路３０と、低電位側電流回路４０と、異常検出部５０と、を備える。
出力制御部１０及び差動信号伝送路２０の構成は、上述した第一実施形態と同様である。

高電位側電流回路３０の構成は、高電位側電源アンプＰＡＭＰの出力端子に異常検出部５０が接続されていない点を除き、上述した第一実施形態と同様である。
低電位側電流回路４０の構成は、低電位側電源アンプＮＡＭＰの出力端子に異常検出部５０が接続されている点を除き、上述した第一実施形態と同様である。
異常検出部５０は、低電位側電源アンプＮＡＭＰの出力端子（以降の説明では、「ノードＢ」と記載する場合がある）に接続されている。

また、異常検出部５０は、図７中に表すように、開放判定コンパレーター部５２と、短絡判定コンパレーター部５４と、報知部５６と、を含む。
開放判定コンパレーター部５２は、低電位側電源アンプＮＡＭＰの出力端子から電位（以降の説明では、「ノードＢ電位」と記載する場合がある）の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯを記憶している。

差動信号伝送路２０の通常動作時におけるノードＢ電位は、（ＶＯＮＮ＋ＶＴＨＮ）で表す値となる。
なお、ＶＯＮＮは低電位側第二トランジスタＭＮＥのオーバードライブ電圧であり、ＶＴＨＮは低電位側第二トランジスタＭＮＥのしきい値電圧である。
開放閾値ＶＲＥＰＯは、例えば、差動信号伝送路２０の通常動作時におけるノードＢ電位よりも、若干低い電位に設定する。

そして、開放判定コンパレーター部５２は、ノードＢ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態となっているか否かを判定する。
以下、開放判定コンパレーター部５２が行う具体的な処理を説明する。
差動出力端子２６が開放状態であると、低電位側第二トランジスタＭＮＥの流す電流のパスがなくなるため、低電位側第一ノードＣＮの電位が下降する。

上述したように、差動信号伝送路２０の通常動作時におけるノードＢ電位は、（ＶＯＮ＋ＶＴＨＮ）で表す値となる。
このため、差動出力端子２６が開放状態であると、低電位側電源アンプＮＡＭＰの出力であるノードＢ電位が下降し、ソース側電源電圧ＶＳＳに近似した値となる。
したがって、開放判定コンパレーター部５２が、ノードＢ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＢ電位が開放閾値ＶＲＥＰＯよりも低い場合に、差動出力端子２６が開放状態となっていると判定する。

差動出力端子２６が開放状態となっていると判定した開放判定コンパレーター部５２は、開放判定信号を、報知部５６へ出力する。
短絡判定コンパレーター部５４は、低電位側電源アンプＮＡＭＰの出力端子からノードＢ電位の入力を受ける。これに加え、短絡判定コンパレーター部５４は、予め設定した短絡閾値ＶＲＥＰＳを記憶している。

短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時におけるノードＢ電位よりも、若干高い電位に設定する。すなわち、短絡閾値ＶＲＥＰＳは、開放閾値ＶＲＥＰＯよりも高い電位である。
そして、短絡判定コンパレーター部５４は、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態となっているか否かを判定する。

以下、短絡判定コンパレーター部５４が行う具体的な処理を説明する。
差動出力端子２６が短絡状態であると、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間の電位差が殆ど無くなり、低電位側第一ノードＣＮの電位は、差動信号伝送路２０の通常動作時における電位よりも高くなる。
このため、差動出力端子２６が短絡状態であると、低電位側電源アンプＮＡＭＰの出力であるノードＢ電位が上昇する。

したがって、短絡判定コンパレーター部５４が、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＢ電位が短絡閾値ＶＲＥＰＳよりも高い場合に、差動出力端子２６が短絡状態となっていると判定する。
差動出力端子２６が短絡状態となっていると判定した短絡判定コンパレーター部５４は、短絡判定信号を、報知部５６へ出力する。

報知部５６の構成は、上述した第一実施形態と同様である。
以上により、異常検出部５０は、ノードＢ電位を参照することで、差動出力端子２６の開放状態及び短絡状態を検出する。
すなわち、異常検出部５０は、アンプ（低電位側電源アンプＮＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。

また、異常検出部５０は、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
さらに、異常検出部５０は、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０は、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。

（動作）
図６及び図７を参照して、第二実施形態の動作を説明する。なお、上述した第一実施形態と同様の動作については、説明を省略する場合がある。
出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．４２５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．０７５［Ｖ］の電圧を出力する。

そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第一伝送路端子ＯＰから第二伝送路端子ＯＮへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
これにより、出力制御部１０がＨレベル信号ＳＨを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．４２５［Ｖ］となる。
一方、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、第一伝送路端子ＯＰは１．０７５［Ｖ］の電圧を出力し、第二伝送路端子ＯＮは１．４２５［Ｖ］の電圧を出力する。

そして、第一伝送路端子ＯＰと第二伝送路端子ＯＮとの間では、第二伝送路端子ＯＮから第一伝送路端子ＯＰへ向けて、終端抵抗ＥＲに３．５［ｍＡ］の電流が流れる。
これにより、出力制御部１０がＬレベル信号ＳＬを差動信号伝送路２０へ出力したときは、第一伝送路端子ＯＰの電位が、１．０７５［Ｖ］となる。
上述したように、出力制御部１０がＨレベル信号ＳＨやＬレベル信号ＳＬを差動信号伝送路２０へ出力すると、異常検出部５０は、ノードＢ電位と、開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳを比較する。

そして、差動出力端子２６の開放状態または短絡状態を検出すると、発光部を発光させて、開放状態または短絡状態を検出した結果を報知する。一方、差動出力端子２６の開放状態及び短絡状態を検出していない状態である通常状態では、発光部を発光させない。
なお、上述した第二実施形態は、本発明の一例であり、本発明は、上述した第二実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能である。

（第二実施形態の効果）
第二実施形態の電流インターフェース回路１であれば、第一実施形態の電流インターフェース回路１が奏する効果（１）に加え、さらに、以下に記載する効果を奏することが可能となる。

（１）異常検出部５０が、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧に基づいて、差動信号伝送路２０の開放状態及び短絡状態を検出する。
その結果、低電位側電流回路４０から低電位側電流回路４０へ流れる電流を参照して、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。

（２）異常検出部５０が、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した開放閾値ＶＲＥＰＯとを比較することで、差動信号伝送路２０の開放状態を検出する。これに加え、異常検出部５０が、低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧と、予め設定した短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の短絡状態を検出する。
その結果、二つの値を比較することで、複雑な演算等を必要とせずに、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。

（３）開放閾値ＶＲＥＰＯを、差動信号伝送路２０の開放状態及び短絡状態ではない通常動作時における低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧よりも、高い電位とする。これに加え、短絡閾値ＶＲＥＰＳは、通常動作時における低電位側電流回路４０が含むアンプ（低電位側電源アンプＮＡＭＰ）の出力電圧よりも、低い電位とする。

このため、差動信号伝送路２０の通常動作時を基準として、低電位側差動アンプＮＤＡＭＰの出力電圧と開放閾値ＶＲＥＰＯ及び短絡閾値ＶＲＥＰＳとを比較することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。
その結果、差動信号伝送路２０が含む第一伝送路端子ＯＰと第二伝送路端子ＯＮの電位差に応じて、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となり、構成の複雑化を抑制することが可能となる。

（第二実施形態の変形例）
（１）第二実施形態では、異常検出部５０の構成を、二つのコンパレーター部（開放判定コンパレーター部５２、短絡判定コンパレーター部５４）を含む構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図８中に表すように、一つのコンパレーター部である兼任判定コンパレーター部５８と、報知部５６と、を含む構成としてもよい。

以下、兼任判定コンパレーター部５８の構成について説明する。
兼任判定コンパレーター部５８は、ノードＢ電位の入力を受ける。これに加え、開放判定コンパレーター部５２は、予め設定した開放閾値ＶＲＥＰＯと、予め設定した短絡閾値ＶＲＥＰＳを記憶している。
開放閾値ＶＲＥＰＯは、例えば、差動信号伝送路２０の通常動作時における低電位側第一ノードＣＮの電位よりも、低い電位に設定する。また、短絡閾値ＶＲＥＰＳは、例えば、差動信号伝送路２０の通常動作時における低電位側第一ノードＣＮの電位よりも、高い電位に設定する。

そして、兼任判定コンパレーター部５８は、開放状態検出期間の間は、図８（ａ）中に表すように、ノードＢ電位と開放閾値ＶＲＥＰＯを比較することで、差動出力端子２６が開放状態となっているか否かを判定する。さらに、兼任判定コンパレーター部５８は、短絡状態検出期間の間は、図８（ｂ）中に表すように、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較することで、差動出力端子２６が短絡状態となっているか否かを判定する。

具体的には、開放状態検出期間の間は、ノードＢ電位と開放閾値ＶＲＥＰＯを比較した結果、ノードＢ電位が開放閾値ＶＲＥＰＯよりも低い場合に、差動出力端子２６が開放状態となっていると判定する。さらに、短絡状態検出期間の間は、ノードＢ電位と短絡閾値ＶＲＥＰＳを比較した結果、ノードＢ電位が短絡閾値ＶＲＥＰＳよりも高い場合に、差動出力端子２６が短絡状態となっていると判定する。
以上により、図８中に表す構成の異常検出部５０であれば、第二実施形態と比較して、コンパレーター部の数を減らすことが可能であるため、異常検出部５０の部品点数を減らすことが可能となる。

（２）第二実施形態では、異常検出部５０の構成を、二つのコンパレーター部を含む構成とし、二つの閾値（開放閾値ＶＲＥＰＯ、短絡閾値ＶＲＥＰＳ）を用いる構成としたが、異常検出部５０の構成は、これに限定するものではない。
すなわち、異常検出部５０の構成を、例えば、図９中に表すように、異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪと、第一異常検出用インバータＩＮＶ１と、第二異常検出用インバータＩＮＶ２と、を含む構成としてもよい。これに加え、開放状態判定部ＯＪと、短絡状態判定部ＳＪと、報知部５６と、を含む構成としてもよい。
以下、図９中に表す異常検出部５０の構成について説明する。

異常検出用トランジスタＭＪと、異常検出用可変電流源ＩＳＪは、ソース接地増幅器ＣＳを形成している。
異常検出用トランジスタＭＪは、ゲートが低電位側電源アンプＮＡＭＰの出力端子に接続され、ドレインが異常検出用可変電流源ＩＳＪ及び第一異常検出用インバータＩＮＶ１に接続され、ソースが接地されている。

また、異常検出用トランジスタＭＪと低電位側第二トランジスタＭＮＥとの電気的なサイズ比は、例えば、１：１００に設定する。これにより、差動信号伝送路２０の通常動作時には、異常検出用トランジスタＭＪに３５［μＡ］の電流が流れる。
異常検出用可変電流源ＩＳＪは、開放状態検出期間の間と、短絡状態検出期間の間とで、異なる大きさの電流を出力する。

具体的には、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも小さい電流を流す。一方、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において異常検出用トランジスタＭＪに流れる電流（３５［μＡ］）よりも大きい電流を流す。
第一異常検出用インバータＩＮＶ１は、短絡状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも大きい電流が入力されるため、出力がＬｏ（低）となる。一方、短絡状態検出期間の間に、差動信号伝送路２０が短絡状態であると、ノードＢ電位が上昇し、異常検出用トランジスタＭＪに流れる電流が増加するため、第一異常検出用インバータＩＮＶ１の出力はＨｉ（高）となる。

第二異常検出用インバータＩＮＶ２は、開放状態検出期間の間には、差動信号伝送路２０の通常動作時において、異常検出用可変電流源ＩＳＪから３５［μＡ］よりも小さい電流が入力されるため、出力がＬｏ（低）となる。一方、開放状態検出期間の間に、差動信号伝送路２０が開放状態であると、ノードＢ電位が下降し、異常検出用トランジスタＭＪは電流を流すことができなくなるので、第二異常検出用インバータＩＮＶ２の出力はＨｉ（高）となる。

開放状態判定部ＯＪは、第二異常検出用インバータＩＮＶ２の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも小さい電流を流しているとともに、第二異常検出用インバータＩＮＶ２の出力がＨｉ（高）であると、差動出力端子２６が開放状態となっていると判定し、開放判定信号を報知部５６へ出力する。

短絡状態判定部ＳＪは、第一異常検出用インバータＩＮＶ１の出力と、異常検出用可変電流源ＩＳＪが出力する電流を参照する。
そして、異常検出用可変電流源ＩＳＪが３５［μＡ］よりも大きい電流を流しているとともに、第一異常検出用インバータＩＮＶ１の出力がＨｉ（高）であると、差動出力端子２６が短絡状態となっていると判定し、短絡判定信号を報知部５６へ出力する。

以上により、図９中に表す構成の異常検出部５０は、開放状態検出期間の間は、低電位側電流回路４０が含むアンプの出力電圧に応じて予め設定した電流よりも小さい電流をインバータに入力し、さらに、インバータの出力に基づいて開放状態を検出する。これに加え、短絡状態検出期間の間は、予め設定した電流よりも大きい電流をインバータに入力し、さらに、インバータの出力に基づいて短絡状態を検出する。

すなわち、図９中に表す構成の異常検出部５０は、低電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器ＣＳを備える。さらに、ソース接地増幅器ＣＳが出力した電圧の入力を受けるインバータ（第一異常検出用インバータＩＮＶ１、第二異常検出用インバータＩＮＶ２）を備える。これに加え、インバータの出力に基づいて開放状態及び短絡状態を判定する状態判定部（開放状態判定部ＯＪ、短絡状態判定部ＳＪ）を備える。
したがって、図９中に表す構成の異常検出部５０であれば、電流値と出力を参照することで、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。

（３）第二実施形態では、高電位側電流回路３０の構成を、高電位側レプリカ回路３０Ｒと、高電位側電流源３０Ｅと、を含む構成としたが、これに限定するものではない。
すなわち、高電位側電流回路３０の構成を、例えば、図１０中に表すように、単純な電流源である高電位側定電流源ＶＰに置き換えた構成としてもよい。図１０中に表す構成であっても、ノードＢ電位を参照することで、異常検出部５０は、差動信号伝送路２０の開放状態及び短絡状態を検出することが可能となる。

１…電流インターフェース回路、１０…出力制御部、２０…差動信号伝送路、ＳＷ１…第一スイッチ部、ＳＷ２…第二スイッチ部、ＳＷ３…第三スイッチ部、ＳＷ４…第四スイッチ部、ＣＰ…高電位側第一ノード、ＣＮ…低電位側第一ノード、ＯＰ…第一伝送路端子、ＯＮ…第二伝送路端子、２２…第一出力端子、２４…第二出力端子、２６…差動出力端子、３０…高電位側電流回路、３０Ｒ…高電位側レプリカ回路、ＰＤＡＭＰ…高電位側差動アンプ、ＭＰＲ…高電位側第一トランジスタ、ＳＷ５…第五スイッチ部、ＩＳＮ…低電位側設定電流源、ＯＰＤ…高電位側第二ノード、ＣＰＤ…高電位側第三ノード、３０Ｅ…高電位側電流源、ＰＡＭＰ…高電位側電源アンプ、ＭＰＥ…高電位側第二トランジスタ、４０…低電位側電流回路、４０Ｒ…低電位側レプリカ回路、ＮＤＡＭＰ…低電位側差動アンプ、ＭＮＲ…低電位側第一トランジスタ、ＳＷ６…第六スイッチ部、ＩＳＰ…高電位側設定電流源、ＯＮＤ…低電位側第二ノード、ＣＮＤ…低電位側第三ノード、４０Ｅ…低電位側電流源、ＮＡＭＰ…低電位側電源アンプ、ＭＮＥ…低電位側第二トランジスタ、５０…異常検出部、５２…開放判定コンパレーター部、５４…短絡判定コンパレーター部、５６…報知部、５８…兼任判定コンパレーター部、ＭＪ…異常検出用トランジスタ、ＩＳＪ…異常検出用可変電流源、ＩＮＶ１…第一異常検出用インバータ、ＩＮＶ２…第二異常検出用インバータ、ＯＪ…開放状態判定部、ＳＪ…短絡状態判定部、ＣＳ…ソース接地増幅器、ＳＨ…Ｈレベル信号、ＳＬ…Ｌレベル信号、ＥＲ…終端抵抗、ＶＤＤ…ドレイン側電源電圧、ＶＳＳ…ソース側電源電圧、ＶＲＥＰＯ…開放閾値、ＶＲＥＰＳ…短絡閾値、ＶＮ…低電位側定電流源、ＶＰ…高電位側定電流源

Claims

アンプを含む電流源と、前記電流源から出力端子に電流が供給される差動信号伝送路と、を備える電流インターフェース回路であって、
前記アンプの出力電圧に基づいて前記差動信号伝送路の開放状態及び短絡状態のうち少なくとも一方を検出する異常検出部を設けたことを特徴とする電流インターフェース回路。
前記電流源として高電位側電流源を有し、
前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする請求項１に記載した電流インターフェース回路。
前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、前記高電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項２に記載した電流インターフェース回路。
前記異常検出部は、予め設定した期間である開放状態検出期間の間は、前記高電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、予め設定した期間であり前記開放状態検出期間とは異なる短絡状態検出期間の間は、前記高電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項２または請求項３に記載した電流インターフェース回路。
前記開放閾値は、前記差動信号伝送路の開放状態及び短絡状態ではない通常動作時における前記高電位側電流源が含むアンプの出力電圧よりも高い電位であり、
前記短絡閾値は、前記通常動作時における前記高電位側電流源が含むアンプの出力電圧よりも低い電位であることを特徴とする請求項３または請求項４に記載した電流インターフェース回路。
前記異常検出部は、前記高電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器と、前記ソース接地増幅器が出力した電圧の入力を受けるインバータと、前記インバータの出力に基づいて前記開放状態及び前記短絡状態を判定する状態判定部と、を備えることを特徴とする請求項２に記載した電流インターフェース回路。
前記電流源として低電位側電流源を有し、
前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧に基づいて前記開放状態及び前記短絡状態を検出することを特徴とする請求項１に記載した電流インターフェース回路。
前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、前記低電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項７に記載した電流インターフェース回路。
前記異常検出部は、予め設定した期間である開放状態検出期間の間は、前記低電位側電流源が含むアンプの出力電圧と予め設定した開放閾値とを比較することで前記開放状態を検出し、予め設定した期間であり前記開放状態検出期間とは異なる短絡状態検出期間の間は、前記低電位側電流源が含むアンプの出力電圧と予め設定した短絡閾値とを比較することで前記短絡状態を検出することを特徴とする請求項７または請求項８に記載した電流インターフェース回路。
前記開放閾値は、前記差動信号伝送路の開放状態及び短絡状態ではない通常動作時における前記低電位側電流源が含むアンプの出力電圧よりも高い電位であり、
前記短絡閾値は、前記通常動作時における前記低電位側電流源が含むアンプの出力電圧よりも低い電位であることを特徴とする請求項８または請求項９に記載した電流インターフェース回路。
前記異常検出部は、前記低電位側電流源が含むアンプの出力電圧に応じて予め設定した電圧を出力するソース接地増幅器と、前記ソース接地増幅器が出力した電圧の入力を受けるインバータと、前記インバータの出力に基づいて前記開放状態及び前記短絡状態を判定する状態判定部と、を備えることを特徴とする請求項７に記載した電流インターフェース回路。