JP2018018844A - 磁気ランダムアクセスメモリ - Google Patents

Abstract

【課題】高い放射線耐性を有する、磁気ランダムアクセスメモリを提供する。【解決手段】磁気ランダムアクセスメモリは、第１端子及び第２端子を備えた磁気抵抗素子と、トランジスタと、を備え、上記磁気抵抗素子と上記トランジスタはメモリセルを構成し、上記磁気抵抗素子の上記第２端子が上記トランジスタの第１の拡散層に接続され、上記トランジスタのソース電極またはドレイン電極の一方はゲート電極で囲まれている。【選択図】 図５

Description

本発明は、磁気ランダムアクセスメモリに関し、特に磁気ランダムアクセスメモリの耐放射線性に関する。

磁気ランダムアクセスメモリ（MRAM: Magneto-resistive Random Access Memory）は、電荷を用いて情報を記憶するＳＲＡＭ（Static Random Access Memory）等のメモリに比べ、磁化の向きで情報を記憶するため、放射線耐性が高いことが期待されている。しかしながら、磁気ランダムアクセスメモリの構成要素であるトランジスタには、ＴＩＤ（Total Ionizing Dose）効果による劣化現象が知られている。放射線が酸化膜に入射すると、電子ホールペアが発生する。生成した電子ホールペアの一部は再結合し、消滅する。残りは酸化膜中を移動する。電子はホールに比べ、高い移動度をもち、酸化膜から掃き出されると考えられている。ホールは欠陥サイトに捕捉され、正電荷が酸化膜に蓄積する。半導体装置の酸化膜のうちゲート酸化膜に蓄積した電荷は、トランジスタの閾値電圧を負の方向へシフトする。一方、半導体装置の酸化膜のうちフィールド酸化膜に蓄積した電荷は、リーク電流を誘起する。その結果、放射線下のトランジスタを用いた集積回路は、ＴＩＤ効果によるリーク電力を無駄に消費することになる。

特許文献１では、放射線耐性を向上する論理回路のレイアウト技術が提案されている。特許文献１によれば、エッジレストランジスタを用いることにより、フィールド酸化膜に蓄積した電荷によるリーク電流の影響を低減できる。

米国特許第６５７０２３４号明細書 特開２００８−４７２２０号公報

しかしながら、背景技術の磁気ランダムアクセスメモリには解決すべき課題がある。

磁気ランダムアクセスメモリは、ＴＩＤ効果によりリーク電流が誘起されると、誤読み出しや、誤書き込みが発生する恐れがある。書き込みや読み出し時、選択セルへビット線を介して、読み出し電流、書き込み電流を供給する。この時、ＴＩＤ効果により、同一カラム上の非選択セルのトランジスタのリーク電流が増大する。その結果、所望の電流を選択セルに供給できなくなり、誤動作が引き起こされる可能性がある。

同一カラム上の非選択セルのリーク電流の影響を軽減するために、階層ビット線構造が知られている。階層ビット線構造は、グローバルビット線と、複数のローカルビット線と、グローバルビット線とローカルビット線を接続するトランジスタから構成される。書き込み、または、読み出し時、選択されたセルに接続したローカルビット線とグローバルビット線をトランジスタが接続し、書き込み電流、または、読み出し電流を供給する。階層ビット線構造は、ローカルビット線に接続されるセル数を少なく抑えることで、非選択セルのリーク電流を低減できる。しかしながら、グローバルビット線とローカルビット線を接続するトランジスタの面積オーバーヘッドや、メモリアレイ上に配置されるビット線数の増加が課題となる。

特許文献１に記載の技術は、論理回路のリーク電流を低減する技術であり、有用である。しかしながら、待機時のリーク電流を削減する観点では、磁気ランダムアクセスメモリは、待機時にメモリセルアレイの電源を遮断し、リーク電流を容易に排除できるため、必須の技術ではない。

特許文献２では、磁気ランダムアクセスメモリにおけるビット線の数を減らし、製造工程を容易化する技術が提案されている。特許文献２によれば、メモリセルアレイ上に配置されるビット線を隣接セル間で共有し、ビット線電圧を適切に制御することにより、非選択セルの誤書き込みを低減しつつ、ビット線数を減らすことを可能にしている。特許文献２に記載の技術は、階層ビット線構造を適用した場合のビット線数の増加を緩和する効果がある。しかしながら、非選択セルの誤書き込みを避けるための回路を必要とする。

本発明の目的は、高い放射線耐性を有する、磁気ランダムアクセスメモリを提供することである。

前記目的を達成するため、本発明に係る磁気ランダムアクセスメモリは、第１端子及び第２端子を備えた磁気抵抗素子と、トランジスタと、を備え、
上記磁気抵抗素子と上記トランジスタはメモリセルを構成し、
上記磁気抵抗素子の上記第２端子が上記トランジスタの第１の拡散層に接続され、
上記トランジスタのソース電極またはドレイン電極の一方はゲート電極で囲まれている。

本発明は、高い放射線耐性を有する、磁気ランダムアクセスメモリを提供することができる。

（ａ）は関連する磁気ランダムアクセスメモリのトランジスタ層のメモリセルアレイを示す模式平面図であり、（ｂ）は（ａ）のＸ−Ｘ線に沿った断面図である。 関連する磁気ランダムアクセスメモリの配線層のメモリセルアレイを示す模式図である。 関連する磁気ランダムアクセスメモリの回路図である。 関連する磁気ランダムアクセスメモリの読み出し動作を示す模式図である。 第１の実施形態の磁気ランダムアクセスメモリのトランジスタ層のメモリセルアレイを示す模式図である。 （ａ）は図５のＡ−Ａ線に沿った断面図であり、（ｂ）は図５のＢ−Ｂ線に沿った断面図である。 第１の実施形態の磁気ランダムアクセスメモリの配線層のメモリセルアレイを示す模式図である。 第１の実施形態の磁気ランダムアクセスメモリの回路図である。 第１の実施形態の磁気ランダムアクセスメモリの読み出し動作を示す模式図である。 第２の実施形態の磁気ランダムアクセスメモリのトランジスタ層のメモリセルアレイを示す模式図である。 第２の実施形態の磁気ランダムアクセスメモリの配線層のメモリセルアレイを示す模式図である。 第２の実施形態の磁気ランダムアクセスメモリの回路図である。

本発明の好ましい実施形態について説明する前に、関連する磁気ランダムアクセスメモリについて、図面を参照しながら説明する。図１（ａ）は関連する磁気ランダムアクセスメモリのトランジスタ層のメモリセルアレイを示す模式平面図であり、図１（ｂ）は図１（ａ）のＸ−Ｘ線に沿った断面図である。メモリセルアレイは、Ｎ行Ｍ列のメモリセルから構成される。図１（ａ）のメモリセルアレイは、２行２列のメモリセルＣ００、Ｃ１０、Ｃ０１、Ｃ１１から構成された場合を、例示している。メモリセルアレイは、トランジスタが形成される活性領域と、トランジスタを分離する素子分離領域とから構成される。メモリセルＣ００は、拡散層ＤＩＦ０、ＤＩＦ１、ＤＩＦ２と、ゲート電極１０４と、コンタクトＣＴ０、ＣＴ１、ＣＴ２から構成されるＮ型トランジスタを含む。ゲート電極１０４はワード線ＷＬ０として機能し、メモリセルを選択する際に、高い電圧が印加される。図１（ｂ）に示すように、半導体基板１０１の一主表面はフィールド酸化膜１０３による素子分離領域によって、複数の活性領域に区分されている。各活性領域の半導体基板１０１の一主表面にはゲート酸化膜１０２が形成されており、ゲート酸化膜１０２上にはゲート電極１０４が形成されている。

背景技術の説明で言及したような、放射線が酸化膜に入射して、電子ホールペアが発生して、正電荷が酸化膜に蓄積した場合を考える。活性領域と素子分離領域の境界と、ゲート電極１０４とが交差する位置Ｅ０、Ｅ１において、フィールド酸化膜１０３に蓄積した電荷により、拡散層ＤＩＦ０と拡散層ＤＩＦ１間のリーク電流が発生する。活性領域と素子分離領域の境界と、ゲート電極１０４が交差する位置Ｅ２、Ｅ３において、フィールド酸化膜１０３に蓄積した電荷により、拡散層ＤＩＦ１と拡散層ＤＩＦ２間のリーク電流が発生する。

図２は、関連する磁気ランダムアクセスメモリの配線層のメモリセルアレイを示す模式図である。図１（ａ）と同様に、２行２列のメモリセルアレイを示している。メモリセルアレイは、第１配線層１０５と、第２配線層１０６と、コンタクトと、磁気抵抗素子Ｒと、ビット線対と、を含んでいる。

ビット線対の一方ＢＬＢ０、ＢＬＢ１は、第１配線層１０５に形成されている。ビット線対の他方ＢＬ０、ＢＬ１は、第２配線層１０６に形成されている。磁気抵抗素子は、第１配線層１０５と第２配線層１０６との間に形成されている。

ビット線対ＢＬ０、ＢＬＢ０は、メモリセルＣ００、Ｃ１０に接続している。ビット線対ＢＬ１、ＢＬＢ１は、メモリセルＣ０１、Ｃ１１に接続している。

メモリセルＣ００において、ビット線ＢＬＢ０はコンタクトを介して拡散層ＤＩＦ０、ＤＩＦ２に接続している。ビット線ＢＬ０は、磁気抵抗素子Ｒとコンタクトを介して、拡散層ＤＩＦ１に接続している。

図３は、関連する磁気ランダムアクセスメモリの回路図である。図１（ａ）と同様に、２行２列のメモリセルアレイを示している。メモリセルアレイは、ビット線ＢＬ０、ＢＬＢ０、ＢＬ１、ＢＬＢ１と、ワード線ＷＬ０、ＷＬ１と、メモリセルＣ００、Ｃ１０、Ｃ０１、Ｃ１１と、を含んで構成される。ビット線ＢＬＢ０、ＢＬＢ１、ＢＬ０、ＢＬ１は、第１の方向に延伸しており、第１の方向の一例として垂直方向に延伸している。ワード線ＷＬ０、ＷＬ１は、第２の方向に延伸しており、第２の方向の一例として水平方向に延伸している。

ビット線ＢＬ０、ＢＬＢ０は、メモリセルＣ００、Ｃ１０に接続している。ビット線ＢＬ１、ＢＬＢ１は、メモリセルＣ０１、Ｃ１１に接続している。ワード線ＷＬ０は、メモリセルＣ００、Ｃ０１に接続している。ワード線ＷＬ１は、メモリセルＣ１０、Ｃ１１に接続している。

メモリセルＣ００は、トランジスタと磁気抵抗素子を含んで構成される。磁気抵抗素子の一方の端子は、トランジスタのソース電極またはドレイン電極の一方の端子に接続する。磁気抵抗素子の他方の端子は、ビット線ＢＬ０に接続する。トランジスタのソース電極またはドレイン電極の他方の端子はビット線ＢＬＢ０に接続する。トランジスタのゲート電極は、ワード線ＷＬ０に接続する。

図４は、関連する磁気ランダムアクセスメモリの読み出し動作を示す模式図である。メモリセルＣ００のデータを読み出す時、ワード線ＷＬ０に高電圧Ｖ_ＨＩＧＨを印加し、トランジスタを導通状態にする。ワード線ＷＬ１に低い電圧Ｖ_ＬＯＷを印加し、トランジスタを非導通状態にする。さらに、ビット線ＢＬ０に読み出し電圧Ｖ_Ｓを印加し、ビット線ＢＬＢ０、ＢＬ１、ＢＬＢ１に低い電圧Ｖ_ＬＯＷを印加する。読み出し電流Ｉ_ｓは、ビット線ＢＬ０を経由し、選択したメモリセルＣ００の磁気抵抗素子Ｒと、オン状態のトランジスタを流れる。読み出し電流Ｉ_ｓは、選択セルの記憶データに応じて変化する。これは、磁気抵抗素子の抵抗値が、記憶データに応じて、異なった値をとるためである。

ＴＩＤ効果により、非選択のメモリセルにリーク電流Ｉ_ｌｅａｋが流れる。読み出し電流Ｉ_ｓとリーク電流Ｉ_ｌｅａｋの合計値がセンスアンプで測定され、磁気抵抗素子のデータを判定する。図４では、非選択セルは１つのみの場合を示しているが、通常ビット線上には複数の非選択セルが存在するため、Ｉ_ｌｅａｋは無視できない大きさになる。その結果、Ｓ／Ｎ比（Signal to Noise ratio）が劣化し、誤読み出しが発生しうる。

磁気ランダムアクセスメモリの書き込み動作も同様に、選択セルと同一カラム上の非選択セルのリーク電流により、選択セルに書き込み電流を十分供給できず、誤書き込みが発生する危険がある。

〔第１の実施形態〕
第１の実施形態の磁気ランダムアクセスメモリについて、説明する。図５は、本発明の第１の実施形態の磁気ランダムアクセスメモリのトランジスタ層のメモリセルアレイを示す模式図である。図６（ａ）は図５のＡ−Ａ線に沿った断面図であり、図６（ｂ）は図５のＢ−Ｂ線に沿った断面図である。メモリセルアレイは、Ｎ行Ｍ列のメモリセルから構成される。図５のメモリセルアレイは、２行２列のメモリセルＣ００、Ｃ１０、Ｃ０１、Ｃ１１から構成された場合を、例示している。メモリセルアレイは、トランジスタが形成される活性領域と、トランジスタを分離する素子分離領域から構成される。

メモリセルＣ００は、拡散層ＤＩＦ０、ＤＩＦ１、ＤＩＦ２と、ゲート電極４と、コンタクトＣＴ０、ＣＴ１、ＣＴ２から構成されるＮ型トランジスタを含む。拡散層ＤＩＦ１と拡散層ＤＩＦ０、ＤＩＦ２とのうちの一方がＮ型トランジスタのソース領域であり、拡散層ＤＩＦ１と拡散層ＤＩＦ０、ＤＩＦ２とのうちの他方がＮ型トランジスタのドレイン領域である。ゲート電極４はワード線ＷＬ０として機能し、メモリセルを選択する際に、高い電圧が印加される。図６（ａ）及び図６（ｂ）に示すように、半導体基板１の一主表面はフィールド酸化膜３による素子分離領域によって、複数の活性領域に区分されている。各活性領域の半導体基板１の一主表面にはゲート酸化膜２が形成されており、ゲート酸化膜２上にはゲート電極４が形成されている。

背景技術の説明で言及したような、放射線が酸化膜に入射して、電子ホールペアが発生して、正電荷が酸化膜に蓄積した場合を考える。活性領域と素子分離領域の境界と、ゲート電極４が交差する位置Ｅ０、Ｅ１において、フィールド酸化膜３に蓄積した電荷により、拡散層ＤＩＦ０と拡散層ＤＩＦ２間のリーク電流が発生しうる。しかしながら、本実施形態では拡散層ＤＩＦ０と拡散層ＤＩＦ２は常に同電位が与えられるので、リーク電流は生じない。拡散層ＤＩＦ１は、ゲート電極４で囲まれている。図５に示すように、ゲート電極４は直線状部分と環状部分４ｒを含んでおり、拡散層ＤＩＦ１はゲート電極４の環状部分４ｒで囲まれている。すなわち、拡散層ＤＩＦ１を囲んでいるゲート電極４は、活性領域と素子分離領域の境界から分離されており、フィールド酸化膜３に蓄積した電荷の影響を受けない。ゲート電極４が、活性領域と素子分離領域の境界と交差している箇所は、上記環状部分４ｒ以外の直線状部分である。

図７は、本発明の第１の実施形態の磁気ランダムアクセスメモリの配線層のメモリセルアレイを示す模式図である。図５と同様にメモリセルアレイの一例として、２行２列のメモリセルアレイを示している。メモリセルアレイは、第１配線層５と、第２配線層６と、コンタクトと、磁気抵抗素子Ｒと、ビット線対と、を含んでいる。

ビット線対の一方ＢＬＢ０、ＢＬＢ１は、第１配線層５に形成されている。ビット線対の他方ＢＬ０、ＢＬ１は、第２配線層６に形成されている。磁気抵抗素子Ｒは、第１配線層５と第２配線層６との間に形成されている。

ビット線対ＢＬ０、ＢＬＢ０は、メモリセルＣ００、Ｃ１０に接続している。ビット線対ＢＬ１、ＢＬＢ１は、メモリセルＣ０１、Ｃ１１に接続している。

メモリセルＣ００において、ビット線ＢＬＢ０はコンタクトを介して拡散層ＤＩＦ０、ＤＩＦ２と接続している。ビット線ＢＬ０は、磁気抵抗素子Ｒ、第１配線層５ａ、コンタクトを介して、拡散層ＤＩＦ１に接続している。

図８は、第１の実施形態の磁気ランダムアクセスメモリの回路図である。図５と同様にメモリセルアレイの一例として、２行２列のメモリセルアレイを示している。メモリセルアレイは、ビット線ＢＬ０、ＢＬＢ０、ＢＬ１、ＢＬＢ１と、ワード線ＷＬ０、ＷＬ１と、メモリセルＣ００、Ｃ１０、Ｃ０１、Ｃ１１と、を含んで構成される。

ビット線ＢＬ０、ＢＬＢ０は、メモリセルＣ００、Ｃ１０に接続する。ビット線ＢＬ１、ビット線ＢＬＢ１は、メモリセルＣ０１、Ｃ１１に接続する。ワード線ＷＬ０は、メモリセルＣ００、Ｃ０１に接続する。ワード線ＷＬ１は、メモリセルＣ１０、Ｃ１１に接続する。

メモリセルＣ００は、二つのトランジスタと、磁気抵抗素子Ｒと、を含んで構成される。磁気抵抗素子Ｒの一方の端子は、トランジスタのソース電極またはドレイン電極の一方の端子に接続する。磁気抵抗素子Ｒの他方の端子は、ビット線ＢＬ０に接続する。トランジスタのソース電極またはドレイン電極の他方の端子は、ビット線ＢＬＢ０に接続する。トランジスタのゲート電極は、ワード線ＷＬ０に接続する。

（動作）
図９は第１の実施形態の磁気ランダムアクセスメモリの読み出し動作を示す模式図である。メモリセルＣ００のデータを読み出す時、ワード線ＷＬ０に高電圧Ｖ_ＨＩＧＨを印加し、トランジスタを導通状態にする。ワード線ＷＬ１に低い電圧Ｖ_ＬＯＷを印加し、トランジスタを非導通状態にする。さらに、ビット線ＢＬ０に読み出し電圧Ｖ_Ｓを印加し、ビット線ＢＬＢ０、ＢＬ１、ＢＬＢ１に低い電圧Ｖ_ＬＯＷを印加する。読み出し電流Ｉ_ｓは、ビット線ＢＬ０を経由し、選択したメモリセルＣ００の磁気抵抗素子Ｒと、オン状態のトランジスタを流れる。読み出し電流Ｉ_ｓは選択セルの記憶データに応じて変化する。これは、磁気抵抗素子の抵抗値が、記憶データに応じて、異なった値をとるためである。

（効果）
第１の実施形態の磁気ランダムアクセスメモリは、動作時のリーク電流による誤動作に着目してなされており、非選択のメモリセルに流れるリーク電流Ｉ_ｌｅａｋを低減できる。読み出し電流Ｉ_ｓとリーク電流Ｉ_ｌｅａｋの合計値がセンスアンプで測定され、磁気抵抗素子のデータを判定する。ＴＩＤ効果の影響を低減できるため、センスアンプのＳ／Ｎ比が改善し、誤読み出しが発生する可能性は低くなる。

本実施形態によれば、磁気ランダムアクセスメモリの書き込み動作も同様に、選択セルと同一カラム上の非選択セルへリーク電流を低減できる。これにより、選択セルに書き込み電流を十分供給でき、誤書き込みが発生する可能性を低くできる。

よって、本実施形態の磁気ランダムアクセスメモリは高い放射線耐性を提供できる。

〔第２の実施形態〕
第２の実施形態の磁気ランダムアクセスメモリについて、説明する。図１０は、本発明の第２の実施形態の磁気ランダムアクセスメモリのトランジスタ層のメモリセルアレイを示す模式図である。メモリセルアレイは、Ｎ行Ｍ列のメモリセルから構成される。図１０のメモリセルアレイは、１行４列のメモリセルＣ００、Ｃ１０、Ｃ０１、Ｃ１１から構成された場合を、例示している。メモリセルアレイは、トランジスタが形成される活性領域と、トランジスタを分離する素子分離領域から構成される。

メモリセルＣ００は、拡散層ＤＩＦ０、ＤＩＦ１、ＤＩＦ２と、ゲート電極１４と、コンタクトＣＴ０、ＣＴ１、ＣＴ２から構成されるＮ型トランジスタを含む。拡散層ＤＩＦ１と拡散層ＤＩＦ０、ＤＩＦ２とのうちの一方がＮ型トランジスタのソース領域であり、拡散層ＤＩＦ１と拡散層ＤＩＦ０、ＤＩＦ２とのうちの他方がＮ型トランジスタのドレイン領域である。ゲート電極１４はワード線ＷＬ０として機能し、メモリセルを選択する際に、高い電圧が印加される。

背景技術の説明で言及したような、放射線が酸化膜に入射して、電子ホールペアが発生して、正電荷が酸化膜に蓄積した場合を考える。活性領域と素子分離領域の境界と、ゲート電極１４が交差する位置Ｅ０において、フィールド酸化膜に蓄積した電荷により、拡散層ＤＩＦ０と拡散層ＤＩＦ２間のリーク電流が発生しうる。しかしながら、本実施形態では拡散層ＤＩＦ０と拡散層ＤＩＦ２は常に同電位が与えられるので、リーク電流は生じない。拡散層ＤＩＦ１は、ゲート電極１４で囲まれている。ゲート電極１４は環状部分１４ｒを含んでおり、拡散層ＤＩＦ１はゲート電極１４の環状部分１４ｒで囲まれている。図１０に示すように、ゲート電極１４は直線状部分と環状部分１４ｒを含んでおり、拡散層ＤＩＦ１はゲート電極１４の環状部分１４ｒで囲まれている。すなわち、拡散層ＤＩＦ１を囲んでいるゲート電極１４は、活性領域と素子分離領域の境界から分離されており、フィールド酸化膜に蓄積した電荷の影響を受けない。ゲート電極１４が、活性領域と素子分離領域の境界と交差している箇所は、上記環状部分１４ｒ以外の直線状部分である。

さらに、メモリセルＣ００とメモリセルＣ１０は、ワード線が延在する方向である、ワード線方向に隣接して配置される。メモリセルＣ００とメモリセルＣ１０は、拡散層ＤＩＦ２を共有する。メモリセルＣ１０のゲート電極、拡散層のレイアウトは、メモリセルＣ００のゲート電極、拡散層のレイアウトを概１８０度回転した配置となっている。

図１１は、本発明の第２の実施形態の磁気ランダムアクセスメモリの配線層のメモリセルアレイを示す模式図である。図１０と同様にメモリセルアレイの一例として、１行４列のメモリセルアレイを示している。メモリセルアレイは、第１配線層１５と、第２配線層１６と、コンタクトと、磁気抵抗素子Ｒと、ビット線対と、を含んでいる。

ビット線対のうちのビット線ＢＬＢ０、ＢＬＢ１は、第１配線層１５に形成されている。ビット線対のうちのビット線ＢＬ０＿Ｌ、ＢＬ０＿Ｒ、ＢＬ１＿Ｌ、ＢＬ１＿Ｒは、第２配線層１６に形成されている。磁気抵抗素子Ｒは、第１配線層１５と第２配線層１６の間に形成されている。

ビット線対のうちのビット線ＢＬＢ０、ＢＬＢ１は、隣接するセル間で共有している。すなわち、ビット線ＢＬＢ０は、メモリセルＣ００とメモリセルＣ１０が共有している。ビット線ＢＬＢ１は、メモリセルＣ０１とメモリセルＣ１１が共有している。

ビット線ＢＬ０＿Ｒは、メモリセルＣ００に接続している。ビット線ＢＬ０＿Ｌは、メモリセルＣ１０に接続している。ビット線ＢＬ１＿Ｒは、メモリセルＣ０１に接続している。ビット線ＢＬ１＿Ｌは、メモリセルＣ１１に接続している。

メモリセルＣ００において、ビット線ＢＬＢ０はコンタクトを介して拡散層ＤＩＦ０、ＤＩＦ２と接続している。ビット線ＢＬ０＿Ｒは、磁気抵抗素子Ｒとコンタクトを介して拡散層ＤＩＦ１に接続している。

図１２は、第２の実施形態の磁気ランダムアクセスメモリの回路図である。図１０と同様にメモリセルアレイの一例として、１行４列のメモリセルアレイを示している。メモリセルアレイは、ビット線ＢＬ０＿Ｒ、ＢＬ０＿Ｌ、ＢＬＢ０、ＢＬ１＿Ｒ、ＢＬ１＿Ｌ、ＢＬＢ１と、ワード線ＷＬ０、ＷＬ１と、メモリセルＣ００、Ｃ１０、Ｃ０１、Ｃ１１と、を含んで構成される。ビット線ＢＬＢ０、ＢＬ０＿Ｌ、ＢＬ０＿Ｒ、ＢＬＢ１、ＢＬ１＿Ｌ、ＢＬ１＿Ｒは、第１の方向に延伸しており、第１の方向の一例として垂直方向に延伸している。ワード線ＷＬ０、ＷＬ１は、第２の方向に延伸しており、第２の方向の一例として水平方向に延伸している。

ビット線ＢＬ０＿Ｒ、ＢＬＢ０は、メモリセルＣ００に接続する。ビット線ＢＬ０＿Ｌ、ＢＬＢ０は、メモリセルＣ１０に接続する。ビット線ＢＬ１＿Ｒ、ＢＬＢ１は、メモリセルＣ０１に接続する。ビット線ＢＬ１＿Ｌ、ＢＬＢ１は、メモリセルＣ１１に接続する。ワード線ＷＬ０は、メモリセルＣ００、Ｃ０１に接続する。ワード線ＷＬ１は、メモリセルＣ１０、Ｃ１１に接続する。

メモリセルＣ００は、二つのトランジスタと、磁気抵抗素子Ｒと、を含んで構成される。磁気抵抗素子Ｒの一方の端子は、トランジスタのソース電極またはドレイン電極の一方の端子に接続する。磁気抵抗素子Ｒの他方の端子は、ビット線ＢＬ０＿Ｒに接続する。トランジスタのソース電極またはドレイン電極の他方の端子は、ビット線ＢＬＢ０に接続する。トランジスタのゲート電極は、ワード線ＷＬ０に接続する。

（動作）
図１２のメモリセルＣ００のデータを読み出す時、ワード線ＷＬ０に高電圧Ｖ_ＨＩＧＨを印加し、トランジスタを導通状態にする。ワード線ＷＬ１に低い電圧Ｖ_ＬＯＷを印加し、トランジスタを非導通状態にする。さらに、ビット線ＢＬ０＿Ｒに読み出し電圧Ｖ_Ｓを印加し、ビット線ＢＬＢ０、ＢＬ０＿Ｌ、ＢＬＢ１、ＢＬ１＿Ｌ、ＢＬ１＿Ｒに低い電圧Ｖ_ＬＯＷを印加する。読み出し電流Ｉ_ｓは、ビット線ＢＬ０＿Ｒを経由し、選択したメモリセルＣ００の磁気抵抗素子Ｒと、オン状態のトランジスタを流れる。読み出し電流Ｉ_ｓは選択セルの記憶データに応じて変化する。これは、磁気抵抗素子の抵抗値が、記憶データに応じて、異なった値をとるためである。

（効果）
本実施形態の磁気ランダムアクセスメモリでは、第１の実施形態と同様に、非選択のメモリセルに流れるリーク電流Ｉ_ｌｅａｋを低減できる。読み出し電流Ｉ_ｓとリーク電流Ｉ_ｌｅａｋの合計値がセンスアンプで測定され、磁気抵抗素子のデータを判定する。ＴＩＤ効果の影響を低減できるため、センスアンプのＳ／Ｎ比が改善し、誤読み出しが発生する可能性は低くなる。

本実施形態によれば、磁気ランダムアクセスメモリの書き込み動作も同様に、選択セルと同一カラム上の非選択セルへリーク電流を低減できる。これにより、選択セルに書き込み電流を十分供給でき、誤書き込みが発生する可能性を低くできる。よって、本実施形態の磁気ランダムアクセスメモリは、高い放射線耐性を実現できる。

さらに、本実施形態の磁気ランダムアクセスメモリは、隣接カラム間でビット線を共有しているので、ビット線の数を減らすことができる。本実施形態では、関連する磁気ランダムメモリのビット線の数を２本／カラムから、３本／２カラム＝１．５本／カラムへ低減している。さらに、本実施形態の磁気ランダムアクセスメモリでは、特許文献２に記載の非選択セルの誤書き込みを避けるための回路は不要である。

よって本実施形態によれば、高い放射線耐性を有すると共に、ビット線の数を減らし、製造工程を容易化した磁気ランダムアクセスメモリを提供することができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。

１ 半導体基板
２ ゲート酸化膜
３ フィールド酸化膜
４、１４ ゲート電極
５、１５ 第１配線層
６、１６ 第２配線層

Claims (5)

1. 第１端子及び第２端子を備えた磁気抵抗素子と、
   トランジスタと、を備え、
   前記磁気抵抗素子と前記トランジスタはメモリセルを構成し、
   前記磁気抵抗素子の前記第２端子が前記トランジスタの第１の拡散層に接続され、
   前記トランジスタのソース電極またはドレイン電極の一方はゲート電極で囲まれている、磁気ランダムアクセスメモリ。
2. 前記ゲート電極は環状部分を含み、
   前記トランジスタのソース電極またはドレイン電極の前記一方は、前記ゲート電極の前記環状部分で囲まれている、請求項１に記載の磁気ランダムアクセスメモリ。
3. 第１のメモリセルと、
   第２のメモリセルと、
   第１の方向に延伸した複数のビット線対と、
   第２の方向に延伸した複数のワード線と、を備え、
   前記第１のメモリセルと、前記第２のメモリセルは、少なくとも一つのビット線を共有し、
   前記第１のメモリセルと前記第２のメモリセルは前記第２の方向に沿って配置される、請求項１又は請求項２に記載の磁気ランダムアクセスメモリ。
4. 前記第１のメモリセルと前記第２のメモリセルは、拡散層領域を共有している、請求項３に記載の磁気ランダムアクセスメモリ。
5. 前記第２のメモリセルの拡散層とゲート電極のレイアウトは、前記第１のメモリセルの拡散層とゲート電極のレイアウトを概１８０回転した配置である、請求項３又は請求項４に記載の磁気ランダムアクセスメモリ。

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