JP2018014714A - 積分器およびこれを用いたａ／ｄ変換器 - Google Patents

Abstract

【課題】負帰還技術を用いることなく、クロック周波数を高くしても動作が不安定にならず、動作の周波数依存性が小さい積分器を提供すること。
【解決手段】積分器１０は、第１の容量Ｃ１と、第２の容量Ｃ２と、第３の容量Ｃ３と、増幅器１１と、制御回路１２と、を有する。制御回路１２は、第１のフェーズでは、第１の容量Ｃ１に入力信号が標本化されるとともに、第２の容量Ｃ２に残留している電圧が増幅器で利得倍だけ増幅されて第３の容量Ｃ３に現れるよう制御し、第２のフェーズでは第１の容量Ｃ１、第２の容量Ｃ２及び第３の容量Ｃ３が並列に接続されることによって発生した電圧を出力とするよう制御し、第１のフェーズと第２のフェーズを繰り返すように制御する。
【選択図】図１

Description

本発明は積分器およびこれを用いたＡ／Ｄ変換器に関する。より詳細には、従来の積分器のように負帰還を用いることなく、高速動作および低消費電力動作が可能で、安定に動作する積分器およびこれを用いたＡ／Ｄ変換器に関する。

（従来の積分器）
図１０に従来の積分器１００を示す。積分器１００はスイッチトキャパシタ回路とＯＰアンプ１０１を用いるものが一般的である。スイッチトキャパシタ回路は、入力電圧Ｖ_inが供給される入力端子とＯＰアンプ１０１の間に挿入され、スイッチＳ₁₀₁、容量Ｃ_s及びスイッチＳ₁₀₂とから構成される。スイッチＳ₁₀₁は入力電圧Ｖ_inが供給される入力端子と接地のいずれかを容量Ｃ_sの一端に接続する。スイッチＳ₁₀₂は容量Ｃ_Sの他端をＯＰアンプ１０１の反転入力端（−）と接地のいずれかに接続する。ＯＰアンプ１０１の正入力端（＋）は接地に接続され、Ｖ_outが現れる出力端と反転入力端（−）との間には負帰還容量Ｃ_Fが挿入されている。

続いて、従来の積分器１００の動作を説明する。初めにスイッチＳ₁₀₁が入力端子を選択し、スイッチＳ₁₀₂が接地を選択する。容量Ｃ_Sには電荷Ｑ_S（＝Ｖ_inＣ_S）が蓄積される。次のフェーズでスイッチＳ₁₀₁が接地を選択し、スイッチＳ₁₀₂がＯＰアンプ１０１の反転入力端を選択する。

ＯＰアンプ１０１の利得が十分大きく、仮想接地が成り立っているとみなして良い場合は、容量Ｃ_Sに蓄積された電荷Ｑ_Sは容量Ｃ_Fに全て転送されて蓄積され、積分動作が行われる。ｎクロック目の積分器１００の出力電圧Ｖ_out［ｎ］と（ｎ−１）クロック目の出力電圧をＶ_out［ｎ−１］との関係は以下の式（Ｐ１）で表される。
Ｖ_out［ｎ］＝Ｖ_out［ｎ−１］＋（Ｃ_S／Ｃ_F）Ｖ_in［ｎ］ （Ｐ１）
このようにして、クロックが進むと、出力電圧Ｖ_outは入力電圧Ｖ_inが積分された値になる。

しかしながら、従来の積分器１００では上記のように負帰還技術を用いているので、クロック周波数を高くしていくと動作が不安定になり、動作の周波数依存性が大きいという問題があった。その結果、安定な高速動作が困難であった。

（従来のＯＰアンプ）
従来のＯＰアンプ１１０の回路構成例を図１１に示す。従来のＯＰアンプ１１０は、Ｉ_Bの定電流を接地に向けて流すように構成したバイアス電流源１１１を有し、差動トランジスタ対を構成するＮ型トランジスタＭ₁₁₁及びＭ₁₁₂に合計Ｉ_Bの電流を流してバイアスする。Ｎ型トランジスタＭ₁₁₁及びＭ₁₁₂のゲート電圧には、それぞれ、正入力電圧Ｖ_{in_p}及び反転入力電圧Ｖ_{in_n}が印加されている。Ｐ型トランジスタＭ₁₁₃及びＭ₁₁₄は能動負荷を構成するカレントミラーであり、ソースは電源電圧Ｖ_DDに共通に接続され、ドレインはそれぞれＮ型トランジスタＭ₁₁₁及びＭ₁₁₂のドレインに接続されている。Ｐ型トランジスタＭ₁₁₄とＮ型トランジスタＭ₁₁₂のドレインが共通接続された端子に出力電圧Ｖ_outが現れる。

続いて、従来のＯＰアンプ１１０の動作を説明する。差動トランジスタ対を構成するＮ型トランジスタＭ₁₁₁及びＭ₁₁₂に合計Ｉ_Bの電流を流してバイアスすることによって、入力電圧差（Ｖ_{in_p}−Ｖ_{in_n}）が増幅されて出力端Ｖ_outに現れる。Ｖ_{in_p}がＶ_{in_n}よりも高い電圧であれば、出力端Ｖ_outはＶ_DDに近づくし、逆であれば接地電位に近づく。

このような従来のＯＰアンプ１１０を用いた積分器においては、利得帯域幅ＧＢＷがスイッチキャパシタ回路を動作させるクロック周波数ｆ_clkの２倍程度必要であることが知られている。そして、利得帯域幅ＧＢＷは、バイアス電流をＩ_B、出力端の負荷容量をＣ_Lとするとき、以下の式（Ｐ２）で表される。
ＧＢＷ＝ｇ_m／（２πＣ_L）≒（Ｉ_B／Ｖ_eff）／（２πＣ_L） （Ｐ２）
ここでＶ_effは有効ゲート電圧もしくは実効ゲート電圧と呼ばれるもので、Ｖ_GSをゲートソース間電圧、Ｖ_Tをしきい値電圧とするとき、Ｖ_eff＝Ｖ_GS−Ｖ_Tで与えられる。

このようなＯＰアンプ１１０を利用した積分器１００において、クロック周波数を可変にして動作させたい場合がある。しかしながら、従来の積分器ではこれは困難である。なぜならば、クロック周波数ｆ_clkに対してバイアス電流Ｉ_Bが比例しなければ、必要なＧＢＷが得られず、積分器は適切に動作できない。バイアス電流Ｉ_Bを変化させることはバイアス点を変えることになるため、大きく変えることは困難である。低いクロック周波数においては必要なＧＢＷを確保できたとしても、電流を大きく減少させることが困難なため、余分な電力を消費してしまうという問題もあった。

（従来のΔΣＡ／Ｄ変換器）
積分器１００の用途として、図１２に示すΔΣＡ／Ｄ変換器１２０がある。ΔΣＡ／Ｄ変換器１２０は、比較器１２４の前に第１積分器１２１、第２積分器１２２、・・・第ｎ積分器１２３（いずれも内部構成は同じである。）からなる数段の積分器を配し、比較出力Ｄ_outを入力段にフィードバックする構成である。第１積分器１２１の電荷転送時の電圧はＶ_REF+もしくはＶ_REF-にスイッチＳ₁₀₃によって切り替えるような構成になっている。

このようなΔΣＡ／Ｄ変換器１２０においては、その性能である信号ノイズ比（ＳＮＲ）は以下の式（Ｐ３）で表される。
ＳＮＲ＝（３／２）（（２Ｌ＋１）／π^2L）（２Ｎ−１）²・Ｍ^2L+1 （Ｐ３）
ここで、Ｌは積分器の段数、Ｎは比較器の量子化ビット数、Ｍはオーバーサンプリング比である。入力信号周波数をｆ_in、標本化周波数をｆ_sとした場合、オーバーサンプリング比Ｍは以下の式（Ｐ４）で表される。
Ｍ＝ｆ_s／（２ｆ_in） （Ｐ４）

積分器の段数および比較器の量子化ビット数を変えなくても、オーバーサンプリング比Ｍの設定によりＳＮＲを可変にすることができる。様々な入力信号周波数ｆ_in、に対し同一のＳＮＲを得るには、入力信号周波数ｆ_in、に対し標本化周波数ｆ_sを比例させればよい。しかしながら、前述したように従来の積分器１００では動作周波数を可変にすることや消費電力を最適にすることは困難であるため、ΔΣ型Ａ／Ｄ変換器の標本化周波数を可変にすることや消費電力を最適にすることは困難であった。

特開平５−３７３００号公報

本発明はこのような問題点を解決するためのもので、本発明の解決しようとうする課題は、負帰還技術を用いることなく、クロック周波数を高くしても動作が不安定にならず、動作の周波数依存性が小さい積分器を提供することにある。

また、その積分器に用いる増幅器を定常電流が流れることのないダイナミック型とすることによって、消費電力が極めて小さい積分器を提供することにある。

また、本発明の積分器を用いることによって、簡単な構成で高いＳＮＲを得ることができるＡ／Ｄ変換器を提供することにある。

本発明の一実施態様にかかる積分器は、第１の容量と、第２の容量と、第３の容量と、増幅器と、第１のフェーズでは、第１の容量に入力信号が標本化されるとともに、第２の容量に残留している電圧が増幅器で利得倍だけ増幅されて第３の容量に現れるよう制御し、第２のフェーズでは第１の容量、第２の容量及び第３の容量が並列に接続されることによって発生した電圧を出力とするよう制御し、第１のフェーズと第２のフェーズを繰り返すように制御する制御回路と、を具備することを特徴とする。

上記積分器においては、第１の容量の容量値Ｃ１、第３の容量の容量値Ｃ３及び増幅器の利得Ａが、Ｃ１＝（Ａ−１）・Ｃ３の関係を有することが望ましい。

上記積分器においては、増幅器は、定常電流が流れないダイナミック型増幅器であることが望ましい。

上記積分器においては、増幅器は、出力負荷容量対と、出力負荷容量対を所定電圧にプリチャージするプリチャージ回路と、出力負荷容量対を入力信号対に応じて所定期間放電又は充電することによって出力負荷容量対に出力電圧が現れるよう構成することが望ましい。

上記増幅器においては、ゲート幅/ゲート長の比を変えた複数対のトランジスタによって複数の入力端子数を有することが望ましい。

本発明の他の実施態様のΔΣ型Ａ／Ｄ変換器は、上記積分器を用いている。

上記ΔΣ型Ａ／Ｄ変換器においては、上記積分器が複数個直列に接続されており、前段の増幅器の入力信号が、後段の増幅器の入力信号となるようフィードフォワードパスを設けることが望ましい。

本発明のさらに他の実施態様のＡ／Ｄ変換器は、逐次比較型のＡ／Ｄ変換器及びこれと直列に接続された上記ΔΣ型Ａ／Ｄ変換器とから構成され、逐次比較型Ａ／Ｄ変換器の残留電圧をΔΣ型Ａ／Ｄ変換器に供給したことを特徴とする。

上記Ａ／Ｄ変換器において、さらに、逐次比較型のＡ／Ｄ変換器の残留電圧を電圧シフトさせてΔΣ型Ａ／Ｄ変換器に供給する電圧シフト回路を具備することが望ましい。

上記Ａ／Ｄ変換器において、逐次比較型Ａ／Ｄ変換器は限定された入力電圧範囲に対するバイナリーサーチを行うことが望ましい。

本発明の一実施態様の積分器においては、その変換周波数を数桁にわたり可変にすることができるだけでなく、消費電力が極めて小さく、更に消費電力が動作周波数に比例するという、優れた消費電力特性を実現することができるという効果がある。

本発明の他の実施態様のΔΣ型Ａ／Ｄ変換器においては、簡単な構成で高いＳＮＲを得ることができるという効果がある。

本発明の一実施形態に係る積分器の回路構成図である。 本発明の一実施形態に係る積分器の動作説明図である。 本発明の一実施形態に係る積分器の動作説明図である。 本発明の一実施形態に係るダイナミック型増幅器の回路構成図である。 本発明の一実施形態に係るダイナミック型増幅器の動作を示す図である。 本発明の一実施形態に係るΔΣ型Ａ／Ｄ変換器の回路構成図である。 本発明の一実施形態に係るΔΣ型Ａ／Ｄ変換器に用いるダイナミック型増幅器の回路構成図である。 本発明の一実施形態に係る複合型Ａ／Ｄ変換器の回路構成図である。 本発明の一実施形態に係る複合型Ａ／Ｄ変換器の動作説明図である。 従来の積分器の回路構成図である。 従来の増幅器の回路構成図である。 従来のΔΣ型Ａ／Ｄ変換器の回路構成図である。

（積分器及びこれに用いるダイナミック型増幅器にかかる実施形態）
図１に本発明の一実施形態にかかる積分器１０を示す。３つの容量Ｃ₁、Ｃ₂及びＣ₃と、４つのスイッチＳ₁、Ｓ₂、Ｓ₃及びＳ₄と１つの増幅器１１とから構成される。容量Ｃ₁は主として入力電圧Ｖ_inを保持する容量である。容量Ｃ₂は主として前回の出力電圧Ｖ_outを保持する容量である。容量Ｃ₃は前回の出力電圧Ｖ_outをＡ倍に増幅した電圧を保持する容量である。

入力電圧Ｖ_inが供給される入力端子と容量Ｃ₁の一端との間にスイッチＳ₁が挿入されている。容量Ｃ₁の他端は接地されている。容量Ｃ₂の一端はＶ_outが現れる出力端子に接続されており、容量Ｃ₂の他端は接地されている。容量Ｃ₁の一端と容量Ｃ₂の一端（出力端子）との間にスイッチＳ₂が挿入されている。容量Ｃ₂の一端（出力端子）と容量Ｃ₃の一端との間にはスイッチＳ₄が挿入されている。容量Ｃ₃の他端は接地されている。増幅器１１の入力は容量Ｃ₂の一端（出力端子）に接続されており、増幅器１１の出力と容量Ｃ₃の一端との間にはスイッチＳ₃が挿入されている。スイッチＳ₁〜Ｓ₄はＰ型トランジスタとＮ型トランジスタを並列接続して相補的に制御信号にて駆動するトランスファゲートにて構成することが可能である。

制御回路１２は、スイッチＳ₁及びスイッチＳ₃を制御する制御信号φ₁及びスイッチＳ₂及びスイッチＳ₄を制御する制御信号φ₂を生成する。制御回路１２は、フェーズ１では、容量Ｃ₁に入力信号が標本化されるとともに、容量Ｃ₂に残留している電圧が増幅器１１で利得Ａ倍だけ増幅されて容量Ｃ₃に現れるよう制御している。フェーズ２では容量Ｃ₁、容量Ｃ₂及び容量Ｃ₃が並列に接続されることによって発生した電圧を出力とするよう制御する。

図２及び３は本発明の一実施態様にかかる積分器の動作説明図である。フェーズ１（Ｐhａｓｅ １）においてはスイッチＳ₁及びスイッチＳ₃が閉じられ、スイッチＳ₂及びスイッチＳ₄は開かれている。図２はこの状態を示している。容量Ｃ₁には入力電圧Ｖ_inが印加されている。容量Ｃ₃には前回の出力電圧Ｖｏｕｔ［ｎ−１］が増幅器の利得であるＡ倍された電圧が印加されている。この状態での各容量Ｃ₁、Ｃ₂、Ｃ₃に蓄積される電荷Ｑ₁、Ｑ₂、Ｑ₃は以下の式（１−１）〜（１−３）のとおりとなる。
Ｑ₁＝Ｃ₁Ｖ_in （１−１）
Ｑ₂＝Ｃ₂Ｖ_out［ｎ−１］ （１−２）
Ｑ₃＝Ａ・Ｃ₃Ｖ_out［ｎ−１］ （１−３）

続いて、フェーズ２（Ｐｈａｓｅ ２）においてはスイッチＳ₂及びスイッチＳ₄が閉じられ、スイッチＳ₁及びスイッチＳ₃は開かれている。このとき３つの容量は全て並列に接続されてその電圧がＶ_out（ｎ）になる。Ｖ_out（ｎ）は以下の式（２）のとおり表される。
Ｖ_out［ｎ］＝（Ｑ₁+Ｑ₂+Ｑ₃）／（Ｃ₁＋Ｃ₂＋Ｃ₃）
＝（Ｃ₁Ｖ_in＋（Ｃ₂＋Ａ・Ｃ₃）Ｖ_out［ｎ−１］）／（Ｃ₁＋Ｃ₂＋Ｃ₃） （２）
ここで、以下の式（３−１）及び（３−２）のとおり定数を定める。
Ｃ₁＝（Ａ−１）・Ｃ₃ （３−１）
Ｋ＝Ｃ₁／（Ｃ₁＋Ｃ₂＋Ｃ₃） （３−２）
すると、Ｖ_out（ｎ）は以下の式（４）のとおり表される。
Ｖ_out［ｎ］＝Ｖ_out［ｎ−１］＋ＫＶ_in （４）
つまり、図１の回路で積分動作が実現される。例えば、単位容量Ｃ_uを用いて以下の式（５−１）〜（５−４）で規定される値に設定したとする。
Ｃ₁＝２Ｃ_u （５−１）
Ｃ₂＝Ｃ_u （５−２）
Ｃ₃＝Ｃ_u （５−３）
Ａ＝３ （５−４）
と設定すれば、Ｖ_out（ｎ）は以下の式（６）のとおり表される。
Ｖ_out［ｎ］＝Ｖ_out［ｎ−１］＋（１／２）Ｖ_in （６）
以上のとおり、本発明では、負帰還回路を用いなくても積分器を構成できる。従来の積分器１００の問題点であった、不安定性や低速動作の課題を克服し、安定で高速な積分器を実現することができる。

なお、図１には単相の積分器を示したが、相補的な信号を積分するように構成することも可能である。また、積分器は周期的に相補信号の入出力信号極性を入れ替える，いわゆるチョッパー型を用いることも可能である。更に、図１に示した積分器においては必要に応じ、入力バッファもしくは入力増幅器、出力バッファもしくは出力増幅器を含んでもよい。

図１の積分器において、増幅器１１を定常電流の流れないダイナミック型増幅器とすることで大きな利点を得ることができる。ダイナミック型増幅器の消費エネルギＥ_dは主として負荷容量Ｃ_Lの充放電電流で決まる。したがって、消費電力はクロック周波数に比例し、高速な動作ではある程度の電力を消費するが、クロック周波数を下げると、それに伴い、比例して消費電力が減少するという理想的な電力特性が得られる。このため従来の積分器のように、クロック周波数を変えるごとにバイアス電流を制御する必要が生じない。また、定常電流が流れないため、極めて低消費電力で動作する積分回路を実現することができる。

図４にダイナミック型増幅器２０の例を示す。差動トランジスタ対を構成するＮ型トランジスタＭ₁及びＭ₂の共通ソースにはＮ型トランジスタＭ₃のドレインが接続されている。Ｎ型トランジスタＭ₁及びＮ型トランジスタＭ₂のゲートには、それぞれ、正入力Ｖ_in+及び反転入力Ｖ_in-がそれぞれ供給される。Ｎ型トランジスタＭ₃のゲートにはクロック信号ＣＬＫが供給され、そのソースは接地されている。負荷となるＰ型トランジスタＭ₄及びＭ₅のゲートにはいずれもクロック信号ＣＬＫが供給され、そのソースにはいずれも電源電圧Ｖ_DDが供給される。Ｐ型トランジスタＭ₄のドレインは反転出力端子に接続され負荷容量Ｃ_Lが存在する。反転出力端子には電圧Ｖ_out-が現れる。Ｐ型トランジスタＭ₄のドレインとＮ型トランジスタＭ₁のドレインとの間にはＮ型トランジスタＭ₆が挿入されている。Ｐ型トランジスタＭ₅のドレインは正出力端子に接続され負荷容量Ｃ_Lが存在する。正出力端子には電圧Ｖ_out+が現れる。Ｐ型トランジスタＭ₅のドレインとＮ型トランジスタＭ₂のドレインとの間にはＮ型トランジスタＭ₇が挿入されている。Ｎ型トランジスタＭ₆及びＭ₇のゲートにはコモン電圧検出・制御回路２１の出力電圧が供給される。コモン電圧検出・制御回路２１は、制御信号Ｖ_CTによって制御されるとともに、正反転出力端子の各電圧Ｖ_out-及びＶ_out+によっても制御される。

ダイナミック型増幅器２０の動作を図５の出力電圧Ｖ_out+、Ｖ_out-の時間変化を用いて説明する。

はじめにクロック信号ＣＬＫを接地レベルにする。この状態ではＮ型トランジスタＭ₃は遮断され、Ｎ型トランジスタＭ₁及びＭ₂には電流が流れない。この結果、出力電圧Ｖ_out+及びＶ_out-はいずれも電源電圧Ｖ_DDになり、負荷容量Ｃ_LもＶ_DDにプリチャージされる。

次にクロック信号ＣＬＫをＶ_DDレベルまで引き上げる。Ｐ型トランジスタＭ₄及びＭ₅は遮断しＮ型トランジスタＭ₃が導通する。その結果、Ｎ型トランジスタＭ₁及びＭ₂には電流が流れる。このときにトランジスタＭ₆及びＭ₇はオン状態となるようにコモン電圧検出・制御回路２１は動作電圧を供給する。Ｎ型トランジスタＭ₁及びＭ₂の電流は負荷容量Ｃ_Lに蓄積されている電荷を引き抜くように働くので、出力電圧Ｖ_out+及びＶ_out-はいずれも低下する。Ｎ型トランジスタＭ₁及びＭ₂を流れる電流Ｉ_D1及びＩ_D2は、Ｎ型トランジスタＭ₁及びＭ₂の相互コンダクタンスをｇ_m、Ｉ_D0をＩ_D1とＩ_D2の平均電流とし、ΔＶ_in＝Ｖ_in+−Ｖ_in-とした場合には、以下の式（７−１）及び（７−２）で示される。
Ｉ_D1＝Ｉ_D0＋ｇ_m（ΔＶ_in／２） （７−１）
Ｉ_D2＝Ｉ_D0−ｇ_m（ΔＶ_in／２） （７−２）
したがって、出力電圧Ｖ_out+、Ｖ_out-は以下の式（８−１）及び（８−２）で示される。
Ｖ_out+＝Ｖ_DD−Ｉ_D2ｔ／Ｃ_L （８−１）
Ｖ_out-＝Ｖ_DD−Ｉ_D1ｔ／Ｃ_L （８−２）
ΔＶ_out＝Ｖ_out+−Ｖ_out-として、差動利得Ｇ_dを求めると、以下の式（９）で示される。
Ｇ_d＝ΔＶ_out／ΔＶ_in＝ｇ_m（ｔ／Ｃ_L） （９）
ここで、出力のコモン電圧Ｖ_CをＶ_C＝（Ｖ_out+＋Ｖ_out-）／２と定義すると、これは以下の式（１０）で示される。
Ｖ_C＝Ｖ_DD−Ｉ_D0ｔ／Ｃ_L （１０）
出力のコモン電圧Ｖ_Cの電源電圧からの変化を−ΔＶ_CとするとΔＶ_Cは以下の式（１１）で示される。
ΔＶ_C＝Ｉ_D0ｔ／Ｃ_L （１１）
この式（１１）を式９に代入すると、式（１２）のとおりとなる。
Ｇ_d＝ｇ_m（ΔＶ_C／Ｉ_D0）
＝（２Ｉ_D0／Ｖ_eff）・（ΔＶ_C／Ｉ_D0）
＝２ΔＶ_C／Ｖ_eff （１２）
したがって、差動利得Ｇ_dは同相電圧を検知して、設定電圧Ｖ_CTになった時にＮ型トランジスタＭ₆、Ｍ₇を遮断することで実現できる。遮断後の出力電圧は保持されることは言うまでもないことである。この、Ｎ型トランジスタＭ₆、Ｍ₇の遮断は、コモン電圧検出・制御回路２１によって制御する。

このダイナミック増幅器の消費エネルギＥ_dは主として負荷容量Ｃ_Lの充放電電流で決まり、以下の式（１３）及び（１４）で示される。
Ｅ_d＝２Ｃ_LＶ_DD（Ｖ_DD−Ｖ_CT） （１３）
Ｅ_d＝２Ｃ_LＶ_DDΔＶ_C＝Ｃ_LＶ_DDＧ_dＶ_eff （１４）
消費電力Ｐ_dはクロック周波数をｆ_CLKとすると、以下の式（１５）で表される。
Ｐ_d＝ｆ_CLKＥ_d＝ｆ_CLKＣ_LＶ_DDＧ_dＶ_eff （１５）
したがって、消費電力はクロック周波数に比例し、高速な動作ではある程度の電力を消費するが、クロック周波数を下げるとそれに伴い比例して消費電力が減少するという理想的な電力特性が得られる。このため従来の積分器のように、クロック周波数を変えるごとにバイアス電流を制御する必要が生じない。また、定常電流が流れないため、極めて低消費電力で動作する積分回路を実現することができる。

（ΔΣ型Ａ／Ｄ変換器にかかる実施形態）
図６に本発明の一実施形態にかかるΔΣ型Ａ／Ｄ変換器３０を示す。このΔΣ型Ａ／Ｄ変換器３０は図１に示した積分器１０を用いており、その積分器１０の増幅器１１は図４に示したダイナミック型増幅器２０である。

比較器（量子化器）３４の前に第１積分器３１、第２積分器３２及び第３積分器３３（いずれも内部構成は同じであり、図１に示した積分器１０である。）からなる３段の積分器を配して比較出力Ｄ_outを生成する。第１積分器３１には入力電圧Ｖ_inを増幅率Ａ₁で増幅した電圧が入力される。第２積分器３２には入力電圧Ｖ_inを増幅率Ａ₂で増幅した電圧と第１積分器３１の出力を加算した値が入力される。第３積分器３３には第１積分器３１の出力を増幅率Ａ₃で増幅した電圧と第２積分器３２の出力を加算した値が入力される。量子化器３４には第１積分器３１、第２積分器３２及び第３積分器３３の出力を加算した値が入力される。このように、１又は所定の増幅率（Ａ₁、Ａ₂及びＡ₃）で増幅して後段の積分器の出力と加算する、いわゆる、フィードフォワードパスを設けているのは、位相補償のためである。そして、この所定の増幅率の増幅及び加算は、増幅器３５、３６及び３７を個別に準備して構成することも考えられるが、前述したダイナミック型増幅器２０の構成をわずかに変更し入力端子数を増やすことで容易に実現できる。

図７に変形例にかかるダイナミック型増幅器２２の例を示す。図４と相違する部分は、差動トランジスタ対を構成するＮ型トランジスタＭ₈及びＭ₉が追加されていることである。Ｎ型トランジスタＭ₈及びＭ₉の共通ソースにはＮ型トランジスタＭ₃のドレインが接続されている。Ｎ型トランジスタＭ₈及びＭ₉のゲートには、それぞれ、第２の入力信号である正入力Ｖ_{in_2+}及び反転入力Ｖ_{in_2-}がそれぞれ供給される。なお、Ｎ型トランジスタＭ₁及びＭ₂のゲートには、それぞれ、第１の入力信号正入力Ｖ_{in_1+}及び反転入力Ｖ_{in_1-}がそれぞれ供給される。

ここで、Ｎ型トランジスタＭ₁及びＭ₂に対し、Ｎ型トランジスタＭ₈及びＭ₉のゲート幅／ゲート長の比、つまりＷ／Ｌ比をｋ倍にすれば、第２の入力信号は実質的にｋ倍の増幅率になる。したがって、極めて簡便な方法でｋ倍の増幅器を実現できるという利点がある。

（複合構造のＡ／Ｄ変換器にかかる実施形態）
本発明のダイナミック増幅器を用いた積分器で構成されたΔΣ変調器を、逐次比較型Ａ／Ｄ変換器（ＳＡＲ ＡＤＣ）と組み合わせると、より高速でかつ低消費電力なＡ／Ｄ変換器を実現できる。逐次比較型Ａ／Ｄ変換器は、容量とダイナミック型比較器と用いる。

図８は複合構造にかかるＡ／Ｄ変換器の例である。入力電圧Ｖ_inが供給される入力端の先の信号線は、スイッチＳ₁₀を介して、基準容量Ｃ_uの８倍、４倍、２倍、１倍及び１倍の容量の各一端に並列に接続されている。スイッチＳ₁₁、Ｓ₁₂、Ｓ₁₃、Ｓ₁₄及びＳ₁₅は、それぞれ、８Ｃ_u、４Ｃ_u、２Ｃ_u、Ｃ_u及びＣ_uの容量の各他端に接地、Ｖ_R+、Ｖ_R-の電圧を選択的に供給する。ΔΣ型Ａ／Ｄ変換器４１は図６及び図７で説明したものである。スイッチＳ₇は信号線とΔΣ型Ａ／Ｄ変換器４１の出力とを選択的に比較器（量子化器）４２に出力する。制御回路４３は、比較器４２の出力に応じて、スイッチＳ₁₀、Ｓ₁₆、Ｓ₇、Ｓ₁₁、Ｓ₁₂、Ｓ₁₃、Ｓ₁₄及びＳ₁₅を導通制御する。

はじめにスイッチＳ₁₀は閉じられ、スイッチＳ₁₁〜Ｓ₁₅は接地が選択されている。続いて、スイッチＳ₁₆は開かれ、スイッチＳ₇は信号線が選択される。次にスイッチＳ₁₀開いた瞬間に入力信号Ｖ_inは標本化され、信号線上の電荷は保存される。比較器４２が動作し、はじめに極性の判別が行われ、ＭＳＢが決定される。比較器４２の状態に応じてスイッチＳ₁₁からＳ₁₄は順次Ｖ_R+もしくはＶ_R-を選択し各ビットの変換値が決まるとともに、信号線上の電圧は減少してゆく。ＬＳＢが決定したら、スイッチＳ₇はΔΣ変換器４１を選択、ΔΣ変換器４１を動作させる。比較器４２の変換出力に応じてスイッチＳ₁₅をＶ_R+もしくはＶ_R-を選択し、ΔΣＡ／Ｄ変換器として動作させることで更に分解能の高いＡ／Ｄ変換を行うことができる。

以上説明したΔΣ変調器とＳＡＲ ＡＤＣを組み合わせた複合Ａ／Ｄ変換器４０においては、Ａ／Ｄ変換の変換動作制御がＳＡＲ ＡＤＣ単体のものとは異なった方法で行うことで、より利点を引き出すことができる。

図９に複合型Ａ／Ｄ変換器の変換動作を示す。逐次比較動作ではＭＳＢ側からバイナリーサーチにより、順次参照電圧を設定しながら変換値を決めてゆく。この例ではＳＡＲ ＡＤＣの変換として４ビットを想定している。この例では入力電圧は“１０１１”のデジタル値に変換された。これ以降の変換はΔΣ型Ａ／Ｄ変換器４１によるΔΣ型Ａ／Ｄ変換に切り替わる。ＳＡＲにおける入力電圧範囲をグレーの領域で示した。ΔΣＡ／Ｄ変換器においてはこの入力電圧範囲を含んでオーバラップをある程度取った変換範囲であることが望ましい。したがって、ＳＡＲによる変換後は電圧をＳＡＲのＬＳＢ電圧に対して１／２ ＬＳＢ程度電圧をシフトし、変換範囲は１ビット程度広げることが必要である。したがって、図８の制御回路はそのように回路を制御するように構成されている。

ΔΣＡ／Ｄ変換器４１は変換周波数の１／２の周波数と信号帯域の比であるオーバーサンプリング比Ｍを高く取る必要がある。これは変換の都度に大きく入力信号が変化しにくくなることを意味する。したがって、通常のＳＡＲ Ａ／Ｄ変換器の変換のように信号の標本化後、ＭＳＢからＬＳＢまでに順次変換しなくとも、入力信号の変化範囲に対応して上位ビットを設定し、残りのビットを変換すればよいことになる。そのように制御回路４３が制御することで、変換周期の短縮が図れるため、Ａ／Ｄ変換速度をより高速にできるだけでなく、無駄な論理回路の動作を抑制できるので低消費電力にすることができる。あるいは同じ消費電力であれば、実効的な変換周波数を上げることができるため、オーバーサンプリング比Ｍを上げることができる。その結果ＳＮＲを向上させることも可能になる。なお、図８に示した複合構造にかかるＡ／Ｄ変換器における比較器42は貫通電流が流れないダイナミック型比較器でもよい。また比較器42はオフセット電圧を調整する機能を含んでもよい。

本発明は、低消費電力センサに利用可能であり、特に、ＩｏＴ（Ｉｎｔｅｒｎｅｔ Ｏｆ Ｔｈｉｎｇｓ）向けセンサの低電力化に有用である。

１０：積分器
１１：増幅器
１２：制御回路
Ｓ₁、Ｓ₂、Ｓ₃及びＳ₄：スイッチ
Ｃ₁、Ｃ₂及びＣ₃：容量
Ｖ_in：入力電圧
Ｖ_out：出力電圧

Claims (10)

1. 第１の容量と、
   第２の容量と、
   第３の容量と、
   増幅器と、
   第１のフェーズでは、前記第１の容量に入力信号が標本化されるとともに、前記第２の容量に残留している電圧が前記増幅器で利得倍だけ増幅されて前記第３の容量に現れるよう制御し、第２のフェーズでは前記第１の容量、前記第２の容量及び前記第３の容量が並列に接続されることによって発生した電圧を出力とするよう制御し、前記第１のフェーズと前記第２のフェーズを繰り返すように制御する制御回路と、
   を具備することを特徴とする積分器。
2. 請求項１記載の積分器において、前記第１の容量の容量値Ｃ１、前記第３の容量の容量値Ｃ３及び前記増幅器の利得Ａが、
   Ｃ１＝（Ａ−１）・Ｃ３
   の関係を有していることを特徴とする積分器。
3. 請求項１記載の積分器において、前記増幅器は、定常電流が流れないダイナミック型増幅器であることを特徴とする積分器。
4. 請求項３記載の積分器において、前記増幅器は、出力負荷容量対と、出力負荷容量対を所定電圧にプリチャージするプリチャージ回路と、前記出力負荷容量対を入力信号対に応じて所定期間放電又は充電することによって前記出力負荷容量対に出力電圧が現れるよう構成したことを特徴とする積分器。
5. 請求項４記載の積分器において、ゲート幅/ゲート長の比を変えた複数対のトランジスタによって複数の入力端子数を有する増幅器を具備したことを特徴とする積分器。
6. 請求項１乃至５の何れか一に記載の積分器を用いたことを特徴とするΔΣ型Ａ／Ｄ変換器。
7. 請求項６記載のΔΣ型Ａ／Ｄ変換器において、請求項１乃至４の何れか一に記載の積分器が複数個直列に接続されており、前段の増幅器の入力信号が、後段の増幅器の入力信号となるようフィードフォワードパスを設けたことを特徴とするΔΣ型Ａ／Ｄ変換器。
8. 逐次比較型のＡ／Ｄ変換器及びこれと直列に接続された請求項７記載のΔΣ型Ａ／Ｄ変換器から構成され、前記逐次比較型Ａ／Ｄ変換器の残留電圧を前記ΔΣ型Ａ／Ｄ変換器に供給したことを特徴とするＡ／Ｄ変換器。
9. 請求項８記載のＡ／Ｄ変換器において、さらに、逐次比較型のＡ／Ｄ変換器の残留電圧を所定電圧だけシフトさせてΔΣ型Ａ／Ｄ変換器に供給する電圧シフト回路を具備することを特徴とするＡ／Ｄ変換器。
10. 請求項８記載のＡ／Ｄ変換器において、前記逐次比較型Ａ／Ｄ変換器は限定された入力電圧範囲に対するバイナリーサーチを行うことを特徴とするＡ／Ｄ変換器。