JP2018010338A - 回路装置及び電子機器 - Google Patents

Abstract

【課題】 複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることができる回路装置及び電子機器等の提供。【解決手段】 回路装置３００は、シングルポートのメモリー１１０と、処理回路１２０とを有し、第１のクロック信号に基づいて動作する第１の回路ブロック１００と、制御回路２１０を有し、第２のクロック信号に基づいて動作する第２の回路ブロック２００と、を含む。処理回路１２０は、シングルポートのメモリー１１０を介して、第２の回路ブロック２００への書き込み情報を第２の回路ブロック２００に転送する。【選択図】 図１

Description

本発明は、回路装置及び電子機器等に関係する。

一般的な制御システムの一例として、例えば複数のＣＰＵ（中央演算処理装置）から構成されるマルチＣＰＵシステムが挙げられる。このようなマルチＣＰＵシステムでは、共有ＲＡＭを介して互いにデータ送受信を行っている。このようなマルチＣＰＵシステムに関する発明としては特許文献１に記載される従来技術がある。特許文献１では、非同期に制御される回路ブロック間の通信を、シリアルバス（シリアルインターフェース）を介して行う発明が開示されている。

特開２００８−４１０２２号公報

特許文献１の発明のように、シリアルバスを介して回路ブロック間の通信を行う場合には、シーケンサーなどが必要となり、回路規模が増大してしまうことがある。また、シリアルバスでのデータの送受信では、例えばバイトデータ（８ｂｉｔ）の場合、最低８ＣＬＫかかってしまい、データの送受信に時間がかかる。さらに、シーケンサーが必要な場合、シーケンサーが動作する為の時間も必要となり、そのための消費電流も加算される。

また、データの読み書きを同時に行うことができるように、メモリーとしてデュアルポートＲＡＭを用いることができる。しかし、デュアルポートＲＡＭを用いる場合には、ＲＡＭ（回路規模、面積）の大きさがシングルポートＲＡＭに比べて大きくなってしまう。

本発明の幾つかの態様によれば、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることができる回路装置及び電子機器等を提供することができる。

本発明の一態様は、シングルポートのメモリーと、処理回路とを有し、第１のクロック信号に基づいて動作する第１の回路ブロックと、制御回路を有し、第２のクロック信号に基づいて動作する第２の回路ブロックと、を含み、前記処理回路は、前記シングルポートの前記メモリーを介して、前記第２の回路ブロックへの書き込み情報を前記第２の回路ブロックに転送する回路装置に関係する。

本発明の一態様では、第１の回路ブロックの処理回路が、シングルポートのメモリーを介して、第２の回路ブロックへの書き込み情報を第２の回路ブロックに転送する。これにより、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることが可能になる。

また、本発明の他の態様は、シングルポートのメモリーと、調停回路と、処理回路とを有し、第１のクロック信号に基づいて動作する第１の回路ブロックと、制御回路を有し、第２のクロック信号に基づいて動作する第２の回路ブロックと、を含み、前記処理回路は、前記シングルポートの前記メモリーを介して、前記第２の回路ブロックへの書き込み情報を前記第２の回路ブロックに転送し、前記調停回路は、前記処理回路が前記メモリーに対する読み出し動作を行う場合に、第１の論理レベルとなる調停信号を出力し、前記制御回路は、前記調停信号が前記第１の論理レベルとは異なる第２の論理レベルである場合に、前記メモリーから前記書き込み情報を読み出す回路装置に関係する。

本発明の他の態様では、第１の回路ブロックの処理回路が、シングルポートのメモリーを介して、第２の回路ブロックへの書き込み情報を第２の回路ブロックに転送する。この際に、処理回路がメモリーに対する読み出し動作を行う場合に、第１の回路ブロックの調停回路が、第１の論理レベルとなる調停信号を出力する。そして、第２の回路ブロックの制御回路は、調停信号が第１の論理レベルとは異なる第２の論理レベルである場合に、メモリーから書き込み情報を読み出す。

これにより、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることが可能になる。また、第１の回路ブロックの処理回路がメモリーからデータを読み出すタイミングと、第２の回路ブロックの制御回路がメモリーからデータを読み出すタイミングとをずらすこと等が可能となる。

また、本発明の一態様では、前記第１の回路ブロックは、調停回路を有し、前記制御回路は、前記書き込み情報を前記メモリーから読み出す場合には、リード信号をアクティブにし、前記調停回路は、前記制御回路からの前記リード信号が前記アクティブの場合において、前記処理回路からのリード信号もアクティブである場合には、調停信号を第１の論理レベルにし、前記処理回路からの前記リード信号が非アクティブである場合には、前記調停信号を前記第１の論理レベルとは異なる第２の論理レベルにしてもよい。

これにより、第２の回路ブロックによるメモリーへのアクセスよりも、第１の回路ブロックによるメモリーへのアクセスを優先させること等が可能になる。

また、本発明の一態様では、前記制御回路は、前記メモリーからの前記書き込み情報を記憶するレジスターを有し、前記制御回路からの前記リード信号を前記アクティブにした場合に、前記調停信号が前記第１の論理レベルである場合には、前記レジスターに記憶された情報を前記レジスターに書き戻してもよい。

これにより、第２の回路ブロックが書き込み情報を読み出すことができない場合に、読み出しを行う前にレジスターに記憶されていた情報を保持すること等が可能になる。

また、本発明の一態様では、前記制御回路は、前記レジスターに出力する情報を選択する第１のセレクターを有し、前記レジスターは、前記リード信号が前記アクティブになった場合に、データを取り込み、前記第１のセレクターは、前記調停信号が前記第１の論理レベルである場合には、前記レジスターに記憶された情報を選択して、前記レジスターに出力し、前記調停信号が前記第２の論理レベルである場合には、前記メモリーの出力を選択して、前記レジスターに出力してもよい。

これにより、第２の回路ブロックは、メモリーへのアクセスが許可された場合には、書き込み情報を読み出し、メモリーへのアクセスが拒否された場合には、レジスターの元の記憶状態を保持する等が可能になる。

また、本発明の一態様では、前記第１の回路ブロックは、前記調停信号が前記第１の論理レベルの場合に、前記処理回路からのアドレスを前記メモリーに出力し、前記調停信号が前記第２の論理レベルの場合に、前記制御回路からのアドレスを前記メモリーに出力する第２のセレクターを含んでいてもよい。

これにより、調停信号が第１の論理レベルである場合に、処理回路がメモリーにおいて書き込み情報を書き込み及び読み出しをすることが可能になり、調停信号が第２の論理レベルである場合に、制御回路がメモリーから書き込み情報を読み出しすること等が可能になる。

また、本発明の一態様では、前記制御回路からは前記メモリーに対して書き込み不能であり、前記処理回路からは前記メモリーに対して書き込み可能であってもよい。

これにより、書き込み及び読み出し制御を簡略化すること等が可能になる。

また、本発明の他の態様では、前記回路装置を含む電子機器に関係する。

本実施形態の回路装置の回路構成図。 本実施形態の回路装置の他の回路構成図。 本実施形態の回路装置の詳細な回路構成図。 シングルポートＲＡＭのメモリー領域の割り当て例の説明図。 回路装置の具体的な回路構成図。 調停信号の説明図。 回路装置の動作を説明するタイミングチャート。 変形例における回路装置の回路構成図。 電子機器のシステム構成図。

以下、本実施形態について説明する。なお、以下で説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。

１．回路装置
本実施形態の回路装置３００の回路構成図を、図１に示す。図１に示すように、本実施形態の回路装置３００は、第１の回路ブロック１００（メインシステム）と、第２の回路ブロック２００（サブシステム）と、を含む。第１の回路ブロック１００は、シングルポートのメモリー１１０と、処理回路１２０とを有し、第１のクロック信号に基づいて動作する。第２の回路ブロック２００は、制御回路２１０を有し、第２のクロック信号に基づいて動作する。

そして、処理回路１２０は、シングルポートのメモリー１１０を介して、第２の回路ブロック２００への書き込み情報を第２の回路ブロック２００に転送する。より具体的な動作については後述する。

本実施形態では、シングルポートのメモリー１１０を用いるため、メモリーの大きさ（回路規模、面積）を抑制することができる。また、本実施形態では、シーケンサーを用いていないため、回路規模及び消費電力の増大を抑制することができる。

よって、複数の回路ブロック間で通信を行う場合に、回路規模の増大を抑制しつつ、高速にデータの受け渡しをすることが可能となる。

このように本実施形態では、シングルポートのメモリー１１０を用いて、第１の回路ブロック１００から第２の回路ブロック２００へとデータ（書き込み情報）の受け渡しをする。この際には、第１の回路ブロック１００と第２の回路ブロック２００の両方がメモリー１１０にアクセスする必要がある。しかし、シングルポートのメモリーでは、書き込み情報の読み出し（リード）と書き込み（ライト）を同時に行うことが出来ない。また、第１の回路ブロック１００と第２の回路ブロック２００の両方が同時にメモリー１１０から書き込み情報の読み出しを行ったり、同時に書き込みを行ったりすることも出来ない。そのため、書き込み情報の読み出しタイミングと書き込みタイミングを調整する必要がある。

そこで、本実施形態では、図２に示すように、第１の回路ブロック１００が、調停回路１３０をさらに有していてもよい。図２には、本実施形態の回路装置３００のより具体的な回路構成図を示す。なお、図２の例において、第１の回路ブロック１００及び第２の回路ブロック２００のその他の構成については、図１に示す構成と同様である。

この場合、調停回路１３０は、処理回路１２０がメモリー１１０に対する読み出し動作を行う場合に、第１の論理レベル（例えばローレベル）となる調停信号を出力する。そして、制御回路２１０は、調停信号が第１の論理レベルとは異なる第２の論理レベル（例えばハイレベル）である場合に、メモリー１１０から書き込み情報を読み出す。

すなわち、調停信号が第１の論理レベルである場合には、第１の回路ブロック１００の処理回路１２０がメモリー１１０からデータの読み出し動作を行うため、第２の回路ブロック２００の制御回路２１０からメモリー１１０へのアクセスを禁止する。一方で、調停信号が第２の論理レベルである場合には、第１の回路ブロック１００の処理回路１２０がメモリー１１０からデータの読み出し動作を行っていないため、第２の回路ブロック２００の制御回路２１０からメモリー１１０へのアクセスを許可する。

よって、第１の回路ブロック１００の処理回路１２０がメモリー１１０からデータを読み出すタイミングと、第２の回路ブロック２００の制御回路２１０がメモリー１１０からデータを読み出すタイミングとをずらすこと等が可能となる。

また、第１の回路ブロック１００の処理回路１２０は、メモリー１１０から書き込み情報を読み出す場合には、リード信号をアクティブにする。同様に、第２の回路ブロック２００の制御回路２１０が、メモリー１１０から書き込み情報を読み出す場合にも、リード信号をアクティブにする。そして、調停回路１３０は、制御回路２１０からのリード信号がアクティブの場合において、処理回路１２０からのリード信号もアクティブである場合には、調停信号を第１の論理レベルにし、処理回路１２０からのリード信号が非アクティブである場合には、調停信号を第１の論理レベルとは異なる第２の論理レベルにする。

つまり、処理回路１２０と制御回路２１０の両方がリード信号をアクティブにしている場合、または処理回路１２０のみがリード信号をアクティブにしている場合には、処理回路１２０がメモリー１１０から書き込み情報を読み出し可能にする。一方、制御回路２１０のみがリード信号をアクティブにしている場合に限り、制御回路２１０がメモリー１１０から書き込み情報を読み出し可能にする。

これにより、第２の回路ブロック２００によるメモリー１１０へのアクセスよりも、第１の回路ブロック１００によるメモリー１１０へのアクセスを優先させること等が可能になる。

また、以下で説明する例においては、制御回路２１０からはメモリー１１０に対して書き込み不能であり、処理回路１２０からはメモリー１１０に対して書き込み可能であるものとする。

これにより、書き込み及び読み出し制御を簡略化すること等が可能になる。ただし、本実施形態はこれに限定されない。

２．詳細な回路構成
本実施形態の回路装置は、図３に示すような構成を採用することができる。図３の例では、ＳｏＣ（System On Chip）４００が、図１に示す回路装置３００に相当し、メインシステム５００が、図１に示す第１の回路ブロック１００に相当し、各サブシステム（サブシステム１〜サブシステムn）が、図１に示す第２の回路ブロック２００に相当する。図１及び図２の例では、第２の回路ブロック２００が１つだけ、第１の回路ブロック１００に接続されているが、図３の例のように、複数の第２の回路ブロック２００（図３の６１０〜６ｎ０）が、第１の回路ブロック１００に接続されていてもよい。

そして、図３の例では、メインシステム５００が、ＣＰＵ（Central Processing Unit）５０１と、シングルポートＲＡＭ（Random Access Memory）５０２と、Ｆｌａｓｈメモリー５０３と、第１のクロック信号を出力するクロック生成回路（クロックソース）５０４と、リセット回路５０５と、バス５０６とを有する。ＣＰＵ５０１は、図１に示す処理回路１２０に相当し、シングルポートＲＡＭ５０２は、図１に示すメモリー１１０に相当する。

また、図３の例では、各サブシステム（６１０〜６ｎ０）が、制御部（６１１〜６ｎ１）と、第２のクロック信号を出力するクロック生成回路（６１２〜６ｎ２）と、リセット回路（６１３〜６ｎ３）とを有する。制御部（６１１〜６ｎ１）は、図１に示す制御回路２１０に相当する。なお、各クロック生成回路（６１２〜６ｎ２）はクロック周波数が互いに異なり、各クロック生成回路（６１２〜６ｎ２）が出力するクロック信号は、互いに異なっていてもよい。つまり、メインシステム５００と、各サブシステム（６１０〜６ｎ０）の全てが非同期であってもよい。

そして、前述したように、メインシステム５００のＣＰＵ５０１が、シングルポートＲＡＭ５０２に書き込み情報を書き込み、各サブシステム（６１０〜６ｎ０）の制御部（６１１〜６ｎ１）が、シングルポートＲＡＭ５０２から書き込み情報を読み出す。この場合、シングルポートＲＡＭ５０２は、例えば図４に示すようにメモリー領域が割り当てられる。具体的に図４の例では、メモリー領域は、メインシステム５００のＣＰＵ５０１のワーク領域となるRAMデータエリアと、各サブシステム（６１０〜６ｎ０）へ伝達する情報をメインシステム５００が書き込む領域であるサブシステムコントロールエリア１〜サブシステムコントロールエリアｎに分けられている。例えばメインシステム５００がサブシステム６１０に設定情報を伝達する場合には、メインシステム５００が、シングルポートＲＡＭ５０２のサブシステムコントロールエリア１に設定情報（書き込み情報）を書き込み、サブシステム６１０が、サブシステムコントロールエリア１から書き込まれた設定情報を読み出す。他のサブシステムの場合においても同様である。

次に、図３に示した回路装置のさらに詳細な回路構成図を図５に示す。図５に示すように、メインシステム５００は、ＣＰＵ５０１と、シングルポートＲＡＭ５０２と、アドレス制御用セレクター（第２のセレクター）５０７と、調停回路（arbiter）５０８と、を含む。なお、調停回路（arbiter）５０８は、図２の調停回路１３０に相当する。

また、サブシステム６１０は、信号生成回路６１４と、レジスター６１５と、レジスター制御用セレクター（第１のセレクター）６１６と、を含む。レジスター６１５は、メモリー１１０からの書き込み情報を記憶し、リード信号がアクティブになった場合に、データを取り込む。信号生成回路６１４は、メモリー１１０から読み出した書き込み情報を記憶するレジスター６１５のアドレスと、リードイネーブル信号を生成する。レジスター制御用セレクター（第１のセレクター）６１６は、レジスター６１５に出力する情報を選択する。なお、これらの回路素子は、図１等に示す制御回路２１０に含まれる。また、図５の例では、サブシステム６１０のレジスター６１５をアドレス毎に分けて、レジスター１〜レジスターｋと記載している。レジスター制御用セレクター６１６もレジスター１〜レジスターｋに対応して設けられている。

そして、このような構成の回路装置３００において、メインシステム５００のＣＰＵ５０１は、書き込み情報をシングルポートＲＡＭ５０２に書き込む場合には、アクティブレベルのライトイネーブル信号ＷＥＳを調停回路５０８に出力し、書き込み情報をシングルポートＲＡＭ５０２から読み出す場合には、アクティブレベルのリードイネーブル信号ＲＥＳ（前述したリード信号）を調停回路５０８に出力する。同様に、サブシステム６１０の信号生成回路６１４は、書き込み情報をシングルポートＲＡＭ５０２から読み出す場合には、アクティブレベルのリードイネーブル信号ＲＥＳ（前述したリード信号）を調停回路５０８に出力する。

そして、調停回路５０８は、図６の表に示すように、サブシステム６１０のリードイネーブル信号ＲＥＳがアクティブ（１：イネーブル）であり、メインシステム５００のリードイネーブル信号ＲＥＳ及びライトイネーブル信号ＷＥＳがアクティブでない（０：ディスエーブル）場合にのみ、調停信号ＡＳを第２の論理レベル（図６のＯＫ）にする。一方、調停回路５０８は、図６の表に示すように、その他の場合には、調停信号を第１の論理レベル（図６のＮＧ）にする。

アドレス制御用セレクター５０７は、調停回路５０８が出力する調停信号ＡＳが第１の論理レベル（図６のＮＧ）である場合に、ＣＰＵ５０１（図１の処理回路１２０）からのアドレスＭＡＤをシングルポートＲＡＭ５０２（図１のメモリー１１０）に出力し、調停信号ＡＳが第２の論理レベル（図６のＯＫ）である場合に、信号生成回路６１４（図１の制御回路２１０）からのアドレス情報ＳＡＤをシングルポートＲＡＭ５０２に出力する。

これにより、調停信号ＡＳが第１の論理レベルである場合に、ＣＰＵ５０１（処理回路１２０）がシングルポートＲＡＭ５０２において書き込み情報を書き込み及び読み出しをすることが可能になり、調停信号ＡＳが第２の論理レベルである場合に、制御回路２１０がシングルポートＲＡＭ５０２から書き込み情報を読み出しすること等が可能になる。なお、ＣＰＵ５０１がシングルポートＲＡＭ５０２に書き込み情報を書き込む場合には、シングルポートＲＡＭ５０２のデータ入力端子に対して、書き込み情報ＷＤを出力する。さらに、ＣＰＵ５０１が書き込み情報ＷＤを出力した場合には、ＣＰＵ５０１は、シングルポートＲＡＭ５０２に書き込み情報を書き込んだことを通知するための書き込み信号ＷＳを信号生成回路６１４に出力する。また、ＣＰＵ５０１又はサブシステム６１０が、シングルポートＲＡＭ５０２から書き込み情報を読み出す場合には、シングルポートＲＡＭ５０２のデータ出力端子から、読み出し情報ＲＤとして書き込み情報ＷＤを取得する。

前述してきたように、調停信号が第１の論理レベル（図６のＮＧ）である場合には、制御回路２１０が、シングルポートＲＡＭ５０２から書き込み情報を読み出すことができない。そのため、制御回路２１０からのリード信号をアクティブにした場合に、調停信号が第１の論理レベルである場合には、レジスター６１５に記憶された情報をレジスター６１５に書き戻す。

これにより、書き込み情報を読み出すことができない場合に、読み出しを行う前にレジスター６１５に記憶されていた情報を保持すること等が可能になる。

言い換えれば、レジスター制御用セレクター６１６は、調停信号が第１の論理レベル（図６のＮＧ）である場合には、レジスター６１５に記憶された情報を選択して、レジスター６１５に出力し、調停信号が第２の論理レベル（図６のＯＫ）である場合には、シングルポートＲＡＭ５０２（メモリー１１０）の出力を選択して、レジスター６１５に出力する。

これにより、シングルポートＲＡＭ５０２（メモリー１１０）へのアクセスが許可された場合には、書き込み情報を読み出し、シングルポートＲＡＭ５０２（メモリー１１０）へのアクセスが拒否された場合には、レジスター６１５の元の記憶状態を保持する等が可能になる。

また、サブシステムとメインシステムが非同期で、サブシステムのクロックがメインシステムのクロックより、十分遅い場合には、サブシステムがシングルポートＲＡＭから書き込み情報の読み出しを行っている間に、メインシステムがシングルポートＲＡＭにアクセスする可能性もある。この場合には、調停回路５０８は、メインシステム５００に第２の論理レベルの調停信号を出力して、シングルポートＲＡＭにアクセスできないことをメインシステム５００へ通知してもよい。

以上の動作の一例をタイミングチャートに示すと図７のようになる。なお、以下の説明における記号は図５に従う。図７の例では、まず、ＣＰＵ５０１から書き込み情報ＷＤが、シングルポートＲＡＭ５０２のデータ入力端子に出力される。この時点では、メインシステム５００からのライトイネーブル信号ＷＥＳ及びサブシステム６１０からのリードイネーブル信号ＲＥＳは、ディスエーブルになっている。そして、ＣＰＵ５０１から、アクティブレベルのライトイネーブル信号ＷＥＳが調停回路５０８に出力されると、ＣＰＵ５０１からの書き込み情報ＷＤが、シングルポートＲＡＭ５０２に書き込まれる。そして、ＣＰＵ５０１は、書き込み情報ＷＤの書き込み後に、ライトイネーブル信号ＷＥＳを再びディスエーブル状態に戻す。

さらに、前述したように、ＣＰＵ５０１は、データを書き込んだ旨を、信号生成回路６１４に通知する。すると、信号生成回路６１４は、アクティブレベルのリードイネーブル信号ＲＥＳを調停回路５０８に出力し、読み込んだ書き込み情報を記憶するためのレジスター６１５のアドレス情報ＳＡＤを、アドレス制御用セレクター５０７に出力する。

そして、リードイネーブル信号ＲＥＳを取得した調停回路５０８は、第２の論理レベルの調停信号ＡＳを、アドレス制御用セレクター５０７に出力し、アドレス制御用セレクター５０７がシングルポートＲＡＭ５０２にレジスター６１５のアドレス情報ＳＡＤを出力する。その後、シングルポートＲＡＭ５０２が取得したアドレス情報ＳＡＤに対応するアドレスに、書き込み情報を出力する。以上のようにして、ＣＰＵ５０１から、シングルポートＲＡＭ５０２に書き込み情報を書き込み、書き込み情報をサブシステム６１０が読み出すことが可能になる。

３．変形例
また、本実施形態は、図８に示すような変形実施も可能である。図８の例では、各サブシステム（６１０〜６ｎ０）がリセット回路を有しておらず、メインシステムが各サブシステム（６１０〜６ｎ０）をリセット回路するサブシステムリセット回路５０９を有している。その他の構成は、前述した図３の例と同様である。

本変形例では、各サブシステム（６１０〜６ｎ０）は、起動後に必ずシングルポートＲＡＭにアクセスし、各サブシステムに対応するメモリー領域（前述した図４のサブシステムコントロールエリア１〜サブシステムコントロールエリアｎ）に記憶された設定情報を読み出すものとする。そのため、メインシステムは、サブシステムの動作前にサブシステムの動作設定を行うことができる。そして、設定後に、サブシステムリセット回路５０９により各サブシステム（６１０〜６ｎ０）をリセットすれば、メインシステムからサブシステムを簡単に制御することが可能になる。

４．電子機器
本実施形態の回路装置３００は、種々の電子機器に適用することが可能である。本実施形態の回路装置３００を適用できる電子機器としては、例えば車載表示装置（例えばメーターパネル等）や、モニター、ディスプレイ、単板プロジェクター、テレビション装置、情報処理装置（コンピューター）、携帯型情報端末、カーナビゲーションシステム、携帯型ゲーム端末、ＤＬＰ（Digital Light Processing）装置、プリンター等が挙げられる。

図９に本実施形態の回路装置３００を含む電子機器７００のシステム構成図を示す。電子機器７００は、回路装置３００と、記憶部３１０と、ユーザーインターフェース部３２０と、データインターフェース部３３０とを含む。

ユーザーインターフェース部３２０は、ユーザーからの種々の操作を受け付けるインターフェース部である。例えば、ボタンやマウス、キーボード、タッチパネル等で構成される。データインターフェース部３３０は、例えば制御データの入出力を行うインターフェース部である。例えばＵＳＢ等の有線通信インターフェースや、或は無線ＬＡＮ等の無線通信インターフェースである。記憶部３１０は、データインターフェース部３３０から入力された制御データを記憶する。或は、記憶部３２０は、回路装置３００のワーキングメモリーとして機能する。ただし、本実施形態の電子機器７００は、図９に示す構成には限定されず、種々の変形実施が可能である。

以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１００…第１の回路ブロック、１１０…メモリー、１２０…処理回路、１３０…調停回路、
２００…第２の回路ブロック、２１０…制御回路、３００…回路装置、３１０…記憶部、
３２０…ユーザーインターフェース部、３３０…データインターフェース部、
４００…ＳｏＣ、５００…メインシステム、５０１…ＣＰＵ、
５０２…シングルポートＲＡＭ、５０３…Ｆｌａｓｈメモリー、
５０４…クロック生成回路、５０５…リセット回路、５０６…バス、
５０７…アドレス制御用セレクター（第２のセレクター）、５０８…調停回路、
５０９…サブシステムリセット回路、６１０〜６ｎ０…サブシステム、
６１１〜６ｎ１…制御部、６１２〜６ｎ２…クロック生成回路、
６１３〜６ｎ３…リセット回路、６１４〜６ｎ４…信号生成回路、６１５…レジスター、
６１６…レジスター制御用セレクター（第１のセレクター）

Claims (8)

1. シングルポートのメモリーと、処理回路とを有し、第１のクロック信号に基づいて動作する第１の回路ブロックと、
   制御回路を有し、第２のクロック信号に基づいて動作する第２の回路ブロックと、
   を含み、
   前記処理回路は、
   前記シングルポートの前記メモリーを介して、前記第２の回路ブロックへの書き込み情報を前記第２の回路ブロックに転送することを特徴とする回路装置。
2. シングルポートのメモリーと、調停回路と、処理回路とを有し、第１のクロック信号に基づいて動作する第１の回路ブロックと、
   制御回路を有し、第２のクロック信号に基づいて動作する第２の回路ブロックと、
   を含み、
   前記処理回路は、
   前記シングルポートの前記メモリーを介して、前記第２の回路ブロックへの書き込み情報を前記第２の回路ブロックに転送し、
   前記調停回路は、
   前記処理回路が前記メモリーに対する読み出し動作を行う場合に、第１の論理レベルとなる調停信号を出力し、
   前記制御回路は、
   前記調停信号が前記第１の論理レベルとは異なる第２の論理レベルである場合に、前記メモリーから前記書き込み情報を読み出すことを特徴とする回路装置。
3. 請求項１又は２において、
   前記第１の回路ブロックは、
   調停回路を有し、
   前記制御回路は、
   前記書き込み情報を前記メモリーから読み出す場合には、リード信号をアクティブにし、
   前記調停回路は、
   前記制御回路からの前記リード信号が前記アクティブの場合において、前記処理回路からのリード信号もアクティブである場合には、調停信号を第１の論理レベルにし、前記処理回路からの前記リード信号が非アクティブである場合には、前記調停信号を前記第１の論理レベルとは異なる第２の論理レベルにすることを特徴とする回路装置。
4. 請求項３において、
   前記制御回路は、
   前記メモリーからの前記書き込み情報を記憶するレジスターを有し、
   前記制御回路からの前記リード信号を前記アクティブにした場合に、前記調停信号が前記第１の論理レベルである場合には、前記レジスターに記憶された情報を前記レジスターに書き戻すことを特徴とする回路装置。
5. 請求項４において、
   前記制御回路は、
   前記レジスターに出力する情報を選択する第１のセレクターを有し、
   前記レジスターは、
   前記リード信号が前記アクティブになった場合に、データを取り込み、
   前記第１のセレクターは、
   前記調停信号が前記第１の論理レベルである場合には、前記レジスターに記憶された情報を選択して、前記レジスターに出力し、
   前記調停信号が前記第２の論理レベルである場合には、前記メモリーの出力を選択して、前記レジスターに出力することを特徴とする回路装置。
6. 請求項２乃至５のいずれかにおいて、
   前記第１の回路ブロックは、
   前記調停信号が前記第１の論理レベルの場合に、前記処理回路からのアドレスを前記メモリーに出力し、前記調停信号が前記第２の論理レベルの場合に、前記制御回路からのアドレスを前記メモリーに出力する第２のセレクターを含むことを特徴とする回路装置。
7. 請求項１乃至６のいずれかにおいて、
   前記制御回路からは前記メモリーに対して書き込み不能であり、前記処理回路からは前記メモリーに対して書き込み可能であることを特徴とする回路装置。
8. 請求項１乃至７のいずれかに記載の回路装置を含むことを特徴とする電子機器。

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