JP2005092764A

JP2005092764A - 画像形成装置、インタフェースボード、インタフェース用チップ及び情報処理装置

Info

Publication number: JP2005092764A
Application number: JP2003328599A
Authority: JP
Inventors: Toshio Takahashi; 敏男高橋
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-09-19
Filing date: 2003-09-19
Publication date: 2005-04-07

Abstract

【課題】使用していないメモリ領域へのクロック供給を動的に制御することにより、通常動作時においても、消費電力を低減させることを可能にする。
【解決手段】ネットワークインタフェースに設けられるバッファメモリを１つのＲＡＭブロックではなく、複数のＲＡＭブロックで構成し、通信速度によって、必要のないＲＡＭブロックへの供給クロックを停止させるという制御を行うことにより、不必要な電力消費を防止する。ソフトウェアは、ネットワークの物理層デバイスのレジスタ値から通信速度を知ることができるので、ネットワーク接続後のデバイス初期化時に、通信速度に応じて、使用しないＲＡＭブロックへのクロックの供給を停止する制御を行うことができ、ＲＡＭブロックへのクロックの供給を制御することにより、通信速度に応じて使用するバッファメモリサイズ（アドレス空間）を変更する。
【選択図】図２

Description

本発明は、画像形成装置、インタフェースボード、インタフェース用チップ及び情報処理装置に係り、特に、ネットワークインターフェイスを内蔵している複写機、プリンタ及びそれらの複合機等において、ネットワークインターフェースのメモリ及び回路における消費電力を低減することを可能にした画像形成装置、インタフェースボード、インタフェース用チップ及び情報処理装置に関する。

従来、ネットワークインターフェイスを内蔵している複写機、プリンタ及びそれらの複合機等におけるネットワークコントローラは、ネットワーク速度やデータ量に関わらず一定の送受信バッファを使用している。そして、サスペンド状態等のような省エネルギーモードにおいて、この送受信バッファに供給するクロックを停止させる等により消費電力を抑える工夫を行った従来技術も知られているが、通常動作時に、常にメモリにはクロックが供給されており、また、回路の動作速度についても、最高速度に対応させるように説明されており、低速時には必要以上のパフォーマンスとなっている。

なお、この種のネットワークコントローラにおける省エネ技術に関する従来技術として、例えば、特許文献１等に記載されて知られている。
特開平８−６８８１号公報

前記した従来技術は、通常動作時においても、ネットワークの速度やデータ量に応じて必要とされる送受信バッファの量は変化しているにもかかわらず、一定の送受信バッファに電源を供給して使用しているため、使用していない不必要なしないメモリ領域が無駄に電力を消費しているわという問題点を有している。

本発明の目的は、前記した従来技術の問題点を解決し、使用していない不必要なメモリ領域へのクロック供給を動的に制御することにより、通常動作時においても、消費電力を低減させることを可能にし、また、通信速度に応じた回路の動作速度を選択することにより、消費電力を常に最小限に抑えるようにた画像形成装置、インタフェースボード、インタフェース用チップ及び情報処理装置を提供することにある。

前述した課題を解決し、目的を達成するため、本発明の第１の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える画像形成装置において、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とする。

また、本発明の第２の手段は、第１の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする。

また、本発明の第３の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える画像形成装置において、前記ネットワークインタフェースが、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第４の手段は、第３の手段において、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第５の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える画像形成装置において、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第６の手段は、第５の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第７の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備え、各種装置にオプションとして取り付け可能なインタフェースボードにおいて、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とする。

また、本発明の第８の手段は、第７の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする。

また、本発明の第９の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備え、各種装置にオプションとして取り付け可能なインタフェースボードにおいて、前記ネットワークインタフェースが、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第１０の手段は、第９の手段において、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第１１の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備え、各種装置にオプションとして取り付け可能なインタフェースボードにおいて、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第１２の手段は、第１１の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第１３の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備えるインタフェース用チップにおいて、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とする。

また、本発明の第１４の手段は、第１３の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする。

また、本発明の第１５の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備えるインタフェース用チップにおいて、前記ネットワークインタフェースが、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第１６の手段は、第１５の手段において、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第１７の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備えるインタフェース用チップにおいて、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第１８の手段は、第１７の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第１９の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える情報処理装置において、前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とする。

また、本発明の第２０の手段は、第１９の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする。

また、本発明の第２１の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える情報処理装置において、前記ネットワークインタフェースが、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第２２の手段は、第２１の手段において、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

また、本発明の第２３の手段は、ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える情報処理装置において、
前記ネットワークインタフェースが、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする。

また、本発明の第２４の手段は、第２３の手段において、前記クロック供給制御手段が、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段が、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする。

本発明によれば、システム上使用していてもアクセスしていない状態のメモリやシステム上必要のない領域のメモリにおける消費電力を低減させることが可能となり、また、ネットワークの通信速度に応じて動作クロックを調整できる部分についての消費電力の低減を行うことができる。さらに、本発明によれば、ネットワークインタフェースを使用していながらも、消費電力を必要最低限に調整することが可能になる。

以下、本発明による画像形成装置、インタフェースボード、インタフェース用チップ及び情報処理装置の実施形態を図面により詳細に説明する。

図１は本発明の一実施形態による画像形成装置におけるコントローラユニットの構成例を示すブロック図である。図１に示す本発明の実施形態は、複写機、プリンタ、これらの複数の機能を持つ複合機における画像形成装置を例として示したものである。

コントローラユニットは、図１に示すように、ＡＳＩＣ１００と、このＡＳＩＣ１００に接続されたＨＤＤ１１６、通信回線に接続される物理層デバイス１１７、１１８、１２０、ＳＤカード１１９、ＣＰＵ１２１、メモリ１２２と、さらに、内部バスを介してＡＳＩＣ１００に接続されるスキャナユニット１２３と、プリンタエンジン１２４とにより構成される。また、ＡＳＩＣ１００は、メモリ・アービタ１０１と、このメモリ・アービタ１０１に接続されたＤＭＡコントローラ１０２〜１０６と、ＩＥＥＥ１２８４インタフェース１１２と、ＣＰＵ１２１に接続されるＣＰＵインタフェース１１３と、メモリ１２２に接続されるメモリコントローラ１１４と、内部バスに接続されるプリンタエンジンインタフェース１１５とにより構成されている。そして、前述のＤＭＡコントローラ１０２〜１０６のそれぞれは、ＨＤＤインタフェース１０７を介してＨＤＤ１１６に、ＵＳＢインタフェース１０８を介して物理層デバイス１１７に、ＭＡＣ１０９を介して物理層デバイス１１８に、ＳＤカードインタフェース１１０を介してＳＤカード１１９に、ＩＥＥＥ１３９４インタフェース１１１を介して物理層デバイス１２０に接続されている。

前述したような画像形成装置におけるコントローラユニットの構成と、通常の処理動作は、一般によく知られているところであるため、ここでの説明を省略する。

コントローラユニットに含まれるネットワークインターフェースの１つとして、図１には、物理層デバイス１１８とＭＡＣ(Media Access Controller）２とにより構成されたものが示されており、ＤＭＡコントローラ１０４を介してメモリ・アービタ１０１に接続されている。

物理層デバイス１１８は、図示しないパルストランスとコネクタとを通じてネットワークに接続される。ネットワークがイーサネット（登録商標）である場合、その通信速度は、１０Ｍｂｉｔ／秒、１００Ｍｂｉｔ／秒、１０００Ｍｂｉｔ／秒が使用可能であり、接続される装置（ハブ等）との間で行われるネゴシエーション動作により決定される。

メモリ・アービタ１０１には、ネットワークインターフェース以外に、ＨＤＤインターフェース１０７、ＵＳＢインターフェース１０８、ＳＤカードインターフェース１１０、ＩＥＥＥ１３９４インタフェース１１１、ＩＥＥＥ１２８４インタフェース１１２等の様々な入出力インターフェースが接続されており、これらのインターフェースとメモリ１２２との間のアクセスの調停を行っている。このため、ＭＡＣ１０９は、その内部に送信用／受信用のバッファメモリが内蔵され、一定時間メモリにアクセスすることができなくても、バッファオーバランやアンダーランが発生しないようにしている。

図２はＭＡＣ１０９に内蔵されるバッファメモリの通信速度に対応した使用範囲の例を説明する図である。

図２に示すバッファメモリは、全体で８Ｋバイトの大きさであり、２Ｋバイトつづの４つのメモリブロックＲＡＭ−１〜ＲＡＭ−４に分けられている。このバッファメモリは、４つのメモリブロックＲＡＭ−１〜ＲＡＭ−４が物理的に分けられており、論理的には一体のものに見えるように構成される。

一般に、メモリ１２２とＭＡＣ１０９との間でのデータの転送速度がある範囲で確保することができるならば、ネットワークの速度が遅い場合と速い場合とで、要求されるバッファのサイズも変わるべきである。バッファのサイズは、例えば、１０Ｍｂｐｓ(bit per sec）の場合、２Ｋバイトで十分であるが、１００Ｍｂｐｓではその倍の４Ｋバイト、１０００Ｍｂｐｓならばさらに倍の８Ｋバイトといった具合である。

必要以上のバッファメモリを動作させておくことは、不必要な電力を消費していることになる。そこで、本発明の実施形態は、バッファメモリを１つのＲＡＭブロックではなく、図２に示すように、複数のＲＡＭブロックで構成し、通信速度によって、必要のないＲＡＭブロックへの供給クロックを停止させるという制御を行うことにより、不必要な電力消費を防止するようにしている。ソフトウェアは、物理層デバイス１１８のレジスタ値から通信速度を知ることができるので、ネットワーク接続後のデバイス初期化時に、使用しないＲＡＭブロックへのクロックの供給を停止する制御を行うことが可能である。そして、ＭＡＣ１０９は、ＲＡＭブロックへのクロックの供給を制御することにより、通信速度に応じて使用するバッファメモリサイズ（アドレス空間）を変更する。

図３はバッファメモリ（ＲＡＭブロック）へのクロック供給を制御するクロック制御回路の一例を示す図である。

図３に示すクロック制御回路は、アドレスデコード部３０１とナンドゲート３０２とにより構成される。そして、バッファメモリが割り当てられたアドレス空間へのアクセス時、アドレスの上位の一部のビット、バッファメモリが図２に示すような構成の場合、ＲＡＭ−１〜ＲＡＭ−４のどのＲＡＭブロックかを識別できる部分のアドレスの上位の一部のビットがアドレスデコード部３０１に入力される。アドレスデコード部３０１は、割り当てられたアドレス空間へのアクセス時に“０”を出力し、該当しないアドレスの場合、“１”を出力し、ナンドゲート３０２の一方の端子に入力する。これにより、ナンドゲート３０２の他方の端子に入力されるクロックを制御して、必要なＲＡＭブロックにだけクロックを与えることができる。一般に、バッファメモリに対する書き込み、読み出しは、連続したアドレスに対して行われるので、１つのＲＡＭブロックに対して書き込み、読み出しが行われている間は、そのＲＡＭブロックに対してだけクロックを供給することができる。

図４はバッファメモリに対する実際の動作波形の一例を示す図である。この図からクロック制御回路により、クロック入力が、アドレスから生成されたゲート信号によって制御されていることが判る。

図５は図３に示すクロック制御回路と図２に示すバッファメモリとの接続の具体例を示すブロック図である。

図５に示すように、図３に示すクロック制御回路は、バッファメモリの各ＲＡＭブロックＲＡＭ−１〜ＲＡＭ−４のそれぞれのライトアドレス側と、リードアドレス側とに接続される。そして、図５において、クロック制御回路の前述したように制御により、１つのＲＡＭブロックに対して書き込み、読み出しが行われている間は、そのＲＡＭブロックに対してだけクロックを供給し、他のＲＡＭブロックに対するクロックの供給を停止することができる。これにより、無駄な電力の消費を抑制することができる。

既に説明したようにＲＡＭブロックは、それぞれ２Ｋバイト程度もあれば十分であるが、システムの要求に応じてＲＡＭブロックのサイズを変更してもよいし、ＲＡＭブロックの数を変更してもよく、より細かい消費電力の制御をしたいのであれば、ＲＡＭブロックのサイズを小さくしてブロック数を増やすこともできる。

前述したようなバッファメモリに対する本発明の実施形態による制御は、ＭＡＣ１０９内に設けられるバッファメモリに対するものとして制御したが、本発明は、図１に示す他のインタフェース１０７、１０８、１１０〜１１２にの内部に設けられるバッファメモリに対しても適用することができる。

図５において、送信であればライトアドレス側、受信であればリードアドレス側は、図１のＤＭＡコントローラ１０４に接続される。通常、ＤＭＡコントローラ１０４とメモリ１２２との間のスループットは、ネットワークの最大負荷（速度）時でも十分なデータ転送速度が確保できるように設計されている。ところが、ネットワークの速度は、１０Ｍｂｐｓ／１００Ｍｂｐｓ／１０００Ｍｂｐｓと、最高と最低とで１００倍もの速度差がある。一般に、回路の消費電力は、動作クロックに比例するといわれており、１０００Ｍｂｐｓに合わせた回路動作で１０Ｍｂｐｓで通信を行うことは電力の無駄使いともいえる。

電力消費の低減を図ることを可能にする制御として、各機能機器の不使用時にそれらの機器に対するクロックの供給を停止する制御を行うこと、及び、クロックの周波数を変更することにより対応する方法もあり、次に、これらについて説明する。

図６は各機能機器の不使用時にそれらの機器に対するクロックの供給を停止する制御の概要を説明する図である。図６に示す例は、図１に示したコントローラユニットと同一のものであるため符号を付していない。そして、図６の灰色に示された部分がクロックの供給が停止されている機能ブロックである。

本発明が対象としているプリンタ等を含む複合機は、省エネルギー状態であっても、ＰＣを代表とするネットワーク上の機器からの応答要求に応えられるように、部分的に動作させる状態にされているのが一般的である。図６に示す例は、出力動作に関わる部分や、ネットワーク以外の使用しないインタフェースに対するクロックの供給を停止させている状態を示しており、省エネルギー状態では、ネットワークインタフェースに限らず、使用するインタフェース、ＣＰＵ、メモリ、それらの周辺回線以外に対するクロックの供給を停止させている。

前述で説明した本発明の実施形態は、このような省エネルギーモードにある機器における更なる省電力効果を得ることができる。そして、前述した本発明の実施形態では、バッファメモリの分割と使用サイズの変更とにより、ＭＡＣでの省電力化を図ることを説明したが、クロックの周波数を変更することにより、さらなる省電力化を図ることができ、次に、クロックの周波数の変更による省電力化について説明する。

メモリーアービタ１０１は、他の回路との共有部分であるため、ネットワーク速度による動作速度の変更を行うことはできない。しかし、ＤＭＡコントローラ１０４及びＭＡＣ１０９の内部、送信バッファのライトアドレス側と受信バッファのリードアドレス側との回路については、ネットワークの速度別の動作クロックを選択することが可能である。

例えば、ネットワーク速度１０００Ｍｂｐｓの場合の動作クロック８０ＭＨｚ、ネットワーク速度１００Ｍｂｐｓの場合の動作クロック２０ＭＨｚ、ネットワーク速度１０Ｍｂｐｓの場合の動作クロック５ＭＨｚというように、動作クロックを選択する。このような制御を行った場合、このクロック周波数の制御が行われている部分についての消費電力は、ネットワーク速度が１０００Ｍｂｐｓのときを１とすると、１００Ｍｂｐｓ時１／４、１０Ｍｂｐｓ時１／１６程度となる。

図７はネットワークインタフェース部のクロック供給モジュールの構成例を示す図、図８はクロックの切り替えを示す波形図、図９はネットワークの接続速度とバッファの空き容量によるクロック選択の例を示す図である。

図７に示すように、クロック供給モジュールは、クロックセレクタ７０１とクロック逓減回路７０２〜７０４とにより構成される。周波数ｆＭＨｚを有するクロックは、クロックセレクタ７０１に加えられると共に、クロック逓減回路７０２〜７０４に与えられて、周波数ｆＭＨｚの１／２、１／４、１／８に逓減されたクロックにされてクロックセレクタ７０１に加えられる。クロックセレクタ７０１には、制御信号として、ネットワーク接続速度の情報と、受信バッファの空き容量の情報とが与えられている。クロックセレクタ７０１は、ネットワーク接続速度の情報と、受信バッファの空き容量の情報とに基いて、クロックとして、周波数ｆＭＨｚのクロック、その１／２、１／４、１／８に逓減されたクロックの１つを選択し、選択したクロックをＤＭＡコントローラ１０４及びＭＡＣ１０９に供給する。

この結果、図８からも判るように、ＤＭＡコントローラ１０４及びＭＡＣ１０９に供給されるクロックは、ネットワーク接続速度、受信バッファの空き容量により選択された周波数のものに接続される。

ネットワークの接続速度とバッファの空き容量とによるクロック選択の例を図９に示している。図９に示す例では、ネットワーク接続速度１０００Ｍｂｐｓで、バッファの空き容量が残り７０％以上、７０％〜４０％、４０％未満の場合のクロック周波数が、それぞれ、ｆ／２ＭＨｚ、ｆＭＨｚ、ｆＭＨｚとして選択され、同様に、ネットワーク接続速度１０Ｍｂｐｓで、バッファの空き容量が残り７０％以上、７０％〜４０％、４０％未満の場合のクロック周波数が、それぞれ、ｆ／８ＭＨｚ、ｆ／４ＭＨｚ、ｆ／２ＭＨｚとして選択されることが示されている。

前述までに説明した本発明の実施形態は、省エネルギーの実現のための実施形態を画像形成装置におけるコントローラユニットに構成したものとして説明したが、本発明は、通信機能を有する情報処理装置に適用することもでき、さらに、オプションインタフェースボードとして構成して提供することができる。次に、オプションインタフェースボードとして構成した例について説明する。

図１０は本発明の一実施形態によるオプションインタフェースボードの構成を示すブロック図である。

図１０に示すオプションインタフェースボードは、画像形成装置を含む複合機等に設けられた拡張スロットに追加設置することにより、装置が当初装備していなかったインタフェース機能を装備することができるようにしたものです。そして、図１０に示す例は、図１に示したコントローラユニットにおける物理層デバイス１１７に接続されたＵＳＢインタフェース１０８及びＤＭＡコントローラ１０３によるＵＳＢインタフェースと、物理層デバイス１１８に接続されたＭＡＣ１０９及びＤＭＡコントローラ１０４によるネットワークインタフェースとを組み合わせてＡＳＩＣとして構成した例であり、ＵＳＢインタフェースと、ネットワークインタフェースとは、ＤＭＡ・アービタ１００１、ＰＣＩ１００２を介して拡張スロットに設置することができるように構成された例である。そして、ＵＳＢインタフェースと、ネットワークインタフェースとには、前述で説明した省エネルギーを実現するためのバッファメモリに対するクロックの制御、クロック周波数の制御機構が設けられている。

前述したオプションインタフェースボードは、ＵＳＢインタフェースと、ネットワークインタフェースとを組み合わせたものとして説明したが、ＩＥＥＥ１２８４やＩＥＥＥ１３９４、ＳＤカード等のインタフェースを組み合わせて、あるいは、ネットワークインタフェース単体の機能だけで構成してもよい。また、前述した例では、拡張スロットに装着する際のインタフェースとして、ＰＣＩを例としているが、このインタフェースは、ＰＣＩに限定されることなく、双方向でデータ通信を行うことができるものであれば、どのようなインタフェースを使用してもよい。また、前述したような各種のインタフェースだけを、インタフェース用チップとして構成して提供するようにすることもできる。

本発明の一実施形態による画像形成装置におけるコントローラユニットの構成例を示すブロック図である。ＭＡＣに内蔵されるバッファメモリの通信速度に対応した使用範囲の例を説明する図である。バッファメモリ（ＲＡＭブロック）へのクロック供給を制御するクロック制御回路の一例を示す図である。バッファメモリに対する実際の動作波形の一例を示す図である。図３に示すクロック制御回路と図２に示すバッファメモリとの接続の具体例を示すブロック図である。各機能機器の不使用時にそれらの機器に対するクロックの供給を停止する制御の概要を説明する図である。ネットワークインタフェース部のクロック供給モジュールの構成例を示す図である。クロックの切り替えを示す波形図である。ネットワークの接続速度とバッファの空き容量によるクロック選択の例を示す図である。本発明の一実施形態によるオプションインタフェースボードの構成を示すブロック図である。

符号の説明

１００ＡＳＩＣ
１０１メモリ・アービタ
１０２〜１０６ＤＭＡコントローラ
１０７ＨＤＤインタフェース
１０８ＵＳＢインタフェース
１０９ＭＡＣ
１１０ＳＤカードインタフェース
１１１ＩＥＥＥ１３９４インタフェース
１１２ＩＥＥＥ１２８４インタフェース
１１３ＣＰＵインタフェース
１１４メモリコントローラ
１１５プリンタエンジンインタフェース
１１６ＨＤＤ
１１７、１１８、１２０物理層デバイス
１１９ＳＤカード
１２１ＣＰＵ
１２２メモリ
１２３スキャナユニット
１２４プリンタエンジン

Claims

ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える画像形成装置において、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とする画像形成装置。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする請求項１記載の画像形成装置。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える画像形成装置において、
前記ネットワークインタフェースは、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする画像形成装置。
前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項３記載の画像形成装置。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える画像形成装置において、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする画像形成装置。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項５記載の画像形成装置。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備え、各種装置にオプションとして取り付け可能なインタフェースボードにおいて、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とするインタフェースボード。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする請求項７記載のインタフェースボード。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備え、各種装置にオプションとして取り付け可能なインタフェースボードにおいて、
前記ネットワークインタフェースは、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とするインタフェースボード。
前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項９記載のインタフェースボード。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備え、各種装置にオプションとして取り付け可能なインタフェースボードにおいて、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とするインタフェースボード。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項１１記載のインタフェースボード。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備えるインタフェース用チップにおいて、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とするインタフェース用チップ。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする請求項１３記載のインタフェース用チップ。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備えるインタフェース用チップにおいて、
前記ネットワークインタフェースは、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とするインタフェース用チップ。
前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項１５記載のインタフェース用チップ。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備えるインタフェース用チップにおいて、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とするインタフェース用チップ。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項１７記載のインタフェース用チップ。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える情報処理装置において、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段とを有することを特徴とする情報処理装置。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更することを特徴とする請求項１９記載の情報処理装置。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える情報処理装置において、
前記ネットワークインタフェースは、フレーム送信及び受信用のバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする情報処理装置。
前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項２１記載の情報処理装置。
ネットワークを介して外部機器との間でデータを授受するネットワークインタフェースを備える情報処理装置において、
前記ネットワークインタフェースは、フレーム送信及び受信用の複数のメモリブロックにより構成されるバッファメモリと、システム共有のメモリにアクセスするアクセス手段と、前記バッファメモリへの供給クロックを、メモリブロック単位でアクセス時にのみ供給するクロック供給制御手段と、前記バッファメモリ及び周辺回路への供給クロックの周波数を変更するクロック周波数制御手段とを有することを特徴とする情報処理装置。
前記クロック供給制御手段は、ネットワークインターフェースの接続速度に応じて、使用するバッファメモリサイズを変更し、前記クロック周波数制御手段は、ネットワークインターフェースの接続速度に応じて、供給クロックの周波数を変更することを特徴とする請求項２３記載の情報処理装置。