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JP2018010231A - 表示装置 - Google Patents

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Abstract

【課題】優れた電気特性を示す半導体装置、ならびにそれを含有する表示装置、および半導体装置、表示装置の作製方法を提供することを課題の一つとする。【解決手段】複数の画素を有し、複数の画素のうち少なくとも一つが第１のトランジスタと発光素子を有する表示装置が提供される。第１のトランジスタはゲート電極、ゲート電極上のゲート絶縁膜、ゲート絶縁膜上の酸化物半導体膜、および酸化物半導体膜と電気的に接続する第１の端子と第２の端子を含む。第２の端子は発光素子と電気的に接続される。第１の端子がゲート電極と重なる領域は、第２の端子がゲート電極と重なる領域よりも小さくすることができる。【選択図】図１

Description

本発明の実施形態の一つは半導体装置やそれを含む表示装置、例えば有機ＥＬ表示装置などの表示装置、およびこれらの作製方法に関する。
半導体特性を示す代表的な例としてケイ素（シリコン）やゲルマニウムなどの第１４族元素が挙げられる。特にシリコンは入手の容易さ、加工の容易さ、優れた半導体特性、特性制御の容易さなどに起因し、表示装置に代表されるほぼ全ての半導体デバイスで使用されている。シリコンと同様、酸化物、例えばインジウムやガリウムなどの１３族元素の酸化物も半導体特性を示し、トランジスタなどの半導体素子に使用することができる。例えば特許文献１から３で開示されているように、シリコンを含有する半導体（以下、シリコン半導体）を有するトランジスタと、酸化物半導体を有するトランジスタの両者が組み込まれた半導体デバイス、およびこれを利用する表示装置が開発されている。
特開２０１５−２２５１０４号公報 国際公開第２０１５−０３１０３７号公報 米国特許出願公開第２０１０／０１８２２２３号公報
本発明は、優れた電気特性を示す半導体装置、ならびにそれを含有する表示装置、および半導体装置、表示装置の作製方法を提供することを課題の一つとする。
本発明の実施形態の一つは、複数の画素を有し、複数の画素のうち少なくとも一つが第１のトランジスタと発光素子を有する表示装置である。第１のトランジスタはゲート電極、ゲート電極上のゲート絶縁膜、ゲート絶縁膜上の酸化物半導体膜、および酸化物半導体膜と電気的に接続する第１の端子と第２の端子を含む。第２の端子は発光素子と電気的に接続される。第１の端子がゲート電極と重なる領域は、第２の端子がゲート電極と重なる領域よりも小さくすることができる。
本発明の実施形態の一つである半導体装置の上面模式図と断面模式図。 本発明の実施形態の一つである半導体装置の上面模式図。 本発明の実施形態の一つである半導体装置の上面模式図と断面模式図。 本発明の実施形態の一つである半導体装置の上面模式図と断面模式図。 本発明の実施形態の一つである表示装置の斜視図。 本発明の実施形態の一つである表示装置の上面模式図。 本発明の実施形態の一つである表示装置の画素の等価回路。 本発明の実施形態の一つである表示装置の画素の上面模式図。 本発明の実施形態の一つである表示装置の断面模式図。 表示素子の焼き付き現象を説明する図。 本発明の実施形態の一つである表示装置の作製方法を示す断面模式図。 本発明の実施形態の一つである表示装置の作製方法を示す断面模式図。 本発明の実施形態の一つである表示装置の作製方法を示す断面模式図。 本発明の実施形態の一つである表示装置の作製方法を示す断面模式図。 本発明の実施形態の一つである表示装置の作製方法を示す断面模式図。 本発明の実施形態の一つである表示装置の断面模式図。 本発明の実施形態の一つである表示装置の画素の上面模式図。 本発明の実施形態の一つである表示装置の画素の上面模式図。
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省ほぼすることがある。
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
本明細書および特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
本実施形態では、本発明の実施形態の一つに係る半導体装置の構造に関し、図１乃至図３を用いて説明する。
［１．半導体装置１００］
本実施形態に係る半導体装置１００の上面模式図を図１（Ａ）に、図１（Ａ）の鎖線Ａ−Ｂに沿った断面模式図を図１（Ｂ）に示す。半導体装置１００はトランジスタであり、ゲート電極１０２、ゲート電極１０２上のゲート絶縁膜１０４、ゲート絶縁膜１０４上の酸化物半導体を含む膜（以下、酸化物半導体膜）１０６、酸化物半導体膜１０６上に位置し、酸化物半導体膜１０６と電気的に接する第１の端子１０８、第２の端子１１０を有している。酸化物半導体膜１０６はゲート電極１０２と重なる。図１（Ａ）に示すように、酸化物半導体膜１０６の底面の全体がゲート電極１０２と重なってもよく、あるはゲート電極１０２の上面全体が酸化物半導体膜１０６に覆われていてもよい。半導体装置１００は例えば絶縁膜１１２などの上に設けることができる。図１では、第２の端子１１０が酸化物半導体膜１０６の側面の一部に接するように半導体装置１００が描かれているが、第２の端子１１０は必ずしも酸化物半導体膜１０６の側面と接しなくてもよい。
本実施形態では、第１の端子１０８の幅は第２の端子１１０の幅よりも小さくなるよう、半導体装置１００を設計することができる。すなわち、第１の端子１０８がゲート電極１０２と重なる領域は、第２の端子１１０がゲート電極１０２と重なる領域よりも小さくすることができる。換言すると、第１の端子１０８が酸化物半導体膜１０６と重なる領域は、第２の端子１１０が酸化物半導体膜１０６と重なる領域よりも小さくてもよい。したがって、酸化物半導体膜１０６の辺のうち、第１の端子１０８と重なる辺を第１の辺１１４、第１の辺１１４に対向し、第２の端子１１０と重なる辺を第２の辺１１６とした場合、第１の辺１１４のうち第１の端子１０８と重なる部分は、第２の辺１１６のうち第２の端子１１０と重なる部分よりも短い。第２の端子１１０が酸化物半導体膜１０６と重なる領域は、第１の端子１０８が酸化物半導体膜１０６と重なる領域の２倍から２０倍、あるいは３倍から１０倍、あるいは５倍から１０倍とすることができる。
半導体装置１００では、ゲート電極１０２と第１の端子１０８間に半導体装置１００の閾値電圧よりも大きい電位差を与えると、図１（Ａ）の点線矢印で示すように電流が流れ、第１の端子１０８と第２の端子１１０の間に、直線状の電流経路だけでなく、曲線状の電流経路が形成される。したがって、酸化物半導体膜１０６の第１の辺１１４の両端部付近の領域（図中点線の丸で囲った部分）を除き、酸化物半導体膜１０６のほぼ全体を電流経路として利用することができる。このため、第１の端子１０８の幅を第２の端子１１０よりも小さくしてもチャネル幅を維持することができる。
一方、酸化物半導体膜１０６の第１の辺１１４の両端部付近の領域は、電流経路としては機能しないものの、浮遊（フローティング）状態として存在し、絶縁膜として振る舞う。したがって、この領域と重なるゲート絶縁膜１０４の上下には電界が与えられないため、寄生容量が形成されない。さらに上述したように、第１の端子１０８の幅は第２の端子１１０の幅よりも小さい。したがって、本実施形態で示す構造を用いることで、第１の端子１０８とゲート電極１０２によって形成される寄生容量を大幅に低減することができる。
［２．半導体装置１２０］
図１（Ａ）では酸化物半導体膜１０６は長方形の形状を有するように描かれているが、酸化物半導体膜１０６の形状はこれに限られず、正方形でもよい。また、電流経路として大きな寄与を持たない領域を削除した形状でもよい。例えば図２の半導体装置１２０に示すように、酸化物半導体膜１０６の第１の辺１１４が第２の辺１１６よりも短くてもよい。半導体装置１２０では、酸化物半導体膜１０６は第１の辺１１４とこれと直交する辺の間に、一つ以上の辺を有し、この辺は第１の辺１１４、第２の辺１１６に対して傾く。ただし、酸化物半導体膜１０６は第１の辺１１４とこれと直交する辺の間が曲線で結ばれていてもよい。あるいは台形の形状を有する酸化物半導体膜１０６を用いてもよい。
［３．半導体装置１３０］
第２の端子１１０は第１の端子１０８の一部を取り囲むような形状を有していてもよい。例えば図３（Ａ）の半導体装置１３０で示すように、第２の端子１１０の平面形状はＵ字型の開いた形状であり、図３（Ａ）の鎖線Ｃ−Ｄ、Ｅ−Ｆに沿った断面図（図３（Ｂ）、（Ｃ））に示すように、この開いた形状の開口を横切るように第１の端子１０８を設けることができる。このような構造を適用することにより、半導体装置１００と比較し、チャネル幅を更に大きくすることで、電流駆動力を上げることができる。この構造では、図３（Ａ）、（Ｃ）に示すように、酸化物半導体膜１０６は、第１の端子１０８の一部と第２の端子１１０の一部に挟まれる領域を有する。図３（Ａ）の点線矢印で示すように、この領域では、第１の端子１０８から第２の端子１１０へ、互いに逆の二つの方向へ電流を流すことができる。
半導体装置１００、１２０、１３０の第１の端子１０８、第２の端子１１０は、トランジスタのソース電極やドレイン電極に相当するが、トランジスタのソース電極、ドレイン電極は電流の向きやトランジスタの極性によって互いに入れ替わることがあるため、本明細書および請求項ではトランジスタのソース電極、ドレイン電極を端子と記す。したがって第１の端子１０８がソース電極、第２の端子１１０がドレイン電極として働く場合もあり、逆に第１の端子１０８がドレイン電極、第２の端子１１０がソース電極として機能することもある。
（第２実施形態）
本実施形態では、第１実施形態で示した半導体装置１００と容量素子（以下、容量）が積層された半導体装置１４０に関し、図４（Ａ）、（Ｂ）を用いて説明する。図４（Ａ）は半導体装置１４０の上面模式図であり、図４（Ｂ）は図４（Ａ）の破線Ｇ−Ｈに沿った断面模式図である。第１実施形態と同様の構成に関しては説明を割愛することがある。
半導体装置１４０は、トランジスタである半導体装置１００が容量１５０上に積層された構造を有する。具体的には、半導体装置１４０は第１の電極１４２、第１の電極１４２上の絶縁膜１４４を有する。そして絶縁膜１４４上に半導体装置１００を有している。第１実施形態で述べたように、半導体装置１００はゲート電極１０２、ゲート絶縁膜１０４、酸化物半導体膜１０６、第１の端子１０８、第２の端子１１０を備えている。半導体装置１４０では、ゲート電極１０２は絶縁膜１４４を挟んで第１の電極１４２と重なり、容量１５０を形成するとともに、半導体装置１００のゲート電極としても機能する。換言すると、ゲート電極１０２はトランジスタである半導体装置１００と容量１５０に共有される。絶縁膜１４４は容量１５０の誘電体として働く。
図４ではゲート電極１０２の底面全体が第１の電極１４２と重なっているが、半導体装置１４０の構造はこれに限られず、第１の電極１４２の全体がゲート電極１０２と重なってもよい。
容量１５０と半導体装置１００を積層させずに配置した場合と比較し、容量１５０と半導体装置１００の積層によって半導体装置１４０の面積を減らすことができ、半導体装置１４０を含む種々のデバイスの小型化が可能となる。例えば表示装置の画素では容量が大きな面積を占める場合が多い。このため、半導体装置１４０を画素に用いることで、大きな容量の上に大きなサイズの半導体装置１００を形成しても画素の面積を増大させる必要がない。したがって、本実施形態を適用することにより、画素の開口率や表示の解像度を犠牲にすることなく大きなチャネル幅を確保できると同時に、第１の端子１０８とゲート電極１０２によって形成される寄生容量を減少させることができる。
図示しないが、第１実施形態の半導体装置１２０や１３０を容量１４８と積層してもよい。
（第３実施形態）
本実施形態では、第１、第２実施形態で述べた半導体装置１００、１２０、１３０、あるいは１４０を含む表示装置に関し、図５乃至図９を用いて説明する。第１、第２実施形態と同様の構成に関しては説明を割愛することがある。
［１．全体構成］
本実施形態の表示装置２００は行方向と列方向に配置される複数の画素２０４を備えた表示領域２０６、ゲート側駆動回路２０８、ソース側駆動回路２１０を基板２０２の一方の面（上面）に有している。表示領域２０６、ゲート側駆動回路２０８、ソース側駆動回路２１０は基板２０２と対向基板２１６との間に設けられる。
複数の画素２０４には互いに異なる色を与える発光素子や液晶素子などの表示素子を設けることができ、これにより、フルカラー表示を行うことができる。例えば赤色、緑色、あるいは青色を与える表示素子を三つの画素２０４にそれぞれ設けることができる。あるいは、全ての画素２０４で白色を与える表示素子を用い、カラーフィルタを用いて画素２０４ごとに赤色、緑色、あるいは青色を取り出してフルカラー表示を行ってもよい。最終的に取り出される色は赤色、緑色、青色の組み合わせには限られない。例えば四つの画素２０４からそれぞれ赤色、緑色、青色、白色の４種類の色を取り出すこともできる。画素２０４の配列にも制限はなく、ストライプ配列、デルタ配列、ペンタイル配列などを採用することができる。
図６に示すように、ゲート側駆動回路２０８、ソース側駆動回路２１０からは種々の配線、例えば第１の走査線２２０、第２の走査線２２６、映像信号線２２２が表示領域２０６の方向に伸びており、それぞれ対応する画素２０４と接続される。ソース側駆動回路２１０からは配線２１４が基板２０２の側面（基板２０２の短辺）に向かって伸びており、配線２１４は基板２０２の端部で露出され、露出部は端子２１２を形成する。端子２１２はフレキシブルプリント回路（ＦＰＣ）などのコネクタ（図示せず）と接続される。外部回路（図示せず）から供給された制御信号及び映像信号がゲート側駆動回路２０８、ソース側駆動回路２１０に入力されるとともに、映像信号はソース側駆動回路２１０を介して画素２０４に与えられて画素２０４の表示素子が制御され、映像が表示領域２０６上に再現される。本実施形態ではゲート側駆動回路２０８は表示領域２０６を挟むように二つ設けられているが、ゲート側駆動回路２０８は一つでもよい。また、ゲート側駆動回路２０８とソース側駆動回路２１０、あるいはいずれか一方を基板２０２上に設けず、異なる基板上に設けられた駆動回路をコネクタ上に形成してもよい。
［２．画素回路］
図７に画素２０４の等価回路の一例を示す。画素２０４は第１の走査線２２０、第２の走査線２２６、第３の走査線２２８、映像信号線２２２、電流供給線２２４、リセット電源線２３０と接続される。第１の走査線２２０、第２の走査線２２６、第３の走査線２２８はゲート側駆動回路２０８から複数の画素２０４にわたって行方向に伸びる。一方映像信号線２２２は第１の走査線２２０、第２の走査線２２６、第３の走査線２２８とほぼ直交し、複数の画素２０４にわたって列方向に伸びる。電流供給線２２４、リセット電源線２３０は、図７においては列方向に延びるように記載されているが、行方向に延びてもよく、行と列の両方向に延び、メッシュ状の形状を形成してもよい。
画素２０４は半導体素子として第１のトランジスタ２４０、第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６、容量（保持容量）２４８、および表示素子２５０を有している。第１のトランジスタ２４０、には第１実施形態で述べた半導体装置１００、１２０、あるいは１３０を用いることができる。また、第１のトランジスタ２４０と容量２４８として、第２実施形態で示した半導体装置１４０を用いることができ、容量２４８と第１のトランジスタ２４０を積層することができる。以下の説明では、容量２４８と第１のトランジスタ２４０として第２実施形態で述べた半導体装置１４０を用いる例に関して説明する。第１のトランジスタ２４０と表示素子２５０との接続点をノードＸとする。
なお図７に示した等価回路は一つの例であり、トランジスタの数は４つに限られず、例えば２つや３つ、あるいは５つ以上でもよい。第４のトランジスタ２４６を画素２０４内に設けずにゲート側駆動回路２０８に設置するここでトランジスタの数を減らしてもよい。この場合、リセット電源線２３０はゲート側駆動回路２０８から行方向に伸ばすことができる。また、容量の数も一つに限られず、複数の容量を有していてもよい。上述した配線の組み合わせも一例であり、他の配線が設けられていてもよく、上記配線の一部が複数の画素２０４と共有されていてもよい。
表示素子２５０は液晶素子や発光素子から選択される。本実施形態では、表示素子２５０として発光素子を用いる例を示す。発光素子としては有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの自発光型素子が挙げられる。有機ＥＬ素子は画素電極と対向電極、ならびにこれらに挟持されるＥＬ層を含む。
第３のトランジスタ２４４のゲート電極には第２の走査線２２６が接続され、制御信号ＢＧが入力される。第３のトランジスタ２４４の第１の端子は電流供給線２２４に接続され、高電位ＰＶＤＤが印加される。第３のトランジスタ２４４の第２の端子は第１のトランジスタ２４０の第１の端子と接続される。第１のトランジスタ２４０の第１の端子は、図４（Ａ）、（Ｂ）で示す半導体装置１４０の第１の端子１０８に相当する。
第２のトランジスタ２４２のゲート電極には第１の走査線２２０が接続され、制御信号ＳＧが印加される。第２のトランジスタ２４２の第１の端子には映像信号線２２２が接続され、映像信号Ｖｓｉｇあるいは初期化信号Ｖｉｎｉが入力される。第２のトランジスタ２４２の第２の端子は第１のトランジスタ２４０のゲート電極と容量２４８の一方の電極（第２の電極）に接続される。第１のトランジスタ２４０のゲート電極と容量２４８の一方の電極は図４（Ａ）、（Ｂ）で示す半導体装置１４０のゲート電極１０２として共有されている。
第１のトランジスタ２４０の第２の端子は半導体装置１４０の第２の端子１１０に相当し、容量２４８の他方の電極（第１の電極）と表示素子２５０の画素電極と接続される。容量２４８の他方の電極は図４（Ａ）、（Ｂ）で示す半導体装置１４０の第１の電極１４２に相当する。
第４のトランジスタ２４６のゲート電極には第３の走査線２２８が接続され、制御信号ＲＧが入力される。第４のトランジスタ２４６の第１の端子にはリセット電源線２３０が接続され、リセット電位Ｖｒｓｔが印加される。第４のトランジスタ２４６の第２の端子は容量２４８の他方の電極と表示素子２５０の画素電極に電気的に接続される。
表示素子２５０の対向電極には低電位ＰＶＳＳが印加される。
以下、画素２０４の駆動について説明する。画素２０４の駆動は、初期化期間、オフセットキャンセル期間、映像信号書込みおよび移動度キャンセル期間、ならびに発光期間に分けられる。
初期化期間について説明する。第４のトランジスタ２４６のゲート電極に制御信号ＲＧを入力して第４のトランジスタ２４６をオン状態にする。これによりリセット電源線２３０からリセット電位Ｖｒｓｔが容量２４８の第１の電極、画素電極、および第１のトランジスタ２４０の第２の端子に与えられ、第１のトランジスタ２４０の第２の端子の電位がリセットされる。同時に、表示素子２５０においては、画素電極と対向電極間の電位差がゼロ、あるいは表示素子２５０の発光開始電圧よりも小さくなり、発光している場合は発光を停止する。
その後第２のトランジスタ２４２のゲート電極に制御信号ＳＧを印加して第２のトランジスタ２４２をオン状態にする。この時、映像信号線２２２には初期化信号Ｖｉｎｉが印加され、これによって第１のトランジスタ２４０のゲート電極が初期化信号Ｖｉｎｉに対応する電位となり、初期化が行われる。
続いて、オフセットキャンセル期間について説明する。第４のトランジスタ２４６をオフ状態とし、第２のトランジスタ２４２のゲート電極に制御信号ＳＧを入力し、第２のトランジスタ２４２をオン状態にする。さらに第３のトランジスタ２４４のゲート電極に制御信号ＢＧを与えて第３のトランジスタ２４４をオン状態とする。このとき、第１のトランジスタ２４０においては、ゲート電位がＶｉｎｉ、第1の端子の電位（ドレイン電位）がＰＶＤＤとなり、ノードＸの電位は、第１のトランジスタ２４０のゲートとの間の電位差が第１のトランジスタ２４０の閾値電圧と同等になる程度まで上昇する。この上昇幅は、各画素の第１のトランジスタ２４０の閾値によって異なる。これにより閾値のオフセットキャンセル動作が行われる。
オフセットキャンセル動作終了後、映像信号書込み、および移動度キャンセル期間に移行する。映像信号線２２２に映像信号Ｖｓｉｇが入力され、これにより、第１のトランジスタ２４０のゲート電極に映像信号Ｖｓｉｇが書き込まれる。
映像信号Ｖｓｉｇの書込みが開始されてから、第２のトランジスタ２４２をオフ状態とするまでの期間において、第１のトランジスタ２４０はＶｓｉｇの書込みによってオン状態となるため、ノードＸの電位は上昇を始める。このノードＸの上昇の速度は、第１のトランジスタ２４０の移動度が高いほど速い。従って、第２のトランジスタ２４２をオフ状態とした瞬間、第１のトランジスタのゲートとノードＸ間の電位差は、移動度が高いトランジスタにおいては相対的に小さく、移動度が低いトランジスタにおいては相対的に大きくなっている。これにより、移動度のキャンセルが行われる。
その後、第２のトランジスタ２４２をオフ状態とする。これにより第１のトランジスタ２４０のゲート電極はフローティング状態となる。第１のトランジスタ２４０のゲート電極と第２の端子には容量２４８が設けられているため、第２の端子の電位が変動すると、ブートストラップ動作によってゲート電極の電位も変動する。
その後、続けて発光期間に移行する。第１のトランジスタ２４０の第１の端子と第２の端子間に電流が流れ、制御信号ＢＧによって第３のトランジスタ２４４がオフ状態になるまで表示が維持される。
［３．画素構造］
図８に画素２０４の上面模式図を、図９に図８の鎖線Ｊ−Ｋ、Ｌ−Ｍに沿った断面模式図を示す。図８では表示素子２５０は図示していない。画素２０４において、アンダーコート２５８を介して基板２０２上に容量２４８と第１のトランジスタ２４０が積層されており（図９参照）、この構造が半導体装置１４０に相当する。第１のトランジスタ２４０はゲート電極２６０、ゲート電極２６０上のゲート絶縁膜２６２（図８では図示していない）、ゲート絶縁膜２６２上の酸化物半導体膜２６４、酸化物半導体膜２６４上の第１の端子２６６、第２の端子２６８を有している。容量２４８は第１の電極２７０、第１の電極２７０上の誘電体として機能する絶縁膜２７２（図８では図示していない）、および絶縁膜２７２上のゲート電極２６０を有しており、ゲート電極２６０は第１のトランジスタ２４０と容量２４８に共有される。容量２４８は半導体装置１４０の容量１５０に相当する。
第２のトランジスタ２４２はアンダーコート２５８上に半導体膜２７４を有しており、その上に第２のトランジスタ２４２のゲート絶縁膜として機能する絶縁膜２７２が設けられる。絶縁膜２７２は第３のトランジスタ２４４、第４のトランジスタ２４６においてもゲート絶縁膜として働く一方、容量２４８とも共有され、容量２４８において誘電体として働く。
第２のトランジスタ２４２はさらに半導体膜２７４と絶縁膜２７２の上にゲート電極２７６を有しており、これは第１の走査線２２０の一部（図８中、上方向に突き出た部分）に相当する。第１のトランジスタ２４０のゲート絶縁膜２６２は第２のトランジスタ２４２のゲート電極２７６の上を覆うように伸びており、第２のトランジスタ２４２において層間膜として働く。ゲート絶縁膜２６２と絶縁膜２７２に設けられたコンタクトホール（図８において点線の丸。以下同じ）を覆うように映像信号線２２２と第２の端子２７８が設けられ、これらは半導体膜２７４と電気的に接続される。したがって映像信号線２２２は第２のトランジスタ２４２の第１の端子を兼ねている。第２の端子２７８はコンタクトホールを介して容量２４８の一方の電極を兼ねる第１のトランジスタ２４０のゲート電極２６０と電気的に接続される（図９参照）。
第３のトランジスタ２４４は半導体膜２８０を有しており、第２の走査線２２６の一部（図８中、下方向に突き出た部分）がゲート電極として機能する。半導体膜２８０はその上に設けられたコンタクトホールにおいて電流供給線２２４、ならびに第２の端子２８２と電気的に接続される。したがって電流供給線２２４は、第３のトランジスタ２４４の第１の端子を兼ねている。また、第２の端子２８２は第１のトランジスタ２４０の第１の端子２６６を兼ねている。
第４のトランジスタ２４６は半導体膜２８４を有しており、第３の走査線２２８の一部（図８中、上方向に突き出た部分）がゲート電極として機能する。半導体膜２８４はその上に設けられたコンタクトホールにおいてリセット電源線２３０、ならびに第２の端子２８６と電気的に接続される。第２の端子２８６は第１のトランジスタ２４０の第２の端子２６８を兼ねている。また、第２の端子２８６はその上に設けられるコンタクトホール２８８において画素電極２５２と接続される。
第１、第２実施形態で述べたように、第１のトランジスタ２４０は酸化物半導体を含有する酸化物半導体膜２６４を有する。一方、第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６の半導体膜２７４、２８０、２８４に含まれる元素に限定は無く、ケイ素やゲルマニウム、あるいは酸化物半導体などを含むことができる。酸化物半導体膜２６４、半導体膜２７４、２８０、２８４の結晶性に限定は無く、単結晶、多結晶、微結晶、アモルファスでもよい。
第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６の構造に特に限定は無く、トップゲート型でもボトムゲート型でもよい。また、第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６の半導体膜２７４、２８０、２８４と、これらと接続される第１の端子や第２の端子の位置関係に関しても、ボトムコンタクト型、トップコンタクト型のいずれでもよい。第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６の各々おいて、第１の端子と第２の端子はそれぞれゲート電極と重なってもよく、あるいは第１の端子と第２の端子がゲート電極と重ならない、所謂セルフアライン構造を取っていてもよい。ゲート電極も単一である必要は無く、二つ以上のゲート電極を有するマルチゲート構造を第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６が有していてもよい。
第１のトランジスタ２４０、第２のトランジスタ２４２の上には平坦化膜２９０が設けられ（図９）、容量２４８や第１のトランジスタ２４０、第２のトランジスタ２４２などに起因する凹凸や傾斜を吸収し、平坦な上面を与える。コンタクトホール２８８は平坦化膜２９０内に設けられ、画素電極２５２はコンタクトホール２８８において第１のトランジスタの第２の端子２６８、および第４のトランジスタ２４６の第２の端子２８６と電気的に接続される。
画素電極２５２の端部を覆い、コンタクトホール２８８に起因する凹凸を吸収する隔壁２９２が画素電極２５２上に設けられる。そして画素電極２５２、および隔壁２９２上にＥＬ層２５４と対向電極２５６が設けられ、画素電極２５２、ＥＬ層２５４、対向電極２５６によって表示素子２５０が形成される。本明細書ならびに請求項では、ＥＬ層とは画素電極２５２と対向電極２５６に挟まれた層全体を意味する。画素電極２５２と対向電極２５６からキャリア（電子、ホール）がＥＬ層２５４に注入され、キャリアの再結合によって得られる励起状態が基底状態に緩和するプロセスを経て発光が得られる。
任意の構成として、表示装置２００は、対向電極２５６上にパッシベーション膜（封止膜）２９４を有してもよい。本実施形態ではパッシベーション膜２９４は、図９に示すように、第１の層２９６、第２の層２９８、第３の層３００を含む三層構造を有している。具体的には無機絶縁体を含む第１の層２９６、有機絶縁体を含む第２の層２９８、無機絶縁体を含む第３の層３００の積層構造を有する。パッシベーション膜２９４は単層構造でも良く、図示したように複数の層から構成されていてもよい。
酸化物半導体を有するトランジスタはシリコン半導体を有するトランジスタと比較して電界移動度が小さく、このため酸化物半導体を有するトランジスタでは一般的に大きな電流を流すことが困難である。しかしながら、本実施形態の表示装置２００は、実施形態２で述べた半導体装置１４０のように、容量２４８と第１のトランジスタ２４０が積層されている。容量２４８は画素２０４内で大きな面積を占有するため、この積層構造により、第１のトランジスタ２４０のサイズを大きくしても画素２０４を大きくする必要がない。したがって、第１のトランジスタ２４０は開口率や表示の解像度を犠牲にすることなく大きなチャネル幅を確保することができ、その結果大きな電流を流すことができる。第２のトランジスタ２４２は表示素子２５０と接続されているため、表示素子２５０に大きな電流を流すことができ、その結果、高い輝度での表示が可能となる。
上述したように、第１のトランジスタ２４０は表示素子２５０と直列に接続されているため、第１のトランジスタ２４０の電気特性（閾値電圧）のばらつきは各画素２０４間の輝度のばらつきに影響を与え、表示品質の低下をもたらす。しかしながら、酸化物半導体を有するトランジスタの特性ばらつきは、シリコン半導体、特に多結晶シリコン（ポリシリコン）を含むトランジスタのそれと比較すると小さい。したがって表示素子２５０に接続されるトランジスタとして本実施形態で示した第１のトランジスタ２４０を適用することで、表示品質の高い表示装置を得ることができる。
また上述したように、容量２４８の誘電体として働く絶縁膜２７２は第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６のゲート絶縁膜としても働く。通常トランジスタのゲート絶縁膜の厚さは５０から１００ｎｍと小さい。このため、容量２４８は大きな容量を持つことができる。そのため、第１のトランジスタ２４０のゲート電極２６０の電位を長時間保持することも可能となり、映像信号線２２２からの映像信号Ｖｓｉｇの書き込み周波数を大幅に低下させることができ、消費電力を低減することができる。
また実施形態１や２で述べたように、第１のトランジスタ２４０の第２の端子１１０とゲート電極１０２によって形成される寄生容量が小さい。このため、以下に説明するように、第１の端子１０８とゲート電極１０２によって形成される寄生容量に起因する輝度の低下や焼き付き現象を抑制することができる。以下、本実施形態では便宜上、図７や図８に示す第１のトランジスタ２４０の第１の端子２６６をドレイン、第２の端子２６８をソースとして説明する。
上述したように、第１のトランジスタ２４０のゲート電極２６０に映像信号Ｖｓｉｇが書き込まれた後、第２のトランジスタ２４２をオフ状態とすることで、第１のトランジスタ２４０のゲート電極２６０はフローティング状態となる。第１のトランジスタ２４０のドレイン２６６とソース２６８間の電流が表示素子２５０に流れているため、ソース２６８の電位が上昇する。したがってブートストラップ動作によって、第１のトランジスタ２４０のゲート電極２６０も上昇する。理想的には、ソース２６８の電位の上昇量とゲート電極２６０の電位の上昇量は同じである。
しかしながら図７の等価回路、ならびに図１０（Ａ）の断面模式図に示すように、ゲート電極２６０とドレイン２６６間に寄生容量Ｃgdが存在する。このＣgdに起因して、ゲート電極２６０の電位の上昇量はソース２６８の電位の上昇量よりも小さくなる。これをブートストラップロス（ＢＳロス）と呼ぶ。この時のゲート電極２６０とソース２６８間の電位差Ｖgsの低下量ΔＶgsは概ね以下の式に従う。
Figure 2018010231
ここで、ΔＶsはソース２６８の電位の上昇量、Ｃsは容量２４８の容量である。この式より、Ｃgdが０であればＢＳロスは０であり、ゲート電極２６０とソース２６８間の電位差は維持される（ΔＶgs＝０）。一方Ｃgdが大きいほどΔＶgsが大きくなり、ＢＳロスが大きくなる。その結果、発光の開始初期では十分な電位差がゲート電極２６０とソース２６８の間に与えられているものの、発光が定常状態に達する段階では、ゲート電極２６０とソース２６８間の電位差が低下する（ΔＶgs＞０）。このため、画素電極２５２の電位が十分に上昇せず、所望の輝度が得られない。
しかしながら本実施形態の表示装置２００では、第１、第２実施形態と同様、第１のトランジスタ２４０のドレイン２６６の幅がソース２６８の幅よりも小さい。このため、Ｃgdを大幅に低減することができ、ＢＳロスを低減することができ、所望の輝度と同じ、あるいは実質的に同じ輝度を得ることができる。
表示素子２５０の焼き付き現象に関して図１０（Ｂ）を用いて説明する。曲線１６０、１６２は第１のトランジスタ２４０のＶ−Ｉカーブを模式的に表したグラフであり、ゲート電極２６０とソース２６８に一定の電位差を与えた時の、ドレイン２６６とソース２６８間の電位差Ｖsdに対するドレイン２６６とソース２６８間に流れる電流Ｉdsがプロットされている。曲線１６０はＢＳロスが小さい時のＶ−Ｉカーブであり、この場合にはブートストラップ動作によって、ゲート電極２６０とソース２６８間に比較的大きな電位差が維持される。これに対して曲線１６２はＢＳロスが大きい時のＶ−Ｉカーブであり、ＢＳロスが小さい時と比較してゲート電極２６０とソース２６８間の電位差が小さい。したがって、Ｖdsが同じ場合、ＢＳロスが小さい時（曲線１６０）の方が大きな電流Ｉdsが流れる。
曲線１６４、１６６は表示素子２５０のＶ−Ｉカーブを模式的に示したものである。すなわち、画素電極２５２と対向電極２５６間に与えられる電位差に対するＥＬ層２５４を流れる電流のプロットであり、曲線１６４は表示素子２５０の劣化前、曲線１６６は劣化後のＶ−Ｉカーブである。図１０（Ｂ）に示すように、曲線１６０と曲線１６２は高電位ＰＶＤＤから始まっている。さらに曲線１６４および曲線１６６は低電位ＰＶＳＳから始まっている。表示素子２５０と第１のトランジスタ２４０は直列に接続されているので、電流量は同じとなる。よって、曲線１６０と曲線１６４、１６６の交点、および曲線１６２と曲線１６４、１６６の交点が表示素子２５０の動作点である。ノードＸの電位は交点Ｃにおいては電位Ｘ（Ｃ）となり、交点Ａにおいては電位Ｘ（Ａ）となる。交点Ｃにおいて、第１のトランジスタ２４０のドレイン―ソース間の電圧は電圧Ｖds（Ｃ）となり、表示素子２５０のアノード（画素電極２５２）―カソード（対向電極２５６）間の電圧はＶac（Ｃ）となる。交点Ａにおいて、第１のトランジスタ２４０のドレイン―ソース間の電圧は電圧Ｖds（Ａ）となり、表示素子２５０のアノード―カソード間の電圧は電圧Ｖac（Ａ）となる。
表示素子２５０が劣化する前においては、ＢＳロスが小さい場合、表示素子２５０の動作点は曲線１６０と曲線１６４の交点Ａとなる。Ｉdsは表示素子２５０に流れる電流と同じであるので、表示素子２５０の輝度は交点Ａにおける電流値と表示素子２５０の電流効率の積で決まる。
表示素子２５０が劣化してＶ−Ｉ特性が曲線１６６へシフトした場合、ＢＳロスが小さい時には表示素子２５０の動作点は交点Ｂとなる。この時、第１のトランジスタ２４０を飽和領域で駆動させることにより、Ｖdsの低下に伴うＩdsの低下を抑制することができる。したがって、表示素子２５０が劣化しても電流効率の低下が顕著でない限り、輝度の低下をある程度抑制することができる。
これに対し、ＢＳロスが大きい場合、Ｖ−Ｉカーブは曲線１６２へとシフトする。したがって表示素子２５０が劣化してＶ−Ｉ特性が曲線１６６へシフトした場合、動作点は交点Ｃとなり、Ｉds、すなわち表示素子２５０に流れる電流は大幅に低下する。その結果、輝度が大きく低下し、これが焼き付き現象として認識される。さらにＢＳロスが大きい場合、Ｖ−Ｉカーブは曲線１６２へとシフトする。その結果動作点は交点Ｄとなり、Ｉdsがやはり大幅に低下する。よって輝度が大きく低下して焼き付き現象として認識される。
上述したように、ＢＳロスはＣgdに大きく依存する。しかしながら本実施形態の表示装置２００では、第１のトランジスタ２４０のドレイン２６６の幅がソース２６８の幅よりも小さい。このため、Ｃgdを大幅に低減することができ、ＢＳロスを低減することができる。その結果、輝度の低下や焼き付き現象を抑制することが可能である。このため、本実施形態を適用することにより、表示品質が高く、かつ信頼性の高い表示装置を提供することができる。
（第４実施形態）
本実施形態では、第３実施形態で述べた表示装置２００の作製方法に関し、図９、および図１１乃至図１５を用いて説明する。図１１乃至１５は図８の破線Ｊ−Ｋ、Ｌ−Ｍに沿った断面の模式図である。第１乃至第３実施形態と同様の構成に関しては説明を割愛することがある。
［１．容量］
まず基板２０２上にアンダーコート２５８を形成する（図１１（Ａ））。基板２０２は、この上に形成される各種半導体素子を支持する機能を有する。したがって基板２０２には、この上に形成される各半導体素子のプロセスの温度に対する耐熱性とプロセスで使用される薬品に対する化学的安定性を有する材料を使用すればよい。具体的には、基板２０２はガラスや石英、プラスチック、金属、セラミックなどを含むことができる。表示装置２００に可撓性を付与する場合には、高分子材料を用いることができ、例えばポリイミド、ポリアミド、ポリエステル、ポリカーボナートに例示される高分子材料を使用することができる。なお、可撓性の表示装置２００を形成する場合、基板２０２は基材、あるいはベースフィルムと呼ばれることがある。
アンダーコート２５８は基板２０２からアルカリ金属などの不純物が各半導体素子などへ拡散することを防ぐ機能を有する膜であり、窒化ケイ素や酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などの無機絶縁体を含むことができる。アンダーコート２５８は化学気相成長法（ＣＶＤ法）やスパッタリング法、ラミネート法などを適用して単層、あるいは積層構造を有するように形成することができる。ＣＶＤ法を用いる場合には、テトラアルコキシシランなどを原料のガスとして用いればよい。アンダーコート２５８の厚さは５０ｎｍから１０００ｎｍの範囲で任意に選択することができるが、必ずしも基板２０２上で一定である必要はなく、場所によって異なる厚さを有していてもよい。アンダーコート２５８を複数の層で構成する場合、例えば基板２０２上に窒化ケイ素を含有する層、その上に酸化ケイ素を含有する層を積層することができる。
基板２０２中の不純物濃度が小さい場合、アンダーコート２５８は設けない、あるいは基板２０２の一部だけを覆うように形成してもよい。例えば基板２０２としてアルカリ金属濃度が小さいポリイミドを用いる場合、アンダーコート２５８を設けなくてもよい。
次にアンダーコート２５８上に半導体膜２７４、第１の電極２７０を形成する（図１１（Ａ））。例えばＣＶＤ法を用いてアモルファスシリコン（ａ−Ｓｉ）を５０ｎｍから１００ｎｍ程度の厚さでアンダーコート２５８上に形成し、これを加熱処理、あるいはレーザなどの光を照射することで結晶化を行い、ポリシリコン膜へ変換する。結晶化はニッケルなどの触媒存在下で行ってもよい。その後ポリシリコン膜をエッチングにより加工し、半導体膜２７４、第１の電極２７０が形成される。図示していないが、半導体膜２７４の形成と同時に半導体膜２８０、２８４も形成される。
次に半導体膜２７４をマスクし、第１の電極２７０に対して選択的にイオンインプランテーション処理、あるいはイオンドーピング処理を行う。イオンはｐ型の導電性を付与するホウ素やアルミニウム、あるいはｎ型の導電性を付与するリンや窒素などの元素が挙げられる。これにより第１の電極２７０は、容量２４８の第１の電極として機能するに十分な導電性が得られる。
次に半導体膜２７４、第１の電極２７０上に絶縁膜２７２を形成する（図１１（Ａ））。絶縁膜２７２は単層構造、積層構造のいずれの構造を有していてもよく、アンダーコート２５８で使用可能な無機絶縁体を含むことができる。あるいは酸化ハフニウムや酸化ジリコニウム、酸化アルミニウム、あるいはこれらの混合酸化物など、高い誘電率を有する絶縁体を含んでもよい。アンダーコート２５８と同様、絶縁膜２７２はスパッタリング法、あるいはＣＶＤ法などを適用して形成することができる。絶縁膜２７２は第２のトランジスタ２４２や第３のトランジスタ２４４、第４のトランジスタ２４６のゲート絶縁膜として機能すると同時に、容量２４８の誘電体として機能する。
次に絶縁膜２７２上に金属膜を形成し、エッチングによって加工して第２のトランジスタ２４２のゲート電極２７６、および第１のトランジスタ２４０のゲート電極２６０を形成する（図１１（Ｂ））。したがってこれらの電極は同一の層に存在する。この時、これらの電極と同一の層に存在する配線、例えば第２の走査線２２６や第３の走査線２２８なども同時に形成される。第１の電極２７０とゲート電極２６０は、第１の電極２７０がゲート電極２６０によって完全に覆われる、あるいはゲート電極２６０の下面が第１の電極２７０と完全に重なるように、それぞれの面積や位置を調整してもよい。これにより、アライメントのずれによる容量のばらつきを防止することができる。
金属膜はチタンやアルミニウム、銅、モリブデン、タングステン、タンタルなどの金属やその合金などを用い、単層、あるいは積層構造を有するように形成することができる。本実施形態の表示装置２００が大面積を有する場合、信号の遅延を防ぐため、アルミニウムや銅などの高い導電性を有する金属を用いることが好ましい。例えばチタンやモリブデンなどの比較的高い融点を有する金属でアルミニウムや銅などを挟持する構造を採用することができる。
以上の工程により、容量２４８が形成される。
［２．トランジスタ］
次に、ゲート電極２６０、２７６を覆うようにゲート絶縁膜２６２を形成する（図１２（Ａ））。ゲート絶縁膜２６２は単層構造、積層構造のいずれの構造を有していてもよい。ゲート絶縁膜２６２は第２のトランジスタ２４２、第３のトランジスタ２４４、第４のトランジスタ２４６において層間膜として機能する。
ゲート絶縁膜２６２は絶縁膜２７２と同様の方法で形成し、同様の材料を含有することができるが、その上に形成される酸化物半導体膜２６４内でキャリアの発生を抑制するため、酸化ケイ素を含む絶縁膜を用いることが好ましい。ゲート絶縁膜２６２が積層構造を有する場合、酸化物半導体膜２６４と接する領域が酸化ケイ素を含むことが好ましい。
ゲート絶縁膜２６２の形成時、雰囲気にできるだけ水素ガスや水蒸気など、水素を含有するガスが含まれないことが好ましく、これにより水素の組成が小さく、化学量論に近い、あるいはそれ以上の酸素の組成を有するゲート絶縁膜２６２を形成することができる。
ゲート絶縁膜２６２を形成した後、ゲート電極２７６をマスクとして半導体膜２７４に対してイオンインプランテーション処理、あるいはイオンドーピング処理を行う。イオンはｐ型の導電性を付与するホウ素やアルミニウム、あるいはｎ型の導電性を付与するリンや窒素などの元素が挙げられる。これにより、半導体膜２７４のゲート電極２７６と重なる領域にチャネル領域を、それ以外の領域にソース・ドレイン領域を形成することができる。なお、イオンインプランテーション処理、あるいはイオンドーピング処理は第３のトランジスタ２４４、第４のトランジスタ２４６に対しても適宜行えばよい。
次にゲート絶縁膜２６２上に、第１の電極２７０、ゲート電極２６０と重なるように酸化物半導体膜２６４を形成する（図１２（Ａ））。酸化物半導体膜２６４は酸化物半導体を含むことができ、酸化物半導体はインジウムやガリウムなどの第１３族元素から選択することができる。酸化物半導体膜２６４は異なる複数の第１３族元素を含有してもよく、インジウム―ガリウム酸化物（ＩＧＯ）でもよい。酸化物半導体膜２６４はさらに１２族元素を含んでもよく、一例としてインジウム―ガリウム―亜鉛酸化物（ＩＧＺＯ）が挙げられる。酸化物半導体膜２６４は、スズなどの１４族元素や、チタンやジリコニウムなどの４族元素を含んでもよい。
酸化物半導体膜２６４は、例えばスパッタリング法などを利用して２０ｎｍから８０ｎｍ、あるいは３０ｎｍから５０ｎｍの厚さで形成される。スパッタリグン法を用いる場合、成膜は酸素ガスを含む雰囲気、例えばアルゴンと酸素ガスの混合雰囲気中で行うことができる。この時、アルゴンの分圧を酸素ガスの分圧より小さくしてもよい。
酸化物半導体膜２６４は酸素欠陥などの結晶欠陥が少ないことが好ましい。このため、酸化物半導体膜２６４に対し、加熱処理（アニール）を行うことが好ましい。加熱処理は酸化物半導体膜２６４のパターニング前に行ってもよく、パターニング後に行ってもよい。加熱処理によって酸化物半導体膜２６４の体積が小さくなる（シュリンク）場合があるので、パターニング前に加熱処理を行うのが好ましい。加熱処理は窒素、乾燥空気、あるいは大気の存在下、常圧、あるいは減圧で行えばよい。加熱温度は２５０℃から５００℃、あるいは３５０℃から４５０℃の範囲で、加熱時間は１５分から１時間の範囲で選択することができるが、これらの範囲外で加熱処理を行ってもよい。この加熱処理により酸化物半導体膜２６４の酸素欠陥に酸素が導入される、あるいは酸素が転位し、より構造の明確な、結晶欠陥の少ない、結晶性の高い酸化物半導体膜２６４が得られる。その結果、信頼性が高く、低いオフ電流、低い特性（閾値電圧）ばらつきなど、優れた電気特性を有する第１のトランジスタ２４０が得られる。
次に図１２（Ｂ）に示すように、絶縁膜２７２、ゲート絶縁膜２６２をエッチングにより加工し、半導体膜２７４、第１の電極２７０を露出する開口部を形成する。この後、映像信号線２２２、第２のトランジスタ２４２の第２の端子２７８、第１のトランジスタ２４０の第１の端子２６６、第２の端子２６８、第４のトランジスタ２４６の第２の端子２８６などを形成する（図１３（Ａ））。したがってこれらの端子や配線は同一の層に存在する。これらの端子や配線は、ゲート電極２６０、容量２４８の第１の電極２７０などの形成と同様の方法、材料、構造を採用して形成することができる。なお酸化物半導体膜２６４は、チャネル領域における厚さが第１の端子２６６や第２の端子２６８に覆われる領域よりも小さくてもよい。図示しないが、酸化物半導体膜２６４と第１の端子２６６、第２の端子２６８の間にチャネル領域を保護するための絶縁膜を設けてもよい。
以上の工程により、第３のトランジスタ２４４、第４のトランジスタ２４６とともに第１のトランジスタ２４０、第２のトランジスタ２４２が形成される。
［３．表示素子］
次に第１のトランジスタ２４０、第２のトランジスタ２４２を覆うように平坦化膜２９０を形成する（図１３（Ｂ））。平坦化膜２９０は有機絶縁体を用いて形成することができる。有機絶縁体としてエポキシ樹脂、アクリル樹脂、ポリイミド、ポリアミド、ポリエステル、ポリカーボナート、ポリシロキサンなどの高分子材料が挙げられ、スピンコート法、インクジェット法、印刷法、ディップコーティング法などの湿式成膜法によって形成することができる。平坦化膜２９０は上記有機絶縁体を含む層と無機絶縁体を含む層の積層構造を有していてもよい。この場合、無機絶縁体としては酸化ケイ素や窒化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などのシリコンを含有する無機絶縁体が挙げられ、スパッタリング法やＣＶＤ法によって形成することができる。
次に平坦化膜２９０を加工してコンタクトホール２８８を形成する（図１４（Ａ））。その後コンタクトホール２８８を覆うように、画素電極２５２を形成する（図１４（Ｂ））。これにより、画素電極２５２と第１のトランジスタ２４０の第２の端子２６８が電気的に接続される。
表示素子２５０からの発光を基板２０２を通して取り出す場合には、透光性を有する材料、例えばインジウム―スズ酸化物（ＩＴＯ）やインジウム―スズ―亜鉛酸化物（ＩＺＯ）などの導電性酸化物を画素電極２５２に用いることができる。一方、表示素子２５０からの発光を基板２０２とは反対側から取り出す場合には、アルミニウムや銀などの金属、あるいはこれらの合金を用いることができる。あるいは上記金属や合金と導電性酸化物との積層、例えば金属を導電性酸化物で挟持した積層構造（例えばＩＴＯ／銀／ＩＴＯなど）を採用することができる。
次に隔壁２９２を形成する（図１５（Ａ））。隔壁２９２は平坦化膜２９０で使用可能な材料を用い、湿式成膜法によって形成することができる。隔壁２９２は画素電極２５２の一部を露出するように開口部を有しており、その開口端はなだらかなテーパー形状となるのが好ましい。開口部の端が急峻な勾配を有すると、後に形成されるＥＬ層２５４や対向電極２５６などに欠損が生じることを防ぐことができる。隔壁２９２は隣接する画素２０４間で画素電極２５２同士を電気的に独立するだけでなく、画素電極２５２やコンタクトホール２８８に起因する凹凸を吸収する機能も有している。隔壁２９２はバンク、あるいはリブとも呼ばれる。
次に画素電極２５２上にＥＬ層２５４を形成する（図１５（Ｂ））。ＥＬ層２５４は画素電極２５２および隔壁２９２を覆うように形成される。ＥＬ層２５４は単一の層で形成されていてもよく、複数の層から形成されていてもよい。例えばキャリア注入層、キャリア輸送層、発光層、キャリア阻止層、励起子阻止層など適宜を組み合わせてＥＬ層２５４を形成することができる。また、隣接する画素２０４間でＥＬ層２５４の構造が異なってもよい。例えば隣接する画素２０４間で発光層が異なり、他の層が同一の構造を有するようにＥＬ層２５４を形成してもよい。これにより、隣接する画素２０４同士で異なる発光色を得ることができ、フルカラー表示が可能となる。逆に全ての画素２０４において同一のＥＬ層２５４を用いてもよい。この場合、例えば白色発光を与えるＥＬ層２５４を全ての画素２０４に共有されるように形成し、カラーフィルタなどを用いて各画素２０４から取り出す光の波長を選択すればよい。ＥＬ層２５４は蒸着法や湿式成膜法を適用して形成することができる。
次にＥＬ層２５４上に対向電極２５６を形成する（図１５（Ｂ））。表示素子２５０からの発光を基板２０２を通して取り出す場合には、アルミニウムや銀などの金属あるいはこれらの合金を対向電極２５６に用いることができる。一方、表示素子２５０からの発光を対向電極２５６を通して取り出す場合には、上記金属や合金を用い、可視光を透過する程度の膜厚を有するように対向電極２５６を形成する。あるいは対向電極２５６には、透光性を有する材料、例えばＩＴＯやＩＺＯなどの導電性酸化物を用いることができる。また、上記金属や合金と導電性酸化物との積層構造（例えばＭｇ−Ａｇ／ＩＴＯなど）を対向電極２５６に採用することができる。対向電極２５６は蒸着法、スパッタリング法などを用いて形成することができる。
以上の工程により、表示素子２５０が形成される
［４．パッシベーション膜］
任意の構成として、対向電極２５６上にパッシベーション膜２９４を形成することができる（図９）。パッシベーション膜２９４は先に形成した表示素子２５０に外部からの水分の侵入を防止することを機能の一つとしている。パッシベーション膜２９４としてはガスバリア性の高いものが好ましい。例えば窒化ケイ素や酸化ケイ素、窒化酸化ケイ素、酸化窒化ケイ素などの無機材料を用いてパッシベーション膜２９４を形成することが好ましい。あるいはアクリル樹脂やポリシロキサン、ポリイミド、ポリエステルなどを含む有機樹脂を用いてもよい。パッシベーション膜２９４は単層構造、積層構造、いずれを有していてもよい。
パッシベーション膜２９４が第１の層２９６、第２の層２９８、第３の層３００を含む三層構造を有する場合、第１の層２９６は、酸化ケイ素や窒化ケイ素、酸化窒化ケイ素、窒化酸化ケイ素などの無機絶縁体を含むことができ、ＣＶＤ法やスパッタリング法を適用して形成すればよい。第２の層２９８としては、例えば高分子材料が使用可能であり、高分子材料はエポキシ樹脂、アクリル樹脂、ポリイミド、ポリエステル、ポリカーボナート、ポリシロキサンなどから選択することができる。第２の層２９８は上述した湿式成膜法によって形成することもできるが、上記高分子材料の原料となるオリゴマーを減圧下で霧状あるいはガス状にし、これを第１の層２９６に吹き付けて、その後オリゴマーを重合することによって形成してもよい。この時、オリゴマー中に重合開始剤が混合されていてもよい。また、基板２０２を冷却しながらオリゴマーを第１の層２９６に吹き付けてもよい。第３の層３００は第１の層２９６と同様の材料、形成方法を採用して形成することができる。
パッシベーション膜２９４上に対向基板２１６（図１参照）を任意の構成として設けてもよい。対向基板２１６は接着剤（図示しない）を用いて基板２０２と固定される。この時、対向基板２１６とパッシベーション膜２９４の間の空間に不活性ガスを充填してもよく、あるいは樹脂などの充填材を充填してもよく、あるいは接着剤で直接パッシベーション膜２９４と対向基板２１６が接着されてもよい。対向基板２１６を基板２０２に固定する際、接着剤や充填剤の中にスペーサを含ませてギャップを調整しても良い。あるいは、画素２０４の間にスペーサとなる構造体を形成しても良い。
さらに対向基板２１６には、発光領域と重なる領域に開口を有する遮光膜や、発光領域と重なる領域にカラーフィルタを設けてもよい。遮光膜は、クロムやモリブデンなど比較的反射率の低い金属、あるいは樹脂材料に黒色又はそれに準ずる着色材を含有させたものを用いて形成され、発光領域から直接得られる光以外の散乱光や外光反射等を遮断する機能を有する。カラーフィルタの光学特性は隣接する画素２０４毎に変え、例えば赤色、緑色、青色の発光を取り出すように形成することができる。遮光膜とカラーフィルタは下地膜を介して対向基板に設けても良いし、また、遮光膜とカラーフィルタを覆うようにオーバーコート層をさらに設けても良い。
以上の工程を経ることにより、第３実施形態で述べた表示装置２００が作製される。
（第５実施形態）
本実施形態では、本発明の実施形態の一つに係る表示装置４００に関し、図８、１６を用いて説明する。第１乃至第４実施形態と重複する内容に関しては説明を割愛することがある。
図１６に表示装置４００の断面模式図を示す。図１６は、図８における鎖線Ｊ−Ｋ、Ｌ−Ｍに沿った断面に相当する。表示装置２００との相違点は、第１のトランジスタ２４０上に、第１の端子２６６、第２の端子２６８、および酸化物半導体膜２６４に接する第２の絶縁膜４０２を有する点である。第２の絶縁膜４０２は第２のトランジスタ２４２、ならびに図示しない第３のトランジスタ２４４、第４のトランジスタ２４６へも伸びており、第２のトランジスタ２４２においては、映像信号線２２２とゲート絶縁膜２６２の間、および第２の端子２７８とゲート絶縁膜２６２の間に挟持される。
第２の絶縁膜４０２はゲート絶縁膜２６２と同様の材料を含むことができ、同様の形成方法を適用して形成することができる。ゲート絶縁膜２６２と同様、酸化物半導体膜２６４内でキャリアの発生を抑制するため、第２の絶縁膜４０２も酸化ケイ素を含むことが好ましい。
本実施形態では、第２のトランジスタ２４２の第１の端子を兼ねる映像信号線２２２や第２の端子２７８を形成する前に、酸化物半導体膜２６４上に第１の端子２６６と第２の端子２６８を形成し、その後に第２の絶縁膜４０２を形成する。引き続いて絶縁膜２７２、ゲート絶縁膜２６２、ならびに第２の絶縁膜４０２に対して同時にエッチング加工を施して半導体膜２７４を露出する開口部を形成し、そこに映像信号線２２２や第２の端子２７８を形成する。
本実施形態で述べた構成を採用することで、絶縁膜２７２やゲート絶縁膜２６２、第２の絶縁膜４０２に開口部を形成する際に酸化物半導体膜２６４が消失したり汚染されることを防ぐことができる。また、半導体膜２７４を露出した後に半導体膜２７４の表面に形成される酸化膜を弗酸などの強酸で除去する場合、酸化物半導体膜２６４が消失したり汚染されることがない。
表示装置４００は表示装置２００と同様、酸化物半導体膜２６４を有する第１のトランジスタ２４０が表示素子２５０と接続されている。このため、酸化物半導体を有するトランジスタの小さな特性ばらつきに起因し、画素２０４間の表示ばらつきが軽減され、表示品質の高い表示装置を得ることができる。また、容量２４８と第１のトランジスタ２４０が積層されているため、容量２４８の大きなサイズを利用して第１のトランジスタ２４０のサイズを大きくすることができる。したがって、第１のトランジスタ２４０は大きなチャネル幅を持つことができ、その結果、表示素子２５０に大きな電流を流すことができ、高い輝度での表示が可能となる。さらに、容量２４８は小さい厚さの誘電体膜を有するため、大きな容量を持つことができる。そのため、第１のトランジスタ２４０のゲート電極２６０の電位を長時間保持することも可能となり、映像信号線２２２からの映像信号Ｖｓｉｇの書き込み周波数を大幅に低下させることができ、消費電力を低減することができる。また実施形態１や２で述べたように、第１のトランジスタ２４０のゲート電極２６０と第１の端子２６６間の寄生容量が小さい。このため、寄生容量に起因する輝度の低下や焼き付き現象を抑制することができる。
（第６実施形態）
本実施形態では、本発明の実施形態の一つに係る表示装置５００に関し、図５乃至７、図１７を用いて説明する。第１乃至第５実施形態と重複する内容に関しては説明を割愛することがある。
表示装置２００と同様、表示装置５００も複数の画素２０４を有している（図５、６）。図１７で示すように、表示装置５００は第２のトランジスタ２４２の構造が異なる点で表示装置２００と異なっており、第２のトランジスタ２４２は実施形態１の半導体装置１００と同様の構造を有している。具体的には、第２のトランジスタの第１の端子５０２の幅は、第２の端子２７８の幅と比較して大きい。すなわち、第２のトランジスタ２４２において、第１の端子５０２がゲート電極２７６と重なる領域は、第２の端子２７８がゲート電極２７６と重なる領域よりも大きい。換言すると、第１の端子５０２が半導体膜２７４と重なる領域は、第２の端子２７８が半導体膜２７４と重なる領域よりも大きい。したがって、例えば半導体膜２７４の辺のうち第１の端子５０２と重なる辺を第１の辺５０４、第１の辺５０４に対向し、第２の端子２７８と重なる辺を第２の辺５０６とした場合、第１の辺５０４のうち第１の端子５０２と重なる部分は、第２の辺５０６のうち第２の端子２７８と重なる部分よりも長い。第１の端子５０２が半導体膜２７４と重なる領域は、第２の端子２７８が半導体膜２７４と重なる領域の２倍から２０倍、あるいは３倍から１０倍、あるいは５倍から１０倍とすることができる。
このような構造を有する第２のトランジスタ２４２では、大きなチャネル幅を維持できると同時に、少なくとも片方の端子（本実施例で示した例では第２の端子２７８）とゲート電極２７６間で生じる寄生容量を低減することができる。第２のトランジスタ２４２の寄生容量も表示素子２５０の輝度の低下や焼き付き現象に影響を与えることから、本実施形態を適用することにより、これらの現象を抑制することも可能となる。
また、第２のトランジスタ２４２の半導体膜２７４を酸化物半導体を用いて形成することができる。酸化物半導体をチャネル領域として有するトランジスタはオフ電流が低いため、第２のトランジスタ２４２の半導体膜２７４を酸化物半導体で形成することで、第１のトランジスタ２４０のゲート電極２６０の電位を長時間維持することができる。このため、映像信号線２２２からの映像信号Ｖｓｉｇの書き込み周波数を大幅に低下させることができ、消費電力を低減することができる。
（第７実施形態）
本実施形態では、本発明の実施形態の一つに係る表示装置６００に関し、図５乃至７、図１８を用いて説明する。第１乃至第６実施形態と重複する内容に関しては説明を割愛することがある。
表示装置２００と同様、表示装置６００も複数の画素２０４を有している（図５、６）。図１８で示すように、表示装置６００は表示装置２００と異なり、第１のトランジスタ２４０と容量２４８が積層されていない。具体的には、第１のトランジスタ２４０の酸化物半導体膜２６４はゲート電極２６０を含む膜と重なっているものの、容量２４８の第１の電極２７０とは重なっていない。他の構成は表示装置２００とほぼ同様であり、第１のトランジスタ２４０は第１実施形態の半導体装置１００と同様の構造を有している。
このような構造を適用することで、酸化物半導体を有するトランジスタの小さな特性ばらつきに起因し、画素２０４間の表示ばらつきが軽減され、表示品質の高い表示装置を得ることができる。また、第１のトランジスタ２４０は大きなチャネル幅を維持し、かつ、ゲート電極２６０と第１の端子２６６間の寄生容量が小さい。このため、寄生容量に起因する輝度の低下や焼き付き現象を抑制することができる。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省ほぼもしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
本明細書においては、開示例として主にＥＬ表示装置の場合を例示したが、他の適用例として、その他の自発光型表示装置、液晶表示装置、あるいは電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１００：半導体装置、１０２：ゲート電極、１０４：ゲート絶縁膜、１０６：酸化物半導体膜、１０８：第１の端子、１１０：第２の端子、１１２：絶縁膜、１１４：第１の辺、１１６：第２の辺、１２０：半導体装置、１３０：半導体装置、１４０：半導体装置、１４２：第１の電極、１４４：絶縁膜、１４８：容量、１５０：容量、１６０：曲線、１６２：曲線、１６４：曲線、１６６：曲線、２００：保護膜、２０２：基板、２０４：画素、２０６：表示領域、２０８：ゲート側駆動回路、２１０：ソース側駆動回路、２１２：端子、２１４：配線、２１６：対向基板、２２０：第１の走査線、２２２：映像信号線、２２４：電流供給線、２２６：第２の走査線、２２８：第３の走査線、２３０：リセット電源線、２４０：第１のトランジスタ、２４２：第２のトランジスタ、２４４：第３のトランジスタ、２４６：第４のトランジスタ、２４８：容量、２５０：表示素子、２５２：画素電極、２５４：層、２５６：対向電極、２５８：アンダーコート、２６０：ゲート電極、２６２：ゲート絶縁膜、２６４：酸化物半導体膜、２６６：第１の端子、２６８：第２の端子、２７０：第１の電極、２７２：絶縁膜、２７４：半導体膜、２７６：ゲート電極、２７８：第２の端子、２８０：半導体膜、２８２：第２の端子、２８４：半導体膜、２８６：第２の端子、２８８：コンタクトホール、２９０：平坦化膜、２９２：隔壁、２９４：パッシベーション膜、２９６：第１の層、２９８：第２の層、３００：第３の層、４００：表示装置、４０２：第２の絶縁膜、５００：表示装置、５０２：第１の端子、５０４：第１の辺、５０６：第２の辺、６００：表示装置

Claims (16)

  1. 複数の画素を有し、
    前記複数の画素のうち少なくとも一つは、
    ゲート電極、前記ゲート電極上のゲート絶縁膜、前記ゲート絶縁膜上の酸化物半導体膜、および前記酸化物半導体膜と電気的に接続する第１の端子と第２の端子を含む第１のトランジスタと、
    前記第２の端子と電気的に接続する発光素子を有し、
    前記第１の端子が前記ゲート電極と重なる領域は、前記第２の端子が前記ゲート電極と重なる領域よりも小さい表示装置。
  2. 前記酸化物半導体膜は互いに対向する第１の辺と第２の辺を有し、
    前記第１の辺のうち前記第１の端子と重なる部分は、前記第２の辺のうち前記第２の端子と重なる部分よりも短い、請求項１に記載の表示装置。
  3. 前記第２の端子は開いた形状を有し、
    前記第１の端子は前記開いた形状の開口を横切るように配置される、請求項１に記載の表示装置。
  4. 前記第１のトランジスタは、前記第１の端子から前記第２の端子へ電流が流れるように構成される、請求項１に記載の表示装置。
  5. 前記第１のトランジスタの下に容量をさらに有し、
    前記容量は、
    第１の電極、
    前記第１の電極上の絶縁膜、および
    前記絶縁膜上の前記ゲート電極を含む、請求項１に記載の表示装置。
  6. 前記ゲート電極は前記第１のトランジスタと前記容量によって共有される、請求項５に記載の表示装置。
  7. 前記第１の電極は前記酸化物半導体膜と重なる、請求項５に記載の表示装置。
  8. 第２のトランジスタをさらに有し、
    前記第２のトランジスタは、
    ゲート電極、半導体膜、前記ゲート電極と前記半導体膜の間に挟まれる前記絶縁膜と、
    前記半導体膜と電気的に接続する第１の端子と第２の端子を含み、
    前記第２のトランジスタの前記第２の端子は、前記第１のトランジスタの前記ゲート電極と電気的に接続する、請求項５に記載の表示装置。
  9. 前記半導体膜はシリコンを含む、請求項８に記載の表示装置。
  10. 前記半導体膜は酸化物半導体を含む、請求項８に記載の表示装置。
  11. 前記第２のトランジスタにおいて、前記第１の端子が前記ゲート電極と重なる領域は、前記第２の端子が前記ゲート電極と重なる領域よりも大きい、請求項８に記載の表示装置。
  12. 前記半導体膜は互いに対向する第１の辺と第２の辺を有し、
    前記第２のトランジスタにおいて、前記第１の辺のうち前記第１の端子と重なる部分は、前記第２の辺のうち前記第２の端子と重なる部分よりも長い、請求項１０に記載の表示装置。
  13. 前記第２のトランジスタにおいて、前記第１の端子は開いた形状を有し、前記第２の端子は前記開いた形状の開口を横切るように配置される、請求項１０に記載の表示装置。
  14. 前記少なくとも一つの画素はさらに第２のトランジスタを有し、
    前記第２のトランジスタは、
    前記ゲート電極と同一層に存在する第２のゲート電極と、
    前記第２のゲート電極の下に配置された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の下の配置された半導体膜を有する、請求項１に記載の表示装置。
  15. 前記少なくとも一つの画素はさらに、
    前記ゲート電極と、
    前記第２のゲート絶縁膜と、
    前記半導体膜と同一層に存在する電極を有する容量を有する、請求項１４に記載の表示装置。
  16. 前記半導体膜、および前記電極は多結晶半導体膜である、請求項１５に記載の表示装置。
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