JP5766481B2 - 表示装置および電子機器 - Google Patents

Description

本開示は、有機ＥＬ（Electroluminescence ）表示装置および液晶表示装置に好適な表示装置およびこれを備えた電子機器に関する。

アクティブ駆動方式の液晶表示装置または有機ＥＬ表示装置では、薄膜トランジスタを駆動素子として用いると共に、映像を書き込むための信号電圧に対応する電荷を保持容量に保持させている。しかし、薄膜トランジスタのゲート電極とソース電極またはドレイン電極との交差領域に生じる寄生容量が大きくなると、信号電圧が変動してしまい、画質の劣化を引き起こす場合がある。

特に有機ＥＬ表示装置では、寄生容量が大きい場合には保持容量も大きくする必要があり、画素のレイアウトにおいて配線等の占める割合が大きくなる。その結果、配線間のショート等の確率が増加し、製造歩留まりが低下してしまう。

そこで、従来では、例えば酸化亜鉛（ＺｎＯ）または酸化インジウムガリウム亜鉛（ＩＧＺＯ）等の酸化物半導体をチャネルに用いた薄膜トランジスタについて、ゲート電極とソース電極またはドレイン電極との交差領域に形成される寄生容量を低減する試みがなされている。

例えば特許文献１および非特許文献１では、酸化物半導体薄膜層のチャネル領域上に、ゲート電極およびゲート絶縁膜を同一形状に形成したのち、酸化物半導体薄膜層のゲート電極およびゲート絶縁膜に覆われていない領域を低抵抗化してソース・ドレイン領域を形成するセルフアライン（自己整合）トップゲート薄膜トランジスタが記載されている。また、非特許文献２には、ゲート電極をマスクとした裏面露光により酸化物半導体膜にソース領域およびドレイン領域を形成するセルフアライン構造のボトムゲート薄膜トランジスタが記載されている。

特開２００７−２２０８１７号公報

J.Park、外１１名，"Self-aligned top-gate amorphous gallium indium zinc oxide thin film transistors "，Applied Physics Letters ，American Institute of Physics ，２００８年，第９３巻，０５３５０１ R. Hayashi、外６名，"Improved Amorphous In-Ga-Zn-O TFTs"，ＳＩＤ ０８ ＤＩＧＥＳＴ，２００８年，４２．１，ｐ．６２１−６２４

上記のような酸化物半導体を利用したトランジスタと共に基板上に設けられる保持容量素子において、所望の容量を保持して画質劣化を抑制することが望まれている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、画質劣化を抑制することが可能な表示装置および電子機器を提供することにある。

本開示の第１の表示装置は、基板上に、表示素子と、表示素子の駆動素子としてのトランジスタと、映像信号に対応する電荷を保持する保持容量素子とを備えたものである。保持容量素子は、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ第１半導体層上の選択的な領域に、第１導電膜および第１絶縁膜を第１半導体層の表面まで貫通してなる凹部を有している。
本開示の第２の表示装置は、基板上に、表示素子と、表示素子の駆動素子としてのトランジスタと、映像信号に対応する電荷を保持する保持容量素子とを備えたものである。保持容量素子は、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ第１半導体層上の選択的な領域に、各々が、第１導電膜および第１絶縁膜のうちの少なくとも一部が除去されてなる複数の凹部を有している。

本開示の第１の電子機器は、上記本開示の第１の表示装置を備えたものである。
本開示の第２の電子機器は、上記本開示の第２の表示装置を備えたものである。

本開示の第１の表示装置および電子機器では、基板上に表示素子、トランジスタと共に設けられた保持容量素子が、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、その第１半導体層上の選択的な領域に、第１導電膜および第１絶縁膜を第１半導体層の表面まで貫通してなる凹部を有している。この凹部を通じて、第１半導体層における酸化物半導体から酸素が離脱し易くなり、これにより、保持容量素子では、印加電圧に依存する容量変動が抑制される。
本開示の第２の表示装置および電子機器では、基板上に表示素子、トランジスタと共に設けられた保持容量素子が、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、その第１半導体層上の選択的な領域に、各々が、第１導電膜および第１絶縁膜のうちの少なくとも一部が除去されてなる複数の凹部を有している。この凹部を通じて、第１半導体層における酸化物半導体から酸素が離脱し易くなり、これにより、保持容量素子では、印加電圧に依存する容量変動が抑制される。

本開示の第１の表示装置および電子機器によれば、基板上に表示素子、トランジスタと共に設けられた保持容量素子において、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を設け、その第１半導体層上の選択的な領域に、第１導電膜および第１絶縁膜を第１半導体層の表面まで貫通してなる凹部が設けられている。これにより、保持容量素子において、印加電圧に依存する容量変動を抑制し、所望の容量を保持することができるようになる。よって、画質劣化を抑制することが可能となる。
本開示の第２の表示装置および電子機器によれば、基板上に表示素子、トランジスタと共に設けられた保持容量素子において、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を設け、その第１半導体層上の選択的な領域に、各々が、第１導電膜および第１絶縁膜のうちの少なくとも一部が除去されてなる複数の凹部が設けられている。これにより、保持容量素子において、印加電圧に依存する容量変動を抑制し、所望の容量を保持することができるようになる。よって、画質劣化を抑制することが可能となる。

本開示の実施の形態に係る有機ＥＬ表示装置の断面構造を表すものである。 図１に示した保持容量素子の断面構造を拡大したものである。 図１に示した保持容量素子の平面模式図である。 図１に示した有機ＥＬ表示装置の周辺回路を含む全体構成を表す図である。 図４に示した画素の回路構成を表す図である。 図１に示した有機ＥＬ表示装置の製造方法を工程順に表す図である。 図６に続く工程を表す図である。 図７に続く工程を表す図である。 図８に続く工程を表す図である。 比較例１に係る保持容量素子の断面構造を表す模式図である。 比較例２に係る保持容量素子の断面構造および平面構造を表す模式図である。 比較例の電圧に対する容量変化を表す特性図である。 実施例の電圧に対する容量変化を表す特性図である。 凹部間距離と閾値電圧との関係を表す特性図である。 変形例に係る液晶表示装置の断面構造を表すものである。 表示装置を含むモジュールの概略構成を表す平面図である。 適用例１の外観を表す斜視図である。 （Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。 適用例３の外観を表す斜視図である。 適用例４の外観を表す斜視図である。 （Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。 他の例に係る保持容量素子の断面構造を表したものである。

以下、本開示の実施の形態について図面を参照して詳細に説明する。尚、説明は以下の順序で行う。

１．実施の形態（酸化物半導体を利用した保持容量素子を有する有機ＥＬ表示装置の例）
２．変形例（酸化物半導体を利用した保持容量素子を有する液晶表示装置の例）
３．適用例（モジュール，電子機器の例）

＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る表示装置（有機ＥＬ表示装置１）の断面構造を表すものである。有機ＥＬ表示装置１は、例えばアクティブマトリクス駆動方式によって駆動される複数の画素（有機ＥＬ素子１０Ａ）を有している。但し、図１には、１画素（サブピクセル）に対応する領域のみを示している。この有機ＥＬ表示装置１では、駆動側基板１０上に、例えばトランジスタ１０Ｂおよび保持容量素子１０Ｃが配設されており、これらの上層に有機ＥＬ素子１０Ａが形成されている。有機ＥＬ素子１０Ａは、例えば保護層２２によって封止されており、この保護層２２上に図示しない接着層を介して封止用基板２３が貼り合わせられている。この有機ＥＬ表示装置１の発光方式は、いわゆるトップエミッション方式（上面発光方式）であってもよいし、ボトムエミッション方式（下面発光方式）であってもよい。以下、有機ＥＬ素子１０Ａ，トランジスタ１０Ｂおよび保持容量素子１０Ｃの具体的な構成について説明する。

（有機ＥＬ素子１０Ａ）
有機ＥＬ素子１０Ａでは、第１電極１８上に、画素毎に開口を有する画素分離膜１９が設けられており、この画素分離膜１９の開口部分に、有機層２０が形成されている。この有機層２０上には、第２電極２１が設けられている。

第１電極１８は、例えばアノードとして機能するものであり、画素毎に設けられている。第１電極１８は、ボトムエミッション方式の場合には、透明導電膜、例えば酸化インジウム錫（ＩＴＯ），酸化インジウム亜鉛（ＩＺＯ），インジウ亜鉛オキシド（ＩｎＺｎＯ）等のうちのいずれかよりなる単層膜またはそれらのうちの２種以上からなる積層膜により構成されている。この第１電極１８は、トップエミッション方式の場合には、例えば、アルミニウム（Ａｌ），マグネシウム（Ｍｇ），カルシウム（Ｃａ）およびナトリウム（Ｎａ）のうちの少なくとも１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいはそれらのうちの２種以上を積層した多層膜からなる。

画素分離膜１９は、各画素の発光領域を区画分離するためのものであり、例えばポリイミド樹脂，アクリル樹脂またはノボラック系樹脂などの感光性樹脂により構成されている。

有機層２０は、有機電界発光層（有機ＥＬ層）を含むものであり、駆動電流の印加によって発光を生じるものである。有機層２０は、駆動側基板１０の側から順に、例えば正孔注入層，正孔輸送層，有機ＥＬ層および電子輸送層（いずれも図示せず）等を積層したものである。有機ＥＬ層は、電界をかけることにより電子と正孔との再結合が起こり、光を発生するものである。この有機ＥＬ層の構成材料は、一般的な低分子または高分子有機材料であればよく、特に限定されない。また、例えば赤、緑、青の各色の発光層が画素毎に塗り分けられていてもよいし、白色発光層（例えば赤、緑、青の各色発光層を積層したもの）が基板全面にわたって設けられていてもよい。正孔注入層は、正孔注入効率を高めると共に、リークを防止するために設けられる。正孔輸送層は、有機ＥＬ層への正孔輸送効率を高めるためのものである。これらの有機ＥＬ層以外の層は必要に応じて設けられていればよい。

第２電極２１は、例えばカソードとして機能するものであり、金属導電膜により構成されている。この第２電極２１は、ボトムエミッション方式の場合には、反射性を有する金属膜、例えば、アルミニウム，マグネシウム，カルシウムおよびナトリウムのうちの少なくとも１種からなる単体金属、またはこれらのうちの少なくとも１種を含む合金よりなる単層膜、あるいはそれらのうちの２種以上を積層した多層膜からなる。あるいは、トップエミッション方式の場合には、ＩＴＯやＩＺＯなどの透明導電膜が用いられる。この第２電極２１は、第１電極１８と絶縁された状態で有機層２０上に形成され、各画素に共通して設けられている。

保護層２２は、絶縁性材料または導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、例えばアモルファスシリコン（ａ−Ｓｉ），アモルファス炭化シリコン（ａ−ＳｉＣ），アモルファス窒化シリコン（ａ−Ｓｉ_1-xＮ_x）、アモルファスカーボン（ａ−Ｃ）等が挙げられる。

駆動側基板１０および封止用基板２３は、例えば、石英、ガラス、シリコンまたはプラスチックなどの板材である。後述のスパッタ法において、駆動側基板１０を加熱することなく半導体層１１を成膜するため、安価なプラスチックフィルムを用いることができる。プラスチック材料としては、例えばＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などが挙げられる。この他にも、目的に応じて、ステンレス鋼（ＳＵＳ）などの金属基板が用いられてもよい。但し、トップエミッション方式の場合、封止用基板２３は、ガラスやプラスチックなどの透明基板により構成され、また図示しないカラーフィルタや遮光膜などを有していてもよい。ボトムエミッション方式の場合には、駆動側基板１０が透明基板により構成される。

（トランジスタ１０Ｂ）
トランジスタ１０Ｂは、例えば後述の画素駆動回路５０ａにおけるサンプリング用トランジスタＴｒ１または駆動トランジスタＴｒ２に相当するものであり、スタガ構造を有する（いわゆるトップゲート型の）薄膜トランジスタである。このトランジスタ１０Ｂでは、駆動側基板１０上に、半導体層１１が設けられ、この半導体層１１上の選択的な領域にゲート絶縁膜１２Ａを介してゲート電極１３Ａが配設されている。これらの半導体層１１、ゲート絶縁膜１２Ａおよびゲート電極１３Ａを覆って層間絶縁膜１５が設けられている。層間絶縁膜１５には、半導体層１１に対向してコンタクトホールＨ２が設けられており、この層間絶縁膜１５上に、ソース・ドレイン電極層１６がそのコンタクトホールＨ２を埋め込むように配設されている。これにより、ソース・ドレイン電極層１６が、半導体層１１の所定の領域（後述のソース・ドレイン領域１１ＳＤ）に、電気的に接続されて設けられている。

尚、このトランジスタ１０Ｂにおけるゲート電極１３Ａが、本開示における「第２導電膜」、ゲート絶縁膜１２Ａが「第２絶縁膜」の一具体例である。また、本実施の形態では、半導体層１１が、トランジスタ１０Ｂから保持容量素子１０Ｃに渡って形成されている。即ち、半導体層１１のうち、トランジスタ１０Ｂに対応する部分が「第２半導体層」、後述の保持容量素子１０Ｃに対応する部分が「第１半導体層」に相当し、半導体層１１は、これらの「第１半導体層」および「第２半導体層」が一体的に設けられた構成の一具体例に相当する。

半導体層１１は、ゲート電圧の印加によりチャネルを形成するものであり、例えばインジウム（Ｉｎ），ガリウム（Ｇａ），亜鉛（Ｚｎ），シリコン（Ｓｉ）およびスズ（Ｓｎ）のうちの少なくとも１種を含む酸化物半導体よりなる。このような酸化物半導体としては、例えば、非晶質のものには、酸化インジウムガリウム亜鉛（ＩＧＺＯ，ＩｎＧａＺｎＯ）が挙げられる。結晶質の酸化物半導体としては、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ），酸化インジウムガリウム（ＩＧＯ），ＩＴＯ，酸化インジウム（ＩｎＯ）等が挙げられる。この半導体層１１では、ゲート電極１３Ａに対向する領域（チャネル領域１１Ａ）に隣接して、ソース・ドレイン電極層１６との接続領域となるソース・ドレイン領域１１ＳＤが形成されている。この半導体層１１の厚みは、例えば５０ｎｍ程度である。

ソース・ドレイン領域１１ＳＤは、上面から深さ方向における一部に設けられ、チャネル領域１１Ａに比べ、電気抵抗の低い低抵抗領域となっている。このソース・ドレイン領域１１ＳＤは、例えば、後述の製造工程において、アルミニウム等の金属を反応させることにより、酸化物半導体中に拡散させて低抵抗化されている。これにより、トランジスタ１０Ｂは、いわゆるセルフアライン（自己整合）構造を有すると共に特性を安定させることが可能となっている。

ゲート絶縁膜１２Ａは、例えばシリコン酸化膜（ＳｉＯ_x）、シリコン窒化膜（ＳｉＮｘ）、シリコン窒化酸化膜（ＳｉＯＮ）および酸化アルミニウム膜（ＡｌＯ_x）のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜である。これらのうり、シリコン酸化膜または酸化アルミニウム膜は、酸化物半導体を還元させにくいので好ましい。このゲート絶縁膜１２Ａの厚みは、例えば３００ｎｍ程度である。尚、本実施の形態では、後述するように、このゲート絶縁膜１２Ａと、保持容量素子１０Ｃにおける絶縁膜１２Ｂとが、同一工程において同一材料を用いて形成されるため、ゲート絶縁膜１２Ａの厚みと絶縁膜１２Ｂとの厚みは略等しくなっている。保持容量素子１０Ｃにおける容量（静電容量，キャパシタンス）は、絶縁膜１２Ｂの厚みに依存するため、これを考慮してゲート絶縁膜１２Ａの厚みが設定される。

ゲート電極１３Ａは、トランジスタ１０Ｂに印加されるゲート電圧（Ｖｇ）によって半導体層１１中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。このゲート電極１３Ａは、例えばモリブデン（Ｍｏ），チタン（Ｔｉ），アルミニウム，銀，ネオジウム（Ｎｄ）および銅（Ｃｕ）のうちの１種からなる単体もしくは合金、もしくはこれらのうちの２種以上からなる積層膜である。具体的には、アルミニウムや銀などの低抵抗金属をモリブデンまたはチタンにより挟み込んだ積層構造や、アルミニウムとネオジウムとの合金（ＡｌＮｄ合金）が挙げられる。このゲート電極１３Ａは、あるいはＩＴＯ等の透明導電膜から構成されていてもよい。このゲート電極１３Ａの厚みは、例えば１０ｎｍ〜５００ｎｍである。

層間絶縁膜１５は、例えば、厚みが２μｍ程度であり、例えばシリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜および酸化アルミニウム膜のうちの１種よりなる単層膜、またはそれらのうちの２種以上よりなる積層膜である。この層間絶縁膜１５としては、また、アクリル樹脂やポリイミド等の有機絶縁膜が用いられてもよい。特に、シリコン酸化膜および酸化アルミニウム膜の積層膜を用いることにより、半導体層１１への水分の介入や拡散を抑え、トランジスタ１０Ｂの電気的特性や信頼性を高めることが可能となる。

ソース・ドレイン電極層１６は、トランジスタ１０Ｂのソース電極またはドレイン電極として機能するものである。このソース・ドレイン電極層１６は、例えば、厚みが２００ｎｍ程度であり、上記ゲート電極１３Ａにおいて列挙したものと同様の金属または透明導電膜により構成されている。このソース・ドレイン電極層１６は、例えば、アルミニウムまたは銅などの低抵抗金属により構成されていることが好ましく、このような低抵抗金属を、チタンまたはモリブデンよりなるバリア層により挟み込んでなる積層膜であることがより好ましい。このような積層膜を用いることにより、配線遅延の少ない駆動が可能となる。また、ソース・ドレイン電極層１６は、ゲート電極１２Ａの直上の領域を回避して設けられていることが望ましい。ゲート電極１２Ａとソース・ドレイン電極層１６との交差領域に寄生容量が形成されることを防ぐためである。

これらの層間絶縁膜１５およびソース・ドレイン電極層１６を覆って、平坦化膜１７が設けられている。平坦化膜１７は、例えばポリイミドまたはアクリル系樹脂よりなり、表示領域の全面に渡って形成されている。但し、この平坦化膜１７には、トランジスタ１０Ｂのソース・ドレイン電極層１６と、有機ＥＬ素子１０Ａの第１電極１８との電気的接続を確保するためのコンタクトホールＨ３が設けられている。第１電極１８は、このコンタクトホールＨ３を埋め込むように、平坦化膜１７上に配設されている。

（保持容量素子１０Ｃ）
保持容量素子１０Ｃは、例えば後述の画素駆動回路５０ａにおいて、映像信号に対応する電荷を保持する容量素子である。本実施の形態では、この保持容量素子１０Ｃが、駆動側基板１０側から順に、半導体層１１、絶縁膜１２Ｂおよび導電膜１３Ｂを積層した構造を有している。保持容量素子１０Ｃにおいて、半導体層１１は、トランジスタ１０Ｂから延在して（一体的に）設けられており、絶縁膜１２Ｂおよび導電膜１３Ｂは、トランジスタ１０Ｂから分離された選択的な領域に設けられている。このような半導体層１１、絶縁膜１２Ｂおよび導電膜１３Ｂからなる積層構造により、容量が形成されるようになっている。即ち、保持容量素子１０Ｃは、トランジスタ１０Ｂにおいてチャネルを形成する半導体層１１の一部を利用して容量を形成するものである。

尚、この保持容量素子１０Ｃにおける導電膜１３Ｂが、本開示における「第１導電膜」、絶縁膜１２Ｂが「第１絶縁膜」の一具体例である。

絶縁膜１２Ｂは、例えばトランジスタ１０Ｂのゲート絶縁膜１２Ａと同一材料からなり、互いに同一の工程においてそれぞれ形成することができる。導電膜１３Ｂについても同様で、例えばゲート電極１３Ａと同一材料からなり、互いに同一の工程においてそれぞれ形成可能である。本実施の形態では、これらの絶縁膜１２Ｂおよび導電膜１３Ｂに、所定の凹部が設けられている。

図２は、保持容量素子１０Ｃの断面構造を拡大したものである。このように、保持容量素子１０Ｃでは、半導体層１１上の選択的な領域に、導電膜１３Ｂおよび絶縁膜１２Ｂを厚み方向に除去してなる凹部（開口）Ｈ１が設けられており、この凹部Ｈ１に対応する領域では、半導体層１１の表面が導電膜１３および絶縁膜１２Ｂから露出している。凹部Ｈ１は、１つだけ設けられていてもよいし、複数個設けられていてもよい。また、凹部Ｈ１の開口形状も特に限定されるものではない。その一例を図３（Ａ），（Ｂ）に示す。図３（Ａ），（Ｂ）は、保持容量素子１０Ｃを導電膜１３Ｂの側からみた平面図である。図３（Ａ）に示したように、複数（ここでは４つ）の凹部Ｈ１が、所定のピッチｄ（凹部間距離）となるように、全体として格子状に配置された構成としてもよい。あるいは、図３（Ｂ）に示したように、複数（ここでは２つ）の凹部Ｈ１が、所定のピッチｄで並列し、全体としてストライプ状に配置された構成であってもよい。尚、図２は、図３（Ａ），（Ｂ）のＩＡ−ＩＡ線およびＩＢ−ＩＢ線における矢視断面図に相当する。

（高抵抗膜１４）
上記のような保持容量素子１０Ｃと、トランジスタ１０Ｂのゲート絶縁膜１２Ａおよびゲート電極１３Ａと、半導体層１１上のゲート電極１３Ａおよび保持容量素子１０Ｃにそれぞれ非対向な領域を覆って、高抵抗膜１４が形成されている。詳細には、保持容量素子１０Ｃでは、上述した凹部Ｈ１の内側を覆うように形成されている。また、この高抵抗膜１４のうち、ソース・ドレイン電極層１６に対向する部分は選択的に除去されている。

高抵抗膜１４は、後述する製造工程において半導体層１１の低抵抗領域（例えばソース・ドレイン領域１１ＳＤ）に拡散される金属の供給源となる金属膜が、酸化膜となって残存したものである。このような高抵抗膜１４は、例えば、酸化チタン，酸化アルミニウム，酸化インジウムまたは酸化スズ等により構成されている。この高抵抗膜１４は、外気に対して良好なバリア性を有しているため、上記のようなプロセス上の役割の他、トランジスタ１０Ｂにおける半導体層１１の電気的特性を変化させる酸素や水分の影響を低減する機能をも有している。高抵抗膜１４を設けることにより、トランジスタ１０Ｂおよび保持容量素子１０Ｃの電気特性を安定化させることが可能となり、層間絶縁膜１５の効果をより高めることが可能となる。この高抵抗膜１４の厚みは、例えば２０ｎｍ以下である。

（周辺回路および画素回路の構成）
次に、上記のような有機ＥＬ表示装置１の周辺回路および画素回路の構成について説明する。図４は、有機ＥＬ表示装置１の周辺回路を含む全体構成を表すものである。このように、例えば駆動側基板１０上には、有機ＥＬ素子１０Ａを含む複数の画素ＰＸＬＣがマトリクス状に配置されてなる表示領域５０が形成され、この表示領域５０の周辺に、信号線駆動回路としての水平セレクタ（ＨＳＥＬ）５１と、走査線駆動回路としてのライトスキャナ（ＷＳＣＮ）５２と、電源線駆動回路としての電源スキャナ（ＤＳＣＮ）５３とが設けられている。

表示領域５０において、列方向には複数（整数ｎ個）の信号線ＤＴＬ１〜ＤＴＬｎが配置され、行方向には、複数（整数ｍ個）の走査線ＷＳＬ１〜ＷＳＬｍおよび電源線ＤＳＬ１〜ＤＳＬｍがそれぞれ配置されている。また、各信号線ＤＴＬと各走査線ＷＳＬとの交差点に、各画素ＰＸＬＣ（Ｒ、Ｇ、Ｂに対応する画素のいずれか１つ）が設けられている。各信号線ＤＴＬは水平セレクタ５１に接続され、この水平セレクタ５１から各信号線ＤＴＬへ映像信号が供給されるようになっている。各走査線ＷＳＬはライトスキャナ５２に接続され、このライトスキャナ５２から各走査線ＷＳＬへ走査信号（選択パルス）が供給されるようになっている。各電源線ＤＳＬは電源スキャナ５３に接続され、この電源スキャナ５３から各電源線ＤＳＬへ電源信号（制御パルス）が供給されるようになっている。

図５は、画素ＰＸＬＣにおける具体的な回路構成例を表したものである。各画素ＰＸＬＣは、有機ＥＬ素子１０Ａを含む画素回路５０ａを有している。この画素回路５０ａは、サンプリング用トランジスタＴｒ１および駆動用トランジスタＴｒ２と、保持容量素子１０Ｃと、有機ＥＬ素子１０Ａとを有するアクティブ型の駆動回路である。尚、サンプリング用トランジスタＴｒ１（または駆動用トランジスタＴｒ２）が、上記実施の形態等のトランジスタ１０Ｂに相当する。

サンプリング用トランジスタＴｒ１は、そのゲートが対応する走査線ＷＳＬに接続され、そのソースおよびドレインのうちの一方が対応する信号線ＤＴＬに接続され、他方が駆動用トランジスタＴｒ２のゲートに接続されている。駆動用トランジスタＴｒ２は、そのドレインが対応する電源線ＤＳＬに接続され、ソースが有機ＥＬ素子１０Ａのアノードに接続されている。また、この有機ＥＬ素子１０Ａのカソードは、接地配線５Ｈに接続されている。なお、この接地配線５Ｈは、全ての画素ＰＸＬＣに対して共通に配線されている。保持容量素子１０Ｃは、駆動用トランジスタＴｒ２のソースとゲートとの間に配置されている。

サンプリング用トランジスタＴｒ１は、走査線ＷＳＬから供給される走査信号（選択パルス）に応じて導通することにより、信号線ＤＴＬから供給される映像信号の信号電位をサンプリングし、保持容量素子１０Ｃに保持するものである。駆動用トランジスタＴｒ２は、所定の第１電位（図示せず）に設定された電源線ＤＳＬから電流の供給を受け、保持容量素子１０Ｃに保持された信号電位に応じて、駆動電流を有機ＥＬ素子１０Ａへ供給するものである。有機ＥＬ素子１０Ａは、この駆動用トランジスタＴｒ２から供給された駆動電流により、映像信号の信号電位に応じた輝度で発光するようになっている。

このような回路構成では、走査線ＷＳＬから供給される走査信号（選択パルス）に応じてサンプリング用トランジスタＴｒ１が導通することにより、信号線ＤＴＬから供給された映像信号の信号電位がサンプリングされ、保持容量素子１０Ｃに保持される。また、上記第１電位に設定された電源線ＤＳＬから駆動用トランジスタＴｒ２へ電流が供給され、保持容量素子１０Ｃに保持された信号電位に応じて、駆動電流が有機ＥＬ素子１０Ａ（赤色、緑色および青色の各有機ＥＬ素子）へ供給される。そして、各有機ＥＬ素子１０Ａは、供給された駆動電流により、映像信号の信号電位に応じた輝度で発光する。これにより、表示装置において、映像信号に基づく映像表示がなされる。

（製造方法）
上記のような有機ＥＬ表示装置１は、例えば次のようにして製造することができる。まず、駆動側基板１０上に、トランジスタ１０Ｂおよび保持容量素子１０Ｃを形成する。

即ち、まず、図６（Ａ）に示したように、駆動側基板１０の全面に、例えばスパッタリング法により、上述した酸化物半導体よりなる半導体層１１を成膜する。この際、ターゲットとしては、成膜対象の酸化物半導体と同一組成のセラミックを用いる。また、酸化物半導体中のキャリア濃度は、スパッタリングの際の酸素分圧に大きく依存するので、所望のトランジスタ特性が得られるように酸素分圧を制御する。この後、例えばフォトリソグラフィおよびエッチングにより、成膜した半導体層１１を所定の形状にパターニングする。その際、リン酸と硝酸と酢酸との混合液を用いたウェットエッチングにより加工することが好ましい。リン酸、硝酸および酢酸の混合液は、下地との選択比を十分に大きくすることが可能であり、比較的容易に加工が可能となる。

続いて、図６（Ｂ）に示したように、駆動側基板１０上の全面にわたって、例えばシリコン酸化膜よりなる絶縁膜１２（ゲート絶縁膜１２Ａ，絶縁膜１２Ｂ）を、例えばプラズマＣＶＤ（Chemical Vapor Deposition ；化学気相成長）法により成膜する。シリコン酸化膜はプラズマＣＶＤ法のほか、反応性スパッタリング法により形成することも可能である。また、酸化アルミニウム膜を成膜する場合には、これらの反応性スパッタリング法，ＣＶＤ法に加え、原子層成膜法を用いることも可能である。

そののち、同じく図６（Ｂ）に示したように、絶縁膜１２の全面に、例えばスパッタリング法により、例えばモリブデンまたはチタンとアルミニウムの積層膜よりなる導電膜１３（ゲート電極１３Ａ，導電膜１３Ｂ）を成膜する。

次いで、図７（Ａ）に示したように、導電膜１３を、例えばフォトリソグラフィおよびエッチングによりパターニングすることにより、半導体層１１上の選択的な領域に、ゲート電極１３Ａおよび導電膜１３Ｂをそれぞれ形成する。この際、導電膜１３Ｂとしては、選択的な領域に開口Ｈ１Ａ（凹部Ｈ１の一部を構成する開口）を形成する。

この後、図７（Ｂ）に示したように、形成したゲート電極１３Ａおよび導電膜１３Ｂをマスクとして絶縁膜１２をエッチングする。この際、半導体層１１をＺｎＯ，ＩＺＯ，ＩＧＯ等の結晶性材料により構成した場合には、フッ酸等を用いて非常に大きなエッチング選択比を維持するようにすると、容易に加工することが可能となる。これにより、ゲート絶縁膜１２Ａがゲート電極１３Ａと略同一形状にパターニングされると共に、導電膜１３Ｂおよび絶縁膜１２Ｂには、凹部Ｈ１が形成される。このようにして、半導体層１１上の選択的な領域にゲート絶縁膜１２Ａを介してゲート電極１３Ａが配設された積層構造を形成すると共に、保持容量素子１０Ｃを形成する。

続いて、図８（Ａ）に示したように、駆動側基板１０上の全面に渡って、例えばスパッタリング法により、例えばチタン，アルミニウムまたはインジウム等の酸素と比較的低温で反応する金属よりなる金属膜１４ａを、例えば５ｎｍ以上１０ｎｍ以下の厚みで成膜する。

この後、図８（Ｂ）に示したように、例えば３００℃程度の温度で熱処理を行うことにより、金属膜１４ａが酸化され、これによって金属酸化膜からなる高抵抗膜１４が形成される。この際、ゲート電極１２Ａおよび保持容量素子１０Ｃに非対向な領域には、低抵抗領域（ソース・ドレイン領域１１ＳＤを含む）が形成される。この金属膜１４ａの酸化反応には、酸化物半導体に含まれる酸素の一部が利用されるため、金属膜１４ａの酸化の進行に伴って、半導体層１１では、その金属膜１４ａと接する面側から酸素濃度が低下していく。一方、金属膜１４ａから、アルミニウム等の金属が半導体層１１中に拡散する。この金属元素がドーパントとして機能し、金属膜１４ａと接する半導体層１１の上面側の領域が低抵抗化される。これにより、電気抵抗の低いソース・ドレイン領域１１ＳＤが形成される。

尚、金属膜１４ａの熱処理としては、例えば３００℃程度の温度でアニールすることが好ましい。その際、酸素等を含む酸化性のガス雰囲気でアニールを行うことで、低抵抗領域の酸素濃度が低くなりすぎるのを抑え、半導体層１１に十分な酸素を供給することが可能となる。よって、後工程で行うアニール工程を削減することが可能となり、工程の簡略化が可能となる。

あるいは、次のようにして高抵抗膜１４を形成してもよい。例えば、図８（Ａ）に示した工程において、駆動側基板１０の温度を２００℃程度の比較的高い温度に保持して、金属膜１４ａを成膜するようにしてもよい。これにより、図８（Ｂ）に示した熱処理を行わずに、半導体層１１の所定の領域を低抵抗化することが可能である。この場合には、半導体層１１のキャリア濃度をトランジスタとして必要なレベルに低減することが可能である。

また、この金属膜１４ａは、例えば１０ｎｍ以下の厚みで成膜することが好ましい。金属膜１４ａの厚みを１０ｎｍ以下とすれば、熱処理によって金属膜１４ａを完全に酸化させる（高抵抗膜１４を形成する）ことができるからである。尚、金属膜１４ａが完全に酸化されていない場合には、この未酸化の金属膜１４ａをエッチングにより除去する工程が必要となる。金属膜１４ａは、ゲート電極１３Ａ上などにも成膜されるため、十分に酸化されていないとリーク電流を生じさせる場合があるためである。金属膜１４ａが完全に酸化され、高抵抗膜１４が形成された場合には、そのような除去工程が不要であり、製造工程の簡略化が可能となる。つまり、エッチングによる除去工程を行わなくとも、リーク電流の発生を防止できる。尚、金属膜１４ａを１０ｎｍ以下の厚みで成膜した場合、熱処理後の高抵抗膜１４の厚みは、２０ｎｍ以下程度となる。

更に、金属膜１４ａを酸化させる方法としては、上記のような熱処理のほか、水蒸気雰囲気での酸化、またはプラズマ酸化などの方法により酸化を促進させることも可能である。特にプラズマ酸化の場合、次のような利点がある。即ち、高抵抗膜１４の形成後、層間絶縁膜１５をプラズマＣＶＤ法により形成するが、金属膜１４ａに対してプラズマ酸化処理を施した後、続けて（連続的に）、層間絶縁膜１５を成膜可能である。このため、特に工程を増やす必要がないという利点がある。プラズマ酸化では、例えば、駆動側基板１０の温度を２００℃〜４００℃程度にして、酸素および二窒化酸素の混合ガス等の酸素を含むガス雰囲気中でプラズマを発生させて処理することが望ましい。これにより、上述したような外気に対して良好なバリア性を有する高抵抗膜１４を形成することができるからである。

加えて、半導体層１１の所定の領域を低抵抗化させる手法としては、上記のような金属膜１４ａと半導体層１１との反応による手法の他にも、プラズマ処理によって低抵抗化する手法、プラズマＣＶＤ法によりシリコン窒化膜を成膜し、このシリコン酸化膜からの水素拡散等により低抵抗化させる手法などを用いてもよい。

次に、図９（Ａ）に示したように、層間絶縁膜１５を形成する。具体的には、まず、高抵抗膜１４上の全面に渡って、上述したアクリル樹脂などの有機膜あるいはシリコン酸化膜や酸化アルミニウム膜などの無機膜、もしくは、それらの有機膜と無機膜との積層膜よりなる層間絶縁膜１５を上述した厚みにより成膜する。その際、シリコン酸化膜などの無機膜を成膜する場合には、例えばプラズマＣＶＤ法により形成し、酸化アルミニウム膜を成膜する場合には、アルミニウムをターゲットとしたＤＣまたはＡＣ電源による反応性スパッタリング法により形成することが望ましい。高速に成膜することが可能となるからである。また、有機膜を成膜する場合には、例えばスピンコート法やスリットコート法を用いて塗布形成する。

この後、例えばフォトリソグラフィおよびエッチングにより、半導体層１１のソース・ドレイン領域１１ＳＤに対向する領域の一部において層間絶縁膜１５および高抵抗膜１４を貫通するコンタクトホールＨ２を形成する。

続いて、図９（Ｂ）に示したように、上述した材料等よりなるソース・ドレイン電極層１６を、層間絶縁膜１５上に、コンタクトホールＨ２を埋め込むように、例えばスパッタリング法により成膜した後、フォトリソグラフィおよびエッチングにより所定の形状にパターニングする。これにより、ソース・ドレイン電極層１６が、半導体層１１のソース・ドレイン領域１１ＳＤに電気的に接続されて形成される。上記のようにして、駆動側基板１０上に、トランジスタ１０Ｂおよび保持容量素子１０Ｃを形成する。

この後、層間絶縁膜１５およびソース・ドレイン電極層１６を覆うように、上述した材料よりなる平坦化膜１７を、例えばスピンコート法やスリットコート法により成膜し、ソース・ドレイン電極層１６に対向する領域の一部にコンタクトホールＨ３を形成する。

続いて、この平坦化膜１７上に、有機ＥＬ素子１０Ａを形成する。具体的には、平坦化膜１７上に、そのコンタクトホールＨ３を埋め込むように、上述した材料よりなる第１電極１８を例えばスパッタリング法により成膜した後、フォトリソグラフィおよびエッチングによりパターニングする。この後、第１電極１８上に開口を有する画素分離膜１９を形成した後、有機層２０を例えば真空蒸着法により成膜する。続いて、有機層２０上に、上述した材料よりなる第２電極２１を例えばスパッタリング法により形成する。次いで、この第２電極２１上に保護層２２を例えばＣＶＤ法により成膜した後、この保護層２２上に、封止用基板２３を貼り合わせる。以上により、図１に示した有機ＥＬ表示装置１を完成する。

［作用，効果］
本実施の形態の有機ＥＬ表示装置１では、例えばＲ，Ｇ，Ｂのいずれかに対応する各画素に、各色の映像信号に応じた駆動電流が印加されると、第１電極１８および第２電極２１を通じて、有機層２０に電子および正孔が注入される。これらの電子および正孔は、有機層２０に含まれる有機ＥＬ層においてそれぞれ再結合され、発光を生じる。このようにして、有機ＥＬ表示装置１では、例えばＲ，Ｇ，Ｂのフルカラーの映像表示がなされる。

この有機ＥＬ表示装置１では、上記のような映像表示動作の際に、保持容量素子１０Ｃの一端に、映像信号に対応する電位が印加されることにより、保持容量素子１０Ｃには、映像信号に対応する電荷が蓄積される。本実施の形態では、上述のように、保持容量素子１０Ｃを酸化物半導体よりなる半導体層１１と、導電膜１３Ｂとの間に絶縁膜１２Ｂを挟み込んだ積層構造を有する。即ち、保持容量素子１０Ｃが半導体層１１の一部を利用して形成されている。

ここで、図１０に、本実施の形態の比較例（比較例１）に係る保持容量素子１００の積層構造について示す。比較例１では、例えば駆動側基板１０１上に、トランジスタのゲート絶縁膜の一部を利用して絶縁膜１０２が設けられ、この絶縁膜１０２上（トランジスタのゲート電極と同層）に、導電膜１０３が配設されている。導電膜１０３上には、厚みの大きな層間絶縁膜１０４が設けられ、この層間絶縁膜１０４上のソース・ドレイン電極層と同層には、導電膜１０５が形成されている。このように、比較例１では、トランジスタのゲート電極およびソース・ドレイン電極とそれぞれ、同層に設けられた導電膜１０３，１０５間に、層間絶縁膜１０４を挟み込んだ構造となっている。このような積層構造によっても、容量形成が可能である。ところが、このような保持容量素子１００では、層間絶縁膜１０４の厚みが比較的大きい（マイクロオーダーである）ため、容量が小さくなり、寄生容量の影響を受け易くなる。

一方、本実施の形態のように、保持容量素子１０Ｃが半導体層１１の一部を利用して設けられていることにより、半導体層１１および導電膜１３Ｂ間に挟み込まれた絶縁膜１２Ｂとしてゲート絶縁膜を利用することができ、即ち、厚みがゲート絶縁膜１２Ａと同等となる（層間絶縁膜１５よりも小さくなる）。従って、本実施の形態では、上記比較例１に比べ大きな容量を確保することができる。

また、ここで、図１１（Ａ）に、本実施の形態の比較例（比較例２）に係る保持容量素子１００Ａの積層構造、図１１（Ｂ）に、導電膜１０３側からみた平面図について示す。保持容量素子１００Ａでは、半導体層１０１上に、ゲート絶縁膜を利用した絶縁膜１０２を介して導電膜１０３が設けられており、このような積層構造によって容量が形成されている。このような保持容量素子１００Ａでは、本実施の形態と同様、比較的大きな容量を確保することができるが、半導体層１０１および導電膜１０３間に印加される電圧によって、容量が変動してしまう。容量変動が生じると、画素回路の駆動条件によっては十分な容量を用いることができないことから、画質劣化を引き起こすことがある。

これに対し、本実施の形態の保持容量素子１０Ｃは、半導体層１１上の選択的な領域に、導電膜１３Ｂおよび絶縁膜１２Ｂが除去されてなる凹部Ｈ１を有している。これにより、凹部Ｈ１においては、半導体層１１上に導電膜１３Ｂおよび絶縁膜１２Ｂが存在しないために、この凹部Ｈ１を通じて、酸化物半導体中の酸素が脱離しやすくなる。この結果、酸化物半導体膜中のキャリア濃度を増加させることが可能となる。換言すると、ＴＦＴ特性でいうところの閾値電圧が負（マイナス）側へシフトする。ここで、図１２に、比較例２に係る保持容量素子における印加電圧および容量の関係、図１３に、本実施の形態の保持容量素子１０Ｃにおける同関係についてそれぞれ示す。このように、本実施の形態では、比較例に比べ、電圧特性が負側へシフトしており、これにより、電圧に対する容量変化のより少ない範囲（例えば、０Ｖ付近）を使用可能となる。従って、容量の電圧依存性が低減する。

また、図１４には、保持容量素子１０Ｃにおける凹部間距離ｄ（導電膜１３Ｂと絶縁膜１２Ｂが存在する部分の幅）と閾値電圧（Ｖth）との関係を示す。このように、凹部間距離ｄが小さい程、十分な容量を確保することができるので、画素回路の動作上望ましい。特に、凹部間距離ｄが８μｍ以下となる範囲では、凹部間距離ｄが短くなるに従って、Ｖthが負側に変化していることがわかる。このことから、保持容量素子１０Ｃにおける凹部間距離ｄは８μｍ以下であることが望ましい。

以上説明したように、本実施の形態では、駆動側基板１０上に有機ＥＬ素子１０Ａ、トランジスタ１０Ｂと共に設けられた保持容量素子１０Ｃが、酸化物半導体よりなる半導体層１１上に絶縁膜１２Ｂ（ゲート絶縁膜１２Ａと同層）を介して導電膜１３Ｂ（ゲート電極１３Ａと同層）が設けられた積層構造を有する。半導体層１１上の選択的な領域には、導電膜１３Ｂおよび絶縁膜１２Ｂが除去されてなる凹部Ｈ１が設けられている。これにより、保持容量素子１０Ｃにおいて、印加電圧に依存する容量変動を抑制し、所望の容量を保持することができるようになる。よって、画質劣化を抑制することが可能となる。

また、これにより、アクティブ駆動方式のディスプレイにおいて高品質な画像を表示することが可能となり、大画面化、高精細化、ハイフレームレート化に対応することが可能になる。更に、容量を比較的大きく確保可能であるため、画素レイアウトにおいても、配線の占有割合を低減でき、欠陥の少ない高歩留まりのパネルを製造することが可能となる。

＜変形例＞
次に、上記実施の形態の変形例に係る表示装置（液晶表示装置２）について説明する。図１５は、液晶表示装置２の断面構造を表すものである。液晶表示装置２は、上記実施の形態の有機ＥＬ表示装置と同様、駆動側基板１０上に、表示素子と、トランジスタ１０Ｂと、保持容量素子１０Ｃとを有するものであるが、表示素子として有機ＥＬ素子ではなく液晶表示素子２０Ａを含んでいる。即ち、液晶表示装置２では、駆動側基板１０上に、トランジスタ１０Ｂおよび保持容量素子１０Ｃが配設されており、これらの上層に液晶表示素子２０Ａを有している。また、駆動側基板１０の下方には、バックライト２７が備えられており、駆動側基板１０のバックライト２７側および封止用基板２３上には、偏光板２８ａ，２８ｂが貼り合わせられている。尚、上記実施の形態と同様の構成要素については、同一の符号を付し、適宜その説明を省略する。

液晶表示素子２０Ａは、例えば、画素電極２９と対向電極２６との間に液晶層２５を封止したものであり、画素電極２９および対向電極２６の液晶層２５側の各面には、配向膜２４ａ，２４ｂが形成されている。画素電極２９は、画素毎に配設されており、例えばトランジスタ１０Ｂのソース・ドレイン電極層１６に電気的に接続されている。対向電極２６は、複数の画素に共通の電極として設けられ、例えばコモン電位に保持されている。液晶層２５は、例えばＶＡ（Vertical Alignment：垂直配向）モード，ＴＮ（Twisted Nematic）モードあるいはＩＰＳ（In Plane Switching）モード等により駆動される液晶により構成されている。

バックライト２７は、液晶層２５へ向けて光を照射する光源であり、例えばＬＥＤ（Light Emitting Diode）やＣＣＦＬ（Cold Cathode Fluorescent Lamp）等を複数含むものである。このバックライト２７は、図示しないバックライト駆動部によって、点灯状態および消灯状態が制御されるようになっている。

偏光板２８ａ，２８ｂ（偏光子，検光子）は、例えば互いにクロスニコルの状態で配置されており、これにより、例えばバックライト２７からの照明光を電圧無印加状態（オフ状態）では遮断、電圧印加状態（オン状態）では透過させるようになっている。

このような液晶表示装置２においても、上記実施の形態の有機ＥＬ表示装置１と同様、保持容量素子１０Ｃが、トランジスタ１０Ｂにおける半導体層１１の一部を利用して形成されると共に、その半導体層１１上の選択的な領域において、導電膜１３Ｂおよび絶縁膜１２Ｂが除去されてなる凹部Ｈ１を有している。これにより、本変形例においても、保持容量素子１０Ｃにおいて、比較的大きな保持容量が確保されると共に、容量の電圧依存性が緩和される。即ち、本開示の表示装置としては、上述のような有機ＥＬ表示装置１に限らず、液晶表示装置２にも適用可能である。

＜適用例＞
以下、上記のような表示装置（有機ＥＬ表示装置１，液晶表示装置２）の電子機器への適用例について説明する。電子機器としては、例えばテレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等が挙げられる。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。

（モジュール）
上記表示装置は、例えば図１６に示したようなモジュールとして、後述の適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、駆動側基板１０の一辺に、封止用基板２３から露出した領域２１０を設け、この露出した領域２１０に、水平セレクタ５１、ライトスキャナ５２および電源スキャナ５３の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。

（適用例１）
図１７は、テレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記表示装置に相当する。

（適用例２）
図１８は、デジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記表示装置に相当する。

（適用例３）
図１９は、ノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記表示装置に相当する。

（適用例４）
図２０は、ビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。この表示部６４０が上記表示装置に相当する。

（適用例５）
図２１は、携帯電話機の外観を表したものである。この携帯電話機は、例えば上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。

以上、実施の形態および変形例を挙げて本開示を説明したが、本開示はこれらの実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、本開示における凹部の一例として、半導体層１１上の選択的な領域において、導電膜１３Ｂおよび絶縁膜１２Ｂの全部が除去された（導電膜１３Ｂの表面から半導体層１１の表面まで貫通する開口が設けられた）構成を例に挙げたが、必ずしも導電膜１３Ｂおよび絶縁膜１２Ｂの全部が除去されていなくともよい。即ち、半導体層１１上の選択的な領域において、導電膜１３Ｂおよび絶縁膜１２Ｂが、それらの厚み（深さ）方向における一部が除去されたものであってもよい（導電膜１３Ｂの表面から半導体層１１の表面まで貫通していなくともよい）。

例えば、図２２（Ａ）に示したように、厚み方向において、導電膜１３Ｂ（または導電膜１３Ｂの一部）のみが選択的に除去されて凹部Ｈ１が形成されていてもよい。また、図２２（Ｂ）に示したように、導電膜１３Ｂの全部と絶縁膜１２Ｂの上面側の一部が除去されて凹部Ｈ１が設けられていてもよい。但し、本実施の形態のように、凹部Ｈ１が半導体層１１の表面まで貫通した構造の方が、半導体層１１からの酸素離脱による電圧依存抑制の効果をより効果的に得ることができると共に、製造プロセスが簡易である。

また、上記実施の形態等では、保持容量素子１０Ｃの絶縁膜１２Ｂが、トランジスタ１０Ｂのゲート絶縁膜１２Ａと分離してパターニングした構成を図示したが、これらのゲート絶縁膜１２Ａおよび絶縁膜１２Ｂは必ずしも分離されていなくともよく、トランジスタ１０Ｂから保持容量素子１０Ｃにわたって連続的に形成されていてもよい。また、半導体層１１についてはトランジスタ１０Ｂから保持容量素子１０Ｃにかけて一体的に（連続して）形成された構成を例示したが、トランジスタ１０Ｂおよび保持容量素子１０Ｃのそれぞれにおいて半導体層１１が分離して設けられていてもよい。

更に、上記実施の形態等では、高抵抗膜１４を設けた構造を例に挙げて説明したが、この高抵抗膜１４は設けられていなくともよい。但し、上述のように、高抵抗膜１４を設けた場合の方が、トランジスタ１０Ｂおよび保持容量素子１０Ｃの電気特性を安定的に保持することができるため望ましい。

加えて、上記実施の形態等では、半導体層１１における所定の領域を低抵抗化させるための手法として、金属膜１４ａと半導体層１１との反応による手法を用いたが、この他にも、プラズマ処理によって低抵抗化する手法、プラズマＣＶＤ法によりシリコン窒化膜を成膜し、このシリコン酸化膜からの水素拡散等により低抵抗化させる手法などを用いてもよい。

また、上記実施の形態等では、保持容量素子１０Ｃに形成される凹部Ｈ１として、上面からみたときの形状（開口形状）が方形状（図３（Ａ））または矩形状（図３（Ｂ））である場合を例示したが、凹部の開口形状はこれらの形状に限定されるものではなく、他の様々な形状（例えば円形状や多角形状等）であってもよい。

尚、本開示は、以下の（１）〜（９）に記載したような構成であってもよい。
（１）基板上に、表示素子と、前記表示素子の駆動素子としてのトランジスタと、映像信号に対応する電荷を保持する保持容量素子とを備え、前記保持容量素子は、酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ前記第１半導体層上の選択的な領域に、前記第１導電膜および前記第１絶縁膜のうちの少なくとも一部が除去されてなる凹部を有する表示装置。
（２）前記トランジスタは、前記基板側から順に、酸化物半導体よりなる第２半導体層と、前記第２半導体層上の選択的な領域に設けられたゲート絶縁膜としての第２絶縁膜と、前記第２絶縁膜に対応する領域に配設されたゲート電極としての第２導電膜と、前記第１半導体層に電気的に接続されて設けられたソース・ドレイン電極層とを有する上記(1)に記載の表示装置。
（３）前記第１半導体層と前記第２半導体層とが同一材料により構成され、前記第１導電膜と前記第２導電膜とが同一材料により構成され、かつ前記第１絶縁膜と第２絶縁膜とが同一材料により構成されている上記(2)に記載の表示装置。
（４）第１半導体層は、前記第２半導体層と一体的に設けられている上記(2)または(3)に記載の表示装置。
（５）前記第１半導体層および前記第２半導体層は、前記第１導電膜および前記保持容量素子のそれぞれに非対向な領域に、他の領域よりも電気抵抗が低い低抵抗領域を有する上記(2)ないし(4)のいずれかに記載の表示装置。
（６）前記ソース・ドレイン電極層は、前記第１半導体層の低抵抗領域に電気的に接続されている上記(5)に記載の表示装置。
（７）前記保持容量素子は、高抵抗膜により覆われている上記(1)ないし(6)のいずれかに記載の表示装置。
（８）前記表示素子として有機電界発光素子を有する上記(1)ないし(7)のいずれかに記載の表示装置。
（９）前記表示素子として液晶表示素子を有する上記(1)ないし(7)のいずれかに記載の表示装置。

１…有機ＥＬ表示装置、１０Ａ…有機ＥＬ素子、１０Ｂ…トランジスタ、１０Ｃ…保持容量素子、１０…駆動側基板、１１…半導体層、１１ＳＤ…ソース・ドレイン領域、１２Ａ…ゲート絶縁膜、１３Ａ…ゲート電極、１５…層間絶縁膜、１６…ソース・ドレイン電極層、１２Ｂ…絶縁膜、１３Ｂ…導電膜、１４…高抵抗膜、１７…平坦化膜、１８…第１電極、１９…画素分離膜、２０…有機層、２１…第２電極、２２…保護層、２３…封止用基板、２…液晶表示装置、２０Ａ…液晶表示素子、２９…画素電極、２４ａ，２４ｂ…配向膜、２５…液晶層、２６対向電極、２７…バックライト、２８ａ，２８ｂ…偏光板。

Claims (12)

1. 基板上に、
   表示素子と、
   前記表示素子の駆動素子としてのトランジスタと、
   映像信号に対応する電荷を保持する保持容量素子とを備え、
   前記保持容量素子は、
   酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ
   前記第１半導体層上の選択的な領域に、前記第１導電膜および前記第１絶縁膜を前記第１半導体層の表面まで貫通してなる凹部を有する
   表示装置。
2. 前記トランジスタは、前記基板側から順に、
   酸化物半導体よりなる第２半導体層と、
   前記第２半導体層上の選択的な領域に設けられたゲート絶縁膜としての第２絶縁膜と、
   前記第２絶縁膜に対応する領域に配設されたゲート電極としての第２導電膜と、
   前記第２半導体層に電気的に接続されて設けられたソース・ドレイン電極層とを有する
   請求項１に記載の表示装置。
3. 前記第１半導体層と前記第２半導体層とが同一材料により構成され、
   前記第１導電膜と前記第２導電膜とが同一材料により構成され、かつ
   前記第１絶縁膜と第２絶縁膜とが同一材料により構成されている
   請求項２に記載の表示装置。
4. 前記第１半導体層は、前記第２半導体層と一体的に設けられている
   請求項３に記載の表示装置。
5. 前記第１半導体層および前記第２半導体層は、前記第１導電膜および前記保持容量素子のそれぞれに非対向な領域に、他の領域よりも電気抵抗が低い低抵抗領域を有する
   請求項４に記載の表示装置。
6. 前記ソース・ドレイン電極層は、前記第２半導体層の低抵抗領域に電気的に接続されている
   請求項５に記載の表示装置。
7. 前記保持容量素子は、高抵抗膜により覆われている
   請求項１に記載の表示装置。
8. 前記表示素子として有機電界発光素子を有する
   請求項１に記載の表示装置。
9. 前記表示素子として液晶表示素子を有する
   請求項１に記載の表示装置。
10. 基板上に、
    表示素子と、
    前記表示素子の駆動素子としてのトランジスタと、
    映像信号に対応する電荷を保持する保持容量素子とを備え、
    前記保持容量素子は、
    酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ
    前記第１半導体層上の選択的な領域に、各々が、前記第１導電膜および前記第１絶縁膜のうちの少なくとも一部が除去されてなる複数の凹部を有する
    表示装置。
11. 基板上に、
    表示素子と、
    前記表示素子の駆動素子としてのトランジスタと、
    映像信号に対応する電荷を保持する保持容量素子とを備え、
    前記保持容量素子は、
    酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ
    前記第１半導体層上の選択的な領域に、前記第１導電膜および前記第１絶縁膜を前記第１半導体層の表面まで貫通してなる凹部を有する
    表示装置を有する電子機器。
12. 基板上に、
    表示素子と、
    前記表示素子の駆動素子としてのトランジスタと、
    映像信号に対応する電荷を保持する保持容量素子とを備え、
    前記保持容量素子は、
    酸化物半導体よりなる第１半導体層上に第１絶縁膜を介して第１導電膜を有し、かつ
    前記第１半導体層上の選択的な領域に、各々が、前記第１導電膜および前記第１絶縁膜のうちの少なくとも一部が除去されてなる複数の凹部を有する
    表示装置を有する電子機器。

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