JP2018007000A - 光電変換装置 - Google Patents

Abstract

【課題】第１基板と第２基板とを積層して構成される光電変換装置の製造を容易化するとともに画素間の特性ばらつきを抑える【解決手段】第１基板Ｓ１は、所定の面に沿って複数の画素が配置された画素アレイ１０を有し、第２基板Ｓ２は、画素アレイから信号を読み出す読出回路ＲＤを有する。読出回路は、画素アレイから複数の第１信号線に出力される複数の第１信号をそれぞれＡＤ変換して複数の第１デジタル信号を生成する第１ＡＤ変換回路３１と、複数の第１デジタル信号をパラレルシリアル変換して第１シリアル信号を出力する第１パラレルシリアル変換回路４１と、第１シリアル信号を処理する処理回路７０とを含む。前記面に対する正射影において、画素アレイと処理回路の少なくとも一部とが重なり合い、第２基板の第１端部と処理回路との間に第１ＡＤ変換回路が配置され、第１ＡＤ変換回路と処理回路との間に第１パラレルシリアル変換回路が配置されている。【選択図】図３

Description

本発明は、光電変換装置に関する。

近年、２枚の基板を結合して構成された固体撮像装置が提供されている。このような固体撮像装置では、画素を構成する複数の素子の一部が１つの基板に配され、該複数の素子の他の一部が他の基板に配されうる。このような構成は、画素数の向上または光電変換部の大型化に有利である。

特開２０１１‐１１９９４６号公報 特開２０１２‐１５２７７号公報

しかしながら、上記のような構成は、画素を構成する複数の素子の一部と該複数の素子の他の一部とを２つの基板間で接続する必要があるので、高いプロセス技術を要求し、また、画素間の特性ばらつきを生じさせうる。

本発明は、基板を積層して構成される光電変換装置の構造を単純化することによって製造を容易化するとともに、画素間の特性ばらつきを抑えるために有利な技術を提供することを目的とする。

本発明の１つの側面は、第１基板と第２基板とを積層して構成された光電変換装置に係り、前記第１基板は、所定の面に沿って複数の画素が配置された画素アレイを有し、前記第２基板は、前記画素アレイから信号を読み出す読出回路を有し、前記読出回路は、前記画素アレイから複数の第１信号線に出力される複数の第１信号をそれぞれＡＤ変換して複数の第１デジタル信号を生成する第１ＡＤ変換回路と、前記複数の第１デジタル信号をパラレルシリアル変換して第１シリアル信号を出力する第１パラレルシリアル変換回路と、前記第１シリアル信号を処理する処理回路とを含み、前記面に対する正射影において、前記画素アレイの少なくとも一部と前記処理回路の少なくとも一部とが重なり合い、前記第２基板の第１端部と前記処理回路との間に前記第１ＡＤ変換回路が配置され、前記第１ＡＤ変換回路と前記処理回路との間に前記第１パラレルシリアル変換回路が配置されている。

本発明によれば、基板を積層して構成される光電変換装置の構造を単純化することによって製造を容易化するとともに、画素間の特性ばらつきを抑えるために有利な技術が提供される。

本発明の一つの実施形態の固体撮像装置の回路構成を示す図。 図１に示された画素アレイの１つの画素、第１列ＡＤ変換器および第２列ＡＤ変換器の構成例を示す図。 本発明の一つの実施形態の固体撮像装置を構成する第１基板（ａ）および第２基板（ｂ）のレイアウト構成例を示す図。 本発明の一つの実施形態の固体撮像装置のレイアウト構成例を示す図。 本発明の一つの実施形態の固体撮像装置のレイアウト構成例を示す図。 第１信号線および第２信号線のレイアウト例を示す図。 第１信号線および第２信号線の他のレイアウト例を示す図。 第１基板と第２基板との電気的な接続のための構造の例を示す図。 第１信号線および第２信号線の構成例を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。本発明は好適には固体撮像装置に適用されるが、他にも撮像以外を目的とする光電変換装置に適用可能である。たとえば、測距、光量測定などの用途にも用いることができる。以下では、固体撮像装置を例に説明する。

図１には、本発明の一つの実施形態の固体撮像装置１の回路構成が示されている。固体撮像装置１は、画素アレイ１０と、画素アレイ１０から信号を読み出す読出回路ＲＤとを含む。画素アレイ１０は、所定の面に沿って配置された複数の画素１１を有する。複数の画素１１は、複数の行および複数の列を構成するように配置される。画素アレイ１０は、第１グループ（例えば奇数列）を構成する複数の画素１１および第２グループ（例えば偶数列）を構成する複数の画素１１を含みうる。複数の画素１１の各々は、光電変換素子を含む。よって、画素アレイ１０は、第１グループを構成する複数の光電変換素子および第２グループを構成する複数の光電変換素子を含みうる。

読出回路ＲＤは、例えば、ＡＤ変換回路３０、パラレルシリアル変換回路４０、垂直走査回路２０、処理回路７０、タイミング発生回路８０、クロック発生回路９０を含みうる。

ＡＤ変換回路３０は、画素アレイ１０から複数の信号線ＹＤｉ、ＹＵｉ（ｉ＝１〜ｎ）に出力される複数の信号をそれぞれＡＤ変換して複数のデジタル信号を生成する。ＡＤ変換回路３０は、第１ＡＤ変換回路３１および第２ＡＤ変換回路３２を含みうる。第１ＡＤ変換回路３１は、画素アレイ１０の第１グループを構成する複数の画素１１から複数の第１信号線ＹＤｉに出力される複数の第１信号をそれぞれＡＤ変換して複数の第１デジタル信号を生成する。第２ＡＤ変換回路３２は、画素アレイ１０の第２グループを構成する複数の画素１１から複数の第１信号線ＹＵｉに出力される複数の第２信号をそれぞれＡＤ変換して複数の第２デジタル信号を生成する。

第１ＡＤ変換回路３１は、例えば、複数の第１信号線ＹＤｉにそれぞれ対応する複数の第１列ＡＤ変換器１１３と、第１信号発生器１１１と、カウンタ１１２とを含みうる。第１信号発生器１１１は、ランプ信号等のように、経過時間に対して電圧が線形に変化する参照信号Ｖｒａｍｐを発生する。カウンタ１１２は、カウント動作を行って、経過時間に対応するカウント値ＣＮＴを出力する。第１列ＡＤ変換器１１３は、第１信号と参照信号Ｖｒａｍｐとを比較し、比較結果が反転するタイミングに応じた信号を第１デジタル信号として発生する。

第２ＡＤ変換回路３２は、第１ＡＤ変換回路３２と同様の構成を有しうる。即ち、第２ＡＤ変換回路３２は、例えば、複数の第２信号線ＹＵｉにそれぞれ対応する複数の第２列ＡＤ変換器１２３と、第２信号発生器１２１と、カウンタ１２２とを含みうる。第２信号発生器１２１は、ランプ信号等のように、経過時間に対して電圧が線形に変化する参照信号Ｖｒａｍｐを発生する。カウンタ１２２は、カウント動作を行って、経過時間に対応するカウント値ＣＮＴを出力する。第２列ＡＤ変換器１２３は、第２信号と参照信号Ｖｒａｍｐとを比較し、比較結果が反転するタイミングに応じた信号を第２デジタル信号として発生する。

パラレルシリアル変換回路４０は、第１パラレルシリアル変換回路４１および第２パラレルシリアル変換回路４２を含みうる。第１パラレルシリアル変換回路４１は、第１ＡＤ変換回路３１からの複数の第１デジタル信号をパラレルシリアル変換して第１シリアル信号を出力する。第２パラレルシリアル変換回路４２は、第２ＡＤ変換回路３２からの複数の第２デジタル信号をパラレルシリアル変換して第２シリアル信号を出力する。第１、第２パラレルシリアル変換回路４１、４２は、水平走査回路を含みうる。シリアル化された各々の信号は複数ビットの信号を含んでいる。例えば、各ＡＤ変換回路が１２ｂｉｔの分解能を有していればシリアル化されたデジタル信号の各々は１２ｂｉｔのデジタル信号を含んでいる。

垂直走査回路２０は、画素アレイ１０の複数の行を走査する。具体的には、垂直走査回路２０は、画素アレイ１０の複数の行にそれぞれ対応する複数の行制御信号Ｘｊ（ｊ＝１〜ｍ）を所定の順で選択（活性化）する。垂直走査回路２０は、例えば、シフトレジスタ等で構成される走査回路ＳＣと、走査回路ＳＣから出力される信号をバッファリングして複数の行制御信号Ｘｊを生成するバッファ２２とを含みうる。

処理回路７０は、デジタルシグナルプロセッサで構成され、パラレルシリアル変換回路４０（４１、４２）から供給されるシリアル信号を処理（例えば、ノイズ低減、色処理、補正、圧縮）する。シリアル化された各信号は、例えば、１２ｂｉｔのデジタル信号である。タイミング発生回路８０は、クロック発生回路９０から供給されるクロック信号ＣＬＫに基づいて、垂直走査回路２０、ＡＤ変換回路３０、パラレルシリアル変換回路４０および処理回路７０を制御する制御信号を生成する。クロック発生回路９０は、例えば、ＤＬＬ（ディレイ・ロック・ループ）を含み、外部から供給されるクロック信号に同期したクロック信号ＣＬＫを発生してタイミング発生回路８０に供給する。もしくは、外部から基準クロックが供給され、この基準クロックをタイミング発生回路８０および処理回路７０が直接受けるような構成としてもよい。この場合には、タイミング発生回路８０から出力されたクロックをクロック発生回路９０が逓倍することによって、より高い周波数を有するクロックを発生し、クロック発生回路９０から出力されたクロックがカウンタ１１２に供給されてもよい。

図２には、図１に示された画素アレイ１０の１つの画素１１、第１列ＡＤ変換器１１３および第２列ＡＤ変換器１２３の構成例が示されている。画素１１は、光電変換素子ＰＥＣを含み、光電変換素子ＰＥＣで光電変換によって発生した信号に応じた信号を出力端子ＰＯから信号線ＹＤｉ、ＹＵｉに出力する。

画素１１は、光電変換素子ＰＥＣと、フローティングディフュージョンＦＤと、光電変換素子ＰＥＣに蓄積された電荷をフローティングディフュージョンＦＤに転送する転送トランジスタＴＴを含みうる。転送トランジスタＴＴは、垂直走査回路２０によって制御される転送信号φＴＸの活性化に応じてオンし、光電変換素子ＰＥＣに蓄積された電荷をフローティングディフュージョンＦＤに転送する。フローティングディフュージョンＦＤには、光電変換素子ＰＥＣから転送された電荷に応じた電圧が現れる。画素１１は、フローティングディフュージョンＦＤの電圧に応じた信号を信号線ＹＤｉ、ＹＵｉに出力する増幅トランジスタＡＴを含みうる。増幅トランジスタＡＴは、信号線ＹＤｉ、ＹＵｉに接続された電流源ＣＳとともにソースフォロワ回路を構成する。

画素１１は、フローティングディフュージョンＦＤの電圧をリセットするリセットトランジスタＲＴを含みうる。リセットトランジスタＲＴは、垂直走査回路２０によって制御されるリセット信号φＲＥＳの活性化に応じてオンし、フローティングディフュージョンＦＤの電圧をリセットする。画素１１は、選択トランジスタＳＴを含んでもよい。選択トランジスタＳＴは、垂直走査回路２０によって制御される選択信号φＳＥＬの活性化に応じてオンし、増幅トランジスタＡＴの出力を信号線ＹＤｉ、ＹＵｉに出力する。制御信号φＴＸ、φＲＥＳ、φＳＥＬは、上記の説明では、代表的に、行制御信号Ｘｊとして説明されている。

上記の例では、１つの光電変換素子ＰＥＣに対して１つの増幅トランジスタＡＴが設けられているが、複数の光電変換素子ＰＥＣに対して１つの増幅トランジスタＡＴが設けられてもよい。この場合、リセットトランジスタＲＴおよび選択トランジスタＳＬも複数の光電変換素子ＰＥＣによって共用されうる。また、上記の例では、選択トランジスタＳＴが設けられているが、選択トランジスタＳＴを設ける代わりに、フローティングディフュージョンＦＤのリセット電圧を調整することによって画素を選択する構成が採用されてもよい。

第１列ＡＤ変換器１１３は、画素アレイ１０から複数の第１信号線ＹＤｉのうち対応する第１信号線に出力される第１信号と参照信号Ｖｒａｍｐとを比較する第１比較器１３１を含む。第１列ＡＤ変換器１１３は、第１比較器１３１による比較結果が反転するタイミングに応じた信号を第１デジタル信号として発生する。第１列ＡＤ変換器１１３は、第１デジタル信号を保持する第１メモリ１４１を含みうる。ここで、第１比較器１３１は、第１信号と参照信号Ｖｒａｍｐとの比較結果が反転するタイミングでラッチ信号ＬＴ１を活性化する。第１メモリ１４１は、カウンタ１１２から供給されるカウント値ＣＮＴをラッチ信号ＬＴ１が活性化されたタイミングで取り込む。

同様に、第２列ＡＤ変換器１２３は、画素アレイ１０から複数の第２信号線ＹＵｉのうち対応する第２信号線に出力される第２信号と参照信号Ｖｒａｍｐとを比較する第２比較器１３２を含む。第２列ＡＤ変換器１２３は、第２比較器１３２による比較結果が反転するタイミングに応じた信号を第２デジタル信号として発生する。第２列ＡＤ変換器１２３は、第２デジタル信号を保持する第２メモリ１４２を含みうる。ここで、第２比較器１３２は、第２信号と参照信号Ｖｒａｍｐとの比較結果が反転するタイミングでラッチ信号ＬＴ２を活性化する。第２メモリ１４２は、カウンタ１２２から供給されるカウント値ＣＮＴをラッチ信号ＬＴ２が活性化されたタイミングで取り込む。

なお、説明の簡単化のために図示されていないが、列ＡＤ変換器１１３、１２３は、画素アレイ１０から信号線ＹＤｉ、ＹＵｉに出力されるリセットレベルおよび光信号レベルをそれぞれ保持するように構成されてもよい。この場合、第１デジタル信号は、リセットレベルのデジタル信号と、光信号レベルのデジタル信号とを含む。処理回路７０は、光信号レベルとリセットレベルとの差分を演算（ＣＤＳ演算）するように構成されうる。あるいは、列ＡＤ変換器１１３、１２３は、光信号レベルとリセットレベルとの差分に応じたデジタル信号を出力するように構成されてもよい。リセットレベルは、フローティングディフュージョンＦＤをリセットトランジスタＲＴをリセットした状態あるいはリセットを解除した直後に信号線ＹＤｉ、ＹＵｉに出力されるレベルである。光信号レベルは、光の入射によって光電変換素子ＰＥＣで生じた電荷を転送トランジスタＴＴによってフローティングディフュージョンＦＤに転送した状態で信号線ＹＤｉ、ＹＵｉに出力されるレベルである。

固体撮像装置１は、図３（ａ）に例示される第１基板Ｓ１と図３（ｂ）に例示される第２基板Ｓ２とを積層して構成される。第１基板Ｓ１は、所定面に沿って複数の画素１１が配置された画素アレイ１０を有する。所定面は、第１基板Ｓ１の２つの面のうちの一方の面でありうる。所定面は、図３（ａ）における紙面に相当する面として理解されてもよい。第１基板Ｓ１全体の面積に対する画素アレイ１０の占める割合は、例えば５％である。好ましくは、画素アレイ１０が３％よりも大きく１０％よりも小さい領域を占めるのがよい。このような構成とすることで求められる光学フォーマットを満たしつつ、第２基板Ｓ２において高速な信号処理を行うことが可能となる。第２基板Ｓ２は、画素アレイ１０からの信号を読み出す読出回路ＲＤを有する。第１基板Ｓ１と第２基板Ｓ２の面積は同じであることが好ましい。あるいは、両者の差が１０％以内であることが好ましい。

図４には、第１基板Ｓ１と第２基板Ｓ２とが積層されて構成された固体撮像装置１が模式的に示されている。ここで、第１基板Ｓ１の画素アレイ１０は、点線で示され、第２基板Ｓ２の読出回路ＲＤの構成要素は、実線で示されている。前記所定面に対する正射影において（あるいは図４において）、画素アレイ１０の少なくとも一部と処理回路７０の少なくとも一部とが重なり合っている。また、前記所定面に対する正射影において、画素アレイ１０の少なくとも一部とクロック発生回路９０の少なくとも一部とが重なり合っている。

また、前記所定面に対する正射影において（あるいは図４において）、第２基板Ｓ１の第１端部Ｅ１と処理回路７０との間に第１ＡＤ変換回路３１が配置され、第１ＡＤ変換回路３１と処理回路７０との間に第１パラレルシリアル変換回路４１が配置されている。また、第２基板Ｓ２の第２端部Ｅ２と処理回路７０との間に第２ＡＤ変換回路３２が配置され、第２ＡＤ変換回路３２と処理回路７０との間に第２パラレルシリアル変換回路４２が配置されている。ここで、第２端部Ｅ２は、第１端部Ｅ１の反対側の端部である。

また、図５に示されるように、前記所定面に対する正射影において、複数の第１メモリ１４１で構成されるブロックは、複数の第１比較器１３１で構成されるブロックと第１パラレルシリアル変換回路４１との間に配置されうる。同様に、前記所定面に対する正射影において、複数の第２メモリ１４２で構成されるブロックは、複数の第２比較器１３２で構成されるブロックと第２パラレルシリアル変換回路４２との間に配置されうる。

図４、図５に例示的に示されるように、第１基板に配置された画素アレイ１０の第１グループに属する画素１１の信号は、第１信号線ＹＤｉによって第１端部Ｅ１側に伝達される。そして、該信号は、第２基板Ｓ２において第１端部Ｅ１から処理回路７０に向かって並んだ第１ＡＤ変換回路３１、第１パラレルシリアル変換回路４１を順に経由して、画素アレイ１０に対面するように第２基板Ｓ２に配置された処理回路７０に提供される。また、第１基板Ｓ１に対置された画素アレイ１０の第２グループに属する画素１１の信号は、第２信号線ＹＵｉによって第２端部Ｅ２側に伝達される。そして、該信号は、第２基板Ｓ２において第２端部Ｅ２から処理回路７０に向かって並んだ第２ＡＤ変換回路３２、第２パラレルシリアル変換回路４２を順に経由して、画素アレイ１０に対面するように第２基板Ｓ２に配置された処理回路７０に提供される。このような構成によれば、画素の構造が単純化されることにより固体撮像装置１の製造が容易化されるとともに画素間の特性ばらつきが抑えられる。また、図４、図５では図示していないが、電流源ＣＳは第２基板Ｓ２に配されうる。

第１ＡＤ変換回路３１は、前記所定面に対する正射影において、画素アレイ１０と重ならないように配置されうる。同様に、第２ＡＤ変換回路３２は、前記所定面に対する正射影において、画素アレイ１０と重ならないように配置されうる。第１パラレルシリアル変換回路４１は、前記所定面に対する正射影において、画素アレイ１０と重ならないように配置されうる。同様に、第２パラレルシリアル変換回路４２は、前記所定面に対する正射影において、画素アレイ１０と重ならないように配置されうる。

図６には、第１信号線ＹＤｉおよび第２信号線ＹＵｉのレイアウト例が示されている。図６では、第１基板Ｓ１の構成要素が実線で示され、第２基板Ｓ２の構成要素が点線で示されている。図６に示された例では、第１信号線ＹＤｉのそれぞれは、前記所定面に平行に配置された（紙面に平行に配置された）第１導電パターンＣＰＡＴ１を有し、第１導電パターンＣＰＡＴ１は、第１基板Ｓ１に配置されている。同様に、第２信号線ＹＵｉのそれぞれは、前記所定面に平行に配置された（紙面に平行に配置された）第２導電パターンＣＰＡＴ２を有し、第２導電パターンＣＰＡＴ２は、第１基板Ｓ１に配置されている。前記所定面に対する正射影において、第１導電パターンＣＰＡＴ１は、第１ＡＤ変換回路３１および第１パラレルシリアル変換回路４１と重なっている。また、前記所定面に対する正射影において、第２導電パターンＣＰＡＴ２は、第２ＡＤ変換回路３２および第２パラレルシリアル変換回路４２と重なっている。

図７には、第１信号線ＹＤｉおよび第２信号線ＹＵｉの他のレイアウト例が示されている。図７では、第１基板Ｓ１の構成要素が点線で示され、第２基板Ｓ２の構成要素が実線で示されている。図７に示された例では、第１信号線ＹＤｉのそれぞれは、前記所定面に平行に配置された（紙面に平行に配置された）第１導電パターンＣＰＡＴ１を有し、第１導電パターンＣＰＡＴ１は、第２基板Ｓ２に配置されている。同様に、第２信号線ＹＵｉのそれぞれは、前記所定面に平行に配置された（紙面に平行に配置された）第２導電パターンＣＰＡＴ２を有し、第２導電パターンＣＰＡＴ２は、第２基板Ｓ２に配置されている。前記所定面に対する正射影において、第１導電パターンＣＰＡＴ１は、第１ＡＤ変換回路３１および第１パラレルシリアル変換回路４１と重なっている。また、前記所定面に対する正射影において、第２導電パターンＣＰＡＴ２は、第２ＡＤ変換回路３２および第２パラレルシリアル変換回路４２と重なっている。

図６、図７においては、電流源ＣＳは明示されていないが、上述したように、電流源ＣＳは第２基板Ｓ２に配されうる。図６、図７の構成においては、第１信号線ＹＤｉに接続される電流源ＣＳは、第１ＡＤ変換回路３１と第２基板Ｓ２における第１ＡＤ変換回路３１が配される側の端部（第１端部）との間に配されうる。また、第２信号線ＹＵｉに接続される電流源ＣＳは、第２ＡＤ変換回路３２と第２基板Ｓ２における第２ＡＤ変換回路３２側の端部（第２端部）との間に配されうる。もしくは、第１導電パターンＣＰＡＴ１、第２導電パターンＣＰＡＴ２の両者が、第１端部と第１ＡＤ変換回路３１との間から第２端部と第２ＡＤ変換回路３２との間まで延在して配されてもよい。この場合には、第１信号線ＹＤｉに接続される電流源ＣＳが第２端部と第２ＡＤ変換回路３２との間に配され、第２信号線ＹＵｉに接続される電流源ＣＳが第１端部と第１ＡＤ変換回路３１との間に配されうる。

図８には、第１基板Ｓ１と第２基板Ｓ２との電気的な接続のための構造が例示されている。第１基板Ｓ１は、互いに反対側の第１面Ｓ１１および第２面Ｓ１２を有する。前記所定面は、第１面Ｓ１１または第２面Ｓ１２でありうる。第１基板Ｓ１は、複数の配線層２１１、２１３と、配線層２１１、２１３間の電気的接続のためのビアプラグ２１２と、マイクロバンプＭＢ１とを含みうる。マイクロバンプＭＢ１は、配線層２１３と第１基板Ｓ１の第２面Ｓ１２の接続領域とを電気的に接続する。マイクロバンプＭＢ１は、第１基板Ｓ１の第２面Ｓ１２に露出したパッド２１５と、パッド２１５と配線層２１３とを接続するビアプラグ２１４とを含む。

第２基板Ｓ２は、互いに反対側の第１面Ｓ２１および第２面Ｓ２２を有する。第２基板Ｓ２は、複数の配線層２２１、２２３と、配線層２２１、２２３間の電気的接続のためのビアプラグ２２２と、マイクロバンプＭＢ２とを含みうる。マイクロバンプＭＢ２は、配線層２２３と第２基板Ｓ２の第２面Ｓ２２の接続領域とを電気的に接続する。マイクロバンプＭＢ２は、第２基板Ｓ２の第２面Ｓ２２に露出したパッド２２５と、パッド２２５と配線層２２３とを接続するビアプラグ２２４とを含む。

第１基板Ｓ１と第２基板Ｓ２は、第１基板Ｓ１の第２面Ｓ１２と第２基板Ｓ２の第２面Ｓ２とが対面するように、相互に結合される。第１基板Ｓ１のパッド２１５と第２基板Ｓ２のパッド２２５とが電気的に接続される。

第１基板Ｓ１の第１面Ｓ１１は、通常は、第１基板Ｓ１の製造時に裏面（基板チャックによってチャックされる面）となる面である。第１基板Ｓ１に形成される画素アレイ１０の画素１１は、裏面照射型の画素でありうる。第２基板Ｓ２の第１面Ｓ２１は、通常は、第２基板Ｓ２の製造時に裏面（基板チャックによってチャックされる面）となる面である。

図６に示された例のように第１導電パターンＣＰＡＴ１および第２導電パターンＣＰＡＴ２が第１基板Ｓ１に配置される場合、第１導電パターンＣＰＡＴ１および第２導電パターンＣＰＡＴ２は、配線層２１３および／または配線層２１１に配置されうる。第１基板Ｓ１に配置された第１導電パターンＣＰＡＴ１および第２導電パターンＣＰＡＴ２は、第１ＡＤ変換回路３１、第２ＡＤ変換回路３２またはそれらの近傍において、マイクロバンプＭＢ１、ＭＢ２を介して第２基板Ｓ２側の配線層に接続されうる。

図７に示された例のように第１導電パターンＣＰＡＴ１および第２導電パターンＣＰＡＴ２が第２基板Ｓ２に配置される場合、第１導電パターンＣＰＡＴ１および第２導電パターンＣＰＡＴ２は、配線層２２３および／または配線層２２１に配置されうる。第２基板Ｓ２に配置された第１導電パターンＣＰＡＴ１および第２導電パターンＣＰＡＴ２は、画素アレイ１０において、マイクロバンプＭＢ１、ＭＢ２を介して第１基板Ｓ１側の画素１１の配線層に接続されうる。

図９には、第１信号線ＹＤｉおよび第２信号線ＹＵｉの構成例が示されている。この構成例では、第１信号線ＹＤｉおよび第２信号線ＹＵｉが第１基板Ｓ１に配置されている。画素１１は、前述のように光電変換素子および増幅トランジスタを含みうる。

第１基板Ｓ１は、第１グループの画素１１のために、複数のサブ導電ライン３１１と、複数のサブ導電ライン３１１が接続されたメイン導電ライン３１２とを有し、複数のサブ導電ライン３１１およびメイン導電ライン３１２は、第１信号線ＹＤｉを構成する。複数のサブ導電ライン３１１の各々は、複数の画素１１（の増幅トランジスタ）のうち少なくとも２つの画素１１（の増幅トランジスタ）から信号が出力されるように配置されている。

また、第１基板Ｓ１は、第２グループの画素１１のために、複数のサブ導電ライン３２１と複数のサブ導電ライン３２１が接続されたメイン導電ライン３２２とを有し、複数のサブ導電ライン３２１およびメイン導電ライン３２２は、第２信号線ＹＵｉを構成する。複数のサブ導電ライン３２１の各々は、複数の画素１１（の増幅トランジスタ）のうち少なくとも２つの画素１１（の増幅トランジスタ）から信号が出力されるように配置されている。

１：固体撮像装置、１０：画素アレイ、２０：垂直走査回路、ＲＤ：読出回路、３１：第１ＡＤ変換回路、３２：第２ＡＤ変換回路、４１：第１パラレルシリアル変換回路、４２：第２パラレルシリアル変換回路、７０：処理回路、８０：タイミング発生回路

Claims (20)

1. 第１基板と第２基板とを積層して構成された光電変換装置であって、
   前記第１基板は、所定の面に沿って複数の画素が配置された画素アレイを有し、前記第２基板は、前記画素アレイから信号を読み出す読出回路を有し、
   前記読出回路は、前記画素アレイから複数の第１信号線に出力される複数の第１信号をそれぞれＡＤ変換して複数の第１デジタル信号を生成する第１ＡＤ変換回路と、前記複数の第１デジタル信号をパラレルシリアル変換して第１シリアル信号を出力する第１パラレルシリアル変換回路と、前記第１シリアル信号を処理する処理回路とを含み、
   前記面に対する正射影において、前記画素アレイの少なくとも一部と前記処理回路の少なくとも一部とが重なり合い、
   前記第２基板の第１端部と前記処理回路との間に前記第１ＡＤ変換回路が配置され、前記第１ＡＤ変換回路と前記処理回路との間に前記第１パラレルシリアル変換回路が配置されている、
   ことを特徴とする光電変換装置。
2. 前記第１ＡＤ変換回路は、前記複数の第１信号線にそれぞれ対応する複数の第１列ＡＤ変換器を有し、各第１列ＡＤ変換器は、前記画素アレイから前記複数の第１信号線のうち対応する第１信号線に出力される第１信号と参照信号とを比較する第１比較器を含み、前記第１比較器による比較結果が反転するタイミングに応じた信号を第１デジタル信号として発生する、
   ことを特徴とする請求項１に記載の光電変換装置。
3. 各第１列ＡＤ変換器は、前記第１デジタル信号を保持する第１メモリを更に含み、
   前記第１メモリは、前記第１比較器と前記第１パラレルシリアル変換回路との間に配置されている、
   ことを特徴とする請求項２に記載の光電変換装置。
4. 前記面に対する正射影において、前記第１ＡＤ変換回路は、前記画素アレイと重なっていない、
   ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
5. 前記面に対する正射影において、前記第１パラレルシリアル変換回路は、前記画素アレイと重なっていない、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置。
6. 前記複数の第１信号線のそれぞれは、前記面に平行に配置された第１導電パターンを有し、前記第１導電パターンは、前記第１基板に配置されている、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
7. 前記複数の第１信号線のそれぞれは、前記面に平行に配置された第１導電パターンを有し、前記第１導電パターンは、前記第２基板に配置されている、
   ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
8. 前記面に対する正射影において、前記第１導電パターンは、前記第１ＡＤ変換回路および前記第１パラレルシリアル変換回路と重なっている、
   ことを特徴とする請求項６又は７に記載の光電変換装置。
9. 前記複数の第１信号線は、前記複数の画素のうち第１グループに属する複数の画素の信号を前記複数の第１信号として出力し、
   前記読出回路は、前記複数の画素のうち第２グループに属する複数の画素の信号から複数の第２信号線に出力される複数の第２信号をそれぞれＡＤ変換して複数の第２デジタル信号を生成する第２ＡＤ変換回路と、前記複数の第２デジタル信号をパラレルシリアル変換して第２シリアル信号を出力する第２パラレルシリアル変換回路とを更に有し、
   前記第２基板の第２端部と前記処理回路との間に前記第２ＡＤ変換回路が配置され、前記第２ＡＤ変換回路と前記処理回路との間に前記第２パラレルシリアル変換回路が配置され、
   前記第２端部は、前記第１端部の反対側の端部である、
   ことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
10. 前記第２ＡＤ変換回路は、前記複数の第２信号線にそれぞれ対応する複数の第２列ＡＤ変換器を有し、各第２列ＡＤ変換器は、前記画素アレイから前記複数の第２信号線のうち対応する第２信号線に出力される第２信号と参照信号とを比較する第２比較器を含み、前記第２比較器による比較結果が反転するタイミングに応じた信号を第２デジタル信号として発生する、
    ことを特徴とする請求項９に記載の光電変換装置。
11. 各第２列ＡＤ変換器は、前記第２デジタル信号を保持する第２メモリを更に含み、
    前記第２メモリは、前記第２比較器と前記第２パラレルシリアル変換回路との間に配置されている、
    ことを特徴とする請求項１０に記載の光電変換装置。
12. 前記複数の第２信号線は、前記面に平行に配置された複数の第２導電パターンを有し、前記複数の第２導電パターンは、前記第１基板に配置されている、
    ことを特徴とする請求項９乃至１１のいずれか１項に記載の光電変換装置。
13. 前記面に対する正射影において、前記第２ＡＤ変換回路は、前記画素アレイと重なっていない、
    ことを特徴とする請求項９乃至１２のいずれか１項に記載の光電変換装置。
14. 前記面に対する正射影において、前記第２パラレルシリアル変換回路は、前記画素アレイと重なっていない、
    ことを特徴とする請求項９乃至１３のいずれか１項に記載の光電変換装置。
15. 前記複数の第２信号線のそれぞれは、前記面に平行に配置された第２導電パターンを有し、前記第２導電パターンは、前記第１基板に配置されている、
    ことを特徴とする請求項９乃至１４のいずれか１項に記載の光電変換装置。
16. 前記複数の第２信号線のそれぞれは、前記面に平行に配置された第２導電パターンを有し、前記第２導電パターンは、前記第２基板に配置されている、
    ことを特徴とする請求項９乃至１４のいずれか１項に記載の光電変換装置。
17. 前記面に対する正射影において、前記第２導電パターンは、前記第２ＡＤ変換回路および前記第２パラレルシリアル変換回路と重なっている、
    ことを特徴とする請求項１５又は１６に記載の光電変換装置。
18. 前記読出回路は、クロック信号を生成するクロック発生回路を更に有し、
    前記面に対する正射影において、前記画素アレイの少なくとも一部と前記クロック発生回路の少なくとも一部とが重なり合っている、
    ことを特徴とする請求項１乃至１７のいずれか１項に記載の光電変換装置。
19. 前記複数の画素は、複数の光電変換素子と、前記複数の光電変換素子の信号を増幅する複数の増幅トランジスタとを含み、
    前記第１基板は、複数のサブ導電ラインと、前記複数のサブ導電ラインが接続されたメイン導電ラインとを有し、前記複数のサブ導電ラインおよび前記メイン導電ラインは、前記第１信号線を構成し、
    前記複数のサブ導電ラインの各々は、前記複数の増幅トランジスタのうち少なくとも２つの増幅トランジスタから信号が出力されるように配置されている、
    ことを特徴とする請求項１乃至１８のいずれか１項に記載の光電変換装置。
20. 前記第１基板と前記第２基板との電気的な接続は、マイクロバンプによってなされる、
    ことを特徴とする請求項１乃至１９のいずれか１項に記載の光電変換装置。

Images