TW201812773A

TW201812773A - 記憶裝置

Info

Publication number: TW201812773A
Application number: TW106104724A
Authority: TW
Inventors: 上野広貴; 椎野泰祥; 兼田明日香
Original assignee: 東芝記憶體股份有限公司
Priority date: 2016-07-01
Filing date: 2017-02-14
Publication date: 2018-04-01
Also published as: US20180005698A1; US10109353B2; JP2018005961A; US20190019559A1; CN107564556B; TWI696998B; US10410725B2; CN107564556A

Abstract

本發明之實施形態提供一種能實現更適當之編程之記憶裝置。一實施形態之記憶裝置包含複數個第1胞電晶體、第2胞電晶體、及控制電路。控制電路構成為：於包含複數個循環之編程期間，於對第2胞電晶體施加電位之期間，對複數個第1胞電晶體施加較施加於第2胞電晶體之電位低且不同之複數個基準電位，於第1循環中對第1參數使用第1值，於第1循環後且滿足第1條件之循環後之第2循環中，對第1參數使用第1值或不同於第1值之第2值。

Description

記憶裝置

實施形態係關於一種記憶裝置。

已知有可於1個記憶胞中保持2位元以上資料之記憶裝置。

本發明之實施形態提供一種能實現更適當之編程之記憶裝置。一實施形態之記憶裝置包含複數個第1胞電晶體、第2胞電晶體、及控制電路。控制電路構成為：於包含複數個循環之編程期間，於對第2胞電晶體施加電位之期間，對複數個第1胞電晶體施加較施加於第2胞電晶體之電位低且不同之複數個基準電位，於第1循環中對第1參數使用第1值，於第1循環後且滿足第1條件之循環後之第2循環中，對第1參數使用第1值或不同於第1值之第2值。根據實施形態，可提供一種能實現更適當之編程之記憶裝置。

以下參照圖式記述實施形態。於以下之記述中，存在具有大致相同之功能及構成之構成要件附註相同符號並省略重複說明之情形。各功能區塊可作為硬體、電腦軟體中之任一者或組合兩者而成者實現。因此，為了明確各功能區塊為該等中之任一者，而大體自該等功能區塊之功能之觀點來記述。又，各功能區塊未必如下例般區分。例如，一部分功能亦可由不同於例示功能區塊之其他功能區塊執行。進而，例示之功能區塊亦可進一步細分為功能子區塊。實施形態之方法之流程中之任一步驟均未限定為例示之順序，只要未明確否定，即可以不同於例示順序之順序及(或)與其他步驟並行執行。於說明書及申請專利範圍中，「連接」包含直接連接及經由導電性構件之連接。 1.構成(構造) 圖1顯示一實施形態之半導體記憶裝置1之功能區塊。如圖1所示，記憶裝置1與記憶體控制器2通信，且根據記憶體控制器2之控制而動作。記憶裝置1包含記憶胞陣列11、輸入輸出電路12、輸入輸出控制電路13、控制電路(序列發生器)14、電位產生電路15、驅動器16、感測放大器17、行解碼器18、資料鎖存器19及列解碼器20等構件。胞陣列11包含複數個胞電晶體MT。胞陣列11只要包含藉由對相關之複數個胞電晶體MT複數次施加電壓而與該等複數個電晶體MT並行地以將資料編程之方式連接之胞電晶體MT，即可包含任意之構件及連接。以下記述若干具體例。胞陣列11包含複數個記憶區塊BLK(BLK0、BLK1、…)。區塊BLK例如為下述之插塞CPS或絕緣體IST2之間之部分，例如為資料之刪除單位，各區塊BLK中之資料被一次刪除。但，亦可以較1個區塊BLK小之單位(例如區塊BLK之一半)刪除資料。各區塊BLK包含複數個串單元(組塊)SU(SU0、SU1、…)。各串單元SU包含複數個NAND(Not-AND：與非)串STR(STR0、STR1、…)。串STR包含胞電晶體MT。於胞陣列11進而設置有字元線WL、位元線BL、胞源極線CELSRC、及選擇閘極線SGDL以及SGSL等配線。輸入輸出電路12於與記憶體控制器2之間發送及接收具有某位寬(例如8位元)之信號I/O(I/O0～I/O7)。信號I/O包含指令、編程資料或讀取資料及位址信號等。編程資料係自記憶體控制器2發送並被編程之資料。讀取資料係自胞電晶體MT讀取並發送至記憶體控制器2之資料。輸入輸出控制電路13自記憶體控制器2接收各種控制信號，並基於控制信號，控制輸入輸出電路12。控制信號包含例如信號CEn、CLE、ALE、WEn、REn及WPn。信號名稱末尾之n意味著信號為低位準時被確立。確立之信號CEn將記憶裝置1設為使能。確立之信號CLE將與確立之信號CLE並行地流動於記憶裝置1之信號I/O為指令之情況通知給記憶裝置1。確立之信號ALE將與確立之信號ALE並行地流動於記憶裝置1之信號I/O為位址之情況通知給記憶裝置1。確立之信號WEn指示記憶裝置1取得與確立之信號WEn並行地流動於記憶裝置1之信號I/O。確立之信號REn對記憶裝置1指示輸出信號I/O。確立之信號WPn對記憶裝置1指示資料編程及刪除之禁止。控制電路14自輸入輸出電路12接收指令及位址信號，基於指令及位址信號，控制電位產生電路15、驅動器16、感測放大器17、行解碼器18。控制電路14包含RAM(random access memory，隨機存取記憶體)14a。控制電路14輸出信號RY/BYn。信號RY/BYn表示記憶裝置1為就緒狀態(自記憶裝置1外部接受命令之狀態)還是忙碌狀態(不自記憶裝置1外部接受命令之狀態)，並藉由低位準表示忙碌狀態。電位產生電路15自記憶裝置1之外部接收電源(電位)，且根據電源電位產生各種電位(電壓)。所產生之電位被供給至驅動器16及感測放大器17等構件。由電位產生電路15產生之電位例如包含要施加於字元線WL、選擇閘極線SGDL及SGSL、以及源極線CELSRC之電位。驅動器16接收由電位產生電路15產生之電位，並根據控制電路14之控制，將所接收之電位中被選擇之電位供給至列解碼器20。列解碼器20自驅動器16接收各種電位，且自輸入輸出電路12接收位址信號，基於所接收之位址信號選擇1個區塊BLK，並對所選擇之區塊BLK傳送來自驅動器16之電位。感測放大器17感測來自胞電晶體MT之讀取資料，又，將編程資料傳送至胞電晶體MT。資料鎖存器19保持來自輸入輸出電路12之編程資料，且將編程資料供給至感測放大器。又，資料鎖存器19自感測放大器17接收讀取資料，並根據行解碼器18之控制，將讀取資料供給至輸入輸出電路12。行解碼器18基於位址信號，控制資料鎖存器19。 (胞陣列) 其次，參照圖2～圖4記述胞陣列11之詳細例。圖2顯示一實施形態之胞陣列11之一部分之構件及連接之例。圖3及圖4顯示能實現一實施形態之胞陣列11之構造之例。圖2尤其顯示1個區塊BLK0之詳細情況及相關之構件。複數個(例如全部)區塊BLK均包含同樣連接之同樣之構件。各區塊BLK包含串單元SU0～SU3。m(m為自然數)條位元線BL0～BLm-1分別於各區塊BLK中，與來自4個串單元SU0～SU3中之每一個之1個串STR連接。各串STR包含1個選擇閘極電晶體ST(ST0～ST3)、複數個(例如8個)記憶胞電晶體MT0～MT7、及1個選擇閘極電晶體DT(DT0～DT3)。電晶體ST、MT、DT依序串聯連接於源極線CELSRC與一條位元線BL之間。胞電晶體MT包含控制閘極電極(字元線WL)、及與周遭絕緣之電荷累積層，且可基於電荷累積層中之電荷量而非揮發地保持資料。胞電晶體MT藉由編程而於電荷累積層中被注入電子。藉由編程於電荷累積層被注入電子之胞電晶體MT處於編程狀態。另一方面，未被注入電子之胞電晶體MT處於刪除狀態。處於刪除狀態之胞電晶體MT為通過刪除驗證之胞電晶體MT。與不同之複數條位元線BL中之各者連接之1個串STR之組係構成1個串單元SU。於各串單元SU中，關於各x(x為0及7以下自然數之任一者)，胞電晶體MTx之閘極連接於字元線WLx。進而，於各區塊BLK中，不同之串單元SU中之字元線WLx亦相互連接。於1個串單元SU中共用字元線WL之胞電晶體MT之組稱為胞單元CU。關於各y(y為0及3以下自然數之任一者)，電晶體DTy及STy屬於串單元SUy。關於各y，串單元SUy之複數個串STR各自之電晶體DTy之閘極連接於選擇閘極線SGDLy。關於各y，串單元SUy之複數個串STR各自之電晶體STy之閘極連接於選擇閘極線SGSLy。1個區塊BLK中之複數個串單元SU之選擇閘極線SGSL亦可相互連接。胞陣列11具有例如圖3或圖4所示之構造。圖3及圖4顯示能實現胞陣列11之構造之例。圖3及圖4顯示胞陣列11之一部分之沿yz面之剖面。胞陣列11於x軸上且與圖3或圖4不同之座標中亦具有與圖3或圖4所示之構造相同之構造。如圖3所示，串單元SU設置於基板Sub上。基板Sub沿xy面擴展，於表面區域中包含p型井pw。各串單元SU包含沿x軸方向排列之複數個串STR。各串STR包含半導體柱(pillar)PL。柱PL沿z軸延伸，於下端與井pw相接，且作為形成電晶體MT、DT及ST之通道之通道區域及本體發揮功能。柱PL之上端經由導電性之插塞CPP與導電體CT連接。導電體CT沿y軸延伸，作為一條位元線BL發揮功能，且於x軸上與位於其他座標之導電體CT有間隔。柱PL之側面由隧道絕緣體(層)IT覆蓋。隧道絕緣體IT亦位於井pw上。隧道絕緣體IT之側面由電荷累積層CA覆蓋。電荷累積層CA係絕緣性或導電性者，側面由阻擋絕緣體(層)IB覆蓋。於各串單元SU中，於井pw之上方，設置有1個導電體CS、複數個(例如8個)導電體CW及1個導電體CD。亦可設置複數個導電體CS及CD。導電體CS、CW及CD依序具有間隔地朝z軸方向排列，且沿x軸延伸，與阻擋絕緣體IB相接。導電體CS又與井pw之表面一同夾著隧道絕緣體IT。導電體CS、CW及CD分別作為選擇閘極線SGSL、字元線WL0～WL7及選擇閘極線SGDL發揮功能。於各串單元SU中，導電體CS、CW及CD與該串單元SU中之全部的半導體柱PL之側面上之阻擋絕緣體IB於內部相接。柱PL、隧道絕緣體IT、電荷累積層CA及阻擋絕緣體IB中與導電體CS、CW及CD相交之部分分別作為選擇閘極電晶體ST、胞電晶體MT及選擇閘極電晶體DT發揮功能。共用柱PL且沿z軸排列之電晶體ST、MT、DT構成1個串STR。於井pw之表面內之區域，設置有p⁺ 型雜質之擴散層DP。擴散層DP經由導電性之插塞(接觸插塞)CPW而與導電體CCW連接。插塞CPW沿xz面擴展。於井pw表面之區域內，進而設置有n⁺ 型雜質之擴散層DN。擴散層DN經由導電性之插塞CPS而與導電層CCS連接。導電體CCW作為胞源極線CELSRC發揮功能。於基板Sub上，未設置導電體CS、CW、CD、CCS及CCW、以及插塞CPS及CPW之區域設置有絕緣體IIL1。如圖4所示，各串單元SU包含沿x軸方向排列之複數個串STR，且包含設置於基板Sub之上方並於下端與導電體CCS2連接之柱PL。導電體CCS2位於基板Sub與柱PL之間，且沿xy面擴展，作為胞源極線CELSRC發揮功能。各柱PL於內部包含絕緣體IPL。各串單元SU設置有導電體CCS2上方之複數個(例如8個)電荷累積層CA。電荷累積層CA沿x軸延伸，朝z軸方向有間隔地排列，並於內部與隧道絕緣體IT相接。電荷累積層CA為絕緣性或導電性。跨及4個串單元SU，4個電荷累積層CA位於實質上相同高度。各電荷累積層CA由阻擋絕緣體IB2覆蓋表面。於導電體CCS2之上方，設置有導電體CS。導電體CS沿xy面擴展，且作為選擇閘極線SGSL發揮功能，並於內部與隧道絕緣體IT相接。於導電體CCS2之上方，設置有複數個(例如8個)導電體CW。導電體CW沿xy面擴展，作為字元線WL0～WL7發揮功能。各導電體CW位於與4個串單元SU各自位於實質相同高度之4個導電體CC實質上相同之高度。各導電體CW於內部與位於實質相同高度之4個導電體CC周圍之阻擋絕緣體IB2相接。於最上之導電體CW之上方，設置有導電體CD。導電體CD沿xy面擴展，且作為選擇閘極線SGDL發揮功能。柱PL及隧道絕緣體IT中與導電體CS及CD相交之部分分別作為選擇閘極電晶體ST及DT發揮功能。柱PL及隧道絕緣體IT中與電荷累積層CA、阻擋絕緣體IB2及導電體CW相交之部分作為胞電晶體MT發揮功能。共用柱PL且沿z軸排列之電晶體ST、MT、DT構成1個串STR。於導電體CD之內部，設置有複數個絕緣體IST1。各絕緣體IST1沿x軸延伸，自導電體CD之上端至下端，將導電體CD分斷成該絕緣體IST1左右兩側之部分。絕緣體IST1設置於串單元SU0及SU1之間、以及SU2及SU3之間。於導電體CS、CW及CD之內部，設置有絕緣體IST2。絕緣體IST2沿x軸延伸，自導電體CD至導電體CCS2，將導電體CS、CW及CD分斷成絕緣體IST2左右兩側之部分。絕緣體IST2設置於串單元SU0之串單元SU1相反側、串單元SU1及SU2之間、以及串SU3之串SU2相反側。導電體CS、CW及CD與1區塊BLK中全部串單元SU0～SU3之全部柱PL之側面上之隧道絕緣體IT相接。於導電體CCS2之上方，未設置導電體CCS2、CS、CW及CD之區域設置有絕緣體IIL2。於導電體CCS2與基板sub之間，設置有MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)TR、導電體C1及C2、以及導電性插塞CPT、CP1及CP2。電晶體TR位於基板Sub之表面上，構成胞陣列11以外之功能區塊之一部分。電晶體TR於閘極或源極/汲極區域中，經由插塞CP1、導電體C1及C2，與插塞CP2連接。插塞CP2與導電體CCS2連接。於基板sub之表面與導電體C1之間，未設置電晶體TR、插塞CP1、及導電體C1以及C2之區域設置有絕緣體IIL3。關於胞陣列11之構造，例如記述於所謂“三維積層非揮發性半導體記憶體”之美國專利申請公開2009/0267128號公報。又，記述於所謂“三維積層非揮發性半導體記憶體”之美國專利申請公開2009/0268522號公報、所謂“非揮發性半導體記憶裝置及其製造方法”之美國專利申請公開2010/0207195號公報、所謂“半導體記憶體及其製造方法”之美國專利申請公開2011/0284946號公報。藉由參照而將該等專利申請整體引用於本案說明書。 (胞電晶體) 參照圖5，對胞電晶體MT予以記述。記憶裝置1可於1個胞電晶體MT中保持3位元以上之資料。圖5顯示編程之結果為每1胞電晶體保持3位元資料之胞電晶體MT之閾值電壓之分佈。各胞電晶體MT之閾值電壓具有與所保持之資料相應之值。於每個胞電晶體MT記憶3位元之情形下，各胞電晶體MT可具有8個閾值電壓中之任一個。8個閾值電壓為分別保持“111”資料、“110”資料、“100”資料、“000”資料、“010”資料、“011”資料、“001”資料及“101”資料之狀態。即使為保持某相同之3位元資料之複數個胞電晶體MT，亦可具有因胞電晶體MT之特性變動等而互不相同之閾值電壓。因此，保持某相同資料之複數個電晶體MT之閾值電壓形成1個分佈。分佈被稱為Er、A、B、C、D、E、F及G位準。A位準中之閾值電壓高於Er位準中之閾值電壓。同樣，B、C、D、E、F及G位準中之閾值電壓分別高於A、B、C、D、E及F位準中之閾值電壓。Er位準為刪除狀態之胞電晶體MT之閾值電壓之分佈。為了判別由讀取對象之胞電晶體MT保持之資料，而判斷該胞電晶體MT之閾值電壓所屬之位準。為了判斷位準，而使用讀取電位VA、VB、VC、VD、VE、VF及VG。以下，存在將包含電位VA、VB、VC、VD、VE、VF及VG在內為了判斷位準而施加於讀取對象之胞電晶體MT之某值之電位稱為讀取電位VCGR之情形。將讀取對象之胞電晶體MT是否超過某讀取電位VCGR，用於判定該胞電晶體MT之閾值電壓所屬之位準。讀取電位VA高於Er位準之胞電晶體MT所具有之最高閾值電壓、低於B位準之胞電晶體MT所具有之最低閾值電壓，即，位於Er位準與A位準之間。同樣地，讀取電位VB、VC、VD、VE及VF分別位於A位準與C位準之間、B位準與D位準之間、C位準與E位準之間、D位準與F位準之間、及E位準與G位準之間。具有讀取電位VCGR以上之閾值電壓之胞電晶體MT即使於控制閘極電極接收讀取電位VCGR，仍維持斷開。另一方面，具有未達讀取電位VR之閾值電壓之胞電晶體MT若於控制閘極電極接收到讀取電位VCGR則導通。電位VREAD被施加於非讀取對象之胞單元CU之胞電晶體MT之字元線WL，且高於處於任意位準之胞電晶體MT之閾值電壓。編程時，為了進行編程結束之確認(驗證)，而使用編程驗證電位(以下，稱為驗證電位)VVA、VVB、VVC、VVD、VVE、VVF及VVG。對某位準之驗證係指確認要編程為該位準之胞電晶體MT向該位準之編程是否結束。若要編程為A、B、C、D、E、F或G位準之胞電晶體MT分別具有驗證電位VVA、VVB、VVC、VVD、VVE、VVF或VVG以上大小之閾值電壓，則判斷要編程為該位準之胞電晶體MT之編程結束。驗證電位VVA、VVB、VVC、VVD、VVE、VVF或VVG係指為了分別驗證A、B、C、D、E、F或G位準而使用之電位。以下，有時將包含電位VVA、VVB、VVC、VVD、VVE、VVF及VVG在內、為了確認編程結束而施加於編程對象之胞電晶體MT之某值之電位稱為驗證電位VV之情形。驗證電位VVA、VVB、VVC、VVD、VVE、VVF及VVG分別高於讀取電位VA、VB、VC、VD、VE、VF及VG。 (列解碼器) 圖6顯示一實施形態之列解碼器20、驅動器16及相關之區塊之構件及連接之例。如圖6所示，電位產生電路15產生電位VPGM、VPASS、VCGR、VREAD、VSS及VV等電位，且將該等供給至驅動器16。驅動器16包含驅動器SGDdrv0～SGDdrv3、驅動器SGSdrv0～SGSdrv3及驅動器CGdrv0～CGdrv7。驅動器SGDdrv0～SGDdrv3、SGSdrv0～SGSdrv3及CGdrv0～CGdrv7自電位產生電路15接收各種電位。驅動器SGDdrv0～SGDdrv3、SGSdrv0～SGSdrv3及CGdrv0～CGdrv7將接收到之電位分別供給至配線SGD0～SGD3、SGS0～SGS3及CG0～CG7。關於各p(p是0或自然數)，配線SGD0～SGD3、SGS0～SGS3及CG0～CG7分別經由對應之1個電晶體XFRp，連接於區塊BLKp之選擇閘極線SGDL0～SGDL3及SGSL0～SGSL3以及字元線WL0～WL7。關於各p，電晶體XFRp於閘極自區塊解碼器20ap接收信號。區塊解碼器20a(20a0～20ap)包含於列解碼器20，接收區塊位址信號。區塊位址信號係位址信號之一部分。根據區塊位址信號選擇1個區塊解碼器20a，且所選擇之區塊解碼器20ap將確立之信號供給至電晶體XFRp。其結果，僅所選擇之區塊BLKp之選擇閘極線SGDL0～SGDL3及SGSL0～SGSL3、以及字元線WL0～WL7接收來自驅動器16之電位。 (動作) 參照圖7～圖13，記述一實施形態之記憶裝置之動作。記憶裝置1若自記憶體控制器2接收指示編程之指令，則對指定之編程對象之胞單元CU執行編程。編程對象之胞單元CU被稱為選擇胞單元CU。選擇胞單元CU之胞電晶體MT被稱為選擇胞電晶體MT。選擇胞電晶體MT之控制閘極電極(字元線WL)被稱為選擇字元線WL。其餘之字元線WL被稱為非選擇字元線WL。與非選擇字元線WL連接之胞電晶體MT被稱為非選擇胞電晶體MT。包含選擇胞電晶體MT之串STR被稱為選擇串STR。包含選擇胞單元CU之串單元SU被稱為選擇串單元SU。包含選擇串單元SU之區塊BLK被稱為選擇區塊BLK。編程包含：將僅包含刪除狀態之選擇胞電晶體MT之選擇胞單元CU之各個選擇胞電晶體MT維持為Er位準或者設為A、B、C、D、E、F或G位準，即轉變成保持3位元資料整體之狀態。即，未經過僅小於3位元之資料被編程之狀態，刪除狀態之選擇胞電晶體MT轉變成保持3位元資料之狀態。因此，具體而言，為了驗證所有選擇胞電晶體MT中向A、B、C、D、E、F及G位準編程之選擇胞電晶體，而使用2³ -1個驗證電位VVA、VVB、VVC、VVD、VVE、VVF及VVG，施加於向A、B、C、D、E、F及G位準編程之選擇胞電晶體MTN之閘極。以下，將此種編程稱為全頁編程。全頁編程存在不涉及位準之指定而簡稱為「編程」之情況。根據一般表現，於全頁編程中，每1胞電晶體MT保持n(n是自然數)位元資料之情形時，使用2ⁿ -1個驗證電位。圖7顯示於一實施形態之記憶裝置1之全頁編程期間施加於選擇字元線WL及非選擇字元線WL之電位。全頁編程包含複數個編程循環之執行。各編程循環包含編程動作與編程驗證之組。於編程動作中，控制電路14將包含選擇胞單元CU中之某選擇胞電晶體MT之串STR設為可編程狀態，且將包含其餘選擇胞電晶體MT之串STR設為禁止編程狀態。可編程狀態之串STR處於可對該選擇胞電晶體MT施加編程電壓之狀態。禁止編程狀態之串STR處於被禁止對該選擇胞電晶體MT施加編程電壓之狀態。可編程狀態之串STR與對應之位元線BL電性連接，禁止編程狀態之串STR被電性切斷。於該狀態下，控制電路14對選擇字元線WL及非選擇字元線WL分別施加電位VPGM及VPASS。電位VPASS具有如下大小：可藉由耦合而使通道上升至能抑制可編程狀態之串STR中對非選擇胞電晶體MT之編程，且抑制禁止編程狀態之串STR中選擇胞電晶體MT之閾值上升之程度。施加電位VPGM及VPASS之結果為，僅選擇胞電晶體MT中之編程對象，於對浮動閘極電極與柱PL之間被施加高值之編程電壓，從而進行編程。每次編程循環數增加時，編程電位VPGM便增加了增量ΔVPGM。某編程循環數之編程電位VPGM較前一次之編程循環數之編程電位VPGM高出增量ΔVPGM。於第1循環中，使用編程電位VPGMS。關於編程動作，參照圖10及圖11，藉由下文詳細記述。驗證時，包含選擇胞單元CU之串單元SU連接至各位元線BL及源極線CELSRC，控制電路14於該狀態下對選擇字元線WL及非選擇字元線WL分別施加驗證電位VV及電位VREAD。施加後，若選擇胞電晶體MT具有用於目標位準之驗證電位VV以上之閾值電壓，則控制電路14判斷對該選擇胞電晶體MT之編程結束。於1次驗證中，可繼續施加1次或不同之2次以上之驗證電位VCGR。其原因在於，於某位準(例如A位準)通過驗證前，有時亦可能有要編程為較其高1或2級之位準(例如B及C位準)之選擇胞電晶體MT通過該上級位準之驗證。關於驗證，參照圖12及圖13，藉由下文詳細記述。每次進行編程動作時，選擇胞電晶體MT之閾值電壓之分佈轉變成正向，即，具有更高電壓之狀態。若於向某X位準(X是A、B、C、D、E、F或G)編程之(將X位準作為目標)所有選擇胞電晶體MT之中，判斷某比例之胞電晶體MT具有驗證電位VVX以上之閾值電壓，則判斷向X位準之編程動作結束(通過X位準之編程)。或，若判斷以相鄰之某數之X位準為目標之胞電晶體MT具有驗證電位VVX以上之閾值電壓，則判斷X位準之編程通過。比例係基於例如記憶體控制器2對資料之錯誤訂正能力而定。若某編程循環中之某位準之編程通過，則控制電路14於下個編程循環以後，不再施加用於該位準之驗證電位。於圖7之例中，自第3循環進行A位準及B位準之驗證，自第5循環進行A位準、B位準及C位準之驗證。進而，於第6循環中通過A位準之驗證，於第7循環以後，不進行A位準之編程驗證。同樣，重複編程循環直至全部A～G位準之編程通過。若G位準之編程通過，則全頁編程結束。控制電路14計數編程循環之重複次數，記憶某位準之編程通過時之編程循環數，並使用記憶之編程循環數，自初始值調整其他位準之編程動作及(或)驗證所使用之電位(編程用電位)之值。監視編程通過之編程循環數之位準例如為A位準。基於某位準之編程通過時之循環數而被調整編程用電位之值之位準為B、C、D、E、F及(或)G位準。所要調整之編程用電位為增量ΔVPGM、驗證電位VVB、VVC、VVD、VVE、VVF及VVG、以及電位VREAD之1個或複數個又或全部。以下，使用基於A位準編程通過之循環數或編號(A位準通過循環數NAP)調整1個以上之編程用電位之例，而詳細記述編程。圖8顯示一實施形態之記憶裝置1之全頁編程之流程之例。若記憶裝置1自記憶體控制器2接到全頁編程之指示，且接收用於全頁編程之3頁資料，則圖8之流程開始。如圖8所示，控制電路14於步驟S1中進行編程動作。其次，控制電路14於步驟S2中進行驗證。驗證包含A位準之驗證，進而根據循環數，包含B位準、或B位準及C位準之驗證。於步驟S3中，控制電路14判斷A位準之驗證是否通過。A位準之驗證包含例如固定之初始值(預設值)之驗證電位VVA之使用。於A位準之驗證失敗之情形(步驟S3之No(否)分支)，流程於步驟S4中，將驗證電位VPGM設為當前之(最後)驗證電位VPGM與增量ΔVPGM之和。增量ΔVPGM具有固定之初始值之大小。步驟S4續接步驟S1。另一方面，A位準之驗證通過之情形(步驟S3之Yes(是)分支)，控制電路14於步驟S5中，將A位準通過循環數NAP保持於RAM14a。控制電路14使用A位準通過循環數NAP，通過步驟S6以後之步驟，繼續進行全頁編程。更具體而言，為了各編程用電位，而準備了初始值，控制電路14對初始值加上基於A位準通過循環數之調整值，並使用所取得之值(被調整值)。因此，控制電路14例如將圖9所示之表於記憶裝置1被供給電源之期間內保持於控制電路14中之RAM14a。表由例如胞電晶體MT保持，當開始朝記憶裝置1供給電源時，便被讀取至RAM14a。如圖9所示，A位準通過循環數NAP之各值與電位VREAD、增量VPGM及驗證電位VVC、VVD、VVE、VVF以及VVG用之調整值建立關聯。調整值藉由例如實驗及模擬等而預先決定。調整值亦可於記憶裝置1被供給電源期間動態地變更。第1列表示自然數r以上之A位準通過循環數為r以上之實例之用於各編程用電位之值。A位準通過循環數r係例如記憶裝置1製造之後，即性能未因使用而劣化之胞電晶體MT通過A位準之循環數。關於A位準通過循環數r，對全部編程用電位使用初始值。即，未附加調整值。電位VREAD係以對於A位準通過循環數NAP更少之實例具有更大之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數NAP降冪，與用於電位VREAD之各調整值ΔA1、ΔA2、…建立關聯。調整值ΔA(ΔA1、ΔA2、…)均為正值。相鄰兩列之每列之兩個值ΔA之差可於值ΔA之各對中相同，亦可不同。對於下述其他編程用電位，兩個值之差可與多對值之差相同，亦可不同。增量ΔVPGM係以對於A位準通過循環數NAP更少之實例具有更小之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數NAP降冪，與用於增量ΔVPGM之調整值ΔB1、ΔB2、…分別建立關聯。調整值ΔB(ΔB1、ΔB2、…)均為負值。電位ΔVVC係以對於A位準通過循環數NAP更少之實例具有更大之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數NAP降冪，與用於電位ΔVVC之調整值ΔC1、ΔC2、…分別建立關聯。調整值ΔC(ΔC1、ΔC2、…)均為正值。電位ΔVVD係以對於A位準通過循環數NAP更少之實例具有更大之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數NAP降冪，與用於電位ΔVVD之調整值ΔD1、ΔD2、…分別建立關聯。調整值ΔD(ΔD1、ΔD2、…)均為正值。電位ΔVVE係以對於A位準通過循環數NAP更少之實例具有更大之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數NAP降冪，與用於電位ΔVVE之調整值ΔE1、ΔE2、…分別建立關聯。調整值ΔE(ΔE1、ΔE2、…)均為正值。電位ΔVVF係以對於A位準通過循環數NAP更少之實例具有更大之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數降冪，與用於電位ΔVVF之調整值ΔF1、ΔF2、…分別建立關聯。調整值ΔF(ΔF1、ΔF2、…)均為正值。電位ΔVVG係以對於A位準通過循環數NAP更少之實例具有更大之值之方式調整。基於該目的，複數個A位準通過循環數NAP按A位準通過循環數降冪，與用於電位ΔVVG之調整值ΔG1、ΔG2、…分別建立關聯。調整值ΔG(ΔG1、ΔG2、…)均為正值。關於某一個A位準通過循環數NAP之調整值ΔC、ΔD、ΔE、ΔF及ΔG中之1個可與另外之1個相同，亦可不同。針對某個A位準通過循環數NAP，更高位準之調整值可更大。其原因在於，藉由某個第1位準之驗證電位VV之調整，第1位準處於較第1驗證電位VV未被調整時之位置更高之位置，因此，為了確保與低一級位準之間隔，必須較使用低於第1位準之被調整驗證電位之所有位準之上升量之累積量上升更大量。即，例如為了確保E位準與D位準之間隔，E位準之調整值必須大於較E位準低之位準之驗證電位未被調整時之調整值與驗證電位VVD之調整值之和。回到圖8。步驟S5續接步驟S6。於步驟S6中，控制電路14決定於步驟S11以後之步驟中使用初始值之電位VREAD與被調整電位VREAD+ΔA中之哪一個。是否使用初始值及使用何值之調整值ΔA，依存於A位準通過循環數NAP。即，控制電路14參照圖9之表，得知零調整值或調整值ΔA之中與所保持之A位準通過循環數NAP對應之值。其次，控制電路14算出所知之值與電位VREAD之和作為被調整電位VREAD+ΔA，並於步驟S11以後之步驟中使用初始值之電位VREAD或被調整電位VREAD+ΔA。於步驟S7中，控制電路14決定於步驟S11以後之步驟中使用初始值之增量ΔVPGM、與被調整增量ΔVPGM+ΔB中之哪一個。是否使用初始值及使用何值之調整值ΔB，依存於A位準通過循環數。即，控制電路14參照圖9之表，得知零調整值或調整值ΔB之中與所保持之A位準通過循環數NAP對應之值。然後，控制電路14算出所知之值與增量ΔVPGM之和作為被調整增量ΔVPGM+ΔB，並於步驟S11以後之步驟中使用初始值之增量ΔVPGM或被調整增量ΔVPGM+ΔB。於步驟S8中，控制電路14決定於步驟S11以後之步驟中是要使用初始值之驗證電位VVY(Y為C、D、E、F及(或)G)，或是使用被調整驗證電位VVVY+ΔY。是否使用初始值及使用何值之調整值ΔY，依存於A位準通過循環數NAP。即，控制電路14參照圖9之表，得知零調整值或調整值ΔY之中與所保持之A位準通過循環數NAP對應之值。然後，控制電路14算出所知之值與驗證電位VVY之和作為被調整驗證電位VVY+ΔY，並於步驟S11以後之步驟中使用初始值之驗證電位VVY或被調整驗證電位VVY+ΔY。步驟S6、S7及S8亦可按與圖8所示且所述之順序不同之順序進行。又，步驟S6、S7及S8之1個或複數個步驟亦可省略。於步驟S11中，將Y位準之Y值設為下述Y。變更後之Y為B、C、D、E、F或G。於步驟S12中，控制電路14將驗證電位VPGM設為當前之(最後)驗證電位VPGM與增量ΔVPGM之和。於步驟S13中，控制電路14進行編程動作。於步驟S14中，控制電路14進行驗證。驗證至少包含Y位準之驗證，進而，根據循環數，進而包含較Y位準高之1個以上之位準之驗證。B位準之驗證例如包含固定之初始值之電位VVB之使用。 Y為C、D、E、F及G中之1個或複數個，即，於步驟S13及S14中，針對C、D、E、F及G位準之1個或複數個，驗證電位VV及增量ΔVPGM被調整。理由如下所述。使用經調整之電位進行編程動作及(或)驗證之位準被認為係B位準以上之位準。然而，如上所述，即使於A位準之驗證通過前，B位準之驗證亦已進行。因此，例如，於針對A位準之驗證通過前未開始驗證之位準之編程動作及/或驗證中之電位之1個或複數個值被調整。具體而言，於進行Y=C、D、E、F及G位準時之步驟S13之驗證之循環中，編程動作及(或)驗證中之電位之1個或複數個被調整。更實際而言，因於某循環中連續進行A、B及C位準之驗證，從而於進行D、E、F及G位準之驗證之循環中，編程動作及(或)驗證中之電位之1個或複數個被調整。即，於包含D、E、F及G位準之驗證之循環中，電位VREAD、增量ΔVPGM、驗證電位VVD、VVE、VVF以及VVG之1個或複數個被調整。於步驟S15中，控制電路14判斷Y位準之驗證是否通過。於Y位準之驗證失敗之情形(步驟S15之No分支)時，流程回到步驟S12。另一方面，於Y位準之驗證通過之情形(步驟S15之Yes分支)時，流程進行至步驟S16。於步驟S16中，控制電路14判斷G位準之驗證是否通過。於G位準之驗證失敗之情形(No分支)時，全部位準之驗證未通過，即全部位準之編程未通過，因而，流程回到步驟S11。另一方面，於G位準之驗證通過之情形(Yes分支)時，全頁編程之流程結束。於圖8之若干個步驟中施加於選擇區塊BLK中之數個構件之電位如圖10～圖13所示。圖10按照時間顯示步驟S1或S13中施加於數個構件之電位。圖11顯示圖10之時刻t3與t4間之狀態。圖12按照時間顯示步驟S14中施加於數個構件之電位。圖13顯示圖12之時刻t14與t15間之狀態。圖12及圖13作為例，顯示向B、C及D位準之編程動作。又，圖13作為例，顯示D位準之驗證電位VDD被調整且C位準之驗證電位VCC未被調整之例。理由於下文敘述。於編程動作中，複數個選擇胞電晶體MT中之若干個為了使閾值電壓上升而接受編程電壓，其餘則未被施加編程電壓。以下，包含接受編程電壓之選擇胞電晶體之串STR被稱為可編程串STR。另一方面，包含未接受編程電壓之選擇胞電晶體之串STR被稱為禁止編程串STR。如圖10所示，於編程動作期間，控制電路14將非選擇之串單元SU之全部選擇閘極線SGDL(例如選擇閘極線SGDL1、SGDL2及SGDL3)、全部選擇閘極線SGSL及胞源極線CELSRC維持為電位VSS。控制電路14於編程動作期間，對與可編程串STR連接之位元線BL(例如位元線BL0)持續施加電壓VSS。另一方面，控制電路14自時刻t1對與禁止編程串STR連接之位元線BL(例如位元線BL1)施加電位VINH。電位VINH高於電位VSS。又，控制電路14自時刻t1對選擇串單元SU(例如串單元SU0)之選擇閘極線SGDL(例如選擇閘極線SGDL0)持續施加電位VSGD。電位VSGD具有將可編程串STR中之選擇閘極電晶體DT導通且將禁止編程串STR中之選擇閘極電晶體DT維持為斷開之大小。藉由施加電位VSGD，選擇串單元SU中之可編程串STR之選擇閘極電晶體DT導通。另一方面，即使施加電位VSGD，選擇串單元SU中之禁止編程串STR之選擇閘極電晶體DT仍維持斷開。自時刻t2開始，控制電路14對全部字元線WL持續施加電位VPASS。又，自時刻t3開始，控制電路14對選擇字元線WL(例如字元線WL2)施加前次之編程電位VPGM及初始值之增量ΔVPGM之和、或前次編程電位VPGM及被調整增量ΔVPGM+ΔB之和。藉由自時刻t2開始施加電位，而對可編程串STR所含之選擇胞電晶體MT施加編程電壓。另一方面，未對禁止編程串STR所含之選擇胞電晶體MT施加編程電壓。於非選擇之串單元SU中，對於任一胞電晶體MT均未施加編程電壓。於自時刻t4開始之期間中，控制電路14使圖10所示之配線之電位回到電位Vss。如圖12所示，控制電路14自時刻t11開始，對位元線BL持續施加電位VBL，且對源極線CELSRC持續施加電位VCELSRC。電位VCELSRC高於電位VSS，電位VBL高於電位VCELSRC。又，控制電路14自時刻t11開始，對選擇串單元SU(例如串單元SU0)之選擇閘極線SGDL(例如選擇閘極線SGDL0)施加電位VSG。電位VSG具有高於電位VSS且使選擇閘極電晶體DT及ST導通之大小。另一方面，控制電路14於驗證期間，將非選擇串單元SU之選擇閘極線SGDL維持為電位VSS。又，控制電路14自時刻t11開始，對全部選擇閘極線SGSL施加電位VSG。藉由朝選擇閘極線SGSL施加電位VSG，而於電晶體ST之下方形成連接柱PL與擴散層DN之通道。自時刻t12開始，控制電路14對非選擇字元線WL持續施加初始值之電位VREAD或被調整電位VREAD+ΔA。其結果，非選擇胞電晶體MT導通。又，自時刻t12開始，控制電路14對選擇字元線WL(例如字元線WL2)施加驗證電位VVB。選擇電晶體MT之中，具有高於電位VVB之閾值電壓之選擇電晶體MT維持斷開。具有低於電位VVB之閾值電壓之選擇電晶體MT導通。導通之選擇胞電晶體MT係於位元線BL與源極線CELSRC之間經由包含導通之選擇胞電晶體MT之串STR而形成電流路徑。胞電流流動於該電流路徑。藉由感測放大器17檢測有無電流路徑。控制電路14判斷電流路徑之有無，而判斷要編程為B位準之選擇胞電晶體MT是否通過B位準之驗證。控制電路14自時刻t13開始，對選擇字元線WL施加電位VVC，進行C位準之驗證。自時刻t14開始，控制電路14對選擇字元線WL施加初始值之電位VVD或經調整之電位VVD+ΔD，進行D位準之驗證。於自時刻t15開始之期間內，控制電路14使圖12所示之配線之電位回到電位Vss。 (優點(效果)) 若重複對胞電晶體MT進行資料之編程及資料之刪除之組，則胞電晶體MT之特性劣化。劣化之原因包含：於隧道絕緣體IT之內部形成缺陷，而電子被缺陷捕獲。所捕獲之電子使胞電晶體MT之閾值電壓高於劣化前之閾值電壓，此外容易朝電荷累積層CA累積電荷。即，劣化之胞電晶體MT較未劣化之胞電晶體MT容易被編程，即，使閾值電壓上升至目標值。至少一部分因該情況而處於如下傾向：進而劣化之複數個胞電晶體MT之閾值電壓之分佈較未進而劣化之胞電晶體MT之閾值電壓之分佈更寬。因此，編程後之劣化胞電晶體MT之閾值電壓分佈與相鄰之閾值電壓分佈僅具較小之間隔。該情況造成所謂之低讀取容限之結果。如上所述，劣化之胞電晶體MT更容易編程。因此，劣化之胞電晶體MT向某位準之編程以較未劣化之胞電晶體MT向該位準之編程結束所需之循環數更少之循環數結束。即，直至某位準之驗證結束為止所需之循環數與胞電晶體MT之劣化程度相關。又，1個胞單元CU中之全部胞電晶體MT被認為劣化成相同程度。其原因在於各胞單元CU中之胞電晶體MT並行地編程及刪除資料。又，因胞電晶體MT之劣化，最大之G位準之右端與VREAD之間隔可能變窄。該情況可能導致，具有G位準之右端附近之大小之閾值電壓之胞電晶體MT無法於閘極接受足夠大之電位，甚至導致無法充分導通。此可能導致驗證結果出錯、甚至編程之失敗。一實施形態之記憶裝置1於全頁編程中，自編程開始計數循環數，保持A位準之驗證通過時之循環數NAP。其次，記憶裝置1使用基於所保持之A位準通過循環數NAP而決定之調整值，調整用於其他位準之編程動作及(或)驗證中之電位之1個或複數個值。某胞單元CU中之A位準之驗證通過時之循環數NAP可反映該胞單元CU之(全部)胞電晶體MT之劣化程度。基於該情況，基於A位準通過循環數NAP，調整其他位準之編程動作及驗證所使用之電位。調整可使編程後進行調整之位準之閾值電壓之形狀及位置接近較未調整時之形狀更佳之狀態。藉由調整來提升閾值電壓分佈之形狀之詳細內容如下所述。增量ΔVPGM之調整關係到可使用被調整增量ΔVPGM將所要編程之胞電晶體MT之閾值電壓之分佈之形狀更細緻地調整。具體而言，如下所述。未通過使用了被調整增量ΔVPGM時之驗證之胞電晶體MT之閾值電壓之上升較使用初始值之增量ΔVPGM時更小。因此，編程結束後之閾值電壓之分佈具有較使用初始值之增量ΔVPGM時更窄之寬度。該情況可確保相鄰位準之間隔，關係到讀取容限之改善。驗證電位VVY(Y為C、D、E、F或G)之調整關係到可確保Y位準與相鄰位準之間隔。具體而言，如下所述。如上所示，劣化之胞電晶體MT之閾值分佈時常較寬。與此相對，藉由使用被調驗證電位VVY，Y位準之左端位於較藉由使用初始值之驗證電位VVY而取得之Y位準之左端更右側(具有更高之電壓值)。其結果，Y位準與較其低一級之位準之間隔相比使用初始值之驗證電位VVY時更寬。該情況關係到讀取容限之改善。電位VREAD之調整關係到獲得更正確之驗證結果。即，藉由調整電位VREAD，可確保最接近電位VREAD之G位準之右端與被調整VREAD之間隔。尤其，若調整驗證電位VVD、VVE、VVF及VVG，則D、E、F及G位準具有較初始值時更高之值(位於更右側)。因此，調整之結果係G位準之右端與電位VREAD之間隔小。基於該情況，調整驗證電位VVD、VVE、VVF及VVG時，電位VREAD亦被調整。由此，即使因調整電位VREAD而使G位準較使用初始值之電位VREAD時更大且位於右側，仍可確保G位準與電位VREAD之間隔。確保G位準與電位VREAD之間隔關係到取得更正確之驗證結果、進而取得更正確之編程結果。 (其他) 對每1胞電晶體記憶3位元資料，即，形式為8位準之例進行了記述。實施形態並未限定於該例，亦可應用於每1胞電晶體記憶4位元以上之資料之例。該情形時，例如，可對C或D位準以上之位準調整電位。又，針對基於A位準通過循環數NAP而對C或D位準以上之位準調整電位之例進行了記述。實施形態並未限定於該例，亦可自A位準之驗證通過後之下個循環開始調整電位。該情形時，與圖9同樣，準備各種A位準通過循環數NAP相關之驗證電位VV用之調整值，且使用基於A位準通過循環數NAP之調整值。已說明了本發明之若干實施形態，但該等實施形態係作為例而提出者，並非意圖限定發明之範圍。該等實施形態可以其他多種方式實施，且可於不脫離發明主旨之範圍內，進行多種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，同樣亦包含於申請專利範圍所記載之發明及其均等範圍內。 [相關申請案] 本案享受以日本專利申請2016-131826號(申請日：2016年7月1日)為基礎申請之優先權。本案藉由參照該基礎申請而包含基礎申請之全部內容。

1‧‧‧記憶裝置

2‧‧‧記憶體控制器

11‧‧‧記憶胞陣列

12‧‧‧輸入輸出電路

13‧‧‧輸入輸出控制電路

14‧‧‧控制電路

14a‧‧‧RAM

15‧‧‧電位產生電路

16‧‧‧驅動器

17‧‧‧感測放大器

18‧‧‧行解碼器

19‧‧‧資料鎖存器

20‧‧‧列解碼器

20a‧‧‧區塊解碼器

20a0～20ap‧‧‧區塊解碼器

ALE‧‧‧信號

BL‧‧‧位元線

BL0～BL(m-1)‧‧‧位元線

BLK0～BLK2‧‧‧區塊

C1‧‧‧導電體

C2‧‧‧導電體

CA‧‧‧電荷累積層

CCS‧‧‧導電體

CCS2‧‧‧導電體

CCW‧‧‧導電體

CD‧‧‧導電體

CELSRC‧‧‧源極線

CEn‧‧‧信號

CG0～CG7‧‧‧配線

CGdrv0～CGdrv7‧‧‧驅動器

CLE‧‧‧信號

CP1‧‧‧插塞

CP2‧‧‧插塞

CPP‧‧‧插塞

CPS‧‧‧插塞

CPT‧‧‧插塞

CPW‧‧‧插塞

CS‧‧‧導電體

CT‧‧‧導電體

CU‧‧‧胞單元

CW‧‧‧導電體

DN‧‧‧擴散層

DP‧‧‧擴散層

DT0～DT3‧‧‧選擇閘極電晶體

IB‧‧‧阻擋絕緣體

IB2‧‧‧阻擋絕緣體

IIL1～IIL3‧‧‧絕緣體

IPL‧‧‧絕緣體

IST1‧‧‧絕緣體

IST2‧‧‧絕緣體

IT‧‧‧隧道絕緣體

I/O0～I/O7‧‧‧信號

MT‧‧‧記憶胞電晶體

MT0～MT7‧‧‧記憶胞電晶體

PL‧‧‧柱

pw‧‧‧井

REn‧‧‧信號

RY/BYn‧‧‧信號

S1～S8‧‧‧步驟

S11～S16‧‧‧步驟

SGD0～SGD3‧‧‧配線

SGDdrv0～SGDdrv3‧‧‧驅動器

SGDL‧‧‧選擇閘極線

SGDL0～SGDL3‧‧‧選擇閘極線

SGS0～SGS3‧‧‧配線

SGSdrv0～SGSdrv3‧‧‧驅動器

SGSL‧‧‧選擇閘極線

SGSL0～SGSL3‧‧‧選擇閘極線

ST‧‧‧選擇閘極電晶體

ST0～ST3‧‧‧選擇閘極電晶體

STR‧‧‧串

STR0～STR2‧‧‧串

SU0～SU3‧‧‧串單元

sub‧‧‧基板

t1～t4‧‧‧時刻

t11～t15‧‧‧時刻

TR‧‧‧MOSFET

VA‧‧‧電位

VB‧‧‧電位

VBL‧‧‧電位

VC‧‧‧電位

VCELSRC‧‧‧電位

VCGR‧‧‧驗證電位

VD‧‧‧電位

VE‧‧‧電位

VF‧‧‧電位

VG‧‧‧電位

VINH‧‧‧電位

VPASS‧‧‧電位

VPGM‧‧‧電位

VPGMS‧‧‧編程電位

VREAD‧‧‧電位

VSG‧‧‧電位

VSGD‧‧‧電位

VSS‧‧‧電位

VV‧‧‧驗證電位

VVA‧‧‧驗證電位

VVB‧‧‧驗證電位

VVC‧‧‧驗證電位

VVD‧‧‧驗證電位

VVE‧‧‧驗證電位

VVF‧‧‧驗證電位

VVG‧‧‧驗證電位

WEn‧‧‧信號

WL‧‧‧字元線

WL0～WL7‧‧‧字元線

WPn‧‧‧信號

x‧‧‧軸

XFR0‧‧‧電晶體

XFR1‧‧‧電晶體

XFRp‧‧‧電晶體

y‧‧‧軸

z‧‧‧軸

ΔA～ΔG‧‧‧調整值

ΔA1～ΔA3‧‧‧調整值

ΔB1～ΔB3‧‧‧調整值

ΔC1～ΔC3‧‧‧調整值

ΔD1～ΔD3‧‧‧調整值

ΔE1～ΔE3‧‧‧調整值

ΔF1～ΔF3‧‧‧調整值

ΔG1～ΔG3‧‧‧調整值

ΔVPGM‧‧‧增量

圖1顯示一實施形態之半導體記憶裝置之功能區塊。圖2顯示一實施形態之胞陣列之一部分之構件及連接。圖3顯示一實施形態之胞陣列之構造之第1例。圖4顯示一實施形態之胞陣列之構造之第2例。圖5顯示一實施形態之記憶裝置之胞電晶體所保持之資料與閾值電壓之關係之例。圖6顯示一實施形態之列解碼器、驅動器、及相關之區塊之構件及連接之例。圖7顯示於一實施形態之記憶裝置之全頁編程期間施加於選擇字元線及非選擇字元線之電位之例。圖8顯示一實施形態之記憶裝置之全頁編程之流程之例。圖9顯示於一實施形態之記憶裝置之動作期間由控制電路保持之表之例。圖10按時間顯示於一實施形態之記憶裝置之動作期間施加於構件之電位。圖11顯示一實施形態之記憶裝置之動作期間之一狀態。圖12按時間顯示於一實施形態之記憶裝置之動作期間施加於構件之電位。圖13顯示一實施形態之記憶裝置之動作期間之一狀態。

Claims

一種記憶裝置，其具備：複數個第1胞電晶體；第2胞電晶體；及控制電路，其構成為，於包含複數個循環之編程期間，於對上述第2胞電晶體施加電位之期間，對上述複數個第1胞電晶體施加較施加於上述第2胞電晶體之電位低且不同之複數個基準電位，於第1循環中對第1參數使用第1值，且於上述第1循環後且滿足第1條件之循環後之第2循環中，對上述第1參數使用上述第1值或不同於上述第1值之第2值。
如請求項1之記憶裝置，其中上述控制電路基於上述複數個循環中之上述複數個第1胞電晶體中之一部分是否超過上述複數個基準電位中之第1基準電位的驗證通過時之循環編號，於上述第2循環中對上述第1參數選擇上述第1值或上述第2值；且於上述複數個第1胞電晶體中之一部分是否超過上述第1基準電位之驗證通過時之循環之後，進行上述第2循環。
如請求項2之記憶裝置，其中上述第1基準電位係上述複數個基準電位中最小的1個；且於上述第2循環中，判定是否超過上述複數個基準電位中第四小的1個。
如請求項2之記憶裝置，其中上述複數個第1胞電晶體連接於一條字元線；上述第1參數為以下三者中之一者：於1個循環中施加於上述字元線之電位、與下個循環中施加於上述字元線之電位之差；施加於上述第2胞電晶體之上述電位；及上述複數個基準電位之1個。
如請求項1之記憶裝置，其中上述複數個基準電位具備2ⁿ -1(n為自然數)個基準電位；上述控制電路於1次編程期間，將上述2ⁿ -1個基準電位施加於上述複數個第1胞電晶體。