JP2018064362A - 半導体装置 - Google Patents

Abstract

【課題】ハイサイド側のスイッチング素子及びダイオード素子並びにローサイド側のスイッチング素子及びダイオード素子を積層構造で形成する際に、寄生インダクタンスを低減すると共に、放熱効果を高めることができる半導体装置を提供する。【解決手段】ハイサイド側のスイッチング素子ＳＷ１と、それに並列接続されるダイオードＤ１と、前記スイッチング素子ＳＷ１に直列接続されるローサイド側のスイッチング素子ＳＷ２と、それに並列接続されるダイオードＤ２とを備える。スイッチング素子ＳＷ１及びダイオードＤ１が導電性電極Ｅを介してそれぞれの電極面の垂直方向に隣接して積層される。スイッチング素子ＳＷ２及びダイオードＤ２が導電性電極Ｅを介してそれぞれの電極面の垂直方向に隣接して積層される。スイッチング素子ＳＷ１とスイッチング素子ＳＷ２とは、それぞれの電極面の垂直方向に隣接していない。【選択図】図３

Description

本発明は、積層構造を有するスイッチング回路を構成する半導体装置に関する。

ハイサイド側及びローサイド側にそれぞれスイッチング素子を用いたスイッチング電源回路が一般的に知られている。例えば、一般的なスイッチング電源回路の構成として、ハイサイド側及びローサイド側の双方のスイッチング素子に対して、逆並列に接続されるダイオードを備えたスイッチング素子の回路構成が開示されている（例えば、特許文献１を参照）。

このような一般的なスイッチング電源回路では、実装上の制約等から平面的に実装されており、そのため、入力端子から半導体素子を通って出力端子に至る電流ループの投影面積が広くならざるを得ない。すなわち、スイッチング電源回路の電流ループの投影面積に比例する寄生インダクタンスも大きな値となり、その結果、スイッチング損失が大きくなってしまうことが問題となっている。

このような問題に関連して、特許文献２には、第１主面側にドレイン電極を有し、第２主面側にソース電極とゲート電極を有するパワートランジスタが複数積層されて成る積層型半導体装置において、各パワートランジスタのドレイン電極、及びソース電極とゲート電極は、ぞれぞれバスバーに電気的に接続され、積層されたパワートランジスタの間では、向かい合う主面側同士が共通のバスバーに接続されている構成が開示されており、特に、並列に配設された複数のパワートランジスタを２階層に積層すると共に、それぞれのパワートランジスタに対応する還流用ダイオードをそれぞれのパワートランジスタに併設した半導体装置の回路構成が開示されている。ただしパッケージ構造として、ダイオードを併設した具体的な積層構成は開示されていない。

なお、積層構造における接続の方法は、はんだ接続することが開示されているが、積層構造における半田接続は、金属の同時溶融をともなうことから、温度管理、各接続部のギャップ調整など生産プロセスとして、極めて困難なかつ高コストな接続技術となる。

一方、積層構造における電極を接続する技術として、めっきを用いる技術が特許文献３に開示されている。特許文献３に示す技術は、電気的に接続される電気回路の複数の電極間の少なくとも一部を直接又は間接的に接触させ、当該接触部分の周辺にメッキ液が流通した状態で電極間をメッキして接続するものである。

特開２０１３−６６３７１号公報 特開２００８−１０８９１２号公報 国際公開第２０１５／０５３３５６号

しかしながら、特許文献２に示す技術は、パワートランジスタを積層構造にすることで電流ループの投影面積に比例する寄生インダクタンスの値を小さくし、その結果、スイッチング損失を抑えることができるものの、パワートランジスタが垂直方向に積層されるため、発熱部品であるパワートランジスタが互いに極めて近接した狭い領域に実装され、その結果、素子からの発熱により極めて高温になってしまうという問題がある。

特許文献３に示す技術は、基板と電極とをめっきにより接続することができるものであるが、複数層に積層された半導体素子を積層方向に接続することについては、明確に開示されていない。

本発明は、ハイサイド側のスイッチング素子及びダイオード素子、並びに、ローサイド側のスイッチング素子及びダイオード素子を積層構造で形成する際に、スイッチング素子同士が積層方向に隣接しない構造とすることで、寄生インダクタンスを低減すると共に、放熱効果を高めることができる半導体装置を提供する。また、この積層構造を電気的に接続する際に導電性ペースト又はめっきを用いることで、接続部の特性を安定することができる半導体装置を提供する。

本発明に係る半導体装置は、ハイサイド側の第１スイッチング素子と、当該第１スイッチング素子に並列接続される第１ダイオード素子と、前記第１スイッチング素子に直列接続されるローサイド側の第２スイッチング素子と、当該第２スイッチング素子に並列接続される第２ダイオード素子とを備え、前記第１スイッチング素子と前記第１ダイオード素子又は前記第２ダイオード素子が、導電性電極を介してそれぞれの電極面の垂直方向に隣接して積層され、前記第２スイッチング素子と前記第１ダイオード素子又は前記第２ダイオード素子のうち、第１スイッチング素子に隣接していない方の素子が導電性電極を介してそれぞれの電極面の垂直方向に隣接して積層され、前記第１スイッチング素子と前記第２スイッチング素子とがそれぞれの電極面の垂直方向に隣接していないものである。

このように、本発明に係る半導体装置においては、ハイサイド側の第１スイッチング素子と、当該第１スイッチング素子に並列接続される第１ダイオード素子と、前記第１スイッチング素子に直列接続されるローサイド側の第２スイッチング素子と、当該第２スイッチング素子に並列接続される第２ダイオード素子とを備え、前記第１スイッチング素子と前記第１ダイオード素子又は前記第２ダイオード素子とが、導電性電極を介してそれぞれの電極面の垂直方向に隣接して積層され、前記第２スイッチング素子と前記第１ダイオード素子又は前記第２ダイオード素子のうち、前記第１スイッチング素子に隣接していない素子が、導電性電極を介してそれぞれの電極面の垂直方向に隣接して積層され、前記第１スイッチング素子と前記第２スイッチング素子とがそれぞれの電極面の垂直方向に隣接していないため、回路全体における電流が流れる経路の投影面積は、すべての素子を平面上に配置した場合に対して低減され、その結果回路に発生する寄生インダクタンスを大幅に低減することができるという効果を奏する。

また、第１スイッチング素子と第２スイッチング素子とがそれぞれの電極面の垂直方向に隣接していないため、各スイッチング素子からの発熱の集中をなくして発熱箇所を分散させて放熱効果を高めることができるという効果を奏する。

本発明に係る半導体装置は、前記第１スイッチング素子及び前記第２スイッチング素子で発生する熱を放熱する放熱板を備え、前記第１スイッチング素子のいずれか一方の電極面及び／又は前記第２スイッチング素子のいずれか一方の電極面が、前記放熱板と隣接しているものである。

このように、本発明に係る半導体装置においては、第１スイッチング素子及び第２スイッチング素子で発生する熱を放熱する放熱板を備え、前記第１スイッチング素子のいずれか一方の電極面及び前記第２スイッチング素子のいずれか一方の電極面が、前記放熱板と隣接しているため、スイッチング素子で発生する熱を効果的に放熱することができるという効果を奏する。

本発明に係る半導体装置は、前記第１ダイオード素子及び前記第２ダイオード素子が、ＳｉＣ基板で形成されているものである。

このように、本発明に係る半導体装置においては、第１ダイオード素子及び第２ダイオード素子が、従来の半導体材料であるＳｉに比べて高熱伝導率を有するＳｉＣ基板で形成されているため、それぞれに隣接している第１スイッチング素子及び第２スイッチング素子で発生する熱を効果的に放熱することができるという効果を奏する。

本発明に係る半導体装置は、前記第１スイッチング素子、前記第１ダイオード素子、前記第２スイッチング素子及び前記第２ダイオード素子と前記導電性電極とが、導電性ペースト又はめっきにより電気的に接続されているものである。

このように、本発明に係る半導体装置においては、第１スイッチング素子、第１ダイオード素子、第２スイッチング素子及び第２ダイオード素子と導電性電極とが、導電性ペースト又はめっきにより電気的に接続されているため、製造工程における半田接続などの金属の溶融、凝固を伴わない接続となり、積層構造であっても接続部の特性を安定して、省工程で効率化を図ることができるという効果を奏する。

本発明に係る半導体装置は、前記導電性ペースト、前記めっきの材料及び前記電極面の金属の融点をＴ／２＞５００（Ｋ）とするものである。

このように、本発明に係る半導体装置においては、導電性ペースト、めっきの材料及び電極面の金属の融点をＴ／２＞５００（Ｋ）とするため、高温下においても装置へのダメージを低減して長期に使用することが可能になるという効果を奏する。

第１の実施形態に係る半導体装置の回路図である。 一般的な電源回路の実装構造を示す図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第１の模式図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第２の模式図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第３の模式図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第４の模式図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第５の模式図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第６の模式図である。 第１の実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示すその他の模式図である。 第１の実施形態に係る半導体装置における半導体素子間をリードフレームを介して接続した場合の接続構造を示す図である。 第１の実施形態に係る半導体装置の電極接続構造における第１接続面と第２接続面とがめっき処理される場合の第１の拡大図である。 第１の実施形態に係る半導体装置の電極接続構造における第１接続面と第２接続面とがめっき処理される場合の第２の拡大図である。 第１の実施形態に係る半導体装置の電極接続構造におけるリードの形状を示す斜視図である。 第１の実施形態に係る半導体装置の電極接続構造におけるリードフレーム及び半導体素子の接続構造を示す図である。 図１３に示すリード１１の形状を改良した場合の構成を示す図である。 図１５に示すリードの変形例を示す図である。 第１の施形態に係る半導体装置の電極接続構造を示す正面図である。 図１７に示す電極接続構造の応用例を示す図である。 本発明に係る半導体装置において立体的に実装した場合と平面的に実装した場合のそれぞれの構造を示す図である。 銅製リードフレームにＭｏｓＦＥＴとＤｉｏｄｅをめっき接合にて実装した場合のチップ積層断面の模式図である。 ＳｉＣチップと、セラミックス基板を用いためっき接続構造の一例を示す図である。 ボールを用いた電極間のＮｉめっきによる接合断面の観察例（光学顕微鏡写真）を示す図である。 セラミックス基板を用いた３次元接合構造の実施例を説明する模式図である。

以下、本発明の実施の形態を説明する。また、本実施形態の全体を通して同じ要素には同じ符号を付けている。

（本発明の第１の実施形態）
本実施形態に係る半導体装置について、図１ないし図１８を用いて説明する。本実施形態に係る半導体装置は、例えば、車載用のインバータであり、パワーＭＯＳＦＥＴ等のスイッチング素子を用い、ハイサイド側のスイッチング素子とローサイド側のスイッチング素子を備え、それぞれのスイッチング素子に対応するダイオード素子を備えるものである。本実施形態においては、各素子を積層構造とすることで寄生インダクタンスＬを低減しつつ、スイッチング素子同士を隣接させて積層しない事により、放熱効果を高めるものである。

図１は、本実施形態に係る半導体装置の回路図である。図１において、スイッチング電源回路１は、直流電流を交流電流に変換して負荷に供給するものである。スイッチング回路１に供給された直流電流はスイッチング素子の相補的な切り替えにより交流電流に変換される。ハイサイド側のスイッチング素子ＳＷ１とローサイド側のスイッチング素子ＳＷ２とは、直列接続されており、その接続点Ｔから例えばモータなどの負荷Ｍに対して電力が供給される。スイッチング素子ＳＷ１，ＳＷ２には、逆起電力により当該スイッチング素子ＳＷ１，ＳＷ２が破壊されないように、それぞれのスイッチング素子ＳＷ１，ＳＷ２と逆並列にダイオードＤ１及びダイオードＤ２が接続されている。

図１のスイッチング電源回路１において、スイッチング素子ＳＷ１，ＳＷ２の切り替えの遷移時に本回路が有する寄生インダクタンスＬにより、入力端子から出力端子に至る電流ループに貫通電流が流れることで、大きな損失となってしまう。この寄生インダクタンスＬは、図１に示すように、スイッチング素子ＳＷ１，ＳＷ２の電流ループを投影した面積に比例しているため、電流ループを小さくすることで寄生インダクタンスＬを低減し、損失をなくすことができる。図１に示すスイッチング電源回路１を実装する場合は、ワイヤボンディングによる配線接続やコスト面を考慮した実装上の制約等から、一般的に図２に示すような平面的な構造となっており、入力端子からスイッチング素子を通って出力端子に至る電流ループの投影面積が広くならざるを得ず、その結果、スイッチング損失が大きくなってしまう。また、ワイヤボンディングで接続する際にチップを積層する技術も知られているが、積層の際にはんだ付けによる熱の影響やはんだ付けする際に金属が液体となることによる積層配置の不安定性等の問題が生じてしまう。

本実施形態に係る半導体装置においては、スイッチング素子ＳＷ１，ＳＷ２の電流ループを投影した面積を小さくするために、スイッチング素子ＳＷ１，ＳＷ２とダイオードＤ１，Ｄ２とを積層構造にすると同時に、積層されたスイッチング素子ＳＷ１，ＳＷ２の放熱効果も高め、装置の小型化を図る構造とする。

図３は、本実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第１の模式図である。図３において、少なくともダイオードＤ１，Ｄ２は放熱性が高いＳｉＣ、ＧａＮ等の半導体で形成される事が望ましい。そして、ここでは、ハイサイド側のスイッチング素子ＳＷ１及びダイオードＤ１の積層構造体と、ローサイド側のスイッチング素子ＳＷ２及びダイオードＤ２の積層構造体とがそれぞれの電極面の水平方向に並列配設され、各素子間は導電性電極Ｅを介して電気的に接続されている。このように配設されることで、電流ループが小さくなり、損失を抑えることができる。

なお、図４に示すように、ハイサイド側のスイッチング素子ＳＷ１及びローサイド側のダイオードＤ２の積層構造体と、ローサイド側のスイッチング素子ＳＷ２及びハイサイド側のダイオードＤ１の積層構造体とがそれぞれの電極面の水平方向に並列配設される構造であってもよく、この場合も上記と同様の効果を得ることができる。

また、図３及び図４において、それぞれの積層構造体の最上面及び最下面には各スイッチング素子ＳＷ１，ＳＷ２で発生する熱を放熱する放熱板Ｈ１（Ｈ１ａ，Ｈ１ｂ）及びＨ２（Ｈ２ａ，Ｈ２ｂ）を有しており、スイッチング素子ＳＷ１とスイッチング素子ＳＷ２とは電極面に対して垂直方向に隣接しないように積層される。すなわち、スイッチング素子ＳＷ１とスイッチング素子ＳＷ２とが電極面に対して垂直方向に隣接して積層された場合は、それぞれのスイッチング素子ＳＷ１，ＳＷ２で発生する熱が隣接面（スイッチング素子ＳＷ１とＳＷ２とに挟まれている導電性電極Ｅ）に集中して高熱になってしまうため、装置の破壊等を引き起こしてしまう。

これを防止するために、図３及び図４に示すように、スイッチング素子ＳＷ１，ＳＷ２の電極面に対して必ず放熱性が高いＳｉＣで形成されたダイオードＤ１，Ｄ２又は放熱板Ｈ１，Ｈ２が隣接するように積層構造体を形成する。そして、各放熱板Ｈ１及びＨ２の外側（放熱板Ｈ１の上面側及び放熱板Ｈ２の下面側）には絶縁層が形成されており、そのさらに外側にラジエータやヒートシンク等の熱交換器が配設される。このような構成とすることで、スイッチング素子ＳＷ１，ＳＷ２の表面及び裏面の両方の電極面から放熱することが可能となり、放熱効果を格段に向上させることが可能となる。

図５は、本実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第３の模式図である。図５は、図３に示す積層構造において、放熱板Ｈ１及びＨ２を各素子ごとに設けた場合の積層構造を示しており、図３（Ａ）〜（Ｃ）の構造は、それぞれ図５の（Ａ）〜（Ｃ）の構造に対応している。図５においては、図３に示した放熱板Ｈ１及び放熱板Ｈ２を有しておらず、その代わりに各素子の表面側及び裏面側（図５における上面側及び下面側に相当）の両面に隣接するように放熱板Ｈ１_ＳＷ１，Ｈ２_ＳＷ１，Ｈ１_Ｄ１，Ｈ２_Ｄ１，Ｈ１_ＳＷ２，Ｈ２_ＳＷ２，Ｈ１_Ｄ２，Ｈ２_Ｄ２を備える構成となっている。このような構成により、各素子ごとに放熱性を高めることが可能となる。なお、図４に示す積層構造においても、同様に放熱板Ｈ１_ＳＷ１，Ｈ２_ＳＷ１，Ｈ１_Ｄ１，Ｈ２_Ｄ１，Ｈ１_ＳＷ２，Ｈ２_ＳＷ２，Ｈ１_Ｄ２，Ｈ２_Ｄ２を備える構成とすることができる。

図６及び図７は、本実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第４、第５の模式図である。図６及び図７において、図３ないし図５の場合と同様に、少なくともダイオードＤ１，Ｄ２は放熱性が高いＳｉＣで形成されている。そして、ハイサイド側のスイッチング素子ＳＷ１及びダイオードＤ１の積層構造体と、ローサイド側のスイッチング素子ＳＷ２及びダイオードＤ２の積層構造体とがそれぞれの電極面の垂直方向に積層して配設されている。このように配設されることで、図３ないし図５の場合に比べてより電流ループを小さくすることができ、損失を抑えることができる。

また、図３及び図４の場合と同様に、スイッチング素子ＳＷ１とスイッチング素子ＳＷ２とは電極面に対して垂直方向に隣接しないように積層され、各スイッチング素子ＳＷ１，ＳＷ２で発生する熱を放熱する放熱板Ｈ１，Ｈ２を有し、その放熱板Ｈ１，Ｈ２の外側に絶縁層、さらに外側に熱交換器が配設されている。すなわち、スイッチング素子ＳＷ１，ＳＷ２の電極面に対して必ず放熱性が高いＳｉＣで形成されたダイオードＤ１，Ｄ２又は放熱板Ｈ１，Ｈ２が隣接するように積層構造体を形成することで、スイッチング素子ＳＷ１，ＳＷ２の表面及び裏面の両方の電極面から放熱することが可能となり、放熱効果を格段に向上させることが可能となる。

なお、図６（Ａ）のように、スイッチング素子ＳＷ１又はＳＷ２がいずれかの電極面で放熱板Ｈ１，Ｈ２と隣接しない構造である場合は（図６（Ａ）の場合は、スイッチング素子ＳＷ１がいずれの放熱板Ｈ１，Ｈ２とも隣接しない構成となっている）、ダイオードＤ１，Ｄ２により熱は拡散するものの、外部に放熱するのが難しくなってしまう。したがって、このような場合は、図７に示すように、スイッチング素子ＳＷ１とダイオードＤ２との間に放熱板Ｈ３を備えることが望ましい。こうすることで、スイッチング素子ＳＷ１で発生する熱をダイオードＤ２で拡散しつつ、放熱板Ｈ３で半導体装置の外部に排出することが可能となる。

また、本実施の形態において垂直方向に隣接とは、垂直方向に配置された２つの素子が電極、配線基板又は放熱板等を介して直接接続されている構造を言う。したがって、垂直方向に配置された２つの素子の間に他の素子が介在する場合は、隣接とはならない。

図８は、本実施形態に係る半導体装置のスイッチング素子及びダイオードの積層構造を示す第６の模式図である。図８は、図５の場合と同様に、図６に示す積層構造において、放熱板Ｈ１及びＨ２を各素子ごとに設けた場合の積層構造を示しており、図６（Ａ）、（Ｂ）の構造は、それぞれ図８の（Ａ）、（Ｂ）の構造に対応している。なお、図７の構造については、図８（Ａ）の構造に対応する。図８においては、図６に示した放熱板Ｈ１及び放熱板Ｈ２を有しておらず、その代わりに各素子の表面側及び裏面側（図８における上面側及び下面側に相当）の両面に隣接するように放熱板Ｈ１_ＳＷ１，Ｈ２_ＳＷ１，Ｈ１_Ｄ１，Ｈ２_Ｄ１，Ｈ１_ＳＷ２，Ｈ２_ＳＷ２，Ｈ１_Ｄ２，Ｈ２_Ｄ２を備える構成となっている。このような構成により、各素子ごとに放熱性を高めることが可能となる。

なお、上記以外に、例えば図９に示すような構造で積層構造体が形成されてもよい。図９（Ａ）は、スイッチング素子ＳＷ１，ＳＷ２及びダイオードＤ１，Ｄ２の積層構造体において、すべての層間に放熱板を挿入することで、放熱効果を格段に高めることが可能となる。また、図９（Ｂ）は、垂直方向の積層構造の軸を敢えてずらすことで、後述するめっき処理におけるめっき液を流通し易くすると共に、放熱板を大きくして放熱効果を高めることが可能となる。

このように、スイッチング素子ＳＷ１，ＳＷ２とダイオードＤ１，Ｄ２とを積層構造とし、スイッチング素子ＳＷ１とスイッチング素子ＳＷ２とが積層方向に隣接しない構造とすることで、電流ループを小さくして寄生インダクタンスを低減することができると共に、各スイッチング素子ＳＷ１，ＳＷ２の表面及び裏面の両方の電極面から放熱させて、放熱効果を格段に向上させることが可能となる。

次に、上記で説明した積層構造をめっきで形成する場合の接続構造及び当該接続構造の形成方法について説明する。本実施形態においては、例えば、融点が非常に高く耐食性のよいニッケル（Ｎｉ）を用いためっき接続、導電性ペースト接続を適用することができるため、高温環境に耐え得る接続を実現することができる。以下事例ではめっき接続に関して説明する。

上述したように、半導体素子間（スイッチング素子ＳＷ１，ＳＷ２とダイオードＤ１，Ｄ２との間）は、導電性電極Ｅを介して電気的に接続されている。すなわち、一の半導体素子の表面側の電極と他の半導体素子の裏面側の電極とが、導電性電極Ｅを介してめっきで接合されることで、それぞれの半導体素子が電気的に接続される。導電性電極Ｅは、例えば、ボールバンプやリードフレームを用いる。具体的なめっき処理の方法については、公知の技術（例えば、国際公開第２０１５／０５３３５６号等を参照）であるため詳細な説明は省略する。以下、電極の接続構造について詳細に説明する。

図１０は、半導体素子間をリードフレームを介して接続した場合の接続構造を示す図である。図１０（Ａ）は、半導体素子（スイッチング素子ＳＷ１，ＳＷ２又はダイオードＤ１，Ｄ２）とリードフレームとを接続した場合の上面図、図１０（Ｂ）は、半導体チップとリードフレームとを接続した場合の側断面図である。図１０に示すように、複数の長尺状のリード６１が梯子状に並列して配設されたリードフレーム６０における各リード６１の長手方向側面と半導体素子（図１０においては、一例としてスイッチング素子ＳＷ１とする）の電極とをめっき接続する。リードフレーム６０と直接接触して接続されるスイッチング素子ＳＷ１の電極面を第１接続面６３とし、この第１接続面６３に接触するリード６１の長手方向側面を第２接続面６４とする。第１接続面６３と第２接続面６４との間をめっき処理して接合することで、スイッチング素子ＳＷ１とリードフレーム６０とを電気的に接続する。

図１１は、本実施形態に係る半導体装置の電極接続構造における第１接続面と第２接続面とがめっき処理される場合の第１の拡大図である。第１接続面６３と第２接続面６４とが面と面で密着した状態でめっき処理を行った場合、第１接続面６３と第２接続面６４との間にめっき液が十分に流通せずにボイド等の欠損が形成されてしまう場合があり、品質の低下につながってしまう。そのため、第１接続面６３と第２接続面６４との間にめっき液を十分に流通させるために、第２接続面６４上にエッジ部６５を有し、このエッジ部６５が第１接続面６３と接触した状態で当該エッジ部６５から第２接続面６４の外側部６６（第２接続面の端部）に向かってそれぞれの面（第１接続面６３と第２接続面６４）の距離が連続的に増加するように空隙６７を形成する。この空隙６７が形成されることで、第１接続面６３と第２接続面６４との間にめっき液を十分に流通させることができると共に、空隙６７におけるエッジ部６５の周囲から徐々にめっきで埋められ、空隙６７の広い範囲をめっきで充填することが可能となる。

なお、図１１（Ａ）の場合はリード６１の断面が長方形であり、図１０（Ｂ）の場合はリード６１の断面が平行四辺形となっているが、これ以外にもリード６１の断面形状が正方形、菱形、台形、その他多角形等であってもよい。製造上は作業の手間を低減するために、図１１（Ａ）に示すような長方形又は正方形であることが好ましい。また、図１１に示すようにエッジ部６５が第２接続面６４の端部の一部に形成されている場合は、当該エッジ部６５が形成されている箇所を除いた外側部６６に向かってそれぞれの面の距離が連続的に増加するように空隙６７が形成されるものである。

図１２は、第１接続面と第２接続面とがめっき処理される場合の第２の拡大図である。図１２（Ａ）は、第２接続面６４の一端側の外側部６６ａにエッジ部６５を有し、他端側の外側部６６ｂに向かってリード６１を減肉加工することで、第１接続面６３と第２接続面６４との距離がエッジ部６５から外側部６６ｂに向かって連続的に増加するように空隙６７が形成されている。この減肉加工は、例えばプレス加工のほか、エッチング加工や切削加工により行うことができる。

また、図１２（Ｂ）は、第２接続面６４上の長手方向中心にエッジ部６５を有し、両端の外側部６６ａ，６６ｂに向かってリード６１を減肉加工することで、第１接続面６３と第２接続面６４との距離がエッジ部６５から外側部６６ａ，６６ｂに向かって連続的に増加するように空隙６７が形成されている。この減肉加工は、例えばプレス加工のほか、エッチング加工や切削加工により行うことができる。

図１２（Ａ）、（Ｂ）に示すように、エッジ部６５からリード６１の外側部６６に向かってリード６１の第２接続面６４を減肉加工することで、空隙６７を形成することができ、この空隙６７にめっき液が十分に流通することで第１接続面６３と第２接続面６４とをボイド等の欠損を発生することなくめっき接続することができると共に、第１接続面６３と第２接続面６４とが対向している領域を広くめっきで充填することが可能となる。

なお、上記においてはリードフレーム６０と半導体素子の電極との接続構造について説明したが、リードフレーム６０と基板電極との接続においても同様の技術を適用することが可能である。また、エッジ部６５からリード６１の外側部６６に向かって連続的に増加させる第１接続面６３と第２接続面６４との距離は、めっき処理の進行速度に応じて任意に設定することができ、空隙６７がエッジ部６５から次第にめっきで充填されるような距離（＝エッジ角度）に設定されるものである。

また、他の電極接続構造について、以下に説明する。図１３は、本実施形態に係る半導体装置の電極接続構造におけるリードの形状を示す斜視図、図１４は、本実施形態に係る半導体装置の電極接続構造におけるリードフレーム及び半導体素子の接続構造を示す図である。図１３に示すように、リード６１の第２接続面６４には短手方向に幅狭のエッジ部６５が複数形成されており、各エッジ部６５の間には第２接続面の短手方向に貫通する凹溝状の空隙６７が形成されている。

そして、図１４に示すように、リード６１のエッジ部６５がスイッチング素子ＳＷ１に接触した状態でめっき処理がなされる。図１４（Ａ）はリードフレームとスイッチング素子ＳＷ１の接続構造を示す側面図、図１４（Ｂ）はリードフレームと半導体素子ＳＷ１の接続構造を示す正面図、図１４（Ｃ）はリードフレームと半導体素子ＳＷ１の接続構造を示す下面図である。リード６１には図１３に示すようにエッジ部６５間に凹溝状の空隙６７が形成されているため、エッジ部６５の周囲はめっき液が十分に流通しており、上記のようなエッジ部６５を中心として高品質なめっき処理を行うことが可能となる。また、エッジ部６５間に複数の空隙６７が形成されることで長手方向に掛かる応力を分散してリード６１の破損等を防止することができる。

図１３に示すリード６１の形状をさらに改良したものを図１５に示す。図１５（Ａ）は、図１３に示すリード６１の形状において長手方向に不連続な凹溝状の空隙６７ａをさらに形成したものであり、図１５（Ｂ）は、リード６１の短手方向に形成されたエッジ部６５を山形状に形成したものである。図１５（Ａ）に示すように、エッジ部６５の一部に切り込みを入れて長手方向に不連続な凹溝状の空隙６７ａが形成されることで、短手方向に掛かる応力を分散してリード６１の破損等を防止することができる。

図１５（Ｂ）は、図１５（Ａ）のエッジ部６５をリード６１の長手方向から見て山形状となるように加工している。このように加工することで、上記のようにリード６１に掛かる応力を分散してリード６１の破損等を防止することができると共に、めっき液をより効果的に流通させて極めて高品質なめっき処理を行うことが可能となる。なお、図１５（Ｂ）において、長手方向に不連続な空隙６７ａを形成しないようにしてもよい。

図１６は、図１５に示したリードの変形例である。図１６の場合は、図１５の場合よりもさらに幅狭のエッジ部６５が短手方向に複数形成されている。また、短手方向に貫通する凹溝状の空隙６７もＲ形状ではなく鋭角な凹溝状となっている（図１６（Ａ））。このようなリード６１の形状においても、図１５（Ａ）の場合と同様にエッジ部６５の一部に切り込みを入れて長手方向に連続な凹溝状の空隙６７ａを形成することで、短手方向に掛かる応力を分散してリード６１の破損等を防止することができる（図１６（Ｂ））。さらに、図１５（Ｂ）の場合と同様にエッジ部６５をリード６１の長手方向から見て山形状となるように加工することで、めっき液をより効果的に流通させて極めて高品質なめっき処理を行うことが可能となる。

次に、上記電極接続構造の積層構造について、以下に説明する。図１７は、本実施形態に係る半導体装置の積層構造を示す正面図である。図１７に示すように、リード６１の上面側である第２接続面６４にエッジ部６５ａを有し、下面側である第３接続面６８にエッジ部６５ｂを有している。第１接続面６３と第２接続面６４との間のめっき処理については、上記の通り高品質なめっき接続が可能となっている。同様に、第３接続面６８と、当該第３接続面６８に接続される半導体素子（ここでは、ダイオードＤ１とする）の電極面である第４接続面６９との接続においても、高品質なめっき接続が可能となっている。

すなわち、第４接続面６９に第３接続面６８のエッジ部６５ｂが接触した状態で、当該エッジ部６５ｂから当該第３接続面６８の外側部６６に向かって第４接続面６９と第３接続面６８との距離が連続的に増加して空隙６７が形成されているため、この空隙６７にめっき液を十分に流通させてボイド等の欠損をなくした高品質なめっき接続が可能となっている。

このように、リード６１の長手方向側面における表裏両面において半導体素子（スイッチング素子ＳＷ１及びダイオードＤ１）と上記のようなめっき接続を行うことで、半導体素子を多層に積層することが可能となり、高品質なめっき接続を実現すると共に、半導体素子の積層工程を簡素化して作業効率を格段に向上させることが可能となる。

なお、リード６１の長手方向側面の表裏両面を加工することで、図１８に示すような電極接続構造で半導体素子を多層に積層することも可能である。

また、上記めっき接続処理は、融点ＴがＴ／２＞５００（Ｋ）の金属又は合金によるめっきであることが望ましく、特に、Ｎｉ（ニッケル）又はＮｉ合金、Ｃｕ（銅）又はＣｕ合金、Ａｇ（銀）又はＡｇ合金であることが望ましい。そうすることで、例えば３００℃程度以上の高温下での使用であっても、接続部分がダメージを受けることなく、高品質を保つことができる。また、Ｎｉ又はＮｉ合金あるいはＣｕ又はＣｕ合金、Ａｇ又はＡｇ合金を用いることで、１００℃以下のめっき処理が可能となり、接合時における応力や熱による半導体素子、基板、リードフレーム等へのダメージをなくして、高品質を保つことが可能となる。また、導電性ペーストや半導体素子の電極、配線として用いられる金属の融点もＴ／２＞５００（Ｋ）であることが望ましい。

また素子電極面が、Ａｌ又はＡｌ合金電極の場合には、好ましくは、電極面上に融点がＴ／２＞５００（Ｋ）でありかつ、Ａｌとの密着性の優れている金属、たとえば、Ｃｒ，Ｎｉ、Ｐｄ，Ｔｉまたはそれぞれの合金のいずれかを形成することが好ましい。さらに好ましくは、Ａｌ又はＡｌ合金電極の代替として、Ｃｕ又はＣｕ合金あるいは、Ａｇ又はＡｇ合金、Ａｕ又はＡｕ合金、Ｎｉ又はＮｉ合金、Ｐｄ又はＰｄ合金などを用いることが好ましい。

スイッチング素子とダイオードとを積層して立体的に実装した場合と、従来のように平面的に実装した場合とで夫々の特性を比較した。図１９は、立体的に実装した場合と平面的に実装した場合のそれぞれにおける半導体装置の構造を示す図である。図１９（Ａ）は、立体的に実装した場合の構造、図１９（Ｂ）は、平面的に実装した場合の構造を示している。

図１９に示すそれぞれの構造における半導体装置で解析された投影面積比、寄生インダクタンス、熱抵抗比の結果を以下の表に示す。

表１から明らかなように、本発明の３次元実装を行うことで、平面実装した場合と比べて投影面積比、寄生インダクタンスの値が小さくなっている。すなわち、本発明の半導体装置のように３次元実装することで投影面積比が小さくし、寄生インダクタンスを小さくすると共に小型化を実現することができる。また、熱抵抗比に関して、表１には示していないものの、スイッチング素子ＳＷ１とスイッチング素子ＳＷ２とを垂直方向に隣接させて積層した場合は、解析結果が「２．０」となっており、発熱が非常に大きくなった。これに対して、本発明の半導体装置における熱抵抗比は、平面実装に比べると多少大きくなっているものの、スイッチング素子を垂直方向に隣接して積層した場合に比べて非常に向上していることが明らかとなった。したがって、本願の半導体装置は、従来の平面実装やスイッチング素子を垂直方向に隣接して積層した３次元実装に比べて、非常にバランスのいい高性能な半導体装置を実現させることが可能となった。

次にメッキ接続専用リードフレームを用いて、１組のＳｉＣダイオードとＳｉＣＯＳＦＥＴの積層構造を実装し、評価した実施例を示す。

図２０は、銅製リードフレームにＭｏｓＦＥＴとＤｉｏｄｅをめっき接合にて実装した場合のチップ積層断面の模式図である。上部には３００μｍ厚のＤｉｏｄｅチップ（５×５ｍｍ）を配置し、カソード電極はＮｉ、Ａｇ金属が被着されている。上層銅リードフレームの接触部は山形に加工されており、電極との間隙部をＮｉめっきすることによりリードとカソード電極が接続されている。Ｎｉめっき液は、銅リード間を流通し、被めっき箇所に十分に供給される。アノード電極には、Ａｌが被着しており、さらに表部側には、Ｎｉ及び最表部にはＡｕ膜を被着した。

下部には３００μｍ厚のＭＯＳＦＥＴチップ（５×５ｍｍ）を配置し、ドレイン電極はＮｉ、Ａｕ金属が被着されている。下層銅リードフレームの接触部は山形に加工されており、ドレイン電極との間隙部をＮｉメッキすることによりリードとドレイン電極が接続されている。ソース電極にはＡｌが被着しており、さらに表部側には、Ｎｉ及び最表部には、Ａｕ膜を被着した。

ダイオードのアノード電極とＭＯＳＦＥＴのドレイン電極は、中間リードフレームの上下山形部をそれぞれに接触させ、間隙部がＮｉめっきされ、両電極が接続されている。ＭＯＳＦＥＴのゲート電極は、その他の電極とは独立して、専用のリードフレームリード端子とめっきにより接続されている。それぞれのリードフレームのリードの山形の水平からの角度は１０度としたが、めっき時間の短縮のために、５度、３度のものについても良好な接続ができることを確認した。

なお上記したＮｉめっき接続は、積層構造の仮固定冶具を用いて、各接続部を接触させ、メッキ浴の中で同時に一括めっき接続を行った。このとき、めっき被着不要部分については、事前にメッキ被着防止表面処理を選択的に行った。

Ｎｉめっき液は、比較的メッキ内部応力の低減が期待できるスルファミン酸Ｎｉ浴で、めっき温度は、５５℃で行った。また、リードフレームの厚みは、山形加工部を含め、２００μｍ〜５００μｍの範囲とした。さらに、リード幅は、３００μｍとした。接合後３５０℃に加熱し、加熱中、加熱後に電気的特性を評価し、正常に動作していることを確認した。

図２１は、前記と同様のＳｉＣチップと、セラミックス基板を用いためっき接続構造の一例を示す図である。接続電極間には、銅ボール（２５０μｍφ）を配置し、ボール接触部周辺の各電極間をＮｉめっきにより充填し接続した。平均めっき厚みは約２０μｍとした。図２２は、ボールを用いた電極間のＮｉめっきによる接合断面の観察例（光学顕微鏡写真）を示す図である。

図２３は、セラミックス基板を用いた３次元接合構造の実施例を説明する模式図である。接合は、ナノサイズのニッケル粒子（平均粒径６０ｎｍφ）ペーストにより行った。接合面にナノニッケルペーストを塗布し、電極同士を圧着固定し、３００℃の不活性ガス雰囲気中で３０分加熱した。各チップ素子の大きさは、５×５ｍｍサイズで、セラミックス基板の外形サイズは、１５ｍｍ×２０ｍｍのものを用いた。平面配置と比較して、サイズの低減（１/３以下）が可能となった。また、寄生Ｌを測定した結果、平面配置と比較して約１／２となることが分かった。

１ 電源回路
６０ リードフレーム
６１ リード
６３ 第１接続面
６４ 第２接続面
６５（６５ａ，６５ｂ） エッジ部
６６（６６ａ，６６ｂ） 外側部
６７（６７ａ，６７ｂ） 空隙
６８ 第３接続面
６９ 第４接続面
Ｄ１，Ｄ２ ダイオード
Ｅ 導電性電極
Ｈ１〜Ｈ５ 放熱板
ＳＷ１，ＳＷ２ スイッチング素子

Claims (5)

1. ハイサイド側の第１スイッチング素子と、
   当該第１スイッチング素子に並列接続される第１ダイオード素子と、
   前記第１スイッチング素子に直列接続されるローサイド側の第２スイッチング素子と、
   当該第２スイッチング素子に並列接続される第２ダイオード素子とを備え、
   前記第１スイッチング素子と前記第１ダイオード素子又は前記第２ダイオード素子とが、導電性電極を介してそれぞれの電極面の垂直方向に隣接して積層され、前記第２スイッチング素子と前記第１スイッチング素子に隣接するダイオード素子と異なる前記第１ダイオード素子又は前記第２ダイオード素子とが、導電性電極を介してそれぞれの電極面の垂直方向に隣接して積層され、前記第１スイッチング素子と前記第２スイッチング素子とがそれぞれの電極面の垂直方向に隣接していないことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１スイッチング素子及び前記第２スイッチング素子で発生する熱を放熱する放熱板を備え、
   前記第１スイッチング素子のいずれか一方の電極面及び／又は前記第２スイッチング素子のいずれか一方の電極面が、前記放熱板と隣接していることを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１ダイオード素子及び前記第２ダイオード素子が、ＳｉＣ又はＧａＮ基板で形成されていることを特徴とする半導体装置。
4. 請求項１ないし３のいずれかに記載の半導体装置において、
   前記第１スイッチング素子、前記第１ダイオード素子、前記第２スイッチング素子及び前記第２ダイオード素子と前記導電性電極とが、導電性ペースト又はめっきにより電気的に接続されていることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記導電性ペースト、前記めっきの材料及び前記電極面の金属の融点がＴ／２＞５００（Ｋ）であることを特徴とする半導体装置。