JP2018042032A - 受信装置 - Google Patents

Abstract

【課題】クロック信号のデューティ比を過補正なく補正する受信装置を提供する。【解決手段】一実施形態の受信装置1は、クロック信号CLK1の１周期分の時間の中で順次にずれた２ｋ個（ｋは、２以上の自然数）のタイミングを定めるタイミング信号を生成する多相クロック生成回路105と、タイミング信号に基づいてクロック信号CLK1の論理レベルを検知するクロックサンプリング回路104と、クロックサンプリング回路104が第１論理レベルを検知した回数と第２論理レベルを検知した回数との差分に基づいてクロック信号CLK1のデューティ比を補正するかを判断する制御回路106と、クロック信号CLK1のデューティ比を補正すると制御回路106が判断したとき、クロック信号CLK2のデューティ比を変更する補正回路101とを具備している。【選択図】図１

Description

実施形態は、クロック信号に同期して送信装置との間で通信を行う受信装置に関する。

クロック信号のデューティ比を検知する従来の回路は、ＤＬＬ（Delay Locked Loop）、チャージポンプ、容量コンデンサ等で構成される。

特開平１１−３２６４１４号公報

クロック信号のデューティ比を過補正なく補正する受信装置を提供する。

実施形態の受信装置は、送信装置との間でデータの授受を行う受信装置であり、第１クロック信号の１周期分の時間の中で順次にずれたＬ個（Ｌは、４以上の自然数）のタイミングを定めるタイミング信号を生成するタイミング生成回路と、前記送信装置から前記第１クロック信号を受信し、前記タイミング信号に基づいて前記Ｌ個のタイミングで前記第１クロック信号の論理レベルを検知するクロックサンプリング回路と、前記Ｌ個のタイミングでの前記第１クロック信号の論理レベルの検知において前記クロックサンプリング回路が第１論理レベルを検知した回数と前記クロックサンプリング回路が第２論理レベルを検知した回数との差分を計算し、前記第１クロック信号のデューティ比を補正するかを前記差分に基づいて判断する制御回路と、第２クロック信号を前記送信装置に送信し、前記第１クロック信号のデューティ比を補正すると前記制御回路が判断したとき、前記第２クロック信号のデューティ比を変更する補正回路とを具備し、前記第１クロック信号のデューティ比は、前記第２クロック信号のデューティ比に依存する。

図１は、第１実施形態に係る受信装置を含む通信システムの構成図である。 図２は、第１実施形態に係る受信装置のデューティ比補正動作を示すフローチャートである。 図３は、デューティ比の過補正を示す説明図である。 図４は、第１実施形態に係る受信装置のオーバーサンプリング結果とデューティ比判定結果を示す説明図である。 図５は、ジッタによるデューティ比の変動を示す説明図である。 図６は、第２実施形態に係る受信装置を含む通信システムの構成図である。 図７は、第２実施形態に係る受信装置のデューティ比補正動作を示すフローチャートである。 図８は、第２実施形態に係る受信装置のオーバーサンプリング結果とデューティ比判定結果を示す説明図である。 図９は、第１実施形態の変形例に係る受信装置を含む通信システムの構成図である。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１．第１実施形態
第１実施形態に係る受信装置について説明する。

１．１ 受信装置の構成について
まず、本実施形態に係る受信装置の構成について、図１を用いて説明する。図１は、本実施形態に係る受信装置を含む通信システムの構成図である。

図示するように、通信システムは、受信装置１と送信装置２とを含む。受信装置１は、デューティ比補正回路（DCC）１０１、ドライバ（Driver）１０２、レシーバ（Receiver）１０３、クロックサンプリング回路（Clock Sampling Circuit）１０４、多相クロック生成回路（Multi-Phase Clock Generator）１０５、制御回路（H/L Counter & Logic）１０６、レシーバ（Receiver）１０７、データサンプリング回路（Data Sampling Circuit）１０８、及びロジック回路（Digital Logic）１０９を含む。送信装置２は、レシーバ（Receiver）２０１、クロック生成回路（Clock gen）２０２、ドライバ（Driver）２０３，２０５、及びデータ生成回路（Data gen）２０４を含む。

デューティ比補正回路１０１は、ドライバ１０２を介してクロック信号ＣＬＫ２を送信装置２に送信する。また、後述の通り、デューティ比補正回路１０１は、制御回路１０６から出力されたデューティ比判定結果ＤＥＴＯに応じて、クロック信号ＣＬＫ２のデューティ比を変更する。ここで、デューティ比とは、クロック信号の論理レベルがＨレベルとなっている期間のクロック信号の１周期に対する割合である。

レシーバ２０１は、デューティ比補正回路１０１が送信したクロック信号ＣＬＫ２を受信し、クロック生成回路２０２に送信する。クロック生成回路２０２は、クロック信号ＣＬＫ２に基づいてクロック信号ＣＬＫ１を生成する。クロック信号ＣＬＫ１のデューティ比は、クロック信号ＣＬＫ２のデューティ比に依存し、デューティ比補正回路１０１は、クロック信号ＣＬＫ２のデューティ比を変更することでクロック信号ＣＬＫ１のデューティ比を補正する。クロック生成回路２０２は、ドライバ２０３を介してクロック信号ＣＬＫ１を受信装置１に送信する。

レシーバ１０３は、クロック生成回路２０２が送信したクロック信号ＣＬＫ１を受信し、クロックサンプリング回路１０４に送信する。多相クロック生成回路１０５は、クロック信号ＣＬＫ１の１周期の中で順次に位相がずれたクロック信号ＣＬＫ１と同じ周期（周波数）の２ｋ個（ｋは２以上の自然数）の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞を生成する。換言すると、多相クロック生成回路１０５は、クロック信号ＣＬＫ１の１周期分の時間の中で順次にずれた２ｋ個のタイミングを定めるタイミング信号を生成する。

クロックサンプリング回路１０４は、この２ｋ個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞のエッジに同期してクロック信号ＣＬＫ１のオーバーサンプリングを行う。つまり、クロックサンプリング回路１０４は、多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞が定める２ｋ個のタイミングでクロック信号の論理レベルがＨ（high）レベルとＬ（low）レベルのいずれであるかを検知する。

制御回路１０６は、上記２ｋ個のタイミングでのクロック信号ＣＬＫ１の論理レベルの検知においてクロックサンプリング回路１０４がＨレベルを検知した回数をカウントする。また、制御回路１０６は、上記２ｋ個のタイミングでのクロック信号ＣＬＫ１の論理レベルの検知においてクロックサンプリング回路１０４がＬレベルを検知した回数をカウントする。制御回路１０６は、カウントしたＨレベルの回数とＬレベルの回数との差分を計算し、その差分に基づいたデューティ比判定結果ＤＥＴＯを出力する。デューティ比判定結果ＤＥＴＯは、デューティ比補正回路１０１によってクロック信号ＣＬＫ２のデューティ比を変更するか否か、デューティ比を変更する場合、クロック信号ＣＬＫ２のデューティ比を正と負の方向のいずれに変更するかを示す。この差分に基づくデューティ比判定結果ＤＥＴＯの決定については、その詳細を後述する。

データ生成回路２０４は、クロック生成回路２０２が生成したクロック信号ＣＬＫ１に同期してデータを受信装置１に送信する。送信装置２と受信装置１とのデータの通信路は、ｍ＋１ビットのバス幅を有し、データ生成回路２０４はｍ＋１個のドライバ２０５を介してデータを受信装置１に送信する。受信装置１は、ドライバ２０５に対応したｍ＋１個のレシーバ１０７を有する。レシーバ１０７は、データ生成回路２０４が送信したデータを受信し、データサンプリング回路１０８に送信する。データサンプリング回路１０８は、２ｋ個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞のエッジに同期してデータのオーバーサンプリングを行う。

ロジック回路１０９は、データサンプリング回路１０８がオーバーサンプリングした２ｋ個のタイミングの中から、スキュー等を考慮した適切な受信タイミングとして特定の一のタイミングが選択する。そして、ロジック回路１０９は、当該一のタイミングでデータサンプリング回路１０８が受信したデータの処理を行う。

１．２ 受信装置の動作について
次に、本実施形態に係る受信装置のデューティ比補正動作について、図２を用いて説明する。図２は、第１実施形態に係る受信装置のデューティ比補正動作を示すフローチャートである。

まず、クロックサンプリング回路１０４は、２ｋ個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞に同期して、２ｋ個のタイミングでクロック信号ＣＬＫ１のオーバーサンプリングを行う。つまり、クロックサンプリング回路１０４は、２ｋ個のタイミングでクロック信号ＣＬＫ１の論理レベルがＨレベルかＬレベルかを検知する（ステップＳ１１）。

次に、制御回路１０６は、２ｋ個のタイミングでのクロック信号ＣＬＫ１の論理レベルの検知においてクロックサンプリング回路１０４がＨレベルを検知した回数とＬレベルを検知した回数との差分を算出する（ステップＳ１２）。

制御回路１０６は、ステップＳ１２で算出した差分の絶対値が２ｎ（ｎは、ｎ＜ｋを満たす自然数）以上であるかを判断する（ステップＳ１３）。２ｎ以上の場合、制御回路１０６は、クロック信号ＣＬＫ１の補正を行うと判断する。具体的には、制御回路１０６は、ステップＳ１２で算出した差分が正である場合（クロック信号ＣＬＫ１のデューティ比が所定の値より大きい場合）は、クロック信号ＣＬＫ２のデューティ比を負の方向に変更することを示すデューティ比判定結果ＤＥＴＯをデューティ比補正回路１０１に出力する。一方、制御回路１０６は、ステップＳ１２で算出した差分が負である場合（クロック信号ＣＬＫ１のデューティ比が所定の値より小さい場合）は、クロック信号ＣＬＫ２のデューティ比を正の方向に変更することを示すデューティ比判定結果ＤＥＴＯをデューティ比補正回路１０１に出力する。

デューティ比補正回路１０１は、デューティ比判定結果ＤＥＴＯに従ってクロック信号ＣＬＫ２のデューティ比を変更する。この結果、クロック信号ＣＬＫ１のデューティ比が補正される（ステップＳ１４）。クロック信号ＣＬＫ１のデューティ比はクロック信号ＣＬＫ２のデューティ比に依存している。このため、デューティ比補正回路１０１がクロック信号ＣＬＫ２のデューティ比を増加させることで、クロック信号ＣＬＫ１のデューティ比が増加する。同様に、デューティ比補正回路１０１がクロック信号ＣＬＫ２のデューティ比を減少させることで、クロック信号ＣＬＫ１のデューティ比が減少する。ステップＳ１４の実行後、ステップＳ１１〜Ｓ１３（クロック信号ＣＬＫ１のＨレベルとＬレベルとの回数の差分の算出と差分の２ｎとの比較）を再度実行する。

ステップＳ１３で２ｎ未満と判断された場合、デューティ比補正動作を終了する。

このように、クロック信号ＣＬＫ１のＨレベルとＬレベルとの回数の差分が２ｎ未満となるまでクロック信号ＣＬＫ１のデューティ比が補正される結果、クロック信号ＣＬＫ１のデューティ比は、５０＋１００（ｎ―１）／２ｋと５０＋１００（ｎ＋１）／２ｋとの間に収まるように調整される。

ここで、デューティ比補正回路１０１での最大補正時のクロック信号ＣＬＫ１のデューティ比は、５０＋１００×ｎ／２ｋである。この最大補正時のデューディ比が過補正とならないように、ｋ，ｎの値が決定される。図３を参照して、デューティ比の過補正について説明する。図３の左側はクロック信号ＣＬＫ１のデューティ比の補正前を示し、図３の右側はクロック信号ＣＬＫ１のデューティ比の補正後を示す。

図３の左側の例では、クロック信号ＣＬＫ１のデューティ比が６０％であった場合を示す。クロック信号ＣＬＫ１のデューティ比を５０％に補正すると、図３の右側に示す通り、クロック信号ＣＬＫ２のデューティ比を５０％から４０％に変更しなければならない。このとき、レシーバ２０１の仕様上求められるクロック信号ＣＬＫ２のデューティ比が例えば４５％〜５５％であった場合、クロック信号ＣＬＫ２はレシーバ２０１によって正常に受信されない虞がある。このため、ｋ，ｎの値の決定に際し、最大補正時のクロック信号ＣＬＫ１のデューティ比（５０＋１００×ｎ／２ｋ）と補正前のクロック信号ＣＬＫ１のデューティ比との差分を計算し、クロック信号ＣＬＫ２の変更後のデューティ比が、送信装置２が求めるデューティ比の仕様を満たすかを確認する。

次に、本実施形態に係る受信装置のオーバーサンプリング結果とデューティ比判定結果について、図４を用いて説明する。図４は、２ｋ＝１０，２ｎ＝２である場合を示している。

図４（ａ）は、クロック信号ＣＬＫ１のデューティ比が５０％の場合を示す。ＭＣＫ＜１＞〜ＭＣＫ＜５＞のタイミングでクロックサンプリング回路１０４はＨレベルを検出する。ＭＣＫ＜６＞〜ＭＣＫ＜１０＞のタイミングでクロックサンプリング回路１０４はＬレベルを検出する。ＨレベルとＬレベルとの検知回数はそれぞれ５回であり、ＨレベルとＬレベルとの検知回数の差分は“０”である。制御回路１０６は、ＤＥＴＯ＜１：０＞＝００とし、クロック信号ＣＬＫ１のデューティ比の補正が不要であることをデューティ比補正回路１０１に示す。

図４（ｂ）は、クロック信号ＣＬＫ１のデューティ比が５０％未満の場合を示す。ＭＣＫ＜１＞〜ＭＣＫ＜４＞のタイミングでクロックサンプリング回路１０４はＨレベルを検出する。ＭＣＫ＜５＞〜ＭＣＫ＜１０＞のタイミングでクロックサンプリング回路１０４はＬレベルを検出する。Ｈレベルの検知回数は４回，Ｌレベルの検知回数は６回であり、ＨレベルとＬレベルとの検知回数の差分は“−２”である。差分の絶対値が２以上であるため、制御回路１０６は、ＤＥＴＯ＜１：０＞＝０１とし、クロック信号ＣＬＫ２のデューティ比を正の方向に変更することをデューティ比補正回路１０１に示す。

図４（ｃ）は、クロック信号ＣＬＫ１のデューティ比が５０％より大きい場合を示す。ＭＣＫ＜１＞〜ＭＣＫ＜６＞のタイミングでクロックサンプリング回路１０４はＨレベルを検出する。ＭＣＫ＜７＞〜ＭＣＫ＜１０＞のタイミングでクロックサンプリング回路１０４はＬレベルを検出する。Ｈレベルの検知回数は６回，Ｌレベルの検知回数は４回であり、ＨレベルとＬレベルとの検知回数の差分は“２”である。差分が２以上であるため、制御回路１０６は、ＤＥＴＯ＜１：０＞＝１０とし、クロック信号ＣＬＫ２のデューティ比を負の方向に変更することをデューティ比補正回路１０１に示す。

１．３ 第１実施形態に係る効果
本実施形態に係る受信装置１は、デューティ比の補正対象を制限することにより、クロック信号ＣＬＫ２のデューティ比が、送信装置２の仕様上求められるクロック信号ＣＬＫ２のデューティ比を満たさないことを防止できる。

具体的には、本実施形態に係る受信装置１は、ＨレベルとＬレベルとの検知回数の差分を計算し、その差分の絶対値が２ｎ以上となった場合に、クロック信号ＣＬＫ１のデューティ比の補正を行っている。換言すると、本実施形態に係る受信装置１は、クロック信号ＣＬＫ１のデューティ比が５０％からずれた場合も、差分の絶対値が２ｎ未満である限り、クロック信号ＣＬＫ１のデューティ比を補正しない。このため、クロック信号ＣＬＫ１のデューティ比のずれ量にかかわらずにクロック信号ＣＬＫ１のデューティ比を補正する場合に比較して、クロック信号ＣＬＫ１のデューティ比の補正対象を制限している。

また、本実施形態に係る受信装置１は、ジッタによるデューティ比の一時的な変動によってデューティ比が補正されることを防止することができる。図５は、ジッタによるデューティ比の変動を示す説明図である。図５の上側は、ジッタがない場合のクロック信号ＣＬＫ１の波形を示し、図５の下側は、クロック信号ＣＬＫ１の１周期目にジッタが生じ、ジッタが生じた分だけ、１周期目のＨレベルの期間が長くなっている場合を示す。

デューティ比の補正の要否を検出する手法としては、ＨレベルとＬレベルとのいずれか一方の検知回数が所定の閾値を超しているかを判断することが考えられる。例えば、図５の下側の例では、ジッタが生じたことで、クロック信号ＣＬＫ１のＨレベルが６回検出され、Ｌレベルが５回検出される。もし、Ｈレベルの検知回数が５回を超した場合にクロック信号ＣＬＫ１のデューティ比を補正すると設計されている場合、クロック信号ＣＬＫ１のデューティ比は１０％ほど低減される。しかし、図５に示すように、ジッタの発生は１周期目だけに生じた一時的なものであり、クロック信号ＣＬＫ１の２周期目のデューティ比は５０％でデューティ比の補正が不要な場合も考えられる。このとき、１周期目のデューティ比の検知結果に応じたデューティ比の補正を２周期目に対して行うと、かえって、２周期目のデューティ比を乱すことになる。

一方、本実施形態に係る受信装置１は、ＨレベルとＬレベルの検知回数の差分の絶対値が２ｎを超えたときに、クロック信号ＣＬＫ１のデューティ比を補正する。よって、図５のように、ジッタによってＨレベルとＬレベルの検知回数の差分が“１”のみ生じた場合は、クロック信号ＣＬＫ１のデューティ比を補正しない。よって、本実施形態に係る受信装置１は、図５の場合に、クロック信号ＣＬＫ１の２周期目のデューティ比を乱すことがない。

更に、ＨレベルとＬレベルとのいずれか一方の検知回数が所定の閾値を超しているかを判断する場合、クロック信号ＣＬＫ１の１周期内での論理レベルの検知回数を２ｋから変更したり、クロック信号ＣＬＫ１の周期を変更した場合に、比較対象の閾値も、これらの変更に合わせて変更する必要がある。一方、本実施形態に係る受信装置１は、ＨレベルとＬレベルの検知回数の差分を比較しているため、１周期内での論理レベルの検知回数やクロック信号ＣＬＫ１の周期を変更したとしても比較対象の２ｎを変更する必要がなく、閾値の設定が容易である
更に、本実施形態に係る受信装置１は、データサンプリング回路１０４が用いるタイミング信号（クロック信号ＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞）を用いて、クロック信号ＣＬＫ１のオーバーサンプリングを行っている。データのオーバーサンプリングは、高速伝送システムおいて広く使用されている。データのオーバーサンプリングとクロック信号ＣＬＫ１のオーバーサンプリングとでタイミング信号を共用することで、クロック信号ＣＬＫ１をオーバーサンプリングするために追加で必要な回路を小規模に抑えることができる。

２．第２実施形態
第２実施形態に係る受信装置について説明する。第１の実施形態では、クロック信号ＣＬＫ１の１周期に対して偶数個（２ｋ個）のタイミングでクロック信号ＣＬＫ１の論理ベルの検知を行った。これに対し、第２の実施形態に係る受信装置は、奇数個（２ｋ＋１個）のタイミングでクロック信号ＣＬＫ１の論理レベルを検知する。以下、第１実施形態と異なる部分に着目して説明する。

２．１ 受信装置の構成について
第２実施形態に係る受信装置１ａは、クロックサンプリング回路１０４ａ、多相クロック生成回路１０５ａ、制御回路１０６ａ、及びデータサンプリング回路１０８ａを備える。

多相クロック生成回路１０５ａは、クロック信号ＣＬＫ１の１周期の中で順次に位相がずれたクロック信号ＣＬＫ１と同じ周期（周波数）の２ｋ＋１個（ｋは２以上の自然数）の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＋１＞を生成する。換言すると、多相クロック生成回路１０５ａは、クロック信号ＣＬＫ１の１周期分の時間の中で順次にずれた２ｋ＋１個のタイミングを定めるタイミング信号を生成する。

クロックサンプリング回路１０４ａは、この２ｋ＋１個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＋１＞のエッジに同期してクロック信号ＣＬＫ１のオーバーサンプリングを行う。つまり、クロックサンプリング回路１０４ａは、多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＋１＞が定める２ｋ＋１個のタイミングでクロック信号の論理レベルがＨレベルとＬレベルのいずれであるかを検知する。

制御回路１０６ａは、上記２ｋ＋１個のタイミングでのクロック信号ＣＬＫ１の論理レベルの検知においてクロックサンプリング回路１０４ａがＨレベルを検知した回数をカウントする。また、制御回路１０６ａは、上記２ｋ＋１個のタイミングでのクロック信号ＣＬＫ１の論理レベルの検知においてクロックサンプリング回路１０４ａがＬレベルを検知した回数をカウントする。制御回路１０６ａは、カウントしたＨレベルの回数とＬレベルの回数との差分を計算し、その差分に基づいたデューティ比判定結果ＤＥＴＯを出力する。この差分に基づくデューティ比判定結果ＤＥＴＯの決定については、その詳細を後述する。

データサンプリング回路１０８ａは、２ｋ＋１個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＋１＞のエッジに同期してデータのオーバーサンプリングを行う。ロジック回路１０９は、データサンプリング回路１０８ａがオーバーサンプリングした２ｋ＋１個のタイミングうち、スキュー等を考慮した適切な受信タイミングでデータサンプリング回路１０８が受信したデータの処理を行う。

２．２ 受信装置の動作について
次に、本実施形態に係る受信装置のデューティ比補正動作について、図７を用いて説明する。図７は、第２実施形態に係る受信装置のデューティ比補正動作を示すフローチャートである。

まず、クロックサンプリング回路１０４ａは、２ｋ＋１個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＋１＞に同期して、２ｋ＋１個のタイミングでクロック信号ＣＬＫ１のオーバーサンプリングを行う。つまり、クロックサンプリング回路１０４ａは、２ｋ＋１個のタイミングでクロック信号ＣＬＫ１の論理レベルがＨレベルかＬレベルかを検知する（ステップＳ２１）。

次に、制御回路１０６ａは、２ｋ＋１個のタイミングでのクロック信号ＣＬＫ１の論理レベルの検知においてクロックサンプリング回路１０４ａがＨレベルを検知した回数とＬレベルを検知した回数との差分を算出する（ステップＳ１２）。

制御回路１０６ａは、ステップＳ１２で算出した差分の絶対値が２ｎ＋１（ｎは、ｎ≦ｋを満たす自然数）以上であるかを判断する（ステップＳ２２）。２ｎ＋１以上の場合、制御回路１０６ａは、クロック信号ＣＬＫ１の補正を行うと判断する。具体的には、制御回路１０６ａは、ステップＳ１２で算出した差分が正である場合（クロック信号ＣＬＫ１のデューティ比が所定の値より大きい場合）は、クロック信号ＣＬＫ２のデューティ比を負の方向に変更することを示すデューティ比判定結果ＤＥＴＯをデューティ比補正回路１０１に出力する。一方、制御回路１０６ａは、ステップＳ１２で算出した差分が負である場合（クロック信号ＣＬＫ１のデューティ比が所定の値より小さい場合）は、クロック信号ＣＬＫ２のデューティ比を正の方向に変更することを示すデューティ比判定結果ＤＥＴＯをデューティ比補正回路１０１に出力する。

デューティ比補正回路１０１は、デューティ比判定結果ＤＥＴＯに従ってクロック信号ＣＬＫ２のデューティ比を変更する（ステップＳ１４）。ステップＳ１４の実行後、ステップＳ２１，Ｓ１２，Ｓ２２（クロック信号ＣＬＫ１のＨレベルとＬレベルとの回数の差分の算出と差分の２ｎ＋１との比較）を再度実行する。

ステップＳ２２で２ｎ＋１未満と判断された場合、デューティ比補正動作を終了する。

このように、クロック信号ＣＬＫ１のＨレベルとＬレベルとの回数の差分が２ｎ＋１未満となるまでクロック信号ＣＬＫ１のデューティ比が補正される結果、クロック信号ＣＬＫ１のデューティ比は、５０＋{５０＋１００（ｎ―１）}／２ｋと５０＋{５０＋１００（ｎ＋１）}／２ｋとの間に収まるように調整される。

ここで、デューティ比補正回路１０１での最大補正時のクロック信号ＣＬＫ１のデューティ比は、５０＋（５０＋１００×ｎ）／２ｋである。本実施形態においても、第１実施形態と同様、この最大補正時のデューディ比が過補正とならないように、ｋ，ｎの値が決定される。

次に、本実施形態に係る受信装置のオーバーサンプリング結果とデューティ比判定結果について、図８を用いて説明する。図４は、２ｋ＋１＝９，２ｎ＋１＝３である場合を示している。

図８（ａ−１）、及び図８（ａ−２）は、クロック信号ＣＬＫ１のデューティ比が５０％の場合を示す。図８（ａ−１）では、ＭＣＫ＜１＞〜ＭＣＫ＜５＞のタイミングでクロックサンプリング回路１０４ａはＨレベルを検出する。ＭＣＫ＜６＞〜ＭＣＫ＜９＞のタイミングでクロックサンプリング回路１０４ａはＬレベルを検出する。Ｈレベルの検知回数は５回，Ｌレベルの検知回数は４回であり、ＨレベルとＬレベルとの差分は“１”である。制御回路１０６ａは、ＤＥＴＯ＜１：０＞＝００とし、クロック信号ＣＬＫ１のデューティ比の補正が不要であることをデューティ比補正回路１０１に示す。

図８（ａ−２）では、ＭＣＫ＜１＞〜ＭＣＫ＜４＞のタイミングでクロックサンプリング回路１０４ａはＨレベルを検出する。ＭＣＫ＜５＞〜ＭＣＫ＜９＞のタイミングでクロックサンプリング回路１０４ａはＬレベルを検出する。Ｈレベルの検知回数は４回，Ｌレベルの検知回数は５回であり、ＨレベルとＬレベルとの差分は“−１”である。制御回路１０６ａは、ＤＥＴＯ＜１：０＞＝００とし、クロック信号ＣＬＫ１のデューティ比の補正が不要であることをデューティ比補正回路１０１に示す。

図８（ｂ）は、クロック信号ＣＬＫ１のデューティ比が５０％未満の場合を示す。ＭＣＫ＜１＞〜ＭＣＫ＜３＞のタイミングでクロックサンプリング回路１０４ａはＨレベルを検出する。ＭＣＫ＜４＞〜ＭＣＫ＜９＞のタイミングでクロックサンプリング回路１０４ａはＬレベルを検出する。Ｈレベルの検知回数は３回，Ｌレベルの検知回数は６回であり、ＨレベルとＬレベルとの差分は“−３”である。差分の絶対値が３以上であるため、制御回路１０６ａは、ＤＥＴＯ＜１：０＞＝０１とし、クロック信号ＣＬＫ２のデューティ比を正の方向に変更することをデューティ比補正回路１０１に示す。

図８（ｃ）は、クロック信号ＣＬＫ１のデューティ比が５０％より大きい場合を示す。ＭＣＫ＜１＞〜ＭＣＫ＜６＞のタイミングでクロックサンプリング回路１０４ａはＨレベルを検出する。ＭＣＫ＜７＞〜ＭＣＫ＜９＞のタイミングでクロックサンプリング回路１０４ａはＬレベルを検出する。Ｈレベルの検知回数は６回，Ｌレベルの検知回数は３回であり、ＨレベルとＬレベルとの差分は“３”である。差分が３以上であるため、制御回路１０６ａは、ＤＥＴＯ＜１：０＞＝１０とし、クロック信号ＣＬＫ２のデューティ比を負の方向に変更することをデューティ比補正回路１０１に示す。

２．３ 第２実施形態に係る効果
奇数個（２ｋ＋１個）のタイミングでクロック信号ＣＬＫ１の論理レベルを検知する本実施形態に係る受信装置１ａも、第１の実施形態で説明した受信装置１の効果と同様の効果を有する。

３ 変形例
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

例えば、第１実施形態では、多相クロック生成回路１０５が２ｋ個のタイミング信号（ＭＣＫ＜１＞〜ＭＣＫ＜２ｋ＞）を生成しているが、このタイミング信号は、１つの回路で生成されず、複数の回路によって段階的に生成されてもよい。

図９は、第１実施形態の変形例に係る受信装置を含む通信システムの構成図である。第１実施形態に係る受信装置１に比較して、本変形例に係る受信装置１ｂは、多相クロック生成回路１０５に代えて、多相クロック生成回路１０５ｂ、及び位相補間回路（Phase Interpolator）１０９を有する。多相クロック生成回路１０５ｂは、クロック信号ＣＬＫ１の１周期の中で順次に位相がずれたクロック信号ＣＬＫ１と同じ周期（周波数）のｋ個の多相クロックＭＣＫ＜１＞〜ＭＣＫ＜ｋ＞を生成する。位相補間回路は、ｋ個のクロック信号ＭＣＫ＜１＞〜ＭＣＫ＜ｋ＞のそれぞれから間の位相を生成し、２ｋ個のクロック信号ＭＣＫ´＜１＞〜ＭＣＫ´＜２ｋ＞を生成する。このように、２ｋ個のタイミング信号は、多相クロック生成回路１０５ｂと位相補間回路１０９とによって段階的に生成されてもよい。

また、第１及び第２実施形態では、クロック信号ＣＬＫ１と同じ周期の多相クロックをタイミング信号として用いたが、タイミング信号は、これに限られない。タイミング信号は、クロック信号ＣＬＫ１の１周期分の時間の中で順次にずれたＬ個（Ｌは、４以上の自然数）のタイミングを定めるものであればよい。例えば、ＰＬＬ（Phase Locked Loop）や発振器を用いてクロック信号ＣＬＫ１のＮ倍の周波数のクロック信号を生成し、それをタイミング信号として用いてもよい。

１，１ａ，１ｂ…受信装置、２…送信装置、１０１…デューティ比補正回路、１０２，２０３，２０５…ドライバ、１０４，１０４ａ…クロックサンプリング回路、１０５，１０５ａ，１０５ｂ…多相クロック生成回路、１０６，１０６ａ…制御回路、１０７，２０１…レシーバ、１０８，１０８ａ…データサンプリング回路、１０９…位相補間回路、２０２…クロック生成回路、２０４…データ生成回路

Claims (5)

1. 送信装置との間でデータの授受を行う受信装置において、
   第１クロック信号の１周期分の時間の中で順次にずれたＬ個（Ｌは、４以上の自然数）のタイミングを定めるタイミング信号を生成するタイミング生成回路と、
   前記送信装置から前記第１クロック信号を受信し、前記タイミング信号に基づいて前記Ｌ個のタイミングで前記第１クロック信号の論理レベルを検知するクロックサンプリング回路と、
   前記Ｌ個のタイミングでの前記第１クロック信号の論理レベルの検知において前記クロックサンプリング回路が第１論理レベルを検知した回数と前記クロックサンプリング回路が第２論理レベルを検知した回数との差分を計算し、前記第１クロック信号のデューティ比を補正するかを前記差分に基づいて判断する制御回路と、
   第２クロック信号を前記送信装置に送信し、前記第１クロック信号のデューティ比を補正すると前記制御回路が判断したとき、前記第２クロック信号のデューティ比を変更する補正回路とを具備し、
   前記第１クロック信号のデューティ比は、前記第２クロック信号のデューティ比に依存する
   ことを特徴とする受信装置。
2. 前記第１クロック信号に同期して前記送信装置からデータを受信し、前記タイミング信号に基づいて前記Ｌ個のタイミングで前記データをサンプリングするデータサンプリング回路と、
   前記Ｌ個のタイミングでサンプリングされたデータのうち、前記Ｌ個のタイミングのうちの特定の一のタイミングでサンプリングされたデータの処理を行う処理回路とを更に具備する
   ことを特徴とする請求項１に記載の受信装置。
3. 前記タイミング生成回路は、
   第１クロック信号の１周期分の時間の中で順次にずれたＭ個（Ｍは、Ｍ＝Ｌ／２を満たす自然数）のタイミングを定めるＭ個の多相クロックを生成するクロック生成回路と、
   前記Ｍ個の多相クロックから前記タイミング信号を生成するクロック位相補間回路とを具備する
   ことを特徴とする請求項１に記載の受信装置。
4. 前記Ｌは、偶数であり、
   前記補正回路は、前記差分がＮ（Ｎは、Ｎ＜Ｌを満たす２以上の自然数）以上であるとき、前記第１クロック信号のデューティ比を補正すると判断する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の受信装置。
5. 前記Ｌは、奇数であり、
   前記補正回路は、前記差分がＮ（Ｎは、Ｎ＜Ｌを満たす３以上の自然数）以上であるとき、前記第１クロック信号のデューティ比を補正すると判断する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の受信装置。

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