[go: up one dir, main page]

JP2018041979A - 非平面ゲルマニウム量子井戸デバイス - Google Patents

非平面ゲルマニウム量子井戸デバイス Download PDF

Info

Publication number
JP2018041979A
JP2018041979A JP2017229213A JP2017229213A JP2018041979A JP 2018041979 A JP2018041979 A JP 2018041979A JP 2017229213 A JP2017229213 A JP 2017229213A JP 2017229213 A JP2017229213 A JP 2017229213A JP 2018041979 A JP2018041979 A JP 2018041979A
Authority
JP
Japan
Prior art keywords
germanium
quantum well
semiconductor
gate
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017229213A
Other languages
English (en)
Other versions
JP6549208B2 (ja
Inventor
ピラリセッティ，ラヴィ
Pillarisetty Ravi
ティー． カヴァリエロス，ジャック
T Kavalieros Jack
ティー． カヴァリエロス，ジャック
ラハマディ，ウィリー
Rachmady Willy
シャー，ウダイ
Uday Shah
チュー−クーン，ベンジャミン
Chu-Kung Benjamin
ラドサヴリエヴィッチ，マルコ
Radosavljevic Marko
ムケルジー，ニロイ
Mukherjee Niloy
デューイ，ギルバート
Dewey Gilbert
ワイ． ジン，ビーン
Y Jin Been
ワイ． ジン，ビーン
エス． チャウ，ロバート
S Chau Robert
エス． チャウ，ロバート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JP2018041979A publication Critical patent/JP2018041979A/ja
Application granted granted Critical
Publication of JP6549208B2 publication Critical patent/JP6549208B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H10P10/00—
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 2D charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/798—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being provided in or under the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/80—FETs having rectifying junction gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
    • H10D48/383—Quantum effect devices, e.g. of devices using quantum reflection, diffraction or interference effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/812—Single quantum well structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10W10/00—
    • H10W10/01—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 非平面（ノンプレーナ）ゲルマニウム量子井戸構造を形成する技術が開示される。【解決手段】 量子井戸構造は、ＩＶ族又はＩＩＩ−Ｖ族の半導体材料を用いて実現されることができ、ゲルマニウムフィン構造を含む。一例において、非平面量子井戸デバイスが提供され、このデバイスは、基板（例えば、シリコン上にＳｉＧｅ又はＧａＡｓのバッファを有する）と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層（例えば、ＳｉＧｅ、ＧａＡｓ又はＡｌＧａＡｓ）と、ドーピング層（例えば、デルタ／変調ドープされる）と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。アンドープのゲルマニウムフィン構造が量子井戸構造内に形成され、該フィン構造上に頂部バリア層が堆積される。ゲートメタルが、フィン構造を横切って堆積される。ドレイン／ソース領域がフィン構造のそれぞれのエンドに形成され得る。【選択図】 図７

Description

本発明の実施形態は、量子井戸デバイスに関する。
典型的にＩＩＩ−Ｖ族又はシリコンゲルマニウム／ゲルマニウム（ＳｉＧｅ／Ｇｅ）材料系のエピタキシャル成長された半導体ヘテロ構造内に形成された量子井戸トランジスタデバイスは、低い有効質量とデルタドーピングによる抑制された不純物散乱とによって、トランジスタチャネルに非常に高いキャリア移動度をもたらす。また、これらのデバイスは非常に高い駆動電流性能を提供する。しかしながら、量子井戸トランジスタはエピタキシャル成長ヘテロ構造内に形成されるので、得られる構造は幾つかの縦方向のエピタキシャル層で構成され、プレーナ（平面）型の量子井戸デバイスが形成されることが可能にされるのみである。
非平面（ノンプレーナ）ゲルマニウム量子井戸構造を形成する技術が開示される。
一態様において、量子井戸構造は、ＩＶ族又はＩＩＩ−Ｖ族の半導体材料を用いて実現されることができ、複合（ハイブリッド）構造を事実上提供するよう、ゲルマニウムフィン構造を含む。この技術は、例えば、変調／デルタドープされた非平面デバイスにおいて短チャネル効果とゲート長（Ｌｇ）のスケーラビリティとを改善するために使用されることができる。変調／デルタドープデバイスの高移動度の利益が保持されるのと同時に、フィンベースデバイスの静電的な利益が達成される。
本発明の一実施形態に係る非平面ゲルマニウム量子井戸デバイスを製造するのに使用され得る量子井戸成長構造の一例を示す断面図である。 本発明の一実施形態に係る図１の量子井戸成長構造からのキャップ層の除去を示す図である。 本発明の一実施形態に係る図２の量子井戸成長構造上でのハードマスクの堆積及びパターニングを示す図である。 本発明の一実施形態に係る図３の量子井戸成長構造上でのシャロートレンチアイソレーション（ＳＴＩ）エッチングによるゲルマニウムフィン構造の形成を示す図である。 本発明の一実施形態に係る図４の量子井戸成長構造のゲルマニウムフィン構造の周りの誘電体材料形成の堆積及び平坦化を示す図である。 本発明の一実施形態に係る図５の量子井戸成長構造のＳＴＩ誘電体材料を窪ませるエッチングを示す図である。 本発明の一実施形態に係る図６の量子井戸成長構造のゲルマニウムフィン構造上でのゲート電極形成を示す図である。 本発明の一実施形態に係る図７に示したデバイスを示す斜視図である。 本発明の一実施形態に係るゲルマニウムフィンベースの変調ドープ量子井戸構造を形成する方法を示す図である。
概説
上述のように、典型的にＩＩＩ−Ｖ族材料系のエピタキシャル成長半導体ヘテロ構造内に形成された量子井戸トランジスタデバイスは、低い有効質量と変調デルタドーピングによる抑制された不純物散乱とによって、トランジスタチャネルに非常に高いキャリア移動度をもたらす。これらの従来デバイスは非常に高い駆動電流性能を提供する。このような量子井戸システムは典型的に、プレーナアーキテクチャを用いて製造される。
静電的効果及び短チャネル効果を改善し、ひいては、Ｌｇのスケーラビリティを実現するために、例えばＦｉｎＦＥＴ構造（例えば、ダブルゲート、トライゲート、及びサラウンドゲート構造）などのノンプレーナトランジスタアーキテクチャを使用することができる。しかしながら、そのようなノンプレーナアーキテクチャは一般に、エピタキシャル成長されたヘテロ構造内に形成される高品質で高移動度のドープされた量子井戸トランジスタとは相容れないものと見なされている。
本発明の一実施形態によれば、変調ドープされた非平面Ｇｅ量子井戸トランジスタデバイスが提供される。このデバイスは、例えばＧｅ、ＳｉＧｅ、Ｓｉ及び／又はガリウム砒素（ＧａＡｓ）、アルミニウム砒素（ＡｌＡｓ）などの半導体ヘテロ構造から形成されることができる。ＩＶ族材料又はＩＩＩ−Ｖ族材料を用いて製造される如何なる数のエピタキシャル成長ヘテロ構造も、ゲルマニウムフィンベースのチャネルを有するように構成され得る。このデバイスは、例えば、大きめのバンドギャップの材料内にデルタドーピングを含むことができ、それが低めのバンドギャップの材料を変調ドープし得る。低めのバンドギャップの材料は、大きめのバンドギャップの材料の成長及びデルタドーピングの後にエピタキシャル成長される。このヘテロ構造は、１つ又は複数の幅狭フィンへとパターニング・エッチングされることができ、それらのフィン内のデルタ／変調ドープされる低めのバンドギャップの材料が、デバイスのアクティブ（活性）ボディを形成する。
このデバイスを製造するためのプロセスフローは、例えば、シャロートレンチアイソレーション（ＳＴＩ）、ゲートスタック、ソース／ドレイン領域及びコンタクト形成を含む従来のシリコンベース非平面デバイスの製造に使用されるのと同様の手法にて実現され得る。しかしながら、デバイスのアクティブボディ内に高濃度のドーピングを含む従来の非平面デバイスとは対照的に、（このデバイスは変調／デルタドープされるので）ゲルマニウムフィン構造のアクティブボディはドーパントを含んでおらず、そのため、改善されたクーロン散乱によってキャリア移動度が有意に高められる。
非平面アンドープＧｅフィンに基づくデバイスは一般に、半導体ヘテロ構造内に形成される従来の変調ドープ型プレーナ量子井戸デバイスに対して、向上されたデバイス静電気学（Ｌｇ及び閾値電圧（Ｖｔ）のかなりのスケーラビリティを含む）を示す。この開示を踏まえて、その他の利点が明らかになるであろう。例えば、本発明の一実施形態に従って構成されるＩＩＩ−Ｖ／Ｇｅ複合システムの１つの利点は、ＩＩＩ−Ｖ族材料（バリア層内）とＧｅ（フィン構造内）との間のエッチング選択性をシャロートレンチアイソレーション（ＳＴＩ）プロセスに使用して、ＳＴＩエッチングがＧｅ／ＩＩＩ−Ｖ界面でのみ行われるようにし得ることである。
故に、所望のＧｅ量子井戸構造を所与として、本発明の一実施形態に従って（ゲート、ソース・ドレイン領域、及びコンタクトなどとともに）フィン構造を形成することができる。従って、一実施形態例によれば、変調ドープ非平面Ｇｅ量子井戸トランジスタデバイスの形成は概して、Ｇｅフィン構造の形成に先立って、その下に位置する量子井戸構造（又はその一部）の成長を含み得る。それに代わる一実施形態は、量子井戸構造が前もって事前形成されることを前提とし、その後、その中にＧｅフィン構造が形成される。
量子井戸構造
図１は、本発明の一実施形態に係る非平面ゲルマニウム量子井戸デバイスを製造するのに使用され得るＧｅ量子井戸成長構造の一例の断面図を示している。量子井戸成長構造は、例えば、従来の、キャップ層を備えたＳｉＧｅ／Ｇｅ又はＧａＡｓ／Ｇｅ量子井戸構造とし得る。しかしながら、上述のように、本発明の一実施形態に従って形成される変調／デルタドープ非平面Ｇｅ量子井戸トランジスタデバイスは、この開示を受けて明らかになるように、様々なＩＶ族若しくはＩＩＩ−Ｖ族材料、ドーピング層及びバッファ層で構成される如何なる数の量子井戸成長構造を用いて実現されてもよい。請求項記載発明は、何らかの特定の量子井戸成長構成に限定されるものではない。
図１にて見て取れるように、量子井戸成長構成は、基板と、その上に形成された核形成・バッファ層とを含んでいる。この構造は更に、ＩＶ族若しくはＩＩＩ−Ｖ族材料のバリア層と、その上に形成されたドーピング層と、その上に形成されたスペーサ層と、その上に形成されたＧｅ量子井戸層とを含んでいる。Ｇｅ量子井戸層の上にキャップ層が設けられている。次に、例示したこれらの層の各々について説明する。他の実施形態は、より少ない層（例えば、より少ないバッファ層、及び／又はキャップ層なし）を含んでいてもよいし、より多くの層（例えば、量子井戸層下の追加のスペーサ層及び／又はドーピング層）を含んでいてもよいし、異なる層（例えば、異なる半導体材料、形成法及び／又はドーパントを用いて形成される）を含んでいてもよい。これらの層は、確立された半導体プロセス（例えば、有機金属化学気相成長、分子線エピタキシ、フォトリソグラフィ、又はその他の好適なプロセス）を用いて、如何なる好適な層厚及びその他所望の層パラメータを有するように実現されてもよく、また、さもなければ格子整合しない材料の隣接層間で格子定数マッチングを改善するように、（例えば、直線的あるいは段階的に）傾斜されてもよい。一般に、構造の具体的な層及び寸法は、例えば所望のデバイス性能、製造能力、及び使用される半導体材料などの要因に依存することになる。
基板は、典型的に行われているように実現され、ここでは、好適な如何なる数、基板タイプ及び材料（例えば、ｐ型、ｎ型、中性型、シリコン、ゲルマニウム、高抵抗率若しくは低抵抗率、オフカット（off-cut）若しくは非オフカット、バルク、シリコン・オン・インシュレータ、等々）も使用され得る。一実施形態例において、基板はバルクＳｉ基板である。他の一実施形態例において、基板はバルクＧｅ基板である。他の実施形態は、例えばシリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧｅＯＩ）、又はＳｉＧｅ・オン・インシュレータ（ＳｉＧｅＯＩ）など、半導体・オン・インシュレータ構成を用いてもよい。
核形成・バッファ層は、基板上に形成され、やはり、典型的に行われているように実現され得る。具体的な一実施形態例において、核形成・バッファ層はＳｉＧｅ（例えば、６０％Ｇｅ）又はＧａＡｓからなり、約０．５μｍから２．０μｍの総厚（例えば、約２５ｎｍから５０ｎｍ厚の核形成層、及び約０．３μｍから１．９μｍ厚のバッファ層）を有する。知られているように、核形成・バッファ層は、最も下の基板テラス（台地）を、例えば、ＧａＡｓ材料などのＩＩＩ−Ｖ族材料の原子バイレイヤで充たすために使用され得る。核形成層は、逆位相領域のない事実上の極性基板を作り出すために使用され、バッファ層は、量子井戸構造への圧縮歪み、及び／又は基板とバリア層との間の格子不整合の制御を提供することが可能な転位フィルタリングバッファを提供するために使用され得る。バッファ層はまた、やはり従来行われているように実現され得る傾斜バッファを含んでいてもよい。知られているように、傾斜バッファ層を形成することにより、その中の比較的対角的な面に沿って転位が滑り、基板とＩＶ／ＩＩＩ−Ｖ族材料のバリア層（及び／又は何らかの介在層）との間の格子不整合を実効的に制御し得る。明らかになるように、このような傾斜層は、量子井戸構造又はスタックのその他の位置にも使用され得る。なお、本発明の一実施形態の恩恵を受け得る他の量子井戸構造は、核形成層及び／又はバッファ層を用いずに実現されてもよい。例えば、十分に似た格子定数を有する材料で実現される基板及びバリア層を有する実施形態は、傾斜バッファ層なしで実現され得る。
ＩＶ／ＩＩＩ−Ｖ族バリア層は、この実施形態例において核形成・バッファ層上に形成され、やはり、従来行われているように実現され得る。具体的な一実施形態例において、バリア層はＳｉ１−ｘＧｅｘ（ただし、ｘは０．４０から０．８０の範囲内であり、例えば０．６０）、ＧａＡｓ、又はＡｌ１−ｘＧａｘＡｓ（ただし、ｘは０．５０から０．９０の範囲内であり、例えば０．７０）で実現され、４ｎｍから１２０ｎｍの範囲内の厚さ（例えば、１００ｎｍ±２０ｎｍ）を有する。一般に、バリア層は、上に位置する量子井戸層を形成する材料のバンドギャップより大きいバンドギャップを有する材料で形成され、トランジスタチャネル内の電荷キャリアに電位障壁を提供するのに十分な厚さを有する。認識されるように、バリア層の実際の構成及び厚さは、例えば基板及び量子井戸層の材料及び／又は厚さなどの要因に依存することになる。この開示を踏まえて認識されるように、ここでは、数多くのこのようなバリア材料及び構成が使用され得る。
ドーピング層は、この量子井戸成長構造の例において、バリア層の上（又は内部）に形成され、やはり、従来行われているように実現され得る。一般に、バリア層は、ドーピング層によってドープされて、量子井戸層にキャリアを供給することができる。ＳｉＧｅ材料のバリア層を使用するｎ型デバイスの場合、ドーピングは例えばボロン及び／又はテルル不純物を用いて行われることができ、ｐ型デバイスの場合、ドーピング層は例えばベリリウム（Ｂｅ）及び／又は炭素を用いて実現され得る。ドーピング層の厚さは、例えばドーピング型及び使用される材料などの要因に依存することになる。例えば、一実施形態例において、ドーピング層は、約３Åから１５Åの間の厚さを有するボロンデルタドープされたＳｉ４０Ｇｅ６０の層である。他の一実施形態において、ドーピング層は、約１５Åから６０Åの間の厚さを有するＢｅ変調ドープされたＧａＡｓの層である。ドーピングは、例えば、Ｇｅ量子井戸層のチャネルに有用なシートキャリア濃度に基づいて選定されることができる。この開示を踏まえて認識されるように、本発明の一実施形態は、好適な如何なるタイプのドーピング層又はドーピング層群を有する量子井戸構造を用いて実現されてもよい。
スペーサ層は、ドーピング層の上（又は上方）に形成され、やはり、従来行われているように実現され得る。具体的な一実施形態例において、スペーサ層はＳｉ１−ｘＧｅｘ（ただし、ｘは０．４０から０．８０の範囲内であり、例えば０．６０）、ＧａＡｓ、又はＡｌ１−ｘＧａｘＡｓ（ただし、ｘは０．５０から０．９０の範囲内であり、例えば０．７０）で実現され、０．２ｎｍから７０ｎｍの範囲内の厚さ（例えば、５ｎｍ）を有する。一般に、スペーサ層は、半導体チャネルとして作用する量子井戸層に圧縮歪みを提供するように構成され得る。なお、本発明の一実施形態の恩恵を受け得る他の量子井戸構造は、スペーサ層を用いずに実現されてもよい。
量子井戸層もまた、従来行われているように実現され得る。一般に、量子井戸層は、約２０Åから５００Åの厚さを一例として有するアンドープのゲルマニウムで実現される。認識されるように、ここでは、数多くの他の量子井戸層構成も使用され得る。より一般的な意味で、量子井戸層は、ＩＶ／ＩＩＩ−Ｖ族のバリア層のバンドギャップより小さいバンドギャップを有し、アンドープであり、且つ、例えばメモリセル又はロジック回路用のトランジスタなどの所与の用途において十分なチャネル導通を提供するのに十分な厚さを有する。量子井戸層は、上記のバリア層、上部バリア層、又はこれら双方によって歪まされてもよい。
上述のような基板から量子井戸層までを概して含むデバイススタックの形成後、量子井戸層の上にキャップ層が形成され得る。具体的な一実施形態例において、キャップ層はＳｉＧｅ又はＳｉで実現され、２ｎｍから１０ｎｍの範囲内の厚さ（例えば、６ｎｍ）を有する。認識されるように、下に位置するゲルマニウム量子井戸層を保護するのに好適な他のキャップ層材料も使用され得る。
Ｇｅフィンベースの変調ドープされた量子井戸デバイス
図２−８は、本発明の一実施形態に従って構成されるＧｅフィンに基づく量子井戸構造の形成を示す断面図及び斜視図である。認識されるように、フィンに基づく構造は、図１に示したデバイススタックの上、又はアンドープのＧｅチャネルを有する他の何らかの変調／デルタドープ量子井戸成長構造の上に形成されることができる。なお、明示的には説明しないが、この形成プロセス全体を通して、例えば平坦化（例えば、化学機械研磨すなわちＣＭＰ）及びその後の洗浄処理などの中間プロセスが含められ得る。
図２は、本発明の一実施形態に係る、図１の量子井戸成長構造からのキャップ層の除去を示している。このような一実施形態において、キャップ層はＳｉＧｅ（例えば、６０％Ｇｅ）又はＳｉである。何れにしても、キャップ層は、例えば、下に位置するＧｅ量子井戸層を露出させるようにエッチング（ウェットエッチング及び／又はドライエッチング）することによって除去され得る。
図３は、本発明の一実施形態に係る、図２の量子井戸成長構造上でのハードマスクの堆積及びパターニングを示している。このパターニングは、シャロートレンチアイソレーション（ＳＴＩ）形成のためであり、ハードマスク材料（例えば、二酸化シリコン、窒化シリコン、及び／又はその他の好適ハードマスク材料）の堆積と、下に位置するフィン構造（この例ではＧｅチャネル）を保護するために一時的に残存することになるハードマスク部分上にレジストをパターン形成することと、マスクされていない（レジストのない）ハードマスク部分をエッチングにより除去すること（例えば、ドライエッチング、又はその他の好適なハードマスク除去プロセスを用いる）と、その後、パターニングされたレジストを剥離することと、を含む標準的なフォトリソグラフィを用いて行われることができる。図３に示す実施形態例において、得られたハードマスクはデバイススタックの中心にあり且つ１つの位置に形成されているが、他の実施形態において、ハードマスクは、具体的なアクティブデバイスに応じて、スタックの一方側にオフセットされてもよく、且つ／或いはデバイス上の複数箇所に配置されてもよい。
図４は、本発明の一実施形態に係る、図３の量子井戸成長構造上でのシャロートレンチアイソレーション（ＳＴＩ）エッチングによるゲルマニウムフィン構造の形成を示しており、図５は、本発明の一実施形態に係る、ゲルマニウムフィン構造の周りの誘電体材料形成の堆積及び平坦化を示している。これは、ハードマスクによって保護されていないスタック部分をエッチング（ウェットエッチング又はドライエッチング）により除去することを含む標準的なフォトリソグラフィと、誘電体材料（例えば、ＳｉＯ２又はその他の好適誘電体材料）の堆積とを用いて行われることができる。ＳＴＩエッチングの深さは様々であり得るが、一部の実施形態例において、Ｇｅ量子井戸層の底面から下方に、０Åから５０００Åの範囲内である。この実施形態例において、エッチング深さは、バリア層材料の底面近くまでである。一般に、このエッチングは、量子井戸チャネルが（例えば、隣接する構成要素又はその他の潜在的な干渉源から）電気的に分離されることを可能にするのに十分な深さにされるべきである。ＳＴＩの形成及び誘電体材料の堆積の後、堆積された誘電体材料は（例えば、ＣＭＰを用いて）研磨／平坦化され得る。なお、ハードマスクは、ゲルマニウムチャネルを保護するために残され得る。
図６は、本発明の一実施形態に係る、図５の量子井戸成長構造のＳＴＩ誘電体材料を窪ませるエッチングを示している。これは、誘電体材料を除去するためのエッチング（例えばウェットエッチングを用いるが、ドライエッチングも使用され得る）を含む標準的なフォトリソグラフィを用いて行われることができる。このリセスエッチングの深さは様々であり得るが、概して、ゲルマニウム量子井戸層（チャネル）の底面とドーピング層上との間である。図示のように、この実施形態例において、リセスエッチング深さはゲルマニウム量子井戸層（チャネル）の底面までである。なお、ハードマスクは、Ｇｅフィン構造（又はチャネル）を保護するために依然として配置されている。
図７は、本発明の一実施形態に係る、図６の量子井戸成長構造のゲルマニウムフィン構造上でのゲート電極形成を示している。得られる構造は、図８の斜視図に示されており、事実上、ＦｉｎＦＥＴデバイス（故に、ノンプレーナ）として構成されたＧｅ量子井戸構造である。知られているように、ＦｉｎＦＥＴは、半導体材料の薄片（ストリップ）（一般的にフィンと称される）の周りに構築されるトランジスタである。ＦｉｎＦＥＴデバイスは、ゲート、ゲート誘電体（典型的にｈｉｇｈ−ｋ）、ソース領域及びドレイン領域（図８には、ソース／ドレイン領域のうちの一方のみが大まかに示されている）を含む標準的な電界効果トランジスタ（ＦＥＴ）ノードを含んでいる。デバイスの導通チャネルは、ゲート誘電体の下のフィンの外面に位置する。具体的には、電流はフィンの両側の側壁（基板表面に垂直な面）に沿って流れるとともに、フィンの頂面（基板表面に平行な面）に沿って流れる。このような構成の導通チャネルは基本的にフィンの３つの異なる外面の平面領域に沿って存在するので、このようなＦｉｎＦＥＴ設計はトライゲートＦｉｎＦＥＴと呼ばれることがある。例えば、導通チャネルが主としてフィンの２つの側壁に沿ってのみ存在する（フィンの頂面に沿っては存在しない）所謂ダブルゲートＦｉｎＦＥＴなど、他のタイプのＦｉｎＦＥＴ構成も利用可能である。
図７にて見て取れるように、ハードマスクが除去され（例えば、ウェットエッチング又はドライエッチング）、ドーピング層を踏まえてアンドープにされたＧｅチャネル上に頂部バリアが堆積される。この頂部バリアは、例えば、Ｓｉ／ＳｉＧｅ堆積層とし得る。頂部バリア層の厚さは、例えば、１０Åから１００Å（例えば、５０Å）とし得る。一般に、頂部バリア層は、下に位置する量子井戸チャネルを形成するＧｅ材料より高いバンドギャップを有する如何なる好適材料で形成されてもよく、トランジスタチャネル内の電荷キャリアに電位障壁を提供するのに十分な厚さを有する。頂部バリア上に堆積されるｈｉｇｈ−ｋゲート誘電体は、例えば、１０Åから５０Åの範囲内の厚さ（例えば、２０Å）を有する膜とすることができ、例えば、酸化ハフニウム、アルミナ、五酸化タンタル、酸化ジルコニウム、アルミン酸ランタン、ハフニウムシリコン酸化物、酸化ランタン、ランタンアルミニウム酸化物、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、ニオブ酸鉛亜鉛、又は、例えば二酸化シリコンの誘電率より高い誘電率を有するその他の材料で実現され得る。ｈｉｇｈ−ｋゲート誘電体上に堆積されるゲートメタルは、例えば、ニッケル、金、白金、アルミニウム、チタン、パラジウム、チタンニッケル、又はその他の好適ゲートメタル若しくは合金とし得る。ソース・ドレイン領域は、ＦｉｎＦＥＴ構造に対して従来行われているように形成されることができ、ゲートと同じ金属又はその他の好適コンタクトメタルで構成され得る。この開示を踏まえて認識されるように、頂部バリア、ｈｉｇｈ−ｋゲート誘電体、ゲートメタル、及びソース／ドレイン領域は、標準的なＦｉｎＦＥＴプロセスを用いて実現され得る。
故に、ここで提供される技術は、アンドープのＧｅチャネルを有するＦｉｎＦＥＴデバイスを提供するノンプレーナアーキテクチャに関して、プレーナ量子井戸スタックを製造する際に通常に用いられる変調ドーピング技術を使用する。このデバイスは、例えばＳｉＧｅ、ＧａＡｓ又はＡｌＧａＡｓなどの多数の好適ＩＶ／ＩＩＩ−Ｖ族材料を用いて実現され得る。図示のような、結果として得られる集積回路デバイスは、例えば中央演算処理ユニット、メモリアレイ、オンチップキャッシュ、又は論理ゲートなどの幾つかのマイクロエレクトロニクスデバイスのうちの何れかに搭載され得るトランジスタとして使用されることが可能である。同様に、数多くのシステムレベル用途が、ここに記載される集積回路を採用し得る。
方法
図９は、本発明の一実施形態に係る、ゲルマニウムフィンベースの変調／デルタドープ量子井戸構造を形成する方法を示している。量子井戸構造は、所望のように構成されることができ、概して、基板、ＩＶ／ＩＩＩ−Ｖ族バリア層、（変調／デルタドープされた）ドーピング層、及び量子井戸層を含んだスタック（積層体）を含む。
この方法は、量子井戸構造のキャップ層（適用可能な場合）を除去して、下に位置するＧｅ量子井戸構造を露出させることを含む（９０１）。キャップ層は、例えば、ウェットエッチング又はドライエッチングを用いて除去され得る。この方法は、シャロートレンチアイソレーション（ＳＴＩ）パターニング用のハードマスクをパターニングすることに続く（９０３）。このパターニングは、例えば、ハードマスク材料の堆積と、ＳＴＩエッチング中に下に位置するデバイスのフィン構造を保護するために一時的に残存することになるハードマスク部分上にレジストをパターン形成することと、マスクされていない（レジストのない）ハードマスク部分をエッチングにより除去すること（例えば、ドライエッチング、又はその他の好適なハードマスク除去プロセスを用いる）と、その後、パターニングされたレジストを剥離することとを含むことができ、それにより、パターニングされたＳＴＩ用ハードマスクが提供される。
この方法は、Ｇｅ量子井戸構造内にＳＴＩをエッチングし、それによりフィン構造を形成することに続く（９０５）。一例に係るケースにおいて、上述のように、このトレンチ形成は、１つ以上のドライエッチング及び／又はウェットエッチングを用いて行われ得る。この方法は、ＳＴＩ内に誘電体材料を堆積し、その誘電体材料を平坦化することに続く（９０７）。この方法は、エッチングによりＳＴＩ材料を（Ｇｅ量子井戸層の底面まで下方に、ドーピング層の手前まで）窪ませることに続く（９０９）。このエッチングは、例えば、ウェットエッチングを用いて実現され得る。
この方法は、フィン構造上に頂部バリア及び必要に応じてｈｉｇｈ−ｋのゲート誘電体を堆積することに続く（９１１）。上述のように、頂部バリアは、下に位置する量子井戸チャネルを形成するＧｅ材料より高いバンドギャップを有する如何なる好適材料（例えば、Ｓｉ／ＳｉＧｅ）で形成されてもよく、トランジスタチャネル内の電荷キャリアに電位障壁を提供するのに十分な厚さを有する。ｈｉｇｈ−ｋゲート誘電体は、例えば、金属ゲートを十分に絶縁するのに好適な厚さと例えば二酸化シリコンの誘電率より高い誘電率とを有する膜とし得る。ここでは、その他の好適ゲート誘電体（例えば、非ｈｉｇｈ−ｋ誘電体）も使用されることができ、頂部バリアがそれ自身で十分な絶縁を提供する一部の実施形態において、ゲート誘電体は不要にされ得る。この方法は、頂部バリア上に、デバイスチャネルを形成する絶縁されたＧｅフィン構造を横切って、ゲートメタルを堆積すること（９１３）、及びフィン構造（チャネル）のそれぞれの端部にドレイン・ソース領域を形成すること（９１５）に続く。ゲートメタル及びソース／ドレイン領域は、標準的な処理（堆積、マスキング、エッチング、平坦化など）を用いて実現され得る。
斯くして、アンドープのゲルマニウムチャネルを有するように構成された非平面型の変調／デルタドープ量子井戸構造が提供される。この構造は、例えば、数多くの用途（例えば、プロセッサ、メモリなど）での使用に適したＦｉｎＦＥＴデバイス（例えば、ダブルゲートＦｉｎＦＥＴ、又はトライゲートＦｉｎＦＥＴ）として使用されることができる。
この開示を踏まえて数多くの実施形態及び構成が明らかになるであろう。例えば、本発明の一実施形態例は、非平面量子井戸構造を形成する方法を提供する。この方法は、基板と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層と、ドーピング層と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を受け入れることを含む。この方法は更に、量子井戸構造を選択的にエッチングしてゲルマニウムフィン構造を形成し、フィン構造上に頂部バリアを堆積し、フィン構造を横切ってゲートメタルを堆積することを含む。特定の一例において、量子井戸構造を選択的にエッチングすることは、量子井戸構造上に、シャロートレンチアイソレーション（ＳＴＩ）パターニング用のハードマスクをパターニングし、量子井戸構造内にＳＴＩをエッチングし、ＳＴＩ内に誘電体材料を堆積し、且つ該誘電体材料を平坦化することを含む。一例において、ＳＴＩ内の誘電体材料は、ゲルマニウム量子井戸層の底面まで下方にリセス化される。この方法は、フィン構造のそれぞれのエンドにドレイン領域及びソース領域を形成することを含み得る。この方法は、量子井戸構造のキャップ層を除去してゲルマニウム量子井戸構造を露出させることを含み得る。特定の他の一例において、フィン構造上に頂部バリア層を堆積することの後、且つフィン構造を横切ってゲートメタルを堆積することの前に、この方法は更に、頂部バリア層上にｈｉｇｈ−ｋゲート誘電体層を堆積することを含む。量子井戸構造は、例えば、エピタキシャル成長されたヘテロ構造とし得る。ドーピング層は、例えば、アンドープのゲルマニウム量子井戸層を変調ドープするデルタドーピングを含み得る。特定の他の一例において、アンドープのゲルマニウム量子井戸層は、ドーピング層の後にエピタキシャル成長されることができる。
本発明の他の一実施形態例は、非平面量子井戸デバイスを提供する。このデバイスは、基板と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層と、ドーピング層と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。このデバイスは更に、量子井戸構造内に形成されたアンドープのゲルマニウムフィン構造と、フィン構造上に堆積された頂部バリア層と、フィン構造を横切って堆積されたゲートメタルとを含む。このデバイスは、例えば、フィン構造に近接するシャロートレンチアイソレーション（ＳＴＩ）内のリセス化された誘電体材料を含み得る。そのような一例において、ＳＴＩ内の誘電体材料は、ゲルマニウム量子井戸層の底面まで下方にリセス化されている。このデバイスは、フィン構造のそれぞれのエンドに形成されたドレイン領域及びソース領域を含み得る。このデバイスは、頂部バリア層とゲートメタルとの間に堆積されたｈｉｇｈ−ｋゲート誘電体を含み得る。一例において、非平面量子井戸構造はＦｉｎＦＥＴデバイスを有する。他の一例において、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層は、シリコンゲルマニウム、ガリウム砒素、又はアルミニウムガリウム砒素で実現され、基板は、シリコン上に、シリコンゲルマニウム又はガリウム砒素のバッファを有する。他の一例において、量子井戸構造はエピタキシャル成長されたヘテロ構造である。他の一例において、ドーピング層は、アンドープのゲルマニウム量子井戸層を変調ドープするデルタドーピングを含む。他の一例において、アンドープのゲルマニウム量子井戸層は、（バリア層の上又は内部の）ドーピング層の後にエピタキシャル成長されている。
本発明の他の一実施形態例は、非平面量子井戸デバイスを提供する。この例において、このデバイスは、基板と、ＩＶ族又はＩＩＩ−Ｖ族材料のバリア層と、ドーピング層と、アンドープのゲルマニウム量子井戸層とを有する量子井戸構造を含む。量子井戸構造はエピタキシャル成長されたヘテロ構造であり、アンドープのゲルマニウム量子井戸層はドーピング層の後にエピタキシャル成長され、ドーピング層は、アンドープのゲルマニウム量子井戸層を変調ドープする。このデバイスは更に、量子井戸構造内に形成されたアンドープのゲルマニウムフィン構造と、フィン構造上に堆積された頂部バリア層と、フィン構造を横切って堆積されたゲートメタルとを含む。さらに、このデバイスは、フィン構造のそれぞれのエンドに形成されたドレイン領域及びソース領域と、頂部バリア層とゲートメタルとの間に堆積されたｈｉｇｈ−ｋゲート誘電体とを含む。
以上の本発明の実施形態例の説明は、例示及び説明の目的で提示されたものである。これは、網羅的であることを意図したものではなく、また、開示した形態そのものに本発明を限定することを意図したものでもない。この開示を踏まえて数多くの変更及び変形を行うことが可能である。発明の範囲は、この詳細な説明によって限定されるものではなく、添付の請求項によって定められるものである。

Claims (20)

  1. 頂面と、該頂面の反対側の底面と、該頂面と該底面との間の両側の側壁とを持つゲルマニウムのボディであり、当該ゲルマニウムのボディの前記底面が、ゲルマニウムよりも高いバンドギャップを持つ第１の半導体材料上にあり、当該ゲルマニウムのボディは圧縮歪みを含んでいる、ゲルマニウムのボディと、
    前記ゲルマニウムのボディの前記頂面及び前記側壁と接触した第２の半導体材料であり、ゲルマニウムよりも高いバンドギャップを持つ第２の半導体材料と、
    前記第２の半導体材料の少なくとも一部を覆うゲート構造であり、当該ゲート構造は、ゲート電極及びゲート誘電体を有し、前記ゲート誘電体は、前記ゲート電極と前記第２の半導体材料との間にあり、前記ゲート誘電体は、前記第２の半導体材料とは別個であり且つ前記第２の半導体材料と接触している、ゲート構造と、
    を有する半導体デバイス。
  2. 前記第２の半導体材料は基本的に、シリコン、又はシリコンとゲルマニウム、から成る、請求項１に記載のデバイス。
  3. 前記第１の半導体材料は、１つ以上の層を含んだ半導体構造の一部であり、前記半導体構造の第１の側壁が、第１のアイソレーション領域と隣接し、前記半導体構造の第２の側壁が、第２のアイソレーション領域と隣接し、前記第１及び第２のアイソレーション領域は各々、上面及び下面を有する、請求項１に記載のデバイス。
  4. 前記半導体構造は、１つ以上の傾斜された半導体部分を含む、請求項３に記載のデバイス。
  5. 前記ゲート電極及び前記ゲート誘電体の少なくとも一方が、前記第１のアイソレーション領域の前記上面上及び前記第２のアイソレーション領域の前記上面上にあり、前記第１のアイソレーション領域の前記下面及び前記第２のアイソレーション領域の前記下面は、前記半導体構造上にある、請求項３に記載のデバイス。
  6. 前記半導体構造は、ｐ型不純物又はｎ型不純物を含有する領域を含む、請求項３に記載のデバイス。
  7. 前記ｐ型不純物又は前記ｎ型不純物に加えて、前記第１の半導体材料は基本的にシリコン及びゲルマニウムから成る、請求項６に記載のデバイス。
  8. 前記第１の半導体材料は、ＩＩＩ−Ｖ族化合物半導体を有する、請求項１に記載のデバイス。
  9. 前記ＩＩＩ−Ｖ族化合物半導体は、ガリウム、ヒ素、インジウム、及びアルミニウムのうちの少なくとも２つを含む、請求項８に記載のデバイス。
  10. ソース領域又はドレイン領域を更に含む請求項１に記載のデバイス。
  11. 前記ゲート構造の第１の側に隣接するソース領域と、前記ゲート構造の第２の側に隣接するドレイン領域と、を更に含む請求項１に記載のデバイス。
  12. 前記ゲート誘電体は、ｈｉｇｈ−ｋゲート誘電体材料を有し、前記ゲート電極は、前記ｈｉｇｈ−ｋゲート誘電体材料上にある、請求項１に記載のデバイス。
  13. シリコン基板を更に有する請求項１に記載のデバイス。
  14. 各々が上面と反対側の下面とを持つ第１のアイソレーション領域及び第２のアイソレーション領域と、
    頂面と、該頂面の反対側の底面と、該頂面と該底面との間の両側の側壁とを持つゲルマニウムフィンであり、当該ゲルマニウムフィンの前記底面が、ゲルマニウムよりも高いバンドギャップを持つ第１の半導体材料上にあり、前記第１の半導体材料は、１つ以上の層を含んだ半導体構造の一部であり、前記半導体構造の第１の側壁が、前記第１のアイソレーション領域と隣接し、前記半導体構造は、ｐ型不純物又はｎ型不純物を含有する領域を含む、ゲルマニウムフィンと、
    前記ゲルマニウムフィンの前記頂面及び前記側壁と接触した第２の半導体材料であり、ゲルマニウムよりも高いバンドギャップを持つ第２の半導体材料と、
    前記第２の半導体材料の少なくとも一部を覆うゲート構造であり、当該ゲート構造は、ゲート電極及びゲート誘電体を有し、前記ゲート誘電体は、前記ゲート電極と前記第２の半導体材料との間にあり、前記ゲート誘電体は、ｈｉｇｈ−ｋゲート誘電体材料を有し、前記第２の半導体材料とは別個であり、且つ前記第２の半導体材料と接触しており、前記ゲート電極は、前記ｈｉｇｈ−ｋゲート誘電体材料上にあり、前記ゲート電極及び前記ゲート誘電体の少なくとも一方が、前記第１のアイソレーション領域の前記上面上及び前記第２のアイソレーション領域の前記上面上にあり、前記第１のアイソレーション領域の前記下面及び前記第２のアイソレーション領域の前記下面は、前記半導体構造上にある、ゲート構造と、
    を有する集積回路。
  15. 前記第２の半導体材料は基本的に、シリコン、又はシリコンとゲルマニウム、から成る、請求項１４に記載の集積回路。
  16. 前記半導体構造は、１つ以上の傾斜された部分を含む、請求項１４に記載の集積回路。
  17. 前記ｐ型不純物又は前記ｎ型不純物に加えて、前記第１の半導体材料は基本的にシリコン及びゲルマニウムから成る、請求項１４に記載の集積回路。
  18. 前記第１の半導体材料は、ＩＩＩ−Ｖ族化合物半導体を有する、請求項１４に記載の集積回路。
  19. 前記ＩＩＩ−Ｖ族化合物半導体は、ガリウム、ヒ素、インジウム、及びアルミニウムのうちの少なくとも２つを含む、請求項１８に記載の集積回路。
  20. シリコン基板を更に有する請求項１４に記載の集積回路。
JP2017229213A 2009-12-23 2017-11-29 非平面ゲルマニウム量子井戸デバイス Expired - Fee Related JP6549208B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/646,477 2009-12-23
US12/646,477 US8283653B2 (en) 2009-12-23 2009-12-23 Non-planar germanium quantum well devices

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2015207296A Division JP6301301B2 (ja) 2009-12-23 2015-10-21 非平面ゲルマニウム量子井戸デバイス

Publications (2)

Publication Number Publication Date
JP2018041979A true JP2018041979A (ja) 2018-03-15
JP6549208B2 JP6549208B2 (ja) 2019-07-24

Family

ID=44149785

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2012543132A Pending JP2013513250A (ja) 2009-12-23 2010-11-18 非平面ゲルマニウム量子井戸デバイス
JP2015207296A Active JP6301301B2 (ja) 2009-12-23 2015-10-21 非平面ゲルマニウム量子井戸デバイス
JP2017229213A Expired - Fee Related JP6549208B2 (ja) 2009-12-23 2017-11-29 非平面ゲルマニウム量子井戸デバイス

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2012543132A Pending JP2013513250A (ja) 2009-12-23 2010-11-18 非平面ゲルマニウム量子井戸デバイス
JP2015207296A Active JP6301301B2 (ja) 2009-12-23 2015-10-21 非平面ゲルマニウム量子井戸デバイス

Country Status (6)

Country Link
US (6) US8283653B2 (ja)
EP (2) EP2517256B1 (ja)
JP (3) JP2013513250A (ja)
KR (1) KR101378661B1 (ja)
CN (3) CN105870168A (ja)
WO (1) WO2011087570A1 (ja)

Families Citing this family (153)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8575653B2 (en) 2010-09-24 2013-11-05 Intel Corporation Non-planar quantum well device having interfacial layer and method of forming same
CN102468303B (zh) * 2010-11-10 2015-05-13 中国科学院微电子研究所 半导体存储单元、器件及其制备方法
JP2012182369A (ja) * 2011-03-02 2012-09-20 Toshiba Corp 半導体記憶装置
US9761666B2 (en) * 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US8728881B2 (en) * 2011-08-31 2014-05-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
CN102956498B (zh) * 2011-08-31 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
CN103000664B (zh) * 2011-09-08 2015-12-16 中国科学院微电子研究所 半导体器件及其制造方法
US8674449B2 (en) * 2011-09-08 2014-03-18 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and method for manufacturing the same
CN103022038B (zh) * 2011-09-21 2015-06-10 中国科学院微电子研究所 Sram单元及其制作方法
US9397104B2 (en) 2011-09-21 2016-07-19 Institute of Microelectronics, Chinese Academy of Sciences SRAM cell and method for manufacturing the same
CN103022100B (zh) * 2011-09-27 2015-09-02 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的结构及其形成方法
US9099388B2 (en) * 2011-10-21 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. III-V multi-channel FinFETs
KR101805634B1 (ko) * 2011-11-15 2017-12-08 삼성전자 주식회사 Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법
KR101635028B1 (ko) 2011-12-20 2016-07-01 인텔 코포레이션 소스 및 드레인 스트레서들을 이용하는 변형된 채널 영역 트랜지스터들 및 이를 포함하는 시스템들
US8928086B2 (en) 2013-01-09 2015-01-06 International Business Machines Corporation Strained finFET with an electrically isolated channel
US8994002B2 (en) 2012-03-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having superlattice stressor
US9735239B2 (en) * 2012-04-11 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device channel system and method
CN103377898B (zh) * 2012-04-24 2015-12-16 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法、鳍式场效应管的形成方法
US20130328135A1 (en) * 2012-06-12 2013-12-12 International Business Machines Corporation Preventing fully silicided formation in high-k metal gate processing
US9748338B2 (en) * 2012-06-29 2017-08-29 Intel Corporation Preventing isolation leakage in III-V devices
US8629420B1 (en) * 2012-07-03 2014-01-14 Intel Mobile Communications GmbH Drain extended MOS device for bulk FinFET technology
US8847281B2 (en) * 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
CN103594512B (zh) * 2012-08-16 2017-09-05 中国科学院微电子研究所 半导体器件及其制造方法
EP2701198A3 (en) * 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
CN103811341B (zh) * 2012-11-09 2016-05-11 中国科学院微电子研究所 半导体器件及其制造方法
CN103811339B (zh) 2012-11-09 2016-12-21 中国科学院微电子研究所 半导体器件及其制造方法
US8823102B2 (en) * 2012-11-16 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a strained Fin
CN105097556B (zh) * 2012-11-30 2019-02-15 中国科学院微电子研究所 FinFET及其制造方法
US8748940B1 (en) * 2012-12-17 2014-06-10 Intel Corporation Semiconductor devices with germanium-rich active layers and doped transition layers
GB2544190B (en) * 2012-12-17 2017-10-18 Intel Corp Semicoductor devices with germanium-rich active layers & doped transition layers
CN103915336B (zh) * 2013-01-08 2016-05-25 中芯国际集成电路制造(上海)有限公司 三维量子阱晶体管及其形成方法
US8901607B2 (en) * 2013-01-14 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9136343B2 (en) * 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
US9087902B2 (en) 2013-02-27 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9362386B2 (en) * 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9385234B2 (en) 2013-02-27 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9412871B2 (en) * 2013-03-08 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with channel backside passivation layer device and method
US9385198B2 (en) 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same
US9214555B2 (en) * 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
TWI644433B (zh) * 2013-03-13 2018-12-11 半導體能源研究所股份有限公司 半導體裝置
KR102042476B1 (ko) * 2013-03-14 2019-11-08 인텔 코포레이션 나노와이어 트랜지스터에 대한 누설 감소 구조체
TWI620324B (zh) * 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
CN103236402B (zh) 2013-04-27 2016-02-03 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
US9236444B2 (en) * 2013-05-03 2016-01-12 Samsung Electronics Co., Ltd. Methods of fabricating quantum well field effect transistors having multiple delta doped layers
CN104218082B (zh) 2013-06-04 2017-08-25 中芯国际集成电路制造(上海)有限公司 高迁移率鳍型场效应晶体管及其制造方法
US9178043B2 (en) 2013-06-21 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Non-planar transistors with replacement fins and methods of forming the same
CN104253044B (zh) * 2013-06-26 2017-03-29 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
KR102099841B1 (ko) * 2013-06-28 2020-04-13 인텔 코포레이션 선택적 에피택셜 성장된 iii-v족 재료 기반 디바이스
CN104282562A (zh) * 2013-07-03 2015-01-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN104347408B (zh) * 2013-07-31 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN104347407B (zh) * 2013-07-31 2017-10-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
EP4060749A3 (en) 2013-09-27 2023-05-24 INTEL Corporation Semiconductor device having group iii-v material active region and graded gate dielectric
WO2015047354A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Improved cladding layer epitaxy via template engineering for heterogeneous integration on silicon
EP3050089A4 (en) * 2013-09-27 2017-05-03 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
US9583590B2 (en) 2013-09-27 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETs and methods of forming the same
US9178045B2 (en) * 2013-09-27 2015-11-03 Samsung Electronics Co., Ltd. Integrated circuit devices including FinFETS and methods of forming the same
US9425042B2 (en) 2013-10-10 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Hybrid silicon germanium substrate for device fabrication
US9437497B2 (en) * 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
DE102014220672A1 (de) 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9425257B2 (en) 2013-11-20 2016-08-23 Taiwan Semiconductor Manufacturing Company Limited Non-planar SiGe channel PFET
US9716176B2 (en) * 2013-11-26 2017-07-25 Samsung Electronics Co., Ltd. FinFET semiconductor devices including recessed source-drain regions on a bottom semiconductor layer and methods of fabricating the same
KR101515071B1 (ko) * 2013-11-29 2015-04-24 가천대학교 산학협력단 실리콘 집적가능한 게르마늄 기반의 높은 정공이동도를 갖는 트랜지스터
US9373706B2 (en) 2014-01-24 2016-06-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a semiconductor material on a fin, and related semiconductor devices
US9236397B2 (en) * 2014-02-04 2016-01-12 Globalfoundries Inc. FinFET device containing a composite spacer structure
US9236483B2 (en) * 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
US9214513B2 (en) * 2014-02-13 2015-12-15 Taiwan Semiconductor Manufacturing Company Limited Fin structure and method for forming the same
US10553718B2 (en) * 2014-03-14 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with core-shell structures
US9853107B2 (en) 2014-03-28 2017-12-26 Intel Corporation Selective epitaxially grown III-V materials based devices
US10468528B2 (en) 2014-04-16 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with high-k metal gate stack
US9379218B2 (en) 2014-04-25 2016-06-28 International Business Machines Corporation Fin formation in fin field effect transistors
US9721955B2 (en) 2014-04-25 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device having an oxide feature
US9178067B1 (en) 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
KR102190477B1 (ko) * 2014-04-25 2020-12-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102175767B1 (ko) * 2014-05-02 2020-11-06 삼성전자주식회사 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자
US9263586B2 (en) * 2014-06-06 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure
US9224736B1 (en) 2014-06-27 2015-12-29 Taiwan Semicondcutor Manufacturing Company, Ltd. Structure and method for SRAM FinFET device
EP2978016B1 (en) 2014-07-25 2018-06-13 IMEC vzw A method for providing an nMOS device and a pMOS device on a silicon substrate and silicon substrate comprising an nMOS device and a pMOS device
CN105448917B (zh) * 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2016043775A1 (en) * 2014-09-19 2016-03-24 Intel Corporation Apparatus and methods to create a doped sub-structure to reduce leakage in microelectronic transistors
CN106575672B (zh) 2014-09-19 2020-11-10 英特尔公司 创建具有富铟表面的砷化铟镓有源沟道的装置和方法
CN106663695B (zh) 2014-09-19 2021-03-30 英特尔公司 用于创建缓冲区以减少微电子晶体管中的泄漏的装置和方法
US9299618B1 (en) 2014-09-24 2016-03-29 International Business Machines Corporation Structure and method for advanced bulk fin isolation
US9331073B2 (en) 2014-09-26 2016-05-03 International Business Machines Corporation Epitaxially grown quantum well finFETs for enhanced pFET performance
KR102255174B1 (ko) 2014-10-10 2021-05-24 삼성전자주식회사 활성 영역을 갖는 반도체 소자 및 그 형성 방법
US9240454B1 (en) * 2014-10-22 2016-01-19 Stmicroelectronics, Inc. Integrated circuit including a liner silicide with low contact resistance
US9741811B2 (en) 2014-12-15 2017-08-22 Samsung Electronics Co., Ltd. Integrated circuit devices including source/drain extension regions and methods of forming the same
US9929242B2 (en) 2015-01-12 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US9502567B2 (en) 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
KR102257423B1 (ko) * 2015-01-23 2021-05-31 삼성전자주식회사 반도체 기판 및 이를 포함하는 반도체 장치
US9847333B2 (en) * 2015-03-09 2017-12-19 Globalfoundries Inc. Reducing risk of punch-through in FinFET semiconductor structure
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
KR102475832B1 (ko) * 2015-06-16 2022-12-09 인텔 코포레이션 서브핀 층을 갖는 트랜지스터
US10249740B2 (en) 2015-06-27 2019-04-02 Intel Corporation Ge nano wire transistor with GaAs as the sacrificial layer
EP3314636A4 (en) * 2015-06-27 2019-02-27 Intel Corporation REDUCTION OF PARASITICAL LEAKAGE CURRENT IN THE DEACTIVE CONDITION FOR TUNNEL FIELD EFFECT TRANSISTORS
US9953881B2 (en) 2015-07-20 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a FinFET device
EP3125273B1 (en) 2015-07-31 2024-08-28 IMEC vzw Strained group iv channels
US9954083B2 (en) 2015-08-20 2018-04-24 International Business Machines Corporation Semiconductor structures having increased channel strain using fin release in gate regions
CN106486377B (zh) * 2015-09-01 2019-11-29 中芯国际集成电路制造(上海)有限公司 鳍片式半导体器件及其制造方法
KR102323943B1 (ko) 2015-10-21 2021-11-08 삼성전자주식회사 반도체 장치 제조 방법
CN106611787A (zh) * 2015-10-26 2017-05-03 联华电子股份有限公司 半导体结构及其制作方法
CN106611780A (zh) * 2015-10-27 2017-05-03 上海新昇半导体科技有限公司 量子阱器件及其形成方法
US9773871B2 (en) * 2015-11-16 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US9941363B2 (en) 2015-12-18 2018-04-10 International Business Machines Corporation III-V transistor device with self-aligned doped bottom barrier
US20170179232A1 (en) * 2015-12-18 2017-06-22 International Business Machines Corporation Iii-v transistor device with doped bottom barrier
US9502420B1 (en) * 2015-12-19 2016-11-22 International Business Machines Corporation Structure and method for highly strained germanium channel fins for high mobility pFINFETs
WO2017111954A1 (en) * 2015-12-22 2017-06-29 Intel Corporation FIN-BASED III-V/SI or GE CMOS SAGE INTEGRATION
WO2017213641A1 (en) * 2016-06-08 2017-12-14 Intel Corporation Interconnects for quantum dot devices
WO2017213638A1 (en) * 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices with doped regions
US10741664B2 (en) 2016-06-08 2020-08-11 Intel Corporation Quantum dot devices with patterned gates
WO2017213639A1 (en) * 2016-06-08 2017-12-14 Intel Corporation Quantum dot devices
US10734482B2 (en) 2016-06-08 2020-08-04 Intel Corporation Quantum dot devices
WO2017213642A1 (en) * 2016-06-08 2017-12-14 Intel Corporation Quantum dot device packages
US11387399B2 (en) 2016-06-09 2022-07-12 Intel Corporation Quantum dot devices with back gates
WO2017213650A1 (en) 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with trenched substrates
WO2017213651A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with top gates
WO2017213646A1 (en) * 2016-06-09 2017-12-14 Intel Corporation Quantum dot devices with modulation doped stacks
WO2017213658A1 (en) * 2016-06-10 2017-12-14 Intel Corporation Gate patterning for quantum dot devices
US10991802B2 (en) * 2016-06-10 2021-04-27 Intel Corporation Quantum dot devices with gate interface materials
US20190148530A1 (en) * 2016-06-10 2019-05-16 Intel Corporation Gate patterning for quantum dot devices
WO2017213661A1 (en) * 2016-06-10 2017-12-14 Intel Corporation Quantum dot devices with magnet lines
EP3472867A4 (en) * 2016-06-17 2020-12-02 INTEL Corporation SELF-ALIGNED GATE ELECTRODE FIELD-EFFECT TRANSISTORS ON A SEMICONDUCTOR FIN
US11152290B2 (en) * 2016-06-29 2021-10-19 Intel Corporatuon Wide bandgap group IV subfin to reduce leakage
US10770545B2 (en) 2016-08-30 2020-09-08 Intel Corporation Quantum dot devices
EP3516699A4 (en) 2016-09-24 2020-06-17 INTEL Corporation QUANTUM POINT GROUP DEVICES WITH SHARED GATES
WO2018057020A1 (en) 2016-09-25 2018-03-29 Intel Corporation Quantum dot array devices
WO2018057023A1 (en) * 2016-09-25 2018-03-29 Intel Corporation Quantum dot qubits with iii-v compounds
WO2018063138A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Independent double-gate quantum dot qubits
CN109791943B (zh) * 2016-09-30 2022-09-13 英特尔公司 具有单电子晶体管检测器的量子点器件
US10062782B2 (en) 2016-11-29 2018-08-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with multilayered channel structure
DE112016007542T5 (de) 2016-12-23 2019-09-12 Intel Corporation Fortschrittliche Lithographie und selbstorganisierende Vorrichtungen
US9947767B1 (en) * 2017-01-26 2018-04-17 International Business Machines Corporation Self-limited inner spacer formation for gate-all-around field effect transistors
DE112017008074T5 (de) * 2017-09-22 2020-07-09 Intel Corporation Substratdefektsperrschichten für verspannte Kanalhalbleiterbauelemente
WO2019125348A1 (en) * 2017-12-18 2019-06-27 Intel Corporation Quantum dot devices with vertical quantum dot arrays
WO2019135770A1 (en) * 2018-01-08 2019-07-11 Intel Corporation Quantum dot devices with ordered crystalline materials
US11450765B2 (en) 2018-09-27 2022-09-20 Intel Corporation Quantum dot devices with diodes for electrostatic discharge protection
US11616126B2 (en) 2018-09-27 2023-03-28 Intel Corporation Quantum dot devices with passive barrier elements in a quantum well stack between metal gates
US20200251582A1 (en) * 2019-02-04 2020-08-06 Qualcomm Incorporated High electron mobility transistor (hemt) fin field-effect transistor (finfet)
US11373870B2 (en) 2019-06-27 2022-06-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor device including performing thermal treatment on germanium layer
CN110364595B (zh) * 2019-07-22 2022-04-22 宁波安芯美半导体有限公司 发光二极管外延结构及其制备方法
US11417764B2 (en) * 2020-01-29 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interface profile control in epitaxial structures for semiconductor devices
US11133388B1 (en) * 2020-07-23 2021-09-28 Wisconsin Alumni Research Foundation Silicon-germanium heterostructures with quantum wells having oscillatory germanium concentration profiles for increased valley splitting
US11569353B2 (en) 2021-02-02 2023-01-31 Micron Technology, Inc. Apparatuses including passing word lines comprising a band offset material, and related methods and systems
CN115117167A (zh) * 2021-03-19 2022-09-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
EP4305672A4 (en) 2021-06-25 2024-09-04 Wisconsin Alumni Research Foundation SILICON-GERMANIUM ALLOY-BASED QUANTUM DOT WITH ENHANCED ALLOY DISTURBANCE AND IMPROVED VALLEY SPLITTING
US12261215B2 (en) * 2022-01-27 2025-03-25 GlobalFoundaries U.S. Inc. Fin on silicon-on-insulator
CN114551228A (zh) * 2022-01-28 2022-05-27 中国科学院半导体研究所 一种空穴自旋量子比特的制备方法
WO2023141993A1 (zh) * 2022-01-28 2023-08-03 中国科学院半导体研究所 空穴线性Rashba自旋轨道耦合效应的增强方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002539613A (ja) * 1999-03-12 2002-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果デバイス用高速Ｇｅチャネル・ヘテロ構造
JP2005019970A (ja) * 2003-06-23 2005-01-20 Sharp Corp 歪みシリコンフィンｆｅｔデバイス
JP2006505116A (ja) * 2002-10-22 2006-02-09 アンバーウェーブ システムズ コーポレイション 半導体デバイス製造のためのゲート材料

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH031469A (ja) 1989-05-29 1991-01-08 Mitsubishi Electric Corp 超電導線および化合物超電導線の接続方法
JP3135939B2 (ja) 1991-06-20 2001-02-19 富士通株式会社 Ｈｅｍｔ型半導体装置
JP3834074B2 (ja) * 1993-06-25 2006-10-18 フリースケール セミコンダクター インコーポレイテッド 相補形半導体デバイスにオーム接触を形成する方法
US5444016A (en) 1993-06-25 1995-08-22 Abrokwah; Jonathan K. Method of making ohmic contacts to a complementary III-V semiconductor device
JP3262747B2 (ja) * 1996-09-17 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
JPH1092952A (ja) * 1996-09-18 1998-04-10 Toshiba Corp 半導体記憶装置
US6723621B1 (en) * 1997-06-30 2004-04-20 International Business Machines Corporation Abrupt delta-like doping in Si and SiGe films by UHV-CVD
JP2000031469A (ja) * 1998-07-14 2000-01-28 Hitachi Ltd 半導体装置およびその製造方法
US7145167B1 (en) 2000-03-11 2006-12-05 International Business Machines Corporation High speed Ge channel heterostructures for field effect devices
US6500510B1 (en) * 1999-11-04 2002-12-31 Molecular Storage Technologies, Inc. Molecular level optical information storage devices
GB2368422B (en) 2000-05-10 2003-03-26 Sony Corp Electronic settlement system, settlement management device, store device, client, data storage device, computer program, and storage medium
US6800910B2 (en) 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
KR100487566B1 (ko) * 2003-07-23 2005-05-03 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 형성 방법
US20050095763A1 (en) 2003-10-29 2005-05-05 Samavedam Srikanth B. Method of forming an NMOS transistor and structure thereof
US7244958B2 (en) 2004-06-24 2007-07-17 International Business Machines Corporation Integration of strained Ge into advanced CMOS technology
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
DE102005045078B4 (de) * 2004-09-25 2009-01-22 Samsung Electronics Co., Ltd., Suwon Feldeffekttransistor mit einer verspannten Kanalschicht an Seitenwänden einer Struktur an einem Halbleitersubstrat
TWI277210B (en) * 2004-10-26 2007-03-21 Nanya Technology Corp FinFET transistor process
US20060148182A1 (en) 2005-01-03 2006-07-06 Suman Datta Quantum well transistor using high dielectric constant dielectric layer
JP4367357B2 (ja) * 2005-02-28 2009-11-18 セイコーエプソン株式会社 半導体装置の製造方法
US7544963B2 (en) * 2005-04-29 2009-06-09 Cree, Inc. Binary group III-nitride based high electron mobility transistors
US7205601B2 (en) 2005-06-09 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET split gate EEPROM structure and method of its fabrication
US7569443B2 (en) 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US20080050883A1 (en) 2006-08-25 2008-02-28 Atmel Corporation Hetrojunction bipolar transistor (hbt) with periodic multilayer base
JP4676285B2 (ja) 2005-08-30 2011-04-27 セイコーインスツル株式会社 表面実装型圧電振動子とその製造方法、発振器、電子機器及び電波時計
JP5167816B2 (ja) * 2005-10-21 2013-03-21 富士通株式会社 フィン型半導体装置及びその製造方法
JP2007258485A (ja) * 2006-03-23 2007-10-04 Toshiba Corp 半導体装置及びその製造方法
US7494862B2 (en) 2006-09-29 2009-02-24 Intel Corporation Methods for uniform doping of non-planar transistor structures
US7429747B2 (en) 2006-11-16 2008-09-30 Intel Corporation Sb-based CMOS devices
US20080142786A1 (en) 2006-12-13 2008-06-19 Suman Datta Insulated gate for group iii-v devices
US8017463B2 (en) 2006-12-29 2011-09-13 Intel Corporation Expitaxial fabrication of fins for FinFET devices
US7601980B2 (en) 2006-12-29 2009-10-13 Intel Corporation Dopant confinement in the delta doped layer using a dopant segregation barrier in quantum well structures
US9006707B2 (en) 2007-02-28 2015-04-14 Intel Corporation Forming arsenide-based complementary logic on a single substrate
US7928426B2 (en) * 2007-03-27 2011-04-19 Intel Corporation Forming a non-planar transistor having a quantum well channel
US7435987B1 (en) 2007-03-27 2008-10-14 Intel Corporation Forming a type I heterostructure in a group IV semiconductor
US7569869B2 (en) 2007-03-29 2009-08-04 Intel Corporation Transistor having tensile strained channel and system including same
US7713803B2 (en) 2007-03-29 2010-05-11 Intel Corporation Mechanism for forming a remote delta doping layer of a quantum well structure
US20090001415A1 (en) * 2007-06-30 2009-01-01 Nick Lindert Multi-gate transistor with strained body
US7791063B2 (en) 2007-08-30 2010-09-07 Intel Corporation High hole mobility p-channel Ge transistor structure on Si substrate
US7767560B2 (en) * 2007-09-29 2010-08-03 Intel Corporation Three dimensional strained quantum wells and three dimensional strained surface channels by Ge confinement method
US8129749B2 (en) 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US8278687B2 (en) 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
JP5159413B2 (ja) * 2008-04-24 2013-03-06 株式会社東芝 半導体装置及びその製造方法
JP5403212B2 (ja) 2008-10-06 2014-01-29 株式会社Ｉｈｉ 白色ｌｅｄの製造装置と方法
US20100148153A1 (en) 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7759142B1 (en) 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US8115235B2 (en) 2009-02-20 2012-02-14 Intel Corporation Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same
JP5299773B2 (ja) 2009-03-18 2013-09-25 トヨタ自動車東日本株式会社 結晶性樹脂の射出成形シミュレーション方法
CN101853882B (zh) * 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002539613A (ja) * 1999-03-12 2002-11-19 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果デバイス用高速Ｇｅチャネル・ヘテロ構造
JP2006505116A (ja) * 2002-10-22 2006-02-09 アンバーウェーブ システムズ コーポレイション 半導体デバイス製造のためのゲート材料
JP2005019970A (ja) * 2003-06-23 2005-01-20 Sharp Corp 歪みシリコンフィンｆｅｔデバイス

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JIANG Y. ET AL: "Omega-Gate p-MOSFET With Nanowirelike SiGe/Si Core/Shell Channel", IEEE ELECTRON DEVICE LETTERS, vol. 30, no. 4, JPN6018039498, April 2009 (2009-04-01), pages 392 - 394, XP011251099, ISSN: 0003893873 *

Also Published As

Publication number Publication date
US20160172472A1 (en) 2016-06-16
US9799759B2 (en) 2017-10-24
US9263557B2 (en) 2016-02-16
US20140103397A1 (en) 2014-04-17
US9153671B2 (en) 2015-10-06
EP2996154A3 (en) 2016-04-20
CN102656699B (zh) 2016-05-04
US10236369B2 (en) 2019-03-19
EP2996154B1 (en) 2021-04-21
KR20120085929A (ko) 2012-08-01
US20180047839A1 (en) 2018-02-15
US8575596B2 (en) 2013-11-05
US20140054548A1 (en) 2014-02-27
HK1175589A1 (zh) 2013-07-05
EP2517256A1 (en) 2012-10-31
JP2013513250A (ja) 2013-04-18
CN105870168A (zh) 2016-08-17
EP2517256A4 (en) 2015-03-11
JP6549208B2 (ja) 2019-07-24
JP6301301B2 (ja) 2018-03-28
KR101378661B1 (ko) 2014-03-26
CN104900693B (zh) 2018-06-08
JP2016028447A (ja) 2016-02-25
CN102656699A (zh) 2012-09-05
US8283653B2 (en) 2012-10-09
EP2517256B1 (en) 2019-05-29
US20130032783A1 (en) 2013-02-07
EP2996154A2 (en) 2016-03-16
CN104900693A (zh) 2015-09-09
WO2011087570A1 (en) 2011-07-21
US20110147711A1 (en) 2011-06-23

Similar Documents

Publication Publication Date Title
JP6549208B2 (ja) 非平面ゲルマニウム量子井戸デバイス
US9786786B2 (en) Non-planar quantum well device having interfacial layer and method of forming same
TWI695507B (zh) 結晶多奈米片iii-v族通道場效電晶體及其製造方法
US9666706B2 (en) Method of manufacturing a semiconductor device including a gate electrode on a protruding group III-V material layer
EP2924738A1 (en) Method for manufacturing a iii-v gate all around semiconductor device
TWI427785B (zh) 非平面鍺量子井裝置
HK1175589B (en) Non-planar germanium quantum well devices

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181009

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190626

R150 Certificate of patent or registration of utility model

Ref document number: 6549208

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees