JP2017120904A - Electrode, semiconductor device, semiconductor wafer, module, electronic device and manufacturing method thereof - Google Patents
Electrode, semiconductor device, semiconductor wafer, module, electronic device and manufacturing method thereof Download PDFInfo
- Publication number
- JP2017120904A JP2017120904A JP2016250524A JP2016250524A JP2017120904A JP 2017120904 A JP2017120904 A JP 2017120904A JP 2016250524 A JP2016250524 A JP 2016250524A JP 2016250524 A JP2016250524 A JP 2016250524A JP 2017120904 A JP2017120904 A JP 2017120904A
- Authority
- JP
- Japan
- Prior art keywords
- insulator
- conductor
- transistor
- semiconductor
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Memories (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】安定した電気特性を有するトランジスタを有する半導体装置を提供する。【解決手段】窒素を有する金属と、第１の導電体と、第２の導電体と、絶縁体と、を有し、絶縁体には、絶縁体を貫通して第２の導電体に達する開口部が設けられ、開口部の側面および開口部の底面は、金属と接する領域を有し、第１の導電体は、金属を介して開口部の側面および開口部の底面と接する領域を有し、開口部の底面に接する金属の電気抵抗率は、開口部の側面に接する金属の電気抵抗率よりも低い電極。【選択図】図１PROBLEM TO BE SOLVED: To provide a semiconductor device having a transistor having stable electrical characteristics. A metal having nitrogen, a first conductor, a second conductor, and an insulator are provided, and the insulator penetrates the insulator and reaches a second conductor. The opening is provided, the side surface of the opening and the bottom surface of the opening have a region in contact with the metal, and the first conductor has a region in contact with the side surface of the opening and the bottom surface of the opening via the metal. However, the electrical resistance of the metal in contact with the bottom surface of the opening is lower than the electrical resistance of the metal in contact with the side surface of the opening. [Selection diagram] Fig. 1
Description
本発明は、例えば、トランジスタおよび半導体装置に関する。または、本発明は、例えば、トランジスタおよび半導体装置の製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。 The present invention relates to a transistor and a semiconductor device, for example. Alternatively, the present invention relates to a method for manufacturing a transistor and a semiconductor device, for example. Alternatively, the present invention relates to, for example, a display device, a light-emitting device, a lighting device, a power storage device, a storage device, a processor, and an electronic device. Alternatively, the present invention relates to a method for manufacturing a display device, a liquid crystal display device, a light-emitting device, a memory device, or an electronic device. Alternatively, the present invention relates to a display device, a liquid crystal display device, a light-emitting device, a memory device, and a driving method of an electronic device.
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。 Note that one embodiment of the present invention is not limited to the above technical field. The technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method. Alternatively, one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。 Note that in this specification and the like, a semiconductor device refers to any device that can function by utilizing semiconductor characteristics. A display device, a light-emitting device, a lighting device, an electro-optical device, a semiconductor circuit, and an electronic device may include a semiconductor device.
近年、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化しており、集積回路などにも用いられている。酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示されている（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献２参照。）。 In recent years, transistors using oxide semiconductors (typically In—Ga—Zn oxide) have been actively developed and are used in integrated circuits and the like. An oxide semiconductor has a long history, and in 1988, it has been disclosed to use a crystalline In—Ga—Zn oxide for a semiconductor element (see Patent Document 1). In 1995, a transistor using an oxide semiconductor was invented, and its electrical characteristics were disclosed (see Patent Document 2).
さらに、シリコン（Ｓｉ）を半導体層に用いたトランジスタと、酸化物半導体を半導体層に用いたトランジスタと、を組み合わせた半導体装置が注目されている（特許文献３参照）。 Further, a semiconductor device in which a transistor using silicon (Si) as a semiconductor layer and a transistor using an oxide semiconductor as a semiconductor layer are combined is drawing attention (see Patent Document 3).
安定した電気特性を有するトランジスタを有する半導体装置を提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを有する半導体装置を提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを有する半導体装置を提供することを課題の一とする。または、信頼性の高いトランジスタを有する半導体装置を提供することを課題の一とする。 Another object is to provide a semiconductor device including a transistor having stable electrical characteristics. Another object is to provide a semiconductor device including a transistor with low leakage current during non-conduction. Another object is to provide a semiconductor device including a transistor having normally-off electrical characteristics. Another object is to provide a semiconductor device including a highly reliable transistor.
または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。 Another object is to provide a module including the semiconductor device. Another object is to provide an electronic device including the semiconductor device or the module. Another object is to provide a novel semiconductor device. Another object is to provide a new module. Another object is to provide a novel electronic device.
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。 Note that the description of these problems does not disturb the existence of other problems. Note that one embodiment of the present invention does not have to solve all of these problems. Issues other than these will be apparent from the description of the specification, drawings, claims, etc., and other issues can be extracted from the descriptions of the specification, drawings, claims, etc. It is.
（１）
本発明の一態様は、窒素を有する金属と、第１の導電体と、第２の導電体と、絶縁体と、を有し、絶縁体には、前記絶縁体を貫通して前記第２の導電体に達する開口部が設けられ、前記開口部の側面および前記開口部の底面は、前記金属と接する領域を有し、前記第１の導電体は、前記金属を介して前記開口部の側面および前記開口部の底面と接する領域を有し、前記開口部の底面に接する前記金属の電気抵抗率は、前記開口部の側面に接する前記金属の電気抵抗率よりも低いことを特徴とする電極である。
(1)
One embodiment of the present invention includes a nitrogen-containing metal, a first conductor, a second conductor, and an insulator, and the insulator penetrates through the insulator and includes the second conductor. An opening reaching the conductor is provided, and a side surface of the opening and a bottom surface of the opening have a region in contact with the metal, and the first conductor is formed on the opening through the metal. It has a region in contact with the side surface and the bottom surface of the opening, and the electrical resistivity of the metal in contact with the bottom surface of the opening is lower than the electrical resistivity of the metal in contact with the side surface of the opening. Electrode.
（２）
本発明の一態様は、金属は、タンタルおよび酸素を含むことを特徴とする（１）に記載の電極である。
(2)
One embodiment of the present invention is the electrode according to (1), wherein the metal includes tantalum and oxygen.
（３）
本発明の一態様は、第１の導電体は、銅またはタングステンを含むことを特徴とする（１）または（２）に記載の電極である。
(3)
One embodiment of the present invention is the electrode according to (1) or (2), wherein the first conductor includes copper or tungsten.
（４）
本発明の一態様は、絶縁体は、アルミニウムおよび酸素を含むことを特徴とする（１）乃至（３）のいずれか一に記載の電極である。
(4)
One embodiment of the present invention is the electrode according to any one of (1) to (3), wherein the insulator includes aluminum and oxygen.
（５）
本発明の一態様は、電極、第１のトランジスタおよび第２のトランジスタを有し、第１のトランジスタは、ゲート電極を有し、第２のトランジスタは、ドレイン電極を有し、ゲート電極は、ドレイン電極と電極を介して電気的に接続され、電極は（１）乃至（４）のいずれか一に記載の電極であることを特徴とする半導体装置である。
(5)
One embodiment of the present invention includes an electrode, a first transistor, and a second transistor, the first transistor includes a gate electrode, the second transistor includes a drain electrode, and the gate electrode includes: A semiconductor device characterized in that it is electrically connected to a drain electrode through an electrode, and the electrode is the electrode according to any one of (1) to (4).
（６）
本発明の一態様は、（１）乃至（４）のいずれか一に記載の電極、（５）に記載の半導体装置、およびプリント基板を有することを特徴とするモジュールである。
(6)
One embodiment of the present invention is a module including the electrode according to any one of (1) to (4), the semiconductor device according to (5), and a printed board.
（７）
本発明の一態様は、（１）乃至（４）のいずれか一に記載の電極、（５）に記載の半導体装置、（６）に記載のモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器である。
(7)
One embodiment of the present invention includes the electrode according to any one of (1) to (4), the semiconductor device according to (5), the module according to (6), and a speaker or an operation key. It is an electronic device.
（８）
本発明の一態様は、（１）乃至（４）のいずれか一に記載の電極を複数個、または、（５）に記載の半導体装置を複数個有し、ダイシング用の領域を有する半導体ウエハーである。
(8)
One embodiment of the present invention is a semiconductor wafer including a plurality of electrodes according to any one of (1) to (4) or a plurality of semiconductor devices according to (5) and having a dicing region. It is.
（９）
本発明の一態様は、第１の導電体上に第１の絶縁体を成膜し、第１の絶縁体上に第２の絶縁体を成膜し、第２の絶縁体上に第３の絶縁体を成膜し、第３の絶縁体上にハードマスクを形成し、ハードマスクをエッチングマスクとして、第１の絶縁体、第２の絶縁体および第３の絶縁体の一部をエッチングすることで、第１の絶縁体、第２の絶縁体および第３の絶縁体を通り、第１の導電体の上面に達する開口を形成し、開口の側面および底面を覆うように窒素を有する金属を成膜し、プラズマ処理を行い、開口を埋め込むように窒素を有する金属上に第２の導電体を成膜し、ハードマスク、窒素を有する金属および第２の導電体に研磨処理を行って、ハードマスクを除去し、窒素を有する金属、第２の導電体および第３の絶縁体の上面の高さを略一致させ、開口の底面と接する窒素を有する金属の電気抵抗率は、開口の側面と接する窒素を有する金属の電気抵抗率よりも低いことを特徴とする電極の作製方法である。
(9)
According to one embodiment of the present invention, a first insulator is formed over a first conductor, a second insulator is formed over the first insulator, and a third insulator is formed over the second insulator. An insulator is formed, a hard mask is formed on the third insulator, and the first insulator, the second insulator, and a part of the third insulator are etched using the hard mask as an etching mask. By doing so, an opening reaching the upper surface of the first conductor through the first insulator, the second insulator, and the third insulator is formed, and nitrogen is provided so as to cover the side surface and the bottom surface of the opening. A metal film is formed, plasma treatment is performed, a second conductor is deposited on the nitrogen-containing metal so as to fill the opening, and a hard mask, the nitrogen-containing metal, and the second conductor are polished. Removing the hard mask and increasing the height of the top surfaces of the metal containing nitrogen, the second conductor, and the third insulator. Match, the electric resistivity of the metal with nitrogen in contact with the bottom of the opening is a manufacturing method of the electrode for being lower than the electrical resistivity of the metal with nitrogen which is in contact with the side surface of the opening.
（１０）
本発明の一態様は、プラズマ処理に用いるガスは、アルゴンを含むことを特徴とする（９）に記載の電極の作製方法である。
(10)
One embodiment of the present invention is the electrode manufacturing method according to (9), wherein the gas used for the plasma treatment includes argon.
（１１）
本発明の一態様は、半導体装置の作製方法であって、半導体装置は、電極、第１のトランジスタおよび第２のトランジスタを有し、第１のトランジスタは、ゲート電極を有し、第２のトランジスタは、ドレイン電極を有し、ゲート電極は、ドレイン電極と電極を介して電気的に接続され、電極は、（９）または（１０）のいずれか一に記載の電極の作製方法を用いて作製されていることを特徴とする半導体装置である。
(11)
One embodiment of the present invention is a method for manufacturing a semiconductor device, in which the semiconductor device includes an electrode, a first transistor, and a second transistor, the first transistor includes a gate electrode, The transistor has a drain electrode, the gate electrode is electrically connected to the drain electrode through the electrode, and the electrode is formed using the method for manufacturing an electrode according to any one of (9) and (10). The semiconductor device is manufactured.
（１２）
本発明の一態様は、モジュールの作製方法であって、モジュールは、（９）または（１０）のいずれか一に記載の電極の作製方法を用いて作製された電極、（１１）に記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有することを特徴とするモジュールの作製方法である。
(12)
One embodiment of the present invention is a method for manufacturing a module, wherein the module is an electrode manufactured using the method for manufacturing an electrode according to any one of (9) or (10), A manufacturing method of a module including a semiconductor device manufactured using a manufacturing method of a semiconductor device and a printed board.
（１３）
本発明の一態様は、電子機器の作製方法であって、電子機器は、（９）または（１０）のいずれか一に記載の電極の作製方法を用いて作製された容量素子、（１１）に記載の半導体装置の作製方法を用いて作製された半導体装置、（１２）に記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法である。
(13)
One embodiment of the present invention is a method for manufacturing an electronic device, in which the electronic device is manufactured using the electrode manufacturing method according to any one of (9) and (10), (11) An electronic device comprising: a semiconductor device manufactured using the method for manufacturing a semiconductor device described in 1 .; a module manufactured using the method for manufacturing a module described in (12); and a speaker or an operation key. This is a manufacturing method.
安定した電気特性を有するトランジスタを有する半導体装置を提供することができる。または、非導通時のリーク電流の小さいトランジスタを有する半導体装置を提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを有する半導体装置を提供することができる。または、信頼性の高いトランジスタを有する半導体装置を提供することができる。 A semiconductor device including a transistor having stable electric characteristics can be provided. Alternatively, a semiconductor device including a transistor with low leakage current when not conducting can be provided. Alternatively, a semiconductor device including a transistor having normally-off electrical characteristics can be provided. Alternatively, a semiconductor device including a highly reliable transistor can be provided.
または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。 Alternatively, a module including the semiconductor device can be provided. Alternatively, an electronic device including the semiconductor device or the module can be provided. Alternatively, a novel semiconductor device can be provided. Alternatively, a new module can be provided. Alternatively, a novel electronic device can be provided.
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。 Note that the description of these effects does not disturb the existence of other effects. Note that one embodiment of the present invention need not have all of these effects. It should be noted that the effects other than these are naturally obvious from the description of the specification, drawings, claims, etc., and it is possible to extract the other effects from the descriptions of the specification, drawings, claims, etc. It is.
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。 Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it will be easily understood by those skilled in the art that modes and details can be variously changed. In addition, the present invention is not construed as being limited to the description of the embodiments below. Note that in describing the structure of the present invention with reference to drawings, the same portions are denoted by the same reference numerals in different drawings. In addition, when referring to the same thing, a hatch pattern is made the same and there is a case where it does not attach a code in particular.
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、または置き換えなどを行って、本発明の一態様とすることができる。 The structures described in the following embodiments can be applied to, combined with, or replaced with the other structures described in the embodiments as appropriate, according to one embodiment of the present invention.
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。 Note that the size, the thickness of films (layers), or regions in drawings is sometimes exaggerated for simplicity.
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。 Note that in this specification, the expression “film” and the expression “layer” can be interchanged with each other.
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。 In many cases, the voltage indicates a potential difference between a certain potential and a reference potential (for example, a ground potential (GND) or a source potential). Thus, a voltage can be rephrased as a potential. Generally, the potential (voltage) is relative and is determined by a relative magnitude from a reference potential. Therefore, even when “ground potential” is described, the potential is not always 0V. For example, the lowest potential in the circuit may be the “ground potential”. Alternatively, an intermediate potential in the circuit may be a “ground potential”. In that case, a positive potential and a negative potential are defined based on the potential.
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。 The ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”. In addition, the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。 Note that even when “semiconductor” is described, for example, when the conductivity is sufficiently low, the semiconductor device may have characteristics as an “insulator”. In addition, the boundary between “semiconductor” and “insulator” is ambiguous and may not be strictly discriminated. Therefore, a “semiconductor” in this specification can be called an “insulator” in some cases. Similarly, an “insulator” in this specification can be called a “semiconductor” in some cases.
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。 In addition, even when “semiconductor” is described, for example, when the conductivity is sufficiently high, the semiconductor device may have characteristics as a “conductor”. In addition, the boundary between “semiconductor” and “conductor” is ambiguous, and there are cases where it cannot be strictly distinguished. Therefore, a “semiconductor” in this specification can be called a “conductor” in some cases. Similarly, a “conductor” in this specification can be called a “semiconductor” in some cases.
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。 Note that the impurity of the semiconductor means, for example, a component other than the main component constituting the semiconductor. For example, an element having a concentration of less than 0.1 atomic% is an impurity. When the impurities are included, for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be reduced, or crystallinity may be reduced. In the case where the semiconductor is an oxide semiconductor, examples of impurities that change the characteristics of the semiconductor include Group 1 elements, Group 2 elements, Group 13 elements, Group 14 elements, Group 15 elements, and components other than main components Examples include transition metals, and in particular, hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen, and the like. In the case of an oxide semiconductor, oxygen vacancies may be formed by mixing impurities such as hydrogen, for example. In the case where the semiconductor is a silicon layer, examples of impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 Note that the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed The distance between the source (source region or source electrode) and the drain (drain region or drain electrode) in FIG. Note that in one transistor, the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、チャネル長方向を基準として垂直方向のチャネル領域の長さを言う。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。 The channel width is, for example, in a top view of a transistor in a region where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other, or in a region where a channel is formed. This is the length of the channel region in the vertical direction with reference to the channel length direction. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。 Note that depending on the structure of the transistor, the channel width in a region where a channel is actually formed (hereinafter referred to as an effective channel width) and the channel width shown in a top view of the transistor (hereinafter, apparent channel width). May be different). For example, in a transistor having a three-dimensional structure, the effective channel width is larger than the apparent channel width shown in the top view of the transistor, and the influence may not be negligible. For example, in a transistor having a fine and three-dimensional structure, the ratio of the channel region formed on the side surface of the semiconductor may be large. In that case, the effective channel width in which the channel is actually formed is larger than the apparent channel width shown in the top view.
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。 By the way, in a transistor having a three-dimensional structure, it may be difficult to estimate an effective channel width by actual measurement. For example, in order to estimate the effective channel width from the design value, it is necessary to assume that the shape of the semiconductor is known. Therefore, it is difficult to accurately measure the effective channel width when the shape of the semiconductor is not accurately known.
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。 Therefore, in this specification, the apparent channel width may be referred to as “surrounded channel width (SCW)”. In this specification, in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width. Alternatively, in this specification, in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by obtaining a cross-sectional TEM image and analyzing the image. it can.
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。 Note that in the case where the field-effect mobility of a transistor, the current value per channel width, and the like are calculated and calculated, the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。 Note that in this specification and the like, silicon oxynitride has a composition containing more oxygen than nitrogen, and preferably contains 55 atomic percent to 65 atomic percent of oxygen and 1 atomic percent of nitrogen. The concentration is 20 atomic% or less, silicon is 25 atomic% or more and 35 atomic% or less, and hydrogen is included in a concentration range of 0.1 atomic% or more and 10 atomic% or less. Silicon oxynitride has a composition containing more nitrogen than oxygen, preferably 55 to 65 atomic% nitrogen, 1 to 20 atomic% oxygen, The silicon is contained in a concentration range of 25 atomic% to 35 atomic% and hydrogen in a concentration range of 0.1 atomic% to 10 atomic%.
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。 In this specification, “parallel” refers to a state in which two straight lines are arranged at an angle of −10 ° to 10 °. Therefore, the case of −5 ° to 5 ° is also included. Further, “substantially parallel” means a state in which two straight lines are arranged at an angle of −30 ° to 30 °. “Vertical” refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included. Further, “substantially vertical” means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。 In this specification, when a crystal is trigonal or rhombohedral, it is represented as a hexagonal system.
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図を用いて説明する。
(Embodiment 1)
In this embodiment, a method for manufacturing a semiconductor device according to one embodiment of the present invention will be described with reference to drawings.
＜プラグの作製方法１＞
以下では、本発明の一態様に係る半導体装置の構成の一部として、プラグの構成とその作製方法について、図１、図５および図６に示す断面図と上面図を用いて説明する。図１（Ａ）、図５（Ａ）、図５（Ｃ）、図６（Ａ）および図６（Ｃ）は、図１（Ｂ）、図５（Ｂ）、図５（Ｄ）、図６（Ｂ）および図６（Ｄ）に示す上面図の一点鎖線Ｘ１−Ｘ２に対応する断面図を示している。
<Plug production method 1>
Hereinafter, as part of the structure of the semiconductor device according to one embodiment of the present invention, a structure of the plug and a manufacturing method thereof will be described with reference to cross-sectional views and top views in FIGS. 1 (A), FIG. 5 (A), FIG. 5 (C), FIG. 6 (A) and FIG. 6 (C) are shown in FIG. 1 (B), FIG. 5 (B), FIG. 6B is a cross-sectional view corresponding to the dashed-dotted line X1-X2 in the top view of FIG. 6B and FIG.
図１（Ａ）および（Ｂ）はプラグの完成図であり、図５および図６では導電体１２（以下、導電膜または配線などと呼ぶ場合がある。）と、絶縁体１３ａ、絶縁体１４ａおよび絶縁体１５ａに形成された開口１７に埋め込まれた窒素を有する金属２０ａおよび導電体２１ａと、を接続する工程について説明している。ここで、開口１７はビアホールなどとして機能し、窒素を有する金属２０ａおよび導電体２１ａが開口１７に埋め込まれるプラグとして機能する。また、開口１７の底面において、窒素を有する金属２０ａと導電体１２とが接する領域の窒素を有する金属２０ａは低抵抗化されている領域を有する。図１（Ａ）中に窒素を有する金属２０ａが低抵抗化された領域を点線で表記する。 FIGS. 1A and 1B are completed views of the plug. In FIGS. 5 and 6, a conductor 12 (hereinafter sometimes referred to as a conductive film or a wiring), an insulator 13a, and an insulator 14a. In addition, a process of connecting the metal 20a having nitrogen and the conductor 21a embedded in the opening 17 formed in the insulator 15a is described. Here, the opening 17 functions as a via hole or the like, and functions as a plug in which the metal 20 a containing nitrogen and the conductor 21 a are embedded in the opening 17. Further, in the bottom surface of the opening 17, the nitrogen-containing metal 20a in a region where the nitrogen-containing metal 20a and the conductor 12 are in contact has a region where the resistance is reduced. In FIG. 1A, a region where the resistance of the metal 20a containing nitrogen is reduced is indicated by a dotted line.
まず、基板の上に導電体１２を形成する。導電体１２は、単層構造としてもよいし、積層構造としてもよい。なお、図１（Ａ）、図６および図６では基板は図示していない。また、基板と導電体１２の間に、他の導電体、絶縁体または半導体などを設ける構成としてもよい。 First, the conductor 12 is formed on the substrate. The conductor 12 may have a single layer structure or a laminated structure. In addition, the board | substrate is not illustrated in FIG. 1 (A), FIG. 6, and FIG. Further, another conductor, an insulator, a semiconductor, or the like may be provided between the substrate and the conductor 12.
導電体１２の成膜は、後述する窒素を有する金属２０および導電体２１などと同様の方法を用いればよい。 The conductor 12 may be formed by a method similar to that for the metal 20 having nitrogen and the conductor 21 described later.
次に、導電体１２の上に絶縁体１３を成膜する。絶縁体１３は、単層構造としてもよいし、積層構造としてもよい。絶縁体１３の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。 Next, an insulator 13 is formed on the conductor 12. The insulator 13 may have a single layer structure or a stacked structure. The insulator 13 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an atomic method. A layer deposition (ALD: Atomic Layer Deposition) method or the like can be used.
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。 The CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like. . Further, it can be classified into a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method depending on the source gas used.
次に、絶縁体１３の上に絶縁体１４を成膜する。絶縁体１４は、単層構造としてもよいし、積層構造としてもよい。絶縁体１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。 Next, the insulator 14 is formed on the insulator 13. The insulator 14 may have a single layer structure or a stacked structure. The insulator 14 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体１４は、絶縁体１３より水素および水を透過させにくい材料を用いることが好ましい。絶縁体１４としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１４として用いることにより、水素および水の拡散をブロックする効果を示す絶縁膜として機能することができる。 The insulator 14 is preferably made of a material that is less permeable to hydrogen and water than the insulator 13. As the insulator 14, for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, or the like can be used. By using these as the insulator 14, it can function as an insulating film showing the effect of blocking the diffusion of hydrogen and water.
次に、絶縁体１４の上に絶縁体１５を成膜する。絶縁体１５は、単層構造としてもよいし、積層構造としてもよい。または、絶縁体１５を省略した構造としてもよい。絶縁体１５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。 Next, the insulator 15 is formed on the insulator 14. The insulator 15 may have a single layer structure or a stacked structure. Alternatively, the insulator 15 may be omitted. The insulator 15 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、絶縁体１５の上にハードマスク１６の材料を成膜する。ここで、ハードマスク１６の材料は、金属材料などの導電体を用いてもよいし、絶縁体を用いてもよい。また、ハードマスク１６の材料の成膜は、単層としてもよいし、絶縁体と導電体の積層としてもよい。なお、本明細書等において、「ハードマスク」とは、レジスト以外の材料（金属材料や絶縁材料）を用いて作製したマスクをいう。ハードマスク１６の材料の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。 Next, the material of the hard mask 16 is formed on the insulator 15. Here, the material of the hard mask 16 may be a conductor such as a metal material or an insulator. Further, the material of the hard mask 16 may be formed as a single layer or a laminate of an insulator and a conductor. Note that in this specification and the like, a “hard mask” refers to a mask manufactured using a material (a metal material or an insulating material) other than a resist. The material of the hard mask 16 can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、リソグラフィー法などを用いて形成したレジストマスクを用いて、ハードマスク１６の材料をエッチングして開口１７ａを有するハードマスク１６を形成する（図５（Ａ）（Ｂ）参照。）。ここで、図５（Ａ）は、図５（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図である。以下、同様に断面図と上面図を一点鎖線Ｘ１−Ｘ２に対応させて示す。 Next, the hard mask 16 having the openings 17a is formed by etching the material of the hard mask 16 using a resist mask formed by a lithography method or the like (see FIGS. 5A and 5B). Here, FIG. 5A is a cross-sectional view corresponding to the dashed-dotted line X1-X2 illustrated in FIG. Hereinafter, similarly, a cross-sectional view and a top view are shown corresponding to the alternate long and short dash line X1-X2.
なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、またはウエットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことができる。 In the lithography method, first, a resist is exposed through a mask. Next, a resist mask is formed by removing or leaving the exposed region using a developer. Next, a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask. For example, the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like. Further, an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens. Further, instead of the light described above, an electron beam or an ion beam may be used. Note that a mask is not necessary when an electron beam or an ion beam is used. Note that the resist mask is removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process in addition to the dry etching process, or performing a dry etching process in addition to the wet etching process. be able to.
なお、開口１７ａは、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。 The opening 17a has a circular upper surface, but is not limited thereto. For example, the upper surface may be an elliptical shape or a polygonal shape such as a triangle or a quadrangle. Moreover, when setting it as a polygonal shape, it is good also as a shape where the corner | angular part is rounded.
次に、ハードマスク１６をエッチングマスクとして絶縁体１５、絶縁体１４および絶縁体１３を導電体１２の上面が露出するまでエッチングすることで開口１７を有する絶縁体１５ａ、絶縁体１４ａおよび絶縁体１３ａを形成する。ここでハードマスク１６はエッチング膜厚が薄くなりハードマスク１６ａとなる。なお、エッチングはドライエッチングを用いることが好ましい。 Next, the insulator 15, the insulator 14 a, and the insulator 13 a having the opening 17 are etched by etching the insulator 15, the insulator 14, and the insulator 13 until the upper surface of the conductor 12 is exposed using the hard mask 16 as an etching mask. Form. Here, the hard mask 16 becomes a hard mask 16a because the etching film thickness is reduced. Note that dry etching is preferably used for etching.
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。 As the dry etching apparatus, a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used. The capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes. Alternatively, a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed. Or the structure which applies the high frequency power supply of the same frequency to each parallel plate type | mold electrode may be sufficient. Or the structure which applies the high frequency power source from which a frequency differs to each parallel plate type | mold electrode may be sufficient. Alternatively, a dry etching apparatus having a high-density plasma source can be used. As a dry etching apparatus having a high-density plasma source, for example, an inductively coupled plasma (ICP) etching apparatus or the like can be used.
開口１７の側面に副生成物が形成されることがある。副生成物は、絶縁体１３、絶縁体１４、絶縁体１５またはハードマスク１６に含まれる成分、あるいは絶縁体１３、絶縁体１４または絶縁体１５のエッチングガスに含まれる成分を含んで形成される。副生成物は、Ｏ２ガス含むガスを用いたプラズマ処理を行うことで除去することができる。 A by-product may be formed on the side surface of the opening 17. The by-product is formed including a component contained in the insulator 13, the insulator 14, the insulator 15 or the hard mask 16, or a component contained in the etching gas of the insulator 13, the insulator 14 or the insulator 15. . By-products can be removed by performing plasma treatment using a gas containing O 2 gas.
また、開口１７の底面部分の導電体１２が露出した部分に導電体１２の酸化物が生成されることがある。この酸化物は、純水または薬液を用いた洗浄を行うことで除去することができる（図５（Ｃ）および（Ｄ）参照。）。 In addition, an oxide of the conductor 12 may be generated in a portion where the conductor 12 is exposed on the bottom surface portion of the opening 17. This oxide can be removed by washing with pure water or a chemical solution (see FIGS. 5C and 5D).
次に、開口１７の中に窒素を有する金属２０を成膜する。窒素を有する金属２０は、導電体２１より水素を透過させにくい導電体を用いることが好ましい。窒素を有する金属２０としては、窒化タンタルまたは窒化チタン、特に窒化タンタルを用いることが好ましい。このような窒素を有する金属２０を設けることにより、水素、水などの不純物が導電体２１中に拡散することを抑制することができる。さらに、導電体２１に含まれる金属成分の拡散を防ぐ、導電体２１の酸化を防ぐ、導電体２１の開口１７に対する密着性を向上させるなどの効果を得ることができる。また、窒素を有する金属２０を積層で形成する場合、例えば、チタン、タンタル、窒化チタンまたは窒化タンタルなどを用いてもよい。また、窒素を有する金属として窒化タンタルを成膜する場合、成膜後にＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置による加熱処理を行ってもよい。 Next, a metal 20 having nitrogen is formed in the opening 17. As the metal 20 having nitrogen, it is preferable to use a conductor that is less permeable to hydrogen than the conductor 21. As the metal 20 having nitrogen, it is preferable to use tantalum nitride or titanium nitride, particularly tantalum nitride. By providing such a metal 20 having nitrogen, it is possible to prevent impurities such as hydrogen and water from diffusing into the conductor 21. Furthermore, effects such as preventing diffusion of the metal component contained in the conductor 21, preventing oxidation of the conductor 21, and improving the adhesion of the conductor 21 to the opening 17 can be obtained. In addition, when the metal 20 containing nitrogen is formed in a stacked manner, for example, titanium, tantalum, titanium nitride, tantalum nitride, or the like may be used. In the case where tantalum nitride is formed as a metal containing nitrogen, heat treatment using an RTA (Rapid Thermal Anneal) apparatus may be performed after the film formation.
窒素を有する金属２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。ここで、窒素を有する金属２０は開口１７の内壁および底面を覆うように被覆性良く成膜されることが好ましい。例えば、コリメートスパッタ法、ＭＣＶＤ法またはＡＬＤ法などを用いることが好ましい。 The film formation of the metal 20 containing nitrogen can be performed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Here, it is preferable that the nitrogen-containing metal 20 is formed with good coverage so as to cover the inner wall and the bottom surface of the opening 17. For example, it is preferable to use a collimated sputtering method, an MCVD method, an ALD method, or the like.
コリメートスパッタ法は、ターゲットと基板との間にコリメータを設置することによって、指向性のある成膜を行うことができる。つまり、基板に対し垂直成分を持つスパッタ粒子がコリメータを通過して基板に到達する。これにより、アスペクト比が高い開口１７の底面までスパッタ粒子が到達しやすくなるため、開口１７の底面にも十分成膜することができる。 In the collimated sputtering method, a directional film can be formed by installing a collimator between the target and the substrate. That is, sputtered particles having a component perpendicular to the substrate pass through the collimator and reach the substrate. This makes it easy for sputtered particles to reach the bottom surface of the opening 17 having a high aspect ratio, so that sufficient film formation can be performed on the bottom surface of the opening 17.
また、窒素を有する金属２０を、ＡＬＤ法を用いて成膜することにより、窒素を有する金属２０を良好な被覆性で成膜し、且つ窒素を有する金属２０にピンホールなどが形成されることを抑制することができる。このように窒素を有する金属２０を成膜することにより、水素、水などの不純物が窒素を有する金属２０を通過して導電体２１に拡散することをさらに抑制することができる。例えば、ＡＬＤ法を用いて窒素を有する金属２０として窒化タンタルを成膜する場合、ペンタキス（ジメチルアミノ）タンタル（構造式：Ｔａ［Ｎ（ＣＨ３）２］５）をプリカーサとして用いることができる。 In addition, by forming the metal 20 having nitrogen using the ALD method, the metal 20 having nitrogen can be formed with good coverage, and pin holes and the like are formed in the metal 20 having nitrogen. Can be suppressed. By forming the nitrogen-containing metal 20 in this way, impurities such as hydrogen and water can be further prevented from passing through the nitrogen-containing metal 20 and diffusing into the conductor 21. For example, when a tantalum nitride film is formed as the nitrogen-containing metal 20 using the ALD method, pentakis (dimethylamino) tantalum (structural formula: Ta [N (CH 3 ) 2 ] 5 ) can be used as a precursor.
窒素を有する金属２０の成膜にＡＬＤ法などを用いて行うと、電気抵抗率の高い窒素を有する金属２０が形成されることがある。窒素を有する金属２０の電気抵抗率が高くなると導電体１２との電気的な接続に不具合が生じることがある。 When the ALD method or the like is used for forming the metal 20 containing nitrogen, the metal 20 containing nitrogen having a high electrical resistivity may be formed. If the electrical resistivity of the metal 20 containing nitrogen is increased, a failure may occur in the electrical connection with the conductor 12.
ここで本発明の一態様である窒素を有する金属の低抵抗化の処理方法について説明する。窒素を有する金属２０に希ガスを含むプラズマを照射することによって窒素を有する金属２０の電気抵抗率を低くすることができる。具体的には、例えばアルゴンガスを用いたプラズマを照射することで窒素を有する金属２０の表面にプラズマ中のアルゴンのプラスイオンが照射される。アルゴンのプラスイオンは、プラズマ中の電界によって加速されるため、例えば、基板の裏面と平行な面に対して垂直方向が電界の方向であれば、この電界の方向に照射される。従って、開口１７の側面に形成された窒素を有する金属２０の表面は電界方向と略平行に面するため、アルゴンのプラスイオンの照射量は少なくなるので開口１７の側面に形成された窒素を有する金属２０は低抵抗化され難い。一方、基板の裏面と略平行に面した領域は、電界方向と垂直に面するためアルゴンのプラスイオンの照射が多くなるために基板の裏面と略平行に面した領域は低抵抗化される。従って、開口１７の底面の導電体１２の露出した部分との電気的接続が良好となり好ましい。図６（Ａ）中にイオンの照射方向を矢印で記す。また、イオン照射によって窒素を有する金属２０が低抵抗化された領域を点線で表記する（図６（Ａ）および（Ｂ）参照。）。 Here, a method for reducing resistance of a metal containing nitrogen which is one embodiment of the present invention is described. By irradiating the nitrogen-containing metal 20 with plasma containing a rare gas, the electrical resistivity of the nitrogen-containing metal 20 can be lowered. Specifically, for example, by irradiating plasma using argon gas, the surface of the metal 20 containing nitrogen is irradiated with positive ions of argon in the plasma. Since argon positive ions are accelerated by the electric field in the plasma, for example, if the direction perpendicular to the surface parallel to the back surface of the substrate is the direction of the electric field, the positive ion is irradiated in the direction of the electric field. Therefore, since the surface of the metal 20 having nitrogen formed on the side surface of the opening 17 faces substantially parallel to the electric field direction, the irradiation amount of positive ions of argon is reduced, so that the nitrogen formed on the side surface of the opening 17 is included. The metal 20 is hardly reduced in resistance. On the other hand, since the region facing substantially parallel to the back surface of the substrate faces perpendicular to the electric field direction, the irradiation of argon plus ions increases, so that the region facing substantially parallel to the back surface of the substrate is reduced in resistance. Therefore, the electrical connection with the exposed portion of the conductor 12 on the bottom surface of the opening 17 is favorable, which is preferable. In FIG. 6A, the ion irradiation direction is indicated by an arrow. In addition, a region where the resistance of the metal 20 containing nitrogen is reduced by ion irradiation is indicated by a dotted line (see FIGS. 6A and 6B).
プラズマ処理を行う装置としては、ドライエッチング装置、ＰＥＣＶＤ装置、高密度プラズマ装置およびスパッタ装置などを用いることができる。特にスパッタ装置を用いる場合は、該スパッタ装置が逆スパッタ処理の機能を有することが好ましい。 As an apparatus for performing plasma treatment, a dry etching apparatus, a PECVD apparatus, a high-density plasma apparatus, a sputtering apparatus, or the like can be used. In particular, when a sputtering apparatus is used, it is preferable that the sputtering apparatus has a reverse sputtering processing function.
スパッタ法による成膜では、通常はプラズマ中のプラスイオンはターゲットに向かって進むように電界が設定されているが、逆スパッタ処理とは、プラズマ中のプラスイオンが、ターゲットの方向ではなく、基板の方向に向かって進むように電界を切り替えて処理を行なうことを言う。 In film formation by sputtering, the electric field is usually set so that positive ions in the plasma travel toward the target, but with reverse sputtering treatment, the positive ions in the plasma are not in the direction of the target, but in the substrate. The processing is performed by switching the electric field so as to proceed in the direction of.
次に、窒素を有する金属が、イオン照射されることによって低抵抗化されるメカニズムについて、窒化タンタルを用いた一例を説明する。窒化タンタル中には、ＴａとＮの結合の他に、ＴａとＯの結合などが含まれる。ＴａとＮの結合の割合が大きい窒化タンタルは抵抗率が低いがＴａとＯの結合の割合が多くなると抵抗率が高くなる。従って、イオン照射による物理的なダメージによってＴａとＯの結合を切断し、ＴａとＯの結合を減少させることにより、窒化タンタル中のＴａとＮの結合の割合を増加させることができる。この結果、窒化タンタルを低抵抗化することができると考えられる。 Next, an example using tantalum nitride will be described regarding the mechanism by which the resistance of a metal containing nitrogen is reduced by ion irradiation. In tantalum nitride, Ta and O bonds are included in addition to Ta and N bonds. Tantalum nitride with a large Ta / N bond ratio has a low resistivity, but the resistivity increases with an increase in the Ta / O bond ratio. Therefore, by cutting the bond between Ta and O due to physical damage caused by ion irradiation and reducing the bond between Ta and O, the ratio of Ta and N bonds in tantalum nitride can be increased. As a result, it is considered that the resistance of tantalum nitride can be reduced.
または、窒化タンタルの成膜にＡＬＤ法などを用いて行うと窒化タンタルの表面付近は、ＴａとＮの結合よりもＴａとＯの結合の割合が大きいことがある。このＴａとＯの結合の割合が大きい高抵抗な部分をイオン照射による物理的なダメージによって除去することで窒化タンタルを低抵抗化することができると考えられる。ＴａとＯの結合の割合が大きい高抵抗な部分は、表面から３ｎｍ以下、または５ｎｍ以下とする。 Alternatively, when the tantalum nitride film is formed using an ALD method or the like, the ratio of the Ta and O bond may be larger than the Ta and N bond near the surface of the tantalum nitride. It is considered that the resistance of tantalum nitride can be reduced by removing the high resistance portion where the ratio of Ta and O bonds is large by physical damage caused by ion irradiation. The high resistance portion where the proportion of Ta and O bonds is large is 3 nm or less or 5 nm or less from the surface.
次に窒素を有する金属２０の上に開口１７を埋め込むように導電体２１を成膜する。（図６（Ｃ）および（Ｄ）参照。）。 Next, a conductor 21 is formed on the metal 20 containing nitrogen so as to fill the opening 17. (See FIGS. 6C and 6D.)
導電体２１としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。導電体２１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法またはメッキ法などを用いて行うことができる。ここで、導電体２１の成膜は、開口１７を埋め込むように行うので、ＣＶＤ法（特にＭＣＶＤ法）またはメッキ法を用いることが好ましい。 Examples of the conductor 21 include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, A conductor containing one or more of tin, tantalum, and tungsten may be used in a single layer or a stacked layer. The conductor 21 can be formed by sputtering, CVD, MBE, PLD, ALD, plating, or the like. Here, since the film formation of the conductor 21 is performed so as to fill the opening 17, it is preferable to use a CVD method (particularly, MCVD method) or a plating method.
次に、導電体２１、窒素を有する金属２０、ハードマスク１６ａおよび絶縁体１５ａに研磨処理を行って、開口１７に埋め込まれた窒素を有する金属２０ａおよび導電体２１ａを形成する（図１（Ａ）および（Ｂ）参照。）。研磨処理としては、機械的研磨、化学的研磨、化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などを行えばよい。 Next, polishing is performed on the conductor 21, the metal 20 having nitrogen, the hard mask 16a, and the insulator 15a to form the metal 20a having nitrogen embedded in the opening 17 and the conductor 21a (FIG. 1A). ) And (B).) As the polishing treatment, mechanical polishing, chemical polishing, chemical mechanical polishing (CMP), or the like may be performed.
ここで、開口１７は、ビアホールまたはコンタクトホールなどとして機能する。窒素を有する金属２０ａおよび導電体２１ａが開口１７に埋め込まれプラグとして機能する。 Here, the opening 17 functions as a via hole or a contact hole. A metal 20a containing nitrogen and a conductor 21a are embedded in the opening 17 and function as a plug.
ここで、本実施の形態に示す半導体装置は、半導体基板の上に酸化物半導体が設けられており、半導体基板と酸化物半導体の間に、上記の積層された絶縁体と、当該絶縁体に形成された開口に埋め込まれた、プラグとして機能する導電体が設けられている。本実施の形態に示す半導体装置は、酸化物半導体を用いてトランジスタが形成されており、当該トランジスタを含む素子層が半導体基板を含む素子層の上に形成されている。半導体基板を含む素子層にトランジスタを形成してもよい。また、容量素子などを含む素子層を適宜設けてもよい。例えば、容量素子などを含む素子層を、酸化物半導体を含む素子層の上に形成してもよいし、半導体基板を含む素子層と酸化物半導体を含む素子層との間に形成してもよい。
ここで、絶縁体１４ａは水素および水の拡散をブロックする機能を有しているため、絶縁体１３ａから絶縁体１４ａを通って、酸化物半導体を含む素子層に水素や水などの不純物が拡散することを防ぐことができる。さらに、窒素を有する金属２０は水素および水の拡散をブロックする機能を有しており、窒素を有する金属２０が絶縁体１４ａの開口１７を塞ぐように設けられている。これにより、絶縁体１４ａの開口１７において、導電体２１を通って、酸化物半導体を含む素子層に水素や水などの不純物が拡散することを防ぐことができる。
Here, in the semiconductor device described in this embodiment, an oxide semiconductor is provided over a semiconductor substrate, and the stacked insulator described above is provided between the semiconductor substrate and the oxide semiconductor. A conductor functioning as a plug embedded in the formed opening is provided. In the semiconductor device described in this embodiment, a transistor is formed using an oxide semiconductor, and an element layer including the transistor is formed over an element layer including a semiconductor substrate. A transistor may be formed in an element layer including a semiconductor substrate. In addition, an element layer including a capacitor or the like may be provided as appropriate. For example, an element layer including a capacitor or the like may be formed over an element layer including an oxide semiconductor, or may be formed between an element layer including a semiconductor substrate and an element layer including an oxide semiconductor. Good.
Here, since the insulator 14a has a function of blocking diffusion of hydrogen and water, impurities such as hydrogen and water diffuse from the insulator 13a through the insulator 14a to the element layer including the oxide semiconductor. Can be prevented. Further, the metal 20 having nitrogen has a function of blocking the diffusion of hydrogen and water, and the metal 20 having nitrogen is provided so as to close the opening 17 of the insulator 14a. Accordingly, impurities such as hydrogen and water can be prevented from diffusing into the element layer including the oxide semiconductor through the conductor 21 in the opening 17 of the insulator 14a.
このように、半導体基板と酸化物半導体の間を、絶縁体１４ａと窒素を有する金属２０ａで分断することにより、半導体基板を含む素子層などに含まれる水素または水などの不純物が、絶縁体１４ａに形成されるプラグ（導電体２１）やビアホール（開口１７）を介して上層に拡散することをふせぐことができる。特に半導体基板としてシリコン基板を用いる場合、シリコン基板のダングリングボンドを終端するために水素が用いられるため、半導体基板を含む素子層に含まれる水素の量が多く、酸化物半導体を含む素子層まで水素が拡散する恐れがあるが、本実施の形態に示すような構成とすることにより、酸化物半導体を含む素子層に水素が拡散することを防ぐことができる。 In this manner, by separating the semiconductor substrate and the oxide semiconductor with the insulator 14a and the nitrogen-containing metal 20a, impurities such as hydrogen or water contained in an element layer including the semiconductor substrate can be separated from the insulator 14a. It is possible to prevent diffusion to the upper layer through the plug (conductor 21) or via hole (opening 17) formed in the upper layer. In particular, when a silicon substrate is used as a semiconductor substrate, hydrogen is used to terminate dangling bonds of the silicon substrate, so that the amount of hydrogen contained in the element layer including the semiconductor substrate is large, and the element layer including the oxide semiconductor is used. Although hydrogen may diffuse, the structure as described in this embodiment can prevent hydrogen from diffusing into an element layer including an oxide semiconductor.
酸化物半導体は、水素または水などの不純物を低減し、キャリア密度を低くし、高純度真性または実質的に高純度真性である酸化物半導体とすることが好ましい。このような酸化物半導体を用いてトランジスタを形成することにより、トランジスタの電気特性を安定させることができる。また、高純度真性または実質的に高純度真性である酸化物半導体を用いることで、トランジスタの非導通時のリーク電流を低減することができる。また、高純度真性または実質的に高純度真性である酸化物半導体を用いることで、トランジスタの信頼性を向上させることができる。 The oxide semiconductor is preferably an oxide semiconductor that has high purity intrinsic or substantially high purity intrinsic by reducing impurities such as hydrogen or water and carrier density. By forming a transistor using such an oxide semiconductor, the electrical characteristics of the transistor can be stabilized. In addition, by using an oxide semiconductor that is highly purified intrinsic or substantially highly purified intrinsic, leakage current when the transistor is off can be reduced. Further, by using an oxide semiconductor that is highly purified intrinsic or substantially highly purified intrinsic, the reliability of the transistor can be improved.
＜プラグの作製方法２＞
以下では、図１（Ａ）および（Ｂ）とは異なる構成のプラグについて、図１（Ｃ）（Ｄ）の断面図および上面図を用いて説明する。図１（Ｃ）および（Ｄ）は、一点鎖線Ｘ１−Ｘ２に対応する断面図および上面図を示している。
<Plug production method 2>
Hereinafter, a plug having a structure different from those in FIGS. 1A and 1B will be described with reference to cross-sectional views and top views in FIGS. 1C and 1D show a cross-sectional view and a top view corresponding to the alternate long and short dash line X1-X2.
図１（Ｃ）および（Ｄ）はプラグの完成図であり、絶縁体１３ａ、絶縁体１４ａおよび絶縁体１５ａに形成された開口１７に埋め込まれた窒素を有する金属２０ａ、導電体２２ａおよび導電体２１ａと、を接続する構成となっている。ここで、開口１７はビアホールなどとして機能し、窒素を有する金属２０ａおよび導電体２１ａおよび導電体２２ａが開口１７に埋め込まれるプラグとして機能する。図１（Ａ）および（Ｂ）に示すプラグとは、窒素を有する金属２０ａと、導電体２１ａと、の間に導電体２２ａが配置されている点が異なる。また、開口１７の底面において、窒素を有する金属２０ａと導電体１２とが接する領域の窒素を有する金属２０ａは低抵抗化されている領域を有する。図１（Ｃ）中に窒素を有する金属２０ａが低抵抗化された領域を点線で表記する。 FIGS. 1C and 1D are completed views of the plug, and the insulator 13a, the insulator 14a and the metal 20a having nitrogen embedded in the opening 17 formed in the insulator 15a, the conductor 22a, and the conductor 21a is connected. Here, the opening 17 functions as a via hole or the like, and functions as a plug in which the metal 20 a containing nitrogen, the conductor 21 a, and the conductor 22 a are embedded in the opening 17. 1A and 1B is different from the plug shown in FIGS. 1A and 1B in that a conductor 22a is arranged between a metal 20a containing nitrogen and a conductor 21a. Further, in the bottom surface of the opening 17, the nitrogen-containing metal 20a in a region where the nitrogen-containing metal 20a and the conductor 12 are in contact has a region where the resistance is reduced. In FIG. 1C, a region in which the resistance of the metal 20a containing nitrogen is reduced is indicated by a dotted line.
図１（Ｃ）および（Ｄ）に示す本プラグの作製方法としては、窒素を有する金属２０を成膜し、プラズマ処理を行うまでは、プラグの作製方法１と同様である（図６（Ａ）および（Ｂ）参照。）。プラズマ処理の方法およびプラズマ処理による窒素を有する金属２０ａの低抵抗化の効果については、上述のプラグの作製方法１を参酌する。 The manufacturing method of this plug shown in FIGS. 1C and 1D is the same as the manufacturing method 1 of the plug until the metal 20 containing nitrogen is formed and plasma treatment is performed (FIG. 6A). ) And (B).) For the plasma treatment method and the effect of reducing the resistance of the nitrogen-containing metal 20a by the plasma treatment, the above-described plug manufacturing method 1 is referred to.
また、プラズマ処理として例えば、逆スパッタを行った後に、導電体２２ａとなる導電体をスパッタ法によって成膜してもよい。この方法は、同一のスパッタ装置内で連続して行うことができるので生産性の向上が見込まれる。 Further, as the plasma treatment, for example, after performing reverse sputtering, a conductor to be the conductor 22a may be formed by sputtering. Since this method can be performed continuously in the same sputtering apparatus, improvement in productivity is expected.
導電体２２ａとなる導電体としては、例えば、窒化タンタルまたは窒化チタン、特に窒化タンタルを用いることが好ましい。また、導電体２２ａとなる導電体を積層膜とすることもできる。例えば、窒化タンタルとタンタルとの積層膜とすることができる。窒化タンタルとタンタルとの積層膜とすることで、導電体２１ａとして銅を用いた場合、銅とタンタルとの密着性が向上して好ましい。 As the conductor to be the conductor 22a, for example, tantalum nitride or titanium nitride, particularly tantalum nitride is preferably used. Alternatively, the conductor to be the conductor 22a can be a laminated film. For example, it can be a laminated film of tantalum nitride and tantalum. By using a laminated film of tantalum nitride and tantalum, when copper is used as the conductor 21a, the adhesion between copper and tantalum is improved, which is preferable.
この後の作製工程および効果については、上述のプラグの作製方法１を参酌する。これで、図１（Ｃ）および（Ｄ）に示す、プラグを作製する事ができる。 For the subsequent manufacturing steps and effects, the above-described plug manufacturing method 1 is referred to. Thus, the plug shown in FIGS. 1C and 1D can be manufactured.
＜配線とプラグの作製方法１＞
以下では、本発明の一態様に係る半導体装置の構成の一部として、配線とプラグの構成とその作製方法について、図２（Ａ）（Ｂ）および図７乃至図１１に示す断面図と上面図を用いて説明する。図２（Ａ）（Ｂ）および図７乃至図１１は、一点鎖線Ｘ１−Ｘ２に対応する断面図および上面図を示している。
<Method 1 for producing wiring and plug>
In the following, as part of the structure of the semiconductor device according to one embodiment of the present invention, the structure of a wiring and a plug and a manufacturing method thereof, cross-sectional views and top views illustrated in FIGS. This will be described with reference to the drawings. 2A and 2B and FIGS. 7 to 11 illustrate a cross-sectional view and a top view corresponding to the alternate long and short dash line X1-X2.
図２（Ａ）（Ｂ）は配線とプラグの完成図であり、図７乃至図１１では導電体１２（以下、導電膜または配線などと呼ぶ場合がある。）と、絶縁体１３ａ、絶縁体１４ｂおよび絶縁体１５ｃに形成された開口１７ｆに埋め込まれた窒素を有する金属２０ａおよび導電体２１ａと、を接続する工程について説明している。ここで、開口１７ｆは上部と下部で形状が異なり、開口１７ｆの下部（以下、開口１７ｆａと呼ぶ。）は、ビアホールまたはコンタクトホールなどとして機能し、開口１７ｆの上部（以下、開口１７ｆｂと呼ぶ。）は、配線パターンなどを埋め込む溝として機能する。よって、窒素を有する金属２０ａおよび導電体２１ａの開口１７ｆａに埋め込まれる部分はプラグとして機能し、窒素を有する金属２０ａおよび導電体２１ａの開口１７ｆｂに埋め込まれる部分は配線などとして機能する。また、開口１７ｆａの底面において、窒素を有する金属２０ａと導電体１２とが接する領域の窒素を有する金属２０ａは低抵抗化されている領域を有する。図２（Ａ）中に窒素を有する金属２０ａが低抵抗化された領域を点線で表記する。 FIGS. 2A and 2B are completed views of wirings and plugs. In FIGS. 7 to 11, a conductor 12 (hereinafter may be referred to as a conductive film or a wiring), an insulator 13a, and an insulator. A process of connecting the metal 20a having nitrogen and the conductor 21a embedded in the opening 17f formed in 14b and the insulator 15c is described. Here, the shape of the opening 17f is different between the upper part and the lower part, and the lower part of the opening 17f (hereinafter referred to as opening 17fa) functions as a via hole or a contact hole, and the upper part of the opening 17f (hereinafter referred to as opening 17fb). ) Functions as a groove for embedding a wiring pattern or the like. Therefore, the portion embedded in the metal 20a containing nitrogen and the opening 17fa of the conductor 21a functions as a plug, and the portion buried in the opening 17fb of the metal 20a containing nitrogen and the conductor 21a functions as a wiring. Further, in the bottom surface of the opening 17fa, the nitrogen-containing metal 20a in the region where the nitrogen-containing metal 20a and the conductor 12 are in contact has a region where the resistance is reduced. In FIG. 2A, a region where the resistance of the metal 20a containing nitrogen is reduced is indicated by a dotted line.
まず、基板の上に導電体１２を形成する。導電体１２は、単層構造としてもよいし、積層構造としてもよい。なお、図２（Ａ）（Ｂ）および図７乃至図１１では基板は図示していない。また、基板と導電体１２の間に、他の導電体、絶縁体または半導体などを設ける構成としてもよい。 First, the conductor 12 is formed on the substrate. The conductor 12 may have a single layer structure or a laminated structure. 2A and 2B and FIGS. 7 to 11 do not show the substrate. Further, another conductor, an insulator, a semiconductor, or the like may be provided between the substrate and the conductor 12.
導電体１２の成膜は、窒素を有する金属２０および導電体２１などと同様の方法を用いればよい。 The conductor 12 may be formed using a method similar to that for the metal 20 containing nitrogen and the conductor 21.
次に、導電体１２の上に絶縁体１３を成膜する。絶縁体１３は、単層構造としてもよいし、積層構造としてもよい。絶縁体１３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。 Next, an insulator 13 is formed on the conductor 12. The insulator 13 may have a single layer structure or a stacked structure. The insulator 13 can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
次に、絶縁体１３の上に絶縁体１４を成膜する。絶縁体１４は、単層構造としてもよいし、積層構造としてもよい。絶縁体１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。 Next, the insulator 14 is formed on the insulator 13. The insulator 14 may have a single layer structure or a stacked structure. The insulator 14 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体１４は、絶縁体１３より水素および水を透過させにくい材料を用いることが好ましい。絶縁体１４としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１４として用いることにより、水素および水の拡散をブロックする効果を示す絶縁膜として機能することができる。 The insulator 14 is preferably made of a material that is less permeable to hydrogen and water than the insulator 13. As the insulator 14, for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, or the like can be used. By using these as the insulator 14, it can function as an insulating film showing the effect of blocking the diffusion of hydrogen and water.
次に、絶縁体１４の上に絶縁体１５を成膜する。絶縁体１５は、単層構造としてもよいし、積層構造としてもよい。絶縁体１５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。 Next, the insulator 15 is formed on the insulator 14. The insulator 15 may have a single layer structure or a stacked structure. The insulator 15 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、絶縁体１５の上にハードマスク１６の材料を成膜する。ここで、ハードマスク１６の材料は、金属材料などの導電体を用いてもよいし、絶縁体を用いてもよい。また、ハードマスク１６の材料の成膜は、単層としてもよいし、絶縁体と導電体の積層としてもよい。なお、本明細書等において、「ハードマスク」とは、レジスト以外の材料（金属材料や絶縁材料）を用いて作製したマスクをいう。ハードマスク１６の材料の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。 Next, the material of the hard mask 16 is formed on the insulator 15. Here, the material of the hard mask 16 may be a conductor such as a metal material or an insulator. Further, the material of the hard mask 16 may be formed as a single layer or a laminate of an insulator and a conductor. Note that in this specification and the like, a “hard mask” refers to a mask manufactured using a material (a metal material or an insulating material) other than a resist. The material of the hard mask 16 can be formed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
次に、リソグラフィー法などを用いて形成したレジストマスクを用いて、ハードマスク１６の材料をエッチングして開口１７ａを有するハードマスク１６を形成する（図７（Ａ）（Ｂ）参照。）。ここで、図７（Ａ）は、図７（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図である。以下、同様に断面図と上面図を一点鎖線Ｘ１−Ｘ２に対応させて示す。 Next, the hard mask 16 having the openings 17a is formed by etching the material of the hard mask 16 using a resist mask formed by a lithography method or the like (see FIGS. 7A and 7B). Here, FIG. 7A is a cross-sectional view corresponding to the dashed-dotted line X1-X2 illustrated in FIG. Hereinafter, similarly, a cross-sectional view and a top view are shown corresponding to the alternate long and short dash line X1-X2.
ここで、開口１７ａは、後の工程で形成する開口１７ｆｂ、つまり配線パターンを埋め込む溝に対応している。このため、開口１７ａの上面形状は配線パターンに対応したものになる。 Here, the opening 17a corresponds to an opening 17fb formed in a later step, that is, a groove for embedding a wiring pattern. For this reason, the upper surface shape of the opening 17a corresponds to the wiring pattern.
次に、絶縁体１５およびハードマスク１６の上に、開口１７ｂを有するレジストマスク１８ａを形成する（図７（Ｃ）（Ｄ）参照。）。ここで、レジストマスク１８ａはハードマスク１６を覆って形成されることが好ましい。なお、単にレジストを形成するという場合、レジストの下に有機塗布膜などを形成する場合も含まれる。 Next, a resist mask 18a having an opening 17b is formed over the insulator 15 and the hard mask 16 (see FIGS. 7C and 7D). Here, the resist mask 18a is preferably formed to cover the hard mask 16. Note that the case of simply forming a resist includes the case of forming an organic coating film or the like under the resist.
ここで、開口１７ｂは、後の工程で形成する開口１７ｆａ、つまりビアホールまたはコンタクトホールに対応している。このため、開口１７ｂの上面形状はビアホールまたはコンタクトホールに対応したものになる。また、ビアホールまたはコンタクトホールに対応する開口１７ｂは、配線パターンを埋め込む溝に対応する開口１７ａの中に形成されることが好ましい。この場合、開口１７ｂの幅の最大値が、開口１７ａの幅の最小値以下となる。例えば、図７（Ｃ）（Ｄ）に示す開口１７ｂのＸ１−Ｘ２方向の幅の大きさが、図７（Ａ）（Ｂ）に示す開口１７ａのＸ１−Ｘ２方向の幅の大きさ以下になる。このようにすることで、ビアホールまたはコンタクトホールを、配線パターンの溝に対してマージンを持たせて形成することができる。 Here, the opening 17b corresponds to an opening 17fa formed in a later step, that is, a via hole or a contact hole. For this reason, the upper surface shape of the opening 17b corresponds to a via hole or a contact hole. The opening 17b corresponding to the via hole or the contact hole is preferably formed in the opening 17a corresponding to the groove for embedding the wiring pattern. In this case, the maximum value of the width of the opening 17b is equal to or less than the minimum value of the width of the opening 17a. For example, the width of the opening 17b shown in FIGS. 7C and 7D in the X1-X2 direction is smaller than the width of the opening 17a shown in FIGS. 7A and 7B in the X1-X2 direction. Become. By doing so, the via hole or the contact hole can be formed with a margin with respect to the groove of the wiring pattern.
なお、開口１７ｂは、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。 The opening 17b has a circular upper surface, but is not limited to this. For example, the upper surface may be an elliptical shape or a polygonal shape such as a triangle or a quadrangle. Moreover, when setting it as a polygonal shape, it is good also as a shape where the corner | angular part is rounded.
次に、レジストマスク１８ａを用いて、絶縁体１５をエッチングして開口１７ｃを有する絶縁体１５ａを形成する（図８（Ａ）（Ｂ）参照。）。ここで、開口１７ｃにおいて、絶縁体１４の上面が露出するまでエッチングを行う。なお、エッチングは、ドライエッチングを用いることが好ましい。 Next, the insulator 15 is etched using the resist mask 18a to form the insulator 15a having the openings 17c (see FIGS. 8A and 8B). Here, etching is performed until the upper surface of the insulator 14 is exposed in the opening 17c. Note that dry etching is preferably used for etching.
次に、レジストマスク１８ａを用いて、絶縁体１４をエッチングして開口１７ｄを有する絶縁体１４ａを形成する（図８（Ｃ）（Ｄ）参照。）。ここで、開口１７ｄにおいて、絶縁体１３の上面が露出するまでエッチングを行う。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。 Next, the insulator 14 is etched using the resist mask 18a to form the insulator 14a having the openings 17d (see FIGS. 8C and 8D). Here, etching is performed until the upper surface of the insulator 13 is exposed in the opening 17d. Note that dry etching is preferably used for etching. A dry etching apparatus similar to the above can be used.
また、開口１７ｄを形成する際に、必ずしも絶縁体１３の上面でエッチングを止める必要はない。例えば、開口１７ｄを形成し、さらに絶縁体１３の一部をエッチングして、開口１７ｄと重なる位置に凹部が形成された絶縁体を形成してもよい。 Further, when the opening 17d is formed, it is not always necessary to stop the etching on the upper surface of the insulator 13. For example, the opening 17d may be formed, and a part of the insulator 13 may be further etched to form an insulator in which a recess is formed at a position overlapping the opening 17d.
次に、レジストマスク１８ａを除去する（図９（Ａ）（Ｂ）参照。）。レジストマスク１８ａの下に有機塗布膜を形成している場合、レジストマスク１８ａと一緒に除去することが好ましい。レジストマスク１８ａの除去は、アッシングなどのドライエッチング処理を行う、またはウエットエッチング処理を行う、またはドライエッチング処理に加えてウエットエッチング処理を行う、またはウエットエッチング処理に加えてドライエッチング処理を行うことによってできる。 Next, the resist mask 18a is removed (see FIGS. 9A and 9B). When an organic coating film is formed under the resist mask 18a, it is preferably removed together with the resist mask 18a. The resist mask 18a is removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process in addition to the dry etching process, or performing a dry etching process in addition to the wet etching process. it can.
また、レジストマスク１８ａを除去した後で、開口１７ｃの上部の縁を囲むように副生成物が形成されることがある。副生成物は、絶縁体１４、絶縁体１５またはレジストマスク１８ａに含まれる成分、あるいは絶縁体１４または絶縁体１５のエッチングガスに含まれる成分を含んで形成される。副生成物は、次工程で開口１７ｅを形成するときに除去することができる。 Further, by-products may be formed so as to surround the upper edge of the opening 17c after the resist mask 18a is removed. The by-product is formed including a component contained in the insulator 14, the insulator 15, or the resist mask 18a, or a component contained in the etching gas of the insulator 14 or the insulator 15. The by-product can be removed when the opening 17e is formed in the next step.
次に、ハードマスク１６を用いて、絶縁体１３、絶縁体１４ａおよび絶縁体１５ａをエッチングして開口１７ｅが形成された絶縁体１３ａ、絶縁体１４ｂおよび絶縁体１５ｂを形成する（図９（Ｃ）（Ｄ）参照。）。ここで、開口１７ｅにおいて、導電体１２の上面が露出するまでエッチングを行う。また、このとき、ハードマスク１６の開口１７ａの縁もエッチングされて、ハードマスク１６ａが形成されることがある。ハードマスク１６ａでは、開口１７ａの縁がテーパー形状を有し、且つ開口１７ａの縁の上部が丸みを有する。なお、エッチングには、ドライエッチングを用いることが好ましい。ドライエッチング装置は、上記と同様のものを用いることができる。 Next, using the hard mask 16, the insulator 13, the insulator 14a, and the insulator 15a are etched to form the insulator 13a, the insulator 14b, and the insulator 15b in which the openings 17e are formed (FIG. 9C (See (D)). Here, etching is performed until the upper surface of the conductor 12 is exposed in the opening 17e. At this time, the edge of the opening 17a of the hard mask 16 may also be etched to form the hard mask 16a. In the hard mask 16a, the edge of the opening 17a has a tapered shape, and the upper part of the edge of the opening 17a is rounded. Note that dry etching is preferably used for etching. A dry etching apparatus similar to the above can be used.
ここで、開口１７ｅは、下部に位置し、絶縁体１４ａをマスクとして形成される開口１７ｅａと、上部に位置し、ハードマスク１６をマスクとして形成される開口１７ｅｂから構成されているとみることができる。開口１７ｅａは後の工程でビアホールまたはコンタクトホールなどとして機能し、開口１７ｅｂは後の工程で配線パターンなどを埋め込む溝として機能する。 Here, it can be considered that the opening 17e is composed of an opening 17ea that is located in the lower part and is formed using the insulator 14a as a mask, and an opening 17eb that is located in the upper part and is formed using the hard mask 16 as a mask. it can. The opening 17ea functions as a via hole or a contact hole in a later process, and the opening 17eb functions as a groove for embedding a wiring pattern or the like in a later process.
絶縁体１５ｂは、開口１７ｅｂの縁（開口１７ｅｂの内壁ということもできる。）がテーパー形状を有することが好ましい。なお、図９（Ｄ）に示すように、絶縁体１５ｂのテーパー形状部分が上面から見えるように形成されることもある。 The insulator 15b preferably has a tapered shape at the edge of the opening 17eb (also referred to as the inner wall of the opening 17eb). Note that as shown in FIG. 9D, the tapered portion of the insulator 15b may be formed so as to be seen from above.
絶縁体１３ａおよび絶縁体１４ｂは開口１７ｅａの縁（開口１７ｅａの内壁ということもできる。）がテーパー形状を有することが好ましい。また、絶縁体１４ｂの開口１７ｅａの縁の上部が丸みを有することが好ましい。開口１７ｅａをこのような形状とすることにより、後の工程で、水素に対するブロック性能が高い窒素を有する金属２０を被覆性良く形成することができる。なお、図９（Ｄ）に示すように、絶縁体１３ａのテーパー形状部分が上面から見えるように形成されることもある。 The insulator 13a and the insulator 14b preferably have a tapered shape at the edge of the opening 17ea (also referred to as the inner wall of the opening 17ea). Moreover, it is preferable that the upper part of the edge of the opening 17ea of the insulator 14b is rounded. By forming the opening 17ea in such a shape, it is possible to form the metal 20 having nitrogen with high blocking performance against hydrogen in a subsequent process with good coverage. Note that as shown in FIG. 9D, the tapered portion of the insulator 13a may be formed so as to be seen from above.
開口１７ｅａをこのような形状にエッチングするために、上記ドライエッチングにおいて、絶縁体１４ａのエッチングレートに対する絶縁体１３のエッチングレートを過剰に大きくしないことが好ましい。例えば、絶縁体１３のエッチングレートが絶縁体１４ａのエッチングレートの、８倍以下、好ましくは６倍以下、より好ましくは４倍以下とすればよい。 In order to etch the opening 17ea into such a shape, it is preferable that the etching rate of the insulator 13 with respect to the etching rate of the insulator 14a is not excessively increased in the dry etching. For example, the etching rate of the insulator 13 may be 8 times or less, preferably 6 times or less, more preferably 4 times or less that of the insulator 14a.
このような条件で上記ドライエッチングを行うことにより、開口１７ｅａの縁にテーパー形状を形成することができる。さらに、副生成物が形成されている場合でも、副生成物を除去して、絶縁体１４ｂの開口１７ｅａの縁の上部が丸みを有する形状にすることができる。 By performing the dry etching under such conditions, a tapered shape can be formed at the edge of the opening 17ea. Furthermore, even when the by-product is formed, the by-product can be removed to make the upper part of the edge of the opening 17ea of the insulator 14b round.
ただし、開口１７ｅの形状は必ずしも上記の形状に限られるものではない。例えば、開口１７ｅａおよび開口１７ｅｂの内壁が略垂直に形成されている形状とすることもできる。また、開口１７ｅｂが絶縁体１５ｂおよび絶縁体１４ｂに形成されるようにしてもよいし、開口１７ｅｂが絶縁体１５ｂ、絶縁体１４ｂおよび絶縁体１３ａに形成されるようにしてもよい。 However, the shape of the opening 17e is not necessarily limited to the above shape. For example, the inner walls of the opening 17ea and the opening 17eb may be formed substantially vertically. Further, the opening 17eb may be formed in the insulator 15b and the insulator 14b, or the opening 17eb may be formed in the insulator 15b, the insulator 14b, and the insulator 13a.
次に、開口１７ｅの中に窒素を有する金属２０を成膜する。ここで、窒素を有する金属２０は開口１７ｅの内壁および底面を覆うように被覆性良く成膜されることが好ましい。特に窒素を有する金属２０が、絶縁体１４ｂと開口１７ｅの縁において接していることが好ましく、絶縁体１４ｂに形成された開口を窒素を有する金属２０で塞ぐ形状となることがより好ましい。上述のように、絶縁体１４ｂの開口１７ｅａの縁をテーパー形状とし、絶縁体１４ｂの開口１７ｅａの縁の上部が丸みを有する形状とすることにより、窒素を有する金属２０の被覆性をより向上させることができる。 Next, a metal 20 containing nitrogen is formed in the opening 17e. Here, it is preferable that the nitrogen-containing metal 20 is formed with good coverage so as to cover the inner wall and the bottom surface of the opening 17e. In particular, the metal 20 containing nitrogen is preferably in contact with the insulator 14b at the edge of the opening 17e, and more preferably has a shape in which the opening formed in the insulator 14b is closed with the metal 20 containing nitrogen. As described above, the edge of the opening 17ea of the insulator 14b is tapered, and the upper part of the edge of the opening 17ea of the insulator 14b is rounded, thereby further improving the coverage of the metal 20 containing nitrogen. be able to.
窒素を有する金属２０は、導電体２１より水素を透過させにくい導電体を用いることが好ましい。窒素を有する金属２０としては、窒化タンタルまたは窒化チタン、特に窒化タンタルを用いることが好ましい。このような窒素を有する金属２０を設けることにより、水素、水などの不純物が導電体２１中に拡散することを抑制することができる。さらに、導電体２１に含まれる金属成分の拡散を防ぐ、導電体２１の酸化を防ぐ、導電体２１の開口１７ｅに対する密着性を向上させるなどの効果を得ることができる。また、窒素を有する金属２０を積層で形成する場合、例えば、チタン、タンタル、窒化チタンまたは窒化タンタルなどを用いてもよい。また、窒素を有する金属として窒化タンタルを成膜する場合、成膜後にＲＴＡ装置による加熱処理を行ってもよい。 As the metal 20 having nitrogen, it is preferable to use a conductor that is less permeable to hydrogen than the conductor 21. As the metal 20 having nitrogen, it is preferable to use tantalum nitride or titanium nitride, particularly tantalum nitride. By providing such a metal 20 having nitrogen, it is possible to prevent impurities such as hydrogen and water from diffusing into the conductor 21. Furthermore, effects such as preventing diffusion of the metal component contained in the conductor 21, preventing oxidation of the conductor 21, and improving the adhesion of the conductor 21 to the opening 17e can be obtained. In addition, when the metal 20 containing nitrogen is formed in a stacked manner, for example, titanium, tantalum, titanium nitride, tantalum nitride, or the like may be used. In the case where tantalum nitride is formed as a metal containing nitrogen, heat treatment using an RTA apparatus may be performed after the film formation.
窒素を有する金属２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。ここで、窒素を有する金属の成膜は、被覆性の良好な方法で行われることが好ましく、例えば、コリメートスパッタ法、ＭＣＶＤ法またはＡＬＤ法などを用いることが好ましい。 The film formation of the metal 20 containing nitrogen can be performed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Here, the film formation of the metal containing nitrogen is preferably performed by a method with good coverage, and for example, a collimated sputtering method, an MCVD method, or an ALD method is preferably used.
ここで、コリメートスパッタ法は、ターゲットと基板との間にコリメータを設置することによって、指向性のある成膜を行うことができる。つまり、基板に対し垂直成分を持つスパッタ粒子がコリメータを通過して基板に到達する。これにより、アスペクト比が高い開口１７ｅａの底面までスパッタ粒子が到達しやすくなるため、開口１７ｅａの底面にも十分成膜することができる。また、上述のように開口１７ｅａおよび開口１７ｅｂの内壁をテーパー形状とすることにより、開口１７ｅａおよび開口１７ｅｂの内壁にも十分成膜することができる。 Here, in the collimated sputtering method, a directional film can be formed by installing a collimator between the target and the substrate. That is, sputtered particles having a component perpendicular to the substrate pass through the collimator and reach the substrate. This makes it easy for sputtered particles to reach the bottom surface of the opening 17ea having a high aspect ratio, so that the film can be sufficiently formed on the bottom surface of the opening 17ea. Further, by forming the inner walls of the opening 17ea and the opening 17eb into a tapered shape as described above, the film can be sufficiently formed on the inner walls of the opening 17ea and the opening 17eb.
また、窒素を有する金属２０を、ＡＬＤ法を用いて成膜することにより、窒素を有する金属２０を良好な被覆性で成膜し、且つ窒素を有する金属２０にピンホールなどが形成されることを抑制することができる。このように窒素を有する金属２０を成膜することにより、水素、水などの不純物が窒素を有する金属２０を通過して導電体２１に拡散することをさらに抑制することができる。例えば、ＡＬＤ法を用いて窒素を有する金属２０として窒化タンタルを成膜する場合、ペンタキス（ジメチルアミノ）タンタル（構造式：Ｔａ［Ｎ（ＣＨ３）２］５）をプリカーサとして用いることができる。 In addition, by forming the metal 20 having nitrogen using the ALD method, the metal 20 having nitrogen can be formed with good coverage, and pin holes and the like are formed in the metal 20 having nitrogen. Can be suppressed. By forming the nitrogen-containing metal 20 in this way, impurities such as hydrogen and water can be further prevented from passing through the nitrogen-containing metal 20 and diffusing into the conductor 21. For example, when a tantalum nitride film is formed as the nitrogen-containing metal 20 using the ALD method, pentakis (dimethylamino) tantalum (structural formula: Ta [N (CH 3 ) 2 ] 5 ) can be used as a precursor.
窒素を有する金属２０の成膜にＡＬＤ法などを用いて行うと、電気抵抗率の高い窒素を有する金属２０が形成されることがある。窒素を有する金属２０の電気抵抗率が高くなると導電体１２との電気的な接続に不具合が生じることがある。 When the ALD method or the like is used for forming the metal 20 containing nitrogen, the metal 20 containing nitrogen having a high electrical resistivity may be formed. If the electrical resistivity of the metal 20 containing nitrogen is increased, a failure may occur in the electrical connection with the conductor 12.
ここで本発明の一態様である窒素を有する金属の低抵抗化の処理方法について説明する。窒素を有する金属２０に希ガスを含むプラズマを照射することによって窒素を有する金属２０の電気抵抗率を低くすることができる。具体的には、例えばアルゴンガスを用いたプラズマを照射することで窒素を有する金属２０の表面にプラズマ中のアルゴンのプラスイオンが照射される。アルゴンのプラスイオンは、プラズマ中の電界によって加速されるため、例えば、基板の裏面と略平行な面に対して垂直方向が電界の方向であれば、この電界の方向に照射される。従って、開口１７ｅの側面に形成された窒素を有する金属２０の表面は電界方向と略平行に面するため、アルゴンのプラスイオンの照射量は少なくなるので開口１７ｅの側面に形成された窒素を有する金属２０は低抵抗化され難い。一方、基板の裏面と略平行に面した領域は、電界方向と垂直に面するためアルゴンのプラスイオンの照射が多くなるために基板の裏面と略平行に面した領域は低抵抗化される。従って、開口１７ｅの底面の導電体１２の露出した部分との電気的接続が良好となり好ましい。なお、絶縁体１４ｂと窒素を有する金属２０とが接する領域のうち基板の裏面と略平行な領域の窒素を有する金属２０も低抵抗化される。図１０（Ａ）中にイオンの照射方向を矢印で記す。また、イオン照射によって窒素を有する金属２０が低抵抗化された領域を点線で表記する。（図１０（Ａ）および（Ｂ）参照。）。 Here, a method for reducing resistance of a metal containing nitrogen which is one embodiment of the present invention is described. By irradiating the nitrogen-containing metal 20 with plasma containing a rare gas, the electrical resistivity of the nitrogen-containing metal 20 can be lowered. Specifically, for example, by irradiating plasma using argon gas, the surface of the metal 20 containing nitrogen is irradiated with positive ions of argon in the plasma. Since argon positive ions are accelerated by the electric field in the plasma, for example, if the direction perpendicular to the surface substantially parallel to the back surface of the substrate is the direction of the electric field, the positive ion is irradiated in the direction of the electric field. Therefore, since the surface of the metal 20 having nitrogen formed on the side surface of the opening 17e faces substantially parallel to the electric field direction, the irradiation amount of positive ions of argon is reduced, so that the nitrogen formed on the side surface of the opening 17e is included. The metal 20 is hardly reduced in resistance. On the other hand, since the region facing substantially parallel to the back surface of the substrate faces perpendicular to the electric field direction, the irradiation of argon plus ions increases, so that the region facing substantially parallel to the back surface of the substrate is reduced in resistance. Therefore, the electrical connection with the exposed portion of the conductor 12 on the bottom surface of the opening 17e is favorable, which is preferable. Note that the resistance of the metal 20 having nitrogen in a region substantially parallel to the back surface of the substrate in the region where the insulator 14b and the metal 20 having nitrogen are in contact with each other is also reduced. In FIG. 10A, the ion irradiation direction is indicated by an arrow. Further, a region in which the resistance of the metal 20 having nitrogen is reduced by ion irradiation is indicated by a dotted line. (See FIGS. 10A and 10B.)
プラズマ処理を行う装置としては、ドライエッチング装置、ＰＥＣＶＤ装置、高密度プラズマ装置およびスパッタ装置などを用いることができる。特にスパッタ装置を用いる場合は、該スパッタ装置が逆スパッタ処理の機能を有することが好ましい。 As an apparatus for performing plasma treatment, a dry etching apparatus, a PECVD apparatus, a high-density plasma apparatus, a sputtering apparatus, or the like can be used. In particular, when a sputtering apparatus is used, it is preferable that the sputtering apparatus has a reverse sputtering processing function.
スパッタ法による成膜では、通常はプラズマ中のプラスイオンはターゲットに向かって進むように電界が設定されているが、逆スパッタ処理とは、プラズマ中のプラスイオンが、ターゲットの方向ではなく、基板の方向に向かって進むように電界を切り替えて処理を行なうことを言う。 In film formation by sputtering, the electric field is usually set so that positive ions in the plasma travel toward the target, but with reverse sputtering treatment, the positive ions in the plasma are not in the direction of the target, but in the substrate. The processing is performed by switching the electric field so as to proceed in the direction of.
次に、窒素を有する金属が、イオン照射されることによって低抵抗化されるメカニズムについて、窒化タンタルを用いた一例を説明する。窒化タンタル中には、ＴａとＮの結合の他に、ＴａとＯの結合などが含まれる。ＴａとＮの結合の割合が大きい窒化タンタルは抵抗率が低いがＴａとＯの結合の割合が多くなると抵抗率が高くなる。従って、イオン照射による物理的なダメージによってＴａとＯの結合を切断し、ＴａとＯの結合を減少させることにより、窒化タンタル中のＴａとＮの結合の割合を増加させることができる。この結果、窒化タンタルを低抵抗化することができると考えられる。 Next, an example using tantalum nitride will be described regarding the mechanism by which the resistance of a metal containing nitrogen is reduced by ion irradiation. In tantalum nitride, Ta and O bonds are included in addition to Ta and N bonds. Tantalum nitride with a large Ta / N bond ratio has a low resistivity, but the resistivity increases with an increase in the Ta / O bond ratio. Therefore, by cutting the bond between Ta and O due to physical damage caused by ion irradiation and reducing the bond between Ta and O, the ratio of Ta and N bonds in tantalum nitride can be increased. As a result, it is considered that the resistance of tantalum nitride can be reduced.
または、窒化タンタルの成膜にＡＬＤ法などを用いて行うと窒化タンタルの表面付近は、ＴａとＮの結合よりもＴａとＯの結合の割合が大きいことがある。このＴａとＯの結合の割合が大きい高抵抗な部分をイオン照射による物理的なダメージによって除去することで窒化タンタルを低抵抗化することができると考えられる。ＴａとＯの結合の割合が大きい高抵抗な部分は、表面から３ｎｍ以下、または５ｎｍ以下とする。 Alternatively, when the tantalum nitride film is formed using an ALD method or the like, the ratio of the Ta and O bond may be larger than the Ta and N bond near the surface of the tantalum nitride. It is considered that the resistance of tantalum nitride can be reduced by removing the high resistance portion where the ratio of Ta and O bonds is large by physical damage caused by ion irradiation. The high resistance portion where the proportion of Ta and O bonds is large is 3 nm or less or 5 nm or less from the surface.
次に窒素を有する金属２０の上に開口１７ｅを埋め込むように導電体２１を成膜する。（図１１（Ａ）（Ｂ）参照。）。 Next, a conductor 21 is formed on the metal 20 containing nitrogen so as to fill the opening 17e. (See FIGS. 11A and 11B.)
導電体２１としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。導電体２１の成膜は、導電体２１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法またはメッキ法などを用いて行うことができる。ここで、導電体２１の成膜は、開口１７ｅを埋め込むように行うので、ＣＶＤ法（特にＭＣＶＤ法）またはメッキ法を用いることが好ましい。 Examples of the conductor 21 include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, A conductor containing one or more of tin, tantalum, and tungsten may be used in a single layer or a stacked layer. The conductor 21 can be formed by sputtering, CVD, MBE, PLD, ALD, plating, or the like. Here, since the film formation of the conductor 21 is performed so as to fill the opening 17e, it is preferable to use the CVD method (particularly the MCVD method) or the plating method.
次に、導電体２１、窒素を有する金属２０、ハードマスク１６ａおよび絶縁体１５ｂに研磨処理を行って、開口１７ｆに埋め込まれた窒素を有する金属２０ａおよび導電体２１ａを形成する（図１１（Ｃ）（Ｄ）参照。）。研磨処理としては、機械的研磨、化学的研磨、ＣＭＰなどを行えばよい。例えば、ＣＭＰ処理を行うことで、絶縁体１５ｂ、導電体２１および窒素を有する金属２０の上部、並びにハードマスク１６ａを除去し、上面が平坦な絶縁体１５ｃ、導電体２１ａおよび窒素を有する金属２０ａを形成することができる。 Next, the conductor 21, the metal 20 containing nitrogen, the hard mask 16a, and the insulator 15b are polished to form the metal 20a containing nitrogen and the conductor 21a embedded in the opening 17f (FIG. 11C (See (D)). As the polishing treatment, mechanical polishing, chemical polishing, CMP, or the like may be performed. For example, by performing the CMP process, the insulator 15b, the conductor 21, and the upper part of the metal 20 having nitrogen and the hard mask 16a are removed, and the insulator 15c, the conductor 21a, and the metal 20a having nitrogen having a flat upper surface are removed. Can be formed.
ここで、開口１７ｆは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｆａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｆｂから構成されているとみることができる。開口１７ｆａは絶縁体１３ａおよび絶縁体１４ｂに形成され、開口１７ｆｂは絶縁体１５ｃに形成される。窒素を有する金属２０ａおよび導電体２１ａの開口１７ｆａに埋め込まれる部分はプラグとして機能し、窒素を有する金属２０ａおよび導電体２１ａの開口１７ｆｂに埋め込まれる部分は配線などとして機能する。 Here, it can be considered that the opening 17f is composed of an opening 17fa that functions as a via hole or a contact hole at the lower part and an opening 17fb that functions as a groove for embedding a wiring pattern or the like at the upper part. . The opening 17fa is formed in the insulator 13a and the insulator 14b, and the opening 17fb is formed in the insulator 15c. The portion embedded in the opening 17fa of the metal 20a and conductor 21a containing nitrogen functions as a plug, and the portion embedded in the opening 17fb of the metal 20a containing nitrogen and the conductor 21a functions as a wiring.
窒素を有する金属２０ａは、絶縁体１４ｂと開口１７ｆａの縁で接していることが好ましい。窒素を有する金属２０ａは、絶縁体１４ｂの開口１７ｆａの上部の丸みを有する形状の部分、開口１７ｆａの縁のテーパー形状を有する部分と接していることがより好ましく、絶縁体１４ｂの上面と接していることがさらに好ましい。さらに、窒素を有する金属２０ａは、絶縁体１３ａの開口１７ｆａの内壁と接し、絶縁体１５ｃの開口１７ｆｂの内壁と接していることが好ましい。 The nitrogen-containing metal 20a is preferably in contact with the insulator 14b at the edge of the opening 17fa. More preferably, the metal 20a containing nitrogen is in contact with the rounded portion of the upper portion of the opening 17fa of the insulator 14b and the portion having the tapered shape of the edge of the opening 17fa, and is in contact with the upper surface of the insulator 14b. More preferably. Further, the metal 20a having nitrogen is preferably in contact with the inner wall of the opening 17fa of the insulator 13a and in contact with the inner wall of the opening 17fb of the insulator 15c.
また、本実施の形態に示すように、ビアホールまたはコンタクトホールなどとして機能する開口１７ｅａと、配線パターンなどを埋め込む溝として機能する開口１７ｅｂからなる開口１７ｅを形成してから、窒素を有する金属２０を成膜することにより、窒素を有する金属２０ａの配線として機能する部分とプラグとして機能する部分が一体化されて形成される。これにより、例えば、開口１７ｅａと開口１７ｅｂの境界近傍などで、窒素を有する金属２０ａが途切れることなく成膜されるので、より水素および水に対するブロックする機能を向上させることができる。また、配線とプラグをそれぞれシングルダマシン法を用いて成膜する場合、プラグの形成と配線の形成にそれぞれ、導電体の成膜とＣＭＰ処理などの研磨処理が一回ずつ必要だが、本実施の形態に示す方法では、配線およびプラグ形成のための導電体の成膜とＣＭＰ処理などの研磨処理を一回で済ませることができるため、工程の短縮を図ることができる。 Further, as shown in the present embodiment, after forming an opening 17e composed of an opening 17ea that functions as a via hole or a contact hole and an opening 17eb that functions as a groove for embedding a wiring pattern or the like, the metal 20 containing nitrogen is added. By forming the film, a portion functioning as a wiring of the metal 20a containing nitrogen and a portion functioning as a plug are formed integrally. Thereby, for example, the metal 20a having nitrogen is formed without interruption in the vicinity of the boundary between the opening 17ea and the opening 17eb, so that the function of blocking hydrogen and water can be further improved. In addition, when the wiring and the plug are each formed using a single damascene method, a conductive film formation and a polishing process such as a CMP process are required once for the plug formation and the wiring formation. In the method described in the embodiment, the conductor film formation for wiring and plug formation and the polishing process such as the CMP process can be performed once, so that the process can be shortened.
ここで、本実施の形態に示す半導体装置は、半導体基板の上に酸化物半導体が設けられており、半導体基板と酸化物半導体の間に、上記の積層された絶縁体と、当該絶縁体に形成された開口に埋め込まれた、配線およびプラグとして機能する導電体と、が設けられている。本実施の形態に示す半導体装置は、酸化物半導体を用いてトランジスタが形成されており、当該トランジスタを含む素子層が半導体基板を含む素子層の上に形成されている。半導体基板を含む素子層にトランジスタを形成してもよい。また、容量素子などを含む素子層を適宜設けてもよい。例えば、容量素子などを含む素子層を、酸化物半導体を含む素子層の上に形成してもよいし、半導体基板を含む素子層と酸化物半導体を含む素子層との間に形成してもよい。 Here, in the semiconductor device described in this embodiment, an oxide semiconductor is provided over a semiconductor substrate, and the stacked insulator described above is provided between the semiconductor substrate and the oxide semiconductor. A conductor functioning as a wiring and a plug embedded in the formed opening is provided. In the semiconductor device described in this embodiment, a transistor is formed using an oxide semiconductor, and an element layer including the transistor is formed over an element layer including a semiconductor substrate. A transistor may be formed in an element layer including a semiconductor substrate. In addition, an element layer including a capacitor or the like may be provided as appropriate. For example, an element layer including a capacitor or the like may be formed over an element layer including an oxide semiconductor, or may be formed between an element layer including a semiconductor substrate and an element layer including an oxide semiconductor. Good.
このような構成の半導体装置において、図１１（Ｃ）（Ｄ）に示すように、絶縁体１４ｂに形成された開口１７ｆａの縁において窒素を有する金属２０ａが接していることが好ましい。言い換えると、絶縁体１４ｂに形成された開口１７ｆａを窒素を有する金属２０ａで塞ぐ形状となることが好ましい。 In the semiconductor device having such a structure, as shown in FIGS. 11C and 11D, it is preferable that the metal 20a having nitrogen is in contact with the edge of the opening 17fa formed in the insulator 14b. In other words, the opening 17fa formed in the insulator 14b is preferably closed with the metal 20a containing nitrogen.
ここで、絶縁体１４ｂは水素および水の拡散をブロックする機能を有しているため、絶縁体１３ａから絶縁体１４ｂを通って、酸化物半導体を含む素子層に水素や水などの不純物が拡散することを防ぐことができる。さらに、窒素を有する金属２０は水素および水の拡散をブロックする機能を有しており、窒素を有する金属２０が絶縁体１４ｂの開口１７ｆを塞ぐように設けられている。これにより、絶縁体１４ｂの開口１７ｆにおいて、導電体２１を通って、酸化物半導体を含む素子層に水素や水などの不純物が拡散することを防ぐことができる。 Here, since the insulator 14b has a function of blocking diffusion of hydrogen and water, impurities such as hydrogen and water diffuse from the insulator 13a through the insulator 14b to the element layer including the oxide semiconductor. Can be prevented. Further, the metal 20 having nitrogen has a function of blocking the diffusion of hydrogen and water, and the metal 20 having nitrogen is provided so as to close the opening 17f of the insulator 14b. Accordingly, impurities such as hydrogen and water can be prevented from diffusing into the element layer including the oxide semiconductor through the conductor 21 in the opening 17f of the insulator 14b.
このように、半導体基板と酸化物半導体の間を、絶縁体１４ｂと窒素を有する金属２０ａで分断することにより、半導体基板を含む素子層などに含まれる水素または水などの不純物が、絶縁体１４ｂに形成されるプラグ（導電体２１）やビアホール（開口１７ｆａ）を介して上層に拡散することをふせぐことができる。特に半導体基板としてシリコン基板を用いる場合、シリコン基板のダングリングボンドを終端するために水素が用いられるため、半導体基板を含む素子層に含まれる水素の量が多く、酸化物半導体を含む素子層まで水素が拡散する恐れがあるが、本実施の形態に示すような構成とすることにより、酸化物半導体を含む素子層に水素が拡散することを防ぐことができる。 In this manner, the semiconductor substrate and the oxide semiconductor are separated from each other by the insulator 14b and the nitrogen-containing metal 20a, whereby impurities such as hydrogen or water contained in an element layer including the semiconductor substrate can be separated from the insulator 14b. It is possible to prevent diffusion to the upper layer through the plug (conductor 21) and via hole (opening 17fa) formed in the upper layer. In particular, when a silicon substrate is used as a semiconductor substrate, hydrogen is used to terminate dangling bonds of the silicon substrate, so that the amount of hydrogen contained in the element layer including the semiconductor substrate is large, and the element layer including the oxide semiconductor is used. Although hydrogen may diffuse, the structure as described in this embodiment can prevent hydrogen from diffusing into an element layer including an oxide semiconductor.
詳しくは後述するが、酸化物半導体は、水素または水などの不純物を低減し、キャリア密度を低くし、高純度真性または実質的に高純度真性である酸化物半導体とすることが好ましい。このような酸化物半導体を用いてトランジスタを形成することにより、トランジスタの電気特性を安定させることができる。また、高純度真性または実質的に高純度真性である酸化物半導体を用いることで、トランジスタの非導通時のリーク電流を低減することができる。また、高純度真性または実質的に高純度真性である酸化物半導体を用いることで、トランジスタの信頼性を向上させることができる。 Although described in detail later, it is preferable that the oxide semiconductor be an oxide semiconductor that has high purity intrinsic or substantially high purity intrinsic by reducing impurities such as hydrogen or water and carrier density. By forming a transistor using such an oxide semiconductor, the electrical characteristics of the transistor can be stabilized. In addition, by using an oxide semiconductor that is highly purified intrinsic or substantially highly purified intrinsic, leakage current when the transistor is off can be reduced. Further, by using an oxide semiconductor that is highly purified intrinsic or substantially highly purified intrinsic, the reliability of the transistor can be improved.
＜配線とプラグの作製方法２＞
以下では、図２（Ａ）および（Ｂ）とは異なる構成のプラグについて、図２（Ｃ）（Ｄ）の断面図および上面図を用いて説明する。図２（Ｃ）および（Ｄ）は、一点鎖線Ｘ１−Ｘ２に対応する断面図および上面図を示している。
<Method 2 for manufacturing wiring and plug>
Hereinafter, a plug having a structure different from those in FIGS. 2A and 2B will be described with reference to cross-sectional views and top views in FIGS. 2C and 2D show a cross-sectional view and a top view corresponding to the alternate long and short dash line X1-X2.
図２（Ｃ）は配線とプラグの完成図であり、絶縁体１３ａ、絶縁体１４ｂおよび絶縁体１５ｃに形成された開口１７ｆに埋め込まれた窒素を有する金属２０ａ、導電体２２ａおよび導電体２１ａと、を接続する構成となっている。ここで、開口１７ｆは上部と下部で形状が異なり、開口１７ｆの下部（以下、開口１７ｆａと呼ぶ。）は、ビアホールまたはコンタクトホールなどとして機能し、開口１７ｆの上部（以下、開口１７ｆｂと呼ぶ。）は、配線パターンなどを埋め込む溝として機能する。よって、窒素を有する金属２０ａ、導電体２２ａおよび導電体２１ａの開口１７ｆａに埋め込まれる部分はプラグとして機能し、窒素を有する金属２０ａ、導電体２２ａおよび導電体２１ａの開口１７ｆｂに埋め込まれる部分は配線などとして機能する。図２（Ａ）および（Ｂ）に示す配線とプラグとは、窒素を有する金属２０ａと、導電体２１ａと、の間に導電体２２ａが配置されている点が異なる。また、開口１７ｆａの底面において、窒素を有する金属２０ａと導電体１２とが接する領域の窒素を有する金属２０ａは低抵抗化されている領域を有する。図２（Ｃ）中に窒素を有する金属２０ａが低抵抗化された領域を点線で表記する。 FIG. 2C is a completed drawing of wiring and plugs, and includes a metal 20a having nitrogen embedded in an opening 17f formed in the insulator 13a, the insulator 14b, and the insulator 15c, the conductor 22a, and the conductor 21a. , Are connected to each other. Here, the shape of the opening 17f is different between the upper part and the lower part, and the lower part of the opening 17f (hereinafter referred to as opening 17fa) functions as a via hole or a contact hole, and the upper part of the opening 17f (hereinafter referred to as opening 17fb). ) Functions as a groove for embedding a wiring pattern or the like. Therefore, the portion embedded in the opening 17fa of the metal 20a, conductor 22a, and conductor 21a containing nitrogen functions as a plug, and the portion embedded in the opening 17fb of the metal 20a, conductor 22a, and conductor 21a containing nitrogen is a wiring. Function as such. The wiring and plug shown in FIGS. 2A and 2B are different in that a conductor 22a is disposed between a metal 20a containing nitrogen and a conductor 21a. Further, in the bottom surface of the opening 17fa, the nitrogen-containing metal 20a in the region where the nitrogen-containing metal 20a and the conductor 12 are in contact has a region where the resistance is reduced. In FIG. 2C, a region in which the resistance of the metal 20a containing nitrogen is reduced is indicated by a dotted line.
図２（Ｃ）および（Ｄ）に示す本配線とプラグの作製方法としては、窒素を有する金属２０を成膜し、プラズマ処理を行うまでは、配線とプラグの作製方法１と同様である（図１０（Ａ）および（Ｂ）参照。）。プラズマ処理の方法およびプラズマ処理による窒素を有する金属２０ａの低抵抗化の効果については、上述の配線とプラグの作製方法１を参酌する。 2 (C) and 2 (D) is the same as the wiring and plug manufacturing method 1 until the nitrogen-containing metal 20 is formed and plasma treatment is performed (see FIG. 2C and FIG. 2D). (See FIGS. 10A and 10B.) For the plasma treatment method and the effect of reducing the resistance of the metal 20a containing nitrogen by the plasma treatment, the above-described wiring and plug manufacturing method 1 are referred to.
また、プラズマ処理として例えば、逆スパッタを行った後に、導電体２２ａとなる導電体をスパッタ法によって成膜してもよい。この方法は、同一のスパッタ装置内で連続して行うことができるので生産性の向上が見込まれる。 Further, as the plasma treatment, for example, after performing reverse sputtering, a conductor to be the conductor 22a may be formed by sputtering. Since this method can be performed continuously in the same sputtering apparatus, improvement in productivity is expected.
導電体２２ａとなる導電体としては、例えば、窒化タンタルまたは窒化チタン、特に窒化タンタルを用いることが好ましい。また、導電体２２ａとなる導電体を積層膜とすることもできる。例えば、窒化タンタルとタンタルとの積層膜とすることができる。窒化タンタルとタンタルとの積層膜とすることで、導電体２１ａとして銅を用いた場合、銅とタンタルとの密着性が向上して好ましい。 As the conductor to be the conductor 22a, for example, tantalum nitride or titanium nitride, particularly tantalum nitride is preferably used. Alternatively, the conductor to be the conductor 22a can be a laminated film. For example, it can be a laminated film of tantalum nitride and tantalum. By using a laminated film of tantalum nitride and tantalum, when copper is used as the conductor 21a, the adhesion between copper and tantalum is improved, which is preferable.
この後の作製工程および効果については、上述の配線とプラグの作製方法１を参酌する。これで、図２（Ｃ）および（Ｄ）に示す、配線とプラグを作製する事ができる。 For the subsequent manufacturing steps and effects, the above-described wiring and plug manufacturing method 1 is referred to. Thus, wirings and plugs shown in FIGS. 2C and 2D can be manufactured.
なお、本実施の形態に示す配線とプラグの形状は、図２に示す形状に限られるものではない。図２に示す形状とは異なる配線とプラグを以下に示す。 Note that the shapes of the wirings and plugs described in this embodiment are not limited to the shapes illustrated in FIGS. Wirings and plugs different from the shape shown in FIG. 2 are shown below.
図３（Ａ）に示す配線とプラグの形状は、開口１７ｇの形状が開口１７ｆと違う点において、図２（Ｃ）に示す形状と異なる。開口１７ｇは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｇａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｇｂから構成されているとみることができる。開口１７ｇａは絶縁体１３ａおよび絶縁体１４ｂの下部に形成され、開口１７ｇｂは絶縁体１５ｃおよび絶縁体１４ｂの上部に形成される。よって、図３（Ａ）に示す構成において、窒素を有する金属２０ａおよび導電体２１ａの配線などとして機能する部分が絶縁体１４ｂの上部に埋め込まれるように設けられる。ここで、絶縁体１４ｂに設けられた開口の内壁は、開口１７ｇａの内壁と開口１７ｇｂの内壁が階段状に形成される。 3A differs from the shape shown in FIG. 2C in that the shape of the opening 17g is different from the shape of the opening 17f. It can be considered that the opening 17g is composed of an opening 17ga which functions as a via hole or a contact hole located at the lower part and an opening 17gb which functions as a groove located at the upper part and burying a wiring pattern or the like. The opening 17ga is formed below the insulators 13a and 14b, and the opening 17gb is formed above the insulators 15c and 14b. Therefore, in the structure illustrated in FIG. 3A, a portion that functions as a wiring of the metal 20a containing nitrogen and the conductor 21a is embedded in the upper portion of the insulator 14b. Here, as for the inner wall of the opening provided in the insulator 14b, the inner wall of the opening 17ga and the inner wall of the opening 17gb are formed stepwise.
図３（Ｂ）に示す配線とプラグの形状は、開口１７ｈの形状が開口１７ｆと違う点において、図２（Ｃ）に示す形状と異なる。開口１７ｈは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｈａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｈｂから構成されているとみることができる。開口１７ｈａは絶縁体１３ａの下部に形成され、開口１７ｈｂは絶縁体１５ｃ、絶縁体１４ｂおよび絶縁体１３ａの上部に形成される。よって、図３（Ｂ）に示す構成において、窒素を有する金属２０ａおよび導電体２１ａの配線などとして機能する部分が絶縁体１３ａの上部に埋め込まれるように設けられる。ここで、絶縁体１３ａに設けられた開口の内壁は、開口１７ｈａの内壁と開口１７ｈｂの内壁が階段状に形成される。 3B is different from the shape shown in FIG. 2C in that the shape of the opening 17h is different from the shape of the opening 17f. It can be considered that the opening 17h is composed of an opening 17ha that functions as a via hole or a contact hole located in the lower part and an opening 17hb that functions as a groove that lies in the upper part and embeds a wiring pattern or the like. The opening 17ha is formed in the lower part of the insulator 13a, and the opening 17hb is formed in the upper part of the insulator 15c, the insulator 14b, and the insulator 13a. Therefore, in the structure illustrated in FIG. 3B, a portion that functions as a wiring of the metal 20a containing nitrogen and the conductor 21a is embedded in the upper portion of the insulator 13a. Here, as for the inner wall of the opening provided in the insulator 13a, the inner wall of the opening 17ha and the inner wall of the opening 17hb are formed stepwise.
図３（Ｃ）に示す配線とプラグの形状は、開口１７ｉの形状が開口１７ｆと違う点において、図２（Ｃ）に示す形状と異なる。開口１７ｉは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｉａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｉｂから構成されているとみることができる。開口１７ｉａは絶縁体１３ａに形成され、開口１７ｉｂは絶縁体１５ｃおよび絶縁体１４ｂに形成される。よって、図３（Ｃ）に示す構成において、窒素を有する金属２０ａおよび導電体２１ａの配線などとして機能する部分が絶縁体１４ｂに埋め込まれるように設けられる。ここで、絶縁体１４ｂの開口に設けられた内壁はなだらかなテーパー状に形成される。 The shape of the wiring and plug shown in FIG. 3C is different from the shape shown in FIG. 2C in that the shape of the opening 17i is different from the shape of the opening 17f. It can be considered that the opening 17i includes an opening 17ia that functions as a via hole or a contact hole located in the lower part, and an opening 17ib that functions as a groove that lies in the upper part and embeds a wiring pattern or the like. The opening 17ia is formed in the insulator 13a, and the opening 17ib is formed in the insulator 15c and the insulator 14b. Therefore, in the structure illustrated in FIG. 3C, a portion that functions as a wiring of the metal 20a containing nitrogen and the conductor 21a is embedded in the insulator 14b. Here, the inner wall provided in the opening of the insulator 14b is formed in a gentle taper shape.
図４（Ａ）に示す配線とプラグの形状は、開口１７ｊの形状が開口１７ｆと違う点において、図２（Ｃ）に示す形状と異なる。開口１７ｊは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｊａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｊｂから構成されているとみることができる。開口１７ｊａは絶縁体１３ａおよび絶縁体１４ｂに形成され、開口１７ｊｂは絶縁体１５ｃに形成される。よって、図４（Ａ）に示す構成において、窒素を有する金属２０ａおよび導電体２１ａの配線などとして機能する部分が絶縁体１５ｃに埋め込まれるように設けられる。ここで、絶縁体１３ａおよび絶縁体１４ｂに設けられた開口１７ｊａの内壁は導電体１２に対して略垂直に設けられる。また、絶縁体１５ｃに設けられた開口１７ｊｂの内壁は絶縁体１４ｂに対して略垂直に設けられる。また、このように開口の内壁を略垂直に設ける場合、開口の内壁にも窒素を有する金属２０ａを十分な膜厚で成膜するために、ＡＬＤ法などを用いて窒素を有する金属２０ａを成膜することが好ましい。 The shape of the wiring and plug shown in FIG. 4A is different from the shape shown in FIG. 2C in that the shape of the opening 17j is different from the shape of the opening 17f. It can be considered that the opening 17j is composed of an opening 17ja that functions as a via hole or a contact hole located at the lower part and an opening 17jb that functions as a groove that embeds a wiring pattern or the like located at the upper part. The opening 17ja is formed in the insulator 13a and the insulator 14b, and the opening 17jb is formed in the insulator 15c. Therefore, in the structure illustrated in FIG. 4A, a portion that functions as a wiring of the metal 20a containing nitrogen and the conductor 21a is embedded in the insulator 15c. Here, the inner wall of the opening 17ja provided in the insulator 13a and the insulator 14b is provided substantially perpendicular to the conductor 12. The inner wall of the opening 17jb provided in the insulator 15c is provided substantially perpendicular to the insulator 14b. When the inner wall of the opening is provided substantially vertically as described above, the metal 20a having nitrogen is formed by using an ALD method or the like in order to form the metal 20a having nitrogen on the inner wall of the opening with a sufficient film thickness. It is preferable to form a film.
図４（Ｂ）（Ｃ）に示す配線とプラグの形状は、開口１７ｋの形状が開口１７ｊと違う点において、図４（Ａ）に示す形状と異なる。開口１７ｋは、下部に位置し、ビアホールまたはコンタクトホールなどとして機能する開口１７ｋａと、上部に位置し、配線パターンなどを埋め込む溝として機能する開口１７ｋｂから構成されているとみることができる。図４（Ｂ）（Ｃ）に示す配線とプラグの形状は、開口１７ｋａの幅の最大値が、開口１７ｋｂの幅の最小値と略一致する。例えば、図４（Ｂ）（Ｃ）に示す開口１７ｋａのＸ１−Ｘ２方向の幅が、開口１７ｋｂのＸ１−Ｘ２方向の幅と略一致する。このようにすることで、配線の占有面積を低減することができる。開口１７ｋのような形状にする場合、例えば、図７（Ａ）（Ｂ）に示すハードマスク１６の開口１７ａのＸ１−Ｘ２方向の幅と、図７（Ｃ）（Ｄ）に示すレジストマスク１８ａの開口１７ｂのＸ１−Ｘ２方向の幅が略一致するように設定すればよい。 4B and 4C are different from the shape shown in FIG. 4A in that the shape of the opening 17k is different from the shape of the opening 17j. It can be considered that the opening 17k is composed of an opening 17ka that functions as a via hole or a contact hole located in the lower part and an opening 17kb that functions as a groove located in the upper part and burying a wiring pattern or the like. In the wiring and plug shapes shown in FIGS. 4B and 4C, the maximum value of the width of the opening 17ka substantially matches the minimum value of the width of the opening 17kb. For example, the width in the X1-X2 direction of the opening 17ka shown in FIGS. 4B and 4C substantially matches the width in the X1-X2 direction of the opening 17kb. By doing in this way, the occupation area of wiring can be reduced. In the case of a shape like the opening 17k, for example, the width in the X1-X2 direction of the opening 17a of the hard mask 16 shown in FIGS. 7A and 7B and the resist mask 18a shown in FIGS. What is necessary is just to set so that the width | variety of the X1-X2 direction of the opening 17b may correspond substantially.
＜酸化物半導体膜を有するトランジスタの構成＞
図１２（Ａ）（Ｂ）および（Ｃ）に酸化物半導体を含む素子層に形成されるトランジスタ６０ａの構成の一例を示す。図１２（Ａ）はトランジスタ６０ａの上面図であり、図１２（Ｂ）はトランジスタ６０ａのチャネル長方向Ａ１−Ａ２に対応する断面図であり、図１２（Ｃ）はトランジスタ６０ａのチャネル幅方向Ａ３−Ａ４に対応する断面図である。なお、トランジスタのチャネル長方向とは、基板と水平な面内において、ソース（ソース領域またはソース電極）およびドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
<Structure of Transistor Having Oxide Semiconductor Film>
FIGS. 12A to 12C illustrate an example of a structure of the transistor 60a formed in the element layer including an oxide semiconductor. 12A is a top view of the transistor 60a, FIG. 12B is a cross-sectional view corresponding to the channel length direction A1-A2 of the transistor 60a, and FIG. 12C is a channel width direction A3 of the transistor 60a. It is sectional drawing corresponding to -A4. Note that the channel length direction of a transistor means a direction in which carriers move between a source (source region or source electrode) and a drain (drain region or drain electrode) in a plane horizontal to the substrate, and the channel width direction Means a direction perpendicular to the channel length direction in a plane horizontal to the substrate.
なお、図１２（Ｂ）および図１２（Ｃ）などの断面図においては、パターン形成された導電体、半導体または絶縁体などの端部が直角に図示されているものがあるが本実施の形態に示す半導体装置はこれに限らず、端部を丸めた形状とすることもできる。 Note that in the cross-sectional views of FIGS. 12B and 12C and the like, there is a case where ends of a patterned conductor, semiconductor, insulator, or the like are illustrated at right angles. The semiconductor device shown in FIG. 5 is not limited to this, and may have a shape with rounded ends.
トランジスタ６０ａは、導電体６２ａと、導電体６２ｂと、絶縁体６５と、絶縁体６３と、絶縁体６４と、絶縁体６６ａと、半導体６６ｂと、導電体６８ａと、導電体６８ｂと、絶縁体６６ｃと、絶縁体７２と、導電体７４と、を有している。ここで、導電体６２ａおよび導電体６２ｂはトランジスタ６０ａのバックゲートとして機能し、絶縁体６５、絶縁体６３および絶縁体６４はトランジスタ６０ａのバックゲートに対するゲート絶縁膜として機能する。また、導電体６８ａおよび導電体６８ｂはトランジスタ６０ａのソースまたはドレインとして機能する。また、絶縁体７２はトランジスタ６０ａのゲート絶縁膜として機能し、導電体７４はトランジスタ６０ａのゲートとして機能する。 The transistor 60a includes a conductor 62a, a conductor 62b, an insulator 65, an insulator 63, an insulator 64, an insulator 66a, a semiconductor 66b, a conductor 68a, a conductor 68b, and an insulator. 66c, an insulator 72, and a conductor 74. Here, the conductor 62a and the conductor 62b function as a back gate of the transistor 60a, and the insulator 65, the insulator 63, and the insulator 64 function as a gate insulating film for the back gate of the transistor 60a. The conductor 68a and the conductor 68b function as a source or a drain of the transistor 60a. The insulator 72 functions as a gate insulating film of the transistor 60a, and the conductor 74 functions as a gate of the transistor 60a.
なお、詳細は後述するが、絶縁体６６ａ、絶縁体６６ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質を用いる場合がある。しかしながら、半導体６６ｂと積層させてトランジスタを形成する場合、電子は半導体６６ｂ、半導体６６ｂと絶縁体６６ａの界面近傍、および半導体６６ｂと絶縁体６６ｃの界面近傍を流れ、絶縁体６６ａおよび絶縁体６６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体６６ａおよび絶縁体６６ｃを導電体および半導体と記載せず、絶縁体または酸化物絶縁体と記載するものとする。 Note that although details will be described later, when the insulator 66a and the insulator 66c are used alone, a substance that can function as a conductor, a semiconductor, or an insulator may be used. However, when a transistor is formed by stacking with the semiconductor 66b, electrons flow near the interface between the semiconductor 66b, the semiconductor 66b and the insulator 66a, and near the interface between the semiconductor 66b and the insulator 66c, and the insulator 66a and the insulator 66c The transistor does not function as a channel of the transistor. Therefore, in this specification and the like, the insulator 66a and the insulator 66c are not described as a conductor and a semiconductor, but as an insulator or an oxide insulator.
なお、本実施の形態などにおいて、絶縁体という記載は、絶縁膜または絶縁層と言い換えることもできる。また、導電体という記載は、導電膜または導電層と言い換えることもできる。また、半導体という記載は、半導体膜または半導体層と言い換えることもできる。 Note that in this embodiment and the like, the term “insulator” can also be referred to as an insulating film or an insulating layer. The description of a conductor can also be referred to as a conductive film or a conductive layer. The term “semiconductor” can also be referred to as a semiconductor film or a semiconductor layer.
トランジスタ６０ａの下部では、絶縁体６１の上に、開口を有する絶縁体６７が設けられており、当該開口の中に導電体６２ａが設けられ、さらに導電体６２ａの上に導電体６２ｂが設けられている。導電体６２ａおよび導電体６２ｂの少なくとも一部は、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、と重なっている。ここで、トランジスタ６０ａのバックゲートとして機能する導電体６２ａおよび導電体６２ｂは、上述の配線およびプラグとして機能する導電体２１ａおよび導電体２１ｂと並行して作製することができる。よって、絶縁体６１は絶縁体１４ｂと、絶縁体６７は絶縁体１５ｃと、導電体６２ａは窒素を有する金属２０ａと、導電体６２ｂは導電体２１ａと対応している。 Under the transistor 60a, an insulator 67 having an opening is provided on the insulator 61. A conductor 62a is provided in the opening, and a conductor 62b is provided on the conductor 62a. ing. At least part of the conductor 62a and the conductor 62b overlaps with the insulator 66a, the semiconductor 66b, and the insulator 66c. Here, the conductor 62a and the conductor 62b that function as the back gate of the transistor 60a can be manufactured in parallel with the conductor 21a and the conductor 21b that function as the wiring and the plug described above. Therefore, the insulator 61 corresponds to the insulator 14b, the insulator 67 corresponds to the insulator 15c, the conductor 62a corresponds to the metal 20a containing nitrogen, and the conductor 62b corresponds to the conductor 21a.
導電体６２ａおよび導電体６２ｂの上に接して、導電体６２ａおよび導電体６２ｂの上面を覆うように絶縁体６５が設けられている。絶縁体６５の上に絶縁体６３が設けられ、絶縁体６３の上に絶縁体６４が設けられている。 An insulator 65 is provided in contact with the conductors 62a and 62b so as to cover the upper surfaces of the conductors 62a and 62b. An insulator 63 is provided on the insulator 65, and an insulator 64 is provided on the insulator 63.
ここで、導電体６２ａおよび導電体６２ｂのチャネル長方向の一端は導電体６８ａの一部と重なり、導電体６２ａおよび導電体６２ｂのチャネル長方向の他端は導電体６８ｂの一部と重なることが好ましい。このように導電体６２ａおよび導電体６２ｂを設けることにより、半導体６６ｂの導電体６８ａと導電体６８ｂの間の領域、つまり半導体６６ｂのチャネル形成領域、を導電体６２ａおよび導電体６２ｂで十分覆うことができる。これにより、導電体６２ａおよび導電体６２ｂは、トランジスタ６０ａのしきい値電圧の制御をより効果的に行うことができる。 Here, one end of the conductor 62a and the conductor 62b in the channel length direction overlaps with part of the conductor 68a, and the other end of the conductor 62a and conductor 62b in the channel length direction overlaps with part of the conductor 68b. Is preferred. By providing the conductor 62a and the conductor 62b in this manner, the region between the conductor 68a and the conductor 68b of the semiconductor 66b, that is, the channel formation region of the semiconductor 66b is sufficiently covered with the conductor 62a and the conductor 62b. Can do. Thus, the conductor 62a and the conductor 62b can more effectively control the threshold voltage of the transistor 60a.
絶縁体６４の上に絶縁体６６ａが設けられ、絶縁体６６ａの上面の少なくとも一部に接して半導体６６ｂが設けられている。なお、図１２（Ｂ）（Ｃ）においては、絶縁体６６ａおよび半導体６６ｂの端部が概略一致するように絶縁体６６ａおよび半導体６６ｂが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られるものではない。 An insulator 66a is provided over the insulator 64, and a semiconductor 66b is provided in contact with at least part of the top surface of the insulator 66a. Note that in FIGS. 12B and 12C, the insulator 66a and the semiconductor 66b are formed so that end portions of the insulator 66a and the semiconductor 66b are substantially coincident with each other; however, in the semiconductor device described in this embodiment, The configuration is not limited to this.
半導体６６ｂの上面の少なくとも一部に接して導電体６８ａおよび導電体６８ｂが形成されている。導電体６８ａと導電体６８ｂは離間して形成されており、図１２（Ｂ）に示すように導電体７４を挟んで対向して形成されていることが好ましい。 A conductor 68a and a conductor 68b are formed in contact with at least part of the upper surface of the semiconductor 66b. The conductors 68a and 68b are formed apart from each other, and are preferably formed to face each other with the conductor 74 interposed therebetween as shown in FIG.
半導体６６ｂの上面の少なくとも一部に接して絶縁体６６ｃが設けられる。絶縁体６６ｃは、導電体６８ａの上面および導電体６８ｂの上面などを覆うように形成され、導電体６８ａと導電体６８ｂの間で半導体６６ｂの上面の一部と接することが好ましい。 An insulator 66c is provided in contact with at least part of the upper surface of the semiconductor 66b. The insulator 66c is preferably formed so as to cover the upper surface of the conductor 68a, the upper surface of the conductor 68b, and the like, and is in contact with part of the upper surface of the semiconductor 66b between the conductor 68a and the conductor 68b.
絶縁体６６ｃの上に絶縁体７２が設けられる。絶縁体７２は、導電体６８ａと導電体６８ｂの間で絶縁体６６ｃの上面の一部と接することが好ましい。 An insulator 72 is provided on the insulator 66c. The insulator 72 is preferably in contact with part of the upper surface of the insulator 66c between the conductor 68a and the conductor 68b.
絶縁体７２の上に導電体７４が設けられる。導電体７４は導電体６８ａと導電体６８ｂの間で絶縁体７２の上面の一部と接することが好ましい。 A conductor 74 is provided on the insulator 72. The conductor 74 is preferably in contact with part of the upper surface of the insulator 72 between the conductor 68a and the conductor 68b.
また、導電体７４を覆って絶縁体７９が設けられる。ただし、絶縁体７９は必ずしも設ける必要はない。 An insulator 79 is provided to cover the conductor 74. However, the insulator 79 is not necessarily provided.
絶縁体６６ｃは、絶縁体６６ａ、半導体６６ｂ、導電体６８ａおよび導電体６８ｂを覆って、絶縁体６４の上面と接するように設けられている。 The insulator 66c is provided so as to cover the insulator 66a, the semiconductor 66b, the conductor 68a, and the conductor 68b and to be in contact with the upper surface of the insulator 64.
ただし、トランジスタ６０ａは図１２（Ａ）、（Ｂ）および（Ｃ）に示す構成に限定されるものではない。例えば、絶縁体６６ｃ、絶縁体７２および導電体７４のＡ１−Ａ２方向の側面が一致するように設けられていてもよい。また、例えば、絶縁体７２が絶縁体６６ａ、半導体６６ｂ、導電体６８ａおよび導電体６８ｂを覆って、絶縁体６４の上面と接するように設けられる構成としてもよい。 However, the transistor 60a is not limited to the structure shown in FIGS. 12A, 12B, and 12C. For example, the insulator 66c, the insulator 72, and the conductor 74 may be provided so that the side surfaces in the A1-A2 direction coincide with each other. For example, the insulator 72 may be provided so as to cover the insulator 66a, the semiconductor 66b, the conductor 68a, and the conductor 68b so as to be in contact with the upper surface of the insulator 64.
なお、導電体７４は、絶縁体７２、絶縁体６６ｃ、絶縁体６４、絶縁体６３、絶縁体６５などに形成された開口を介して導電体６２ｂと接続される構成としてもよい。 Note that the conductor 74 may be connected to the conductor 62b through an opening formed in the insulator 72, the insulator 66c, the insulator 64, the insulator 63, the insulator 65, and the like.
絶縁体６６ｃ上および、絶縁体７９上に絶縁体７７が設けられている。さらに、絶縁体７７の上に絶縁体７８が設けられている。 An insulator 77 is provided on the insulator 66 c and the insulator 79. Further, an insulator 78 is provided on the insulator 77.
次に、トランジスタ６０ａの変形例について図１３（Ａ）、（Ｂ）および（Ｃ）を用いて説明する。なお、図１３（Ａ）はトランジスタ６０ｂ上面図であり、図１３（Ｂ）および（Ｃ）は、図１２（Ｂ）および（Ｃ）と同様に、トランジスタ６０ｂのチャネル長方向の断面図とトランジスタ６０ｂのチャネル幅方向の断面図になる。 Next, modified examples of the transistor 60a will be described with reference to FIGS. 13A, 13B, and 13C. 13A is a top view of the transistor 60b, and FIGS. 13B and 13C are cross-sectional views of the transistor 60b in the channel length direction and the transistor, as in FIGS. 12B and 12C. 60b is a cross-sectional view in the channel width direction.
図１３（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ６０ｂは、絶縁体６４、導電体６８ａおよび導電体６８ｂの上に絶縁体７７が設けられ、絶縁体７７、並びに導電体６８ａおよび導電体６８ｂに形成された開口の中に埋め込まれるように、絶縁体６６ｃ、絶縁体７２および導電体７４が設けられている点において、図１２（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ６０ａと異なる。なお、図１３（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ６０ｂの他の構成については、図１２（Ａ）、（Ｂ）および（Ｃ）に示すトランジスタ６０ａの構成を参酌することができる。 In the transistor 60b illustrated in FIGS. 13A, 13B, and 13C, an insulator 77 is provided over the insulator 64, the conductor 68a, and the conductor 68b, and the insulator 77, the conductor 68a, and the conductor The transistors shown in FIGS. 12A, 12B, and 12C are provided with an insulator 66c, an insulator 72, and a conductor 74 so as to be embedded in an opening formed in the body 68b. Different from 60a. Note that for the other structure of the transistor 60b illustrated in FIGS. 13A, 13B, and 13C, the structure of the transistor 60a illustrated in FIGS. 12A, 12B, and 12C may be referred to. it can.
また、トランジスタ６０ｂは、絶縁体７７の上に絶縁体７６が設けられ、絶縁体７６の上に絶縁体７８が設けられる構成としてもよい。このとき、絶縁体７６は絶縁体７７に用いることができる絶縁体を用いればよい。また、トランジスタ６０ｂは絶縁体７９を設けない構成としているが、これに限られず、絶縁体７９を設けてもよい。 The transistor 60 b may have a structure in which the insulator 76 is provided over the insulator 77 and the insulator 78 is provided over the insulator 76. At this time, the insulator 76 may be an insulator that can be used for the insulator 77. The transistor 60b is not provided with the insulator 79; however, the invention is not limited thereto, and the insulator 79 may be provided.
ただし、トランジスタ６０ｂは図１３（Ａ）、（Ｂ）および（Ｃ）に示す構成に限定されるものではない。例えば、絶縁体６６ｃ、絶縁体７２および導電体７４の側面が半導体６６ｂの上面に対して３０°以上９０°未満の角度で傾斜しているテーパー形状としてもよい。 However, the transistor 60b is not limited to the structure shown in FIGS. 13A, 13B, and 13C. For example, the side surfaces of the insulator 66c, the insulator 72, and the conductor 74 may have a tapered shape that is inclined at an angle of 30 ° to less than 90 ° with respect to the upper surface of the semiconductor 66b.
＜酸化物半導体＞
以下に、半導体６６ｂに用いられる酸化物半導体について説明する。
<Oxide semiconductor>
An oxide semiconductor used for the semiconductor 66b is described below.
酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。 The oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. Further, one kind or plural kinds selected from boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
ここで、酸化物が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。 Here, a case where the oxide includes indium, the element M, and zinc is considered. The element M is aluminum, gallium, yttrium, tin, or the like. Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium. However, the element M may be a combination of a plurality of the aforementioned elements.
まず、図１４（Ａ）、図１４（Ｂ）、および図１４（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１４には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。 First, a preferable range of the atomic ratio of indium, element M, and zinc included in the oxide according to the present invention will be described with reference to FIGS. 14A, 14B, and 14C. Note that FIG. 14 does not describe the atomic ratio of oxygen. In addition, each term of the atomic ratio of indium, element M, and zinc included in the oxide is [In], [M], and [Zn].
図１４（Ａ）、図１４（Ｂ）、および図１４（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。 In FIG. 14A, FIG. 14B, and FIG. 14C, a broken line indicates an atomic ratio of [In]: [M]: [Zn] = (1 + α) :( 1-α): 1. Line that satisfies (−1 ≦ α ≦ 1), [In]: [M]: [Zn] = (1 + α) :( 1-α): line that has an atomic ratio of 2 [In]: [M] : [Zn] = (1 + α): (1-α): a line having an atomic ratio of 3; [In]: [M]: [Zn] = (1 + α): (1-α): number of atoms of 4 A line to be a ratio and a line to have an atomic ratio of [In]: [M]: [Zn] = (1 + α) :( 1−α): 5.
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。 A one-dot chain line is a line having an atomic ratio of [In]: [M]: [Zn] = 1: 1: β (β ≧ 0), [In]: [M]: [Zn] = 1: 2: A line with an atomic ratio of β, [In]: [M]: [Zn] = 1: 3: A line with an atomic ratio of β, [In]: [M]: [Zn] = 1: 4: Lines with β atomic ratio, [In]: [M]: [Zn] = 2: 1: Lines with atomic ratio of β, and [In]: [M]: [Zn] = 5 : Represents a line with an atomic ratio of 1: β.
また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図１４に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物は、スピネル型の結晶構造をとりやすい。 A two-dot chain line represents a line having an atomic ratio (−1 ≦ γ ≦ 1) of [In]: [M]: [Zn] = (1 + γ): 2: (1-γ). In addition, an oxide having an atomic number ratio of [In]: [M]: [Zn] = 0: 2: 1 or a value close thereto shown in FIG. 14 is likely to have a spinel crystal structure.
図１４（Ａ）および図１４（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。 14A and 14B illustrate an example of a preferable range of the atomic ratio of indium, the element M, and zinc included in the oxide of one embodiment of the present invention.
一例として、図１５に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図１５は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図１５に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。 As an example, FIG. 15 shows a crystal structure of InMZnO 4 in which [In]: [M]: [Zn] = 1: 1: 1. FIG. 15 shows the crystal structure of InMZnO 4 when observed from a direction parallel to the b-axis. Note that a metal element in a layer containing M, Zn, and oxygen (hereinafter referred to as (M, Zn) layer) illustrated in FIG. 15 represents the element M or zinc. In this case, the ratio of the element M and zinc shall be equal. The element M and zinc can be substituted and the arrangement is irregular.
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図１５に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。 InMZnO 4 has a layered crystal structure (also referred to as a layered structure). As shown in FIG. 15, a layer containing indium and oxygen (hereinafter referred to as an In layer) contains 1 element M, zinc, and oxygen. The (M, Zn) layer having 2 is 2.
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。 Indium and element M can be substituted for each other. Therefore, the element M in the (M, Zn) layer can be replaced with indium and expressed as an (In, M, Zn) layer. In that case, a layered structure in which the In layer is 1 and the (In, M, Zn) layer is 2 is employed.
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。 An oxide having an atomic ratio of [In]: [M]: [Zn] = 1: 1: 2 has a layered structure in which the In layer is 1 and the (M, Zn) layer is 3. That is, when [Zn] increases with respect to [In] and [M], when the oxide is crystallized, the ratio of the (M, Zn) layer to the In layer increases.
ただし、酸化物中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。 However, in the oxide, when the In layer is 1 and the (M, Zn) layer is non-integer, the In layer has 1 and the (M, Zn) layer has an integer of multiple layers. There is a case. For example, when [In]: [M]: [Zn] = 1: 1: 1.5, a layered structure in which the In layer is 1 and the (M, Zn) layer is 2, and (M, Zn) ) There may be a layered structure in which a layered structure having three layers is mixed.
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。 For example, when an oxide is formed using a sputtering apparatus, a film having an atomic ratio that deviates from the atomic ratio of the target is formed. In particular, depending on the substrate temperature during film formation, [Zn] of the film may be smaller than [Zn] of the target.
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。 In addition, a plurality of phases may coexist in the oxide (two-phase coexistence, three-phase coexistence, etc.). For example, at an atomic ratio which is a value close to the atomic ratio of [In]: [M]: [Zn] = 0: 2: 1, two phases of a spinel crystal structure and a layered crystal structure coexist. Cheap. In addition, when the atomic ratio is a value close to the atomic ratio indicating [In]: [M]: [Zn] = 1: 0: 0, the biphasic crystal structure and the layered crystal structure have two phases. Easy to coexist. When a plurality of phases coexist in an oxide, a grain boundary (also referred to as a grain boundary) may be formed between different crystal structures.
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍおよび亜鉛を有する酸化物では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなるためである。 In addition, by increasing the indium content, the carrier mobility (electron mobility) of the oxide can be increased. This is because in the oxide containing indium, element M and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the content of indium, the region where the s orbital overlaps becomes larger. This is because an oxide having a high indium content has higher carrier mobility than an oxide having a low indium content.
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図１４（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。 On the other hand, when the contents of indium and zinc in the oxide are lowered, the carrier mobility is lowered. Therefore, in the atomic ratio indicating [In]: [M]: [Zn] = 0: 1: 0 and the atomic ratio which is a neighborhood value thereof (for example, the region C shown in FIG. 14C), the insulating property Becomes higher.
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図１４（Ａ）の領域Ａで示される原子数比を有することが好ましい。 Therefore, the oxide of one embodiment of the present invention preferably has an atomic ratio shown in a region A in FIG. 14A, which has a high carrier mobility and a tendency to form a layered structure with few grain boundaries.
また、図１４（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。 In addition, a region B illustrated in FIG. 14B indicates [In]: [M]: [Zn] = 4: 2: 3 to 4.1 and its neighboring values. The neighborhood value includes, for example, an atomic ratio of [In]: [M]: [Zn] = 5: 3: 4. The oxide having the atomic ratio shown in the region B is an excellent oxide having high crystallinity and high carrier mobility.
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。 Note that the conditions under which the oxide forms a layered structure are not uniquely determined by the atomic ratio. Depending on the atomic ratio, there is a difference in difficulty for forming a layered structure. On the other hand, even if the atomic ratio is the same, there may be a layered structure or a layered structure depending on the formation conditions. Therefore, the illustrated region is a region in which the oxide has an atomic ratio with a layered structure, and the boundaries between the regions A to C are not strict.
続いて、上記酸化物をトランジスタに用いる場合について説明する。 Next, the case where the above oxide is used for a transistor will be described.
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。 Note that by using the above oxide for a transistor, carrier scattering and the like at grain boundaries can be reduced, so that a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。 For the transistor, an oxide with low carrier density is preferably used. For example, the oxide has a carrier density of less than 8 × 10 11 / cm 3 , preferably less than 1 × 10 11 / cm 3 , more preferably less than 1 × 10 10 / cm 3 , and 1 × 10 −9 / cm 3. It may be 3 or more.
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。 Note that a high-purity intrinsic or substantially high-purity intrinsic oxide has few carrier generation sources, and thus can have a low carrier density. In addition, an oxide that is highly purified intrinsic or substantially highly purified intrinsic has a low defect level density and thus may have a low trap level density.
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。 In addition, the charge trapped in the trap level of the oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide having a high trap state density may have unstable electrical characteristics.
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。 Therefore, in order to stabilize the electrical characteristics of the transistor, it is effective to reduce the impurity concentration in the oxide. In order to reduce the impurity concentration in the oxide, it is preferable to reduce the impurity concentration in the adjacent film. Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
ここで、酸化物中における各不純物の影響について説明する。 Here, the influence of each impurity in the oxide will be described.
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 In the oxide, when silicon or carbon which is one of Group 14 elements is included, a defect level is formed in the oxide. Therefore, the concentration of silicon and carbon in the oxide and the concentration of silicon and carbon in the vicinity of the interface with the oxide (concentration obtained by secondary ion mass spectrometry (SIMS)) are 2 × 10. 18 atoms / cm 3 or less, preferably 2 × 10 17 atoms / cm 3 or less.
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。 In addition, when the oxide contains an alkali metal or an alkaline earth metal, a defect level may be formed and carriers may be generated. Therefore, a transistor including an oxide containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide. Specifically, the concentration of alkali metal or alkaline earth metal in the oxide obtained by SIMS is set to 1 × 10 18 atoms / cm 3 or less, preferably 2 × 10 16 atoms / cm 3 or less.
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。 In addition, when nitrogen is included in the oxide, electrons as carriers are generated, the carrier density is increased, and the oxide is likely to be n-type. As a result, a transistor in which an oxide containing nitrogen is used as a semiconductor is likely to be normally on. Therefore, in the oxide, it is preferable that nitrogen is reduced as much as possible. For example, the nitrogen concentration in the oxide is less than 5 × 10 19 atoms / cm 3 , preferably 5 × 10 18 atoms / cm 3 in SIMS. cm 3 or less, more preferably 1 × 10 18 atoms / cm 3 or less, and even more preferably 5 × 10 17 atoms / cm 3 or less.
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。 In addition, hydrogen contained in the oxide reacts with oxygen bonded to a metal atom to become water, so that oxygen vacancies may be formed in some cases. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide is reduced as much as possible. Specifically, in the oxide, the hydrogen concentration obtained by SIMS is less than 1 × 10 20 atoms / cm 3 , preferably less than 1 × 10 19 atoms / cm 3 , more preferably 5 × 10 18 atoms / cm 3. Less than, more preferably less than 1 × 10 18 atoms / cm 3 .
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。 By using an oxide in which impurities are sufficiently reduced for a channel formation region of a transistor, stable electric characteristics can be imparted.
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物Ｓ２および酸化物Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、について、図１６を用いて説明する。 Subsequently, a case where the oxide has a two-layer structure or a three-layer structure will be described. The laminated structure of oxide S1, oxide S2, and oxide S3, and the band diagram of the insulator in contact with the laminated structure, the laminated structure of oxide S2 and oxide S3, and the band diagram of the insulator in contact with the laminated structure Will be described with reference to FIG.
図１６（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図１６（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、および絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、および絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。 FIG. 16A is an example of a band diagram in the film thickness direction of a stacked structure including the insulator I1, the oxide S1, the oxide S2, the oxide S3, and the insulator I2. FIG. 16B is an example of a band diagram in the film thickness direction of the stacked structure including the insulator I1, the oxide S2, the oxide S3, and the insulator I2. Note that the band diagram shows the energy level (Ec) at the lower end of the conduction band of the insulator I1, the oxide S1, the oxide S2, the oxide S3, and the insulator I2 for easy understanding.
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。 The oxide S1 and the oxide S3 have an energy level at the lower end of the conduction band closer to the vacuum level than the oxide S2. Typically, the energy level at the lower end of the conduction band of the oxide S2, The difference from the energy level at the lower end of the conduction band of the oxide S3 is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less. That is, the difference between the electron affinity of the oxides S1 and S3 and the electron affinity of the oxide S2 is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less.
図１６（Ａ）、および図１６（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。 As shown in FIGS. 16A and 16B, in the oxide S1, the oxide S2, and the oxide S3, the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined. In order to have such a band diagram, the density of defect states in the mixed layer formed at the interface between the oxide S1 and the oxide S2 or the interface between the oxide S2 and the oxide S3 is preferably low.
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。 Specifically, the oxide S1 and the oxide S2, and the oxide S2 and the oxide S3 have a common element other than oxygen (main component), thereby forming a mixed layer with a low density of defect states. be able to. For example, in the case where the oxide S2 is an In—Ga—Zn oxide, an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide S1 and the oxide S3.
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。 At this time, the main path of carriers is the oxide S2. Since the defect level density at the interface between the oxide S1 and the oxide S2 and the interface between the oxide S2 and the oxide S3 can be reduced, the influence on the carrier conduction due to interface scattering is small, and a high on-current can get.
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。 When electrons are trapped in the trap level, the trapped electrons behave like fixed charges, so that the threshold voltage of the transistor shifts in the positive direction. By providing the oxide S1 and the oxide S3, the trap level can be kept away from the oxide S2. With this structure, the threshold voltage of the transistor can be prevented from shifting in the positive direction.
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図１４（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図１４（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。 As the oxide S1 and the oxide S3, a material having a sufficiently low conductivity as compared with the oxide S2 is used. At this time, the oxide S2, the interface between the oxide S2 and the oxide S1, and the interface between the oxide S2 and the oxide S3 mainly function as a channel region. For example, as the oxide S1 and the oxide S3, an oxide having an atomic ratio indicated by a region C in which the insulating property is increased in FIG. Note that a region C illustrated in FIG. 14C illustrates [In]: [M]: [Zn] = 0: 1: 0 or an atomic ratio that is a value in the vicinity thereof.
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。 In particular, when an oxide having an atomic ratio indicated by the region A is used for the oxide S2, the oxide S1 and the oxide S3 have an oxide [M] / [In] of 1 or more, preferably 2 or more. Is preferably used. In addition, as the oxide S3, it is preferable to use an oxide having [M] / ([Zn] + [In]) of 1 or more that can obtain sufficiently high insulation.
なお、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃはスパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜することができる。 Note that the insulator 66a, the semiconductor 66b, and the insulator 66c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
また、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃは、成膜時に基板加熱処理を行う、または成膜後に加熱処理を行うことが好ましい。このような加熱処理を行うことで、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃなどに含まれる水、または水素をさらに低減させることができる。また、絶縁体１０６ａおよび半導体１０６ｂに過剰酸素を供給することができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上４５０℃以下、さらに好ましくは３５０℃以上４００℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。 The insulator 66a, the semiconductor 66b, and the insulator 66c are preferably subjected to substrate heat treatment at the time of film formation or heat treatment after the film formation. By performing such heat treatment, water or hydrogen contained in the insulator 66a, the semiconductor 66b, the insulator 66c, and the like can be further reduced. In some cases, excess oxygen can be supplied to the insulator 106a and the semiconductor 106b. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 450 ° C, more preferably 350 ° C to 400 ° C. The heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed in a reduced pressure state. Alternatively, the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. For the heat treatment, an RTA apparatus using lamp heating can also be used. The heat treatment by the RTA apparatus is effective for improving productivity because it takes a shorter time than a furnace.
なお、トランジスタのバックゲートなる導電体６２ａ、図２などに示すプラグおよび配線を構成する窒素を有する金属２０ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタル膜から水素が放出することを抑制できる。 Note that in the case where tantalum nitride is used for the conductor 62a serving as the back gate of the transistor, the metal 20a including nitrogen that forms the plug and the wiring illustrated in FIG. 2 and the like, the heat treatment temperature is 350 ° C. or higher and 410 ° C. or lower, preferably 370 ° C. The temperature may be 400 ° C. or lower. By performing the heat treatment in such a temperature range, release of hydrogen from the tantalum nitride film can be suppressed.
また、半導体６６ｂまたは絶縁体６６ｃなどの導電体６８ａまたは導電体６８ｂと接する領域に低抵抗領域が形成されることがある。低抵抗領域は、主に、半導体６６ｂが接した導電体６８ａまたは導電体６８ｂに酸素を引き抜かれる、または導電体６８ａまたは導電体６８ｂに含まれる導電材料が半導体６６ｂ中の元素と結合することにより形成される。このような低抵抗領域が形成されることにより、導電体６８ａまたは導電体６８ｂと半導体６６ｂとの接触抵抗を低減することが可能となるのでトランジスタ６０ａのオン電流を増大させることができる。 In addition, a low resistance region may be formed in a region in contact with the conductor 68a or the conductor 68b such as the semiconductor 66b or the insulator 66c. The low-resistance region is mainly formed by oxygen being extracted from the conductor 68a or the conductor 68b in contact with the semiconductor 66b, or a conductive material contained in the conductor 68a or the conductor 68b is bonded to an element in the semiconductor 66b. It is formed. By forming such a low resistance region, the contact resistance between the conductor 68a or the conductor 68b and the semiconductor 66b can be reduced, so that the on-state current of the transistor 60a can be increased.
また、半導体６６ｂは、導電体６８ａと導電体６８ｂの間に導電体６８ａおよび導電体６８ｂと重なった領域より厚さの薄い領域を有することがある。これは、導電体６８ａおよび導電体６８ｂを形成する際に、半導体６６ｂの上面の一部を除去することにより形成される。半導体６６ｂの上面には、導電体６８ａおよび導電体６８ｂとなる導電体を成膜した際に、上記低抵抗領域と同様の抵抗の低い領域が形成される場合がある。このように、半導体６６ｂの上面の導電体６８ａと導電体６８ｂの間に位置する領域を除去することにより、半導体６６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。 In addition, the semiconductor 66b may have a region between the conductor 68a and the conductor 68b that is thinner than the region overlapping the conductor 68a and the conductor 68b. This is formed by removing a part of the upper surface of the semiconductor 66b when forming the conductor 68a and the conductor 68b. On the upper surface of the semiconductor 66b, when a conductor to be the conductor 68a and the conductor 68b is formed, a region having a low resistance similar to the low resistance region may be formed. In this manner, by removing the region located between the conductor 68a and the conductor 68b on the upper surface of the semiconductor 66b, it is possible to prevent a channel from being formed in a region with low resistance on the upper surface of the semiconductor 66b.
なお、上述の絶縁体６６ａ、半導体６６ｂおよび絶縁体６６ｃの３層構造は一例である。例えば、絶縁体６６ａまたは絶縁体６６ｃのいずれか一方を設けない２層構造としてもよい。また、絶縁体６６ａまたは絶縁体６６ｃの両方を設けない単層構造としてもよい。または、絶縁体６６ａ、半導体６６ｂまたは絶縁体６６ｃとして例示した絶縁体、半導体または導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。 Note that the above-described three-layer structure of the insulator 66a, the semiconductor 66b, and the insulator 66c is an example. For example, a two-layer structure in which either the insulator 66a or the insulator 66c is not provided may be employed. Alternatively, a single-layer structure in which both the insulator 66a and the insulator 66c are not provided may be employed. Alternatively, an n-layer structure (n is an integer of 4 or more) including any of the insulators, semiconductors, and conductors exemplified as the insulator 66a, the semiconductor 66b, and the insulator 66c may be used.
＜絶縁体、導電体＞
以下に、トランジスタ６０ａの半導体以外の各構成要素について詳細な説明を行う。
<Insulator, conductor>
Hereinafter, each component other than the semiconductor of the transistor 60a will be described in detail.
絶縁体５９および絶縁体６１は、水素または水をブロックする機能を有する絶縁体を用いる。絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ近傍に設けられる絶縁体中の水素や水は、酸化物半導体としても機能する絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ中にキャリアを生成する要因の一つとなる。これによりトランジスタ６０ａの信頼性が低下するおそれがある。特に、半導体基板９１においてシリコンなどを用いる場合、半導体基板のダングリングボンドを終端するために水素が用いられるため、当該水素が酸化物半導体を有するトランジスタまで拡散するおそれがある。これに対して水素または水をブロックする機能を有する絶縁体５９および絶縁体６１を設けることにより酸化物半導体を有するトランジスタの下層から水素または水が拡散するのを抑制し、酸化物半導体を有するトランジスタの信頼性を向上させることができる。絶縁体５９および絶縁体６１は、絶縁体６５または絶縁体６４より水素または水を透過させにくいことが好ましい。 As the insulator 59 and the insulator 61, an insulator having a function of blocking hydrogen or water is used. Hydrogen and water in the insulator provided in the vicinity of the insulator 66a, the semiconductor 66b, and the insulator 66c are one of the factors that generate carriers in the insulator 66a, the semiconductor 66b, and the insulator 66c that also function as oxide semiconductors. Become. This may reduce the reliability of the transistor 60a. In particular, in the case where silicon or the like is used for the semiconductor substrate 91, hydrogen is used to terminate dangling bonds of the semiconductor substrate, and thus there is a possibility that the hydrogen diffuses to a transistor including an oxide semiconductor. On the other hand, by providing the insulator 59 and the insulator 61 having a function of blocking hydrogen or water, diffusion of hydrogen or water from the lower layer of the transistor having an oxide semiconductor is suppressed, and the transistor having an oxide semiconductor Reliability can be improved. It is preferable that the insulator 59 and the insulator 61 are less permeable to hydrogen or water than the insulator 65 or the insulator 64.
また、絶縁体５９および絶縁体６１は酸素をブロックする機能も有することが好ましい。絶縁体５９および絶縁体６１が絶縁体６４から拡散する酸素をブロックすることにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに効果的に酸素を供給することができる。 The insulator 59 and the insulator 61 preferably have a function of blocking oxygen. When the insulator 59 and the insulator 61 block oxygen diffused from the insulator 64, oxygen can be effectively supplied from the insulator 64 to the insulator 66a, the semiconductor 66b, and the insulator 66c.
絶縁体５９および絶縁体６１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。好ましくは、絶縁体５９をＡＬＤ法を用いて成膜し、絶縁体６１をスパッタ法を用いて成膜する。これらを絶縁体５９および絶縁体６１として用いることにより、酸素、水素または水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体５９および絶縁体６１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体５９および絶縁体６１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。なお、絶縁体５９および絶縁体６１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 As the insulator 59 and the insulator 61, for example, aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, or the like can be used. Preferably, the insulator 59 is formed using an ALD method, and the insulator 61 is formed using a sputtering method. By using these as the insulator 59 and the insulator 61, it can function as an insulating film that has an effect of blocking diffusion of oxygen, hydrogen, or water. As the insulator 59 and the insulator 61, for example, silicon nitride, silicon nitride oxide, or the like can be used. By using these as the insulator 59 and the insulator 61, they can function as an insulating film that has an effect of blocking the diffusion of hydrogen and water. Note that the insulator 59 and the insulator 61 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体６７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。なお、絶縁体６７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 As the insulator 67, for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. Or a single layer or a stacked layer. Note that the insulator 67 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
導電体６２ａおよび導電体６２ｂは、少なくとも一部が導電体６８ａと導電体６８ｂに挟まれる領域において半導体６６ｂと重なることが好ましい。導電体６２ａおよび導電体６２ｂは、トランジスタ６０ａのバックゲートとして機能する。このような導電体６２ａおよび導電体６２ｂを設けることにより、トランジスタ６０ａのしきい値電圧の制御を行うことができる。しきい値電圧の制御を行うことによって、トランジスタ６０ａのゲート（導電体７４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ６０ａが導通状態となることを防ぐことができる。つまり、トランジスタ６０ａの電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。 It is preferable that at least a part of the conductor 62a and the conductor 62b overlap the semiconductor 66b in a region sandwiched between the conductor 68a and the conductor 68b. The conductor 62a and the conductor 62b function as a back gate of the transistor 60a. By providing such a conductor 62a and a conductor 62b, the threshold voltage of the transistor 60a can be controlled. By controlling the threshold voltage, the transistor 60a is prevented from becoming conductive when the voltage applied to the gate (conductor 74) of the transistor 60a is low, for example, when the applied voltage is 0 V or less. be able to. That is, it becomes easier to shift the electrical characteristics of the transistor 60a in a normally-off direction.
また、バックゲートとして機能する導電体６２ａおよび導電体６２ｂは、所定の電位が供給される配線または端子と接続されていてもよい。例えば、導電体６２ａおよび導電体６２ｂが一定の電位が供給される配線と接続されていてもよい。一定の電位は、高電源電位や、接地電位などの低電源電位とすることができる。 Further, the conductor 62a and the conductor 62b functioning as a back gate may be connected to a wiring or a terminal to which a predetermined potential is supplied. For example, the conductor 62a and the conductor 62b may be connected to a wiring to which a constant potential is supplied. The constant potential can be a high power supply potential or a low power supply potential such as a ground potential.
導電体６２ａは、上記窒素を有する金属に用いることができる導電体を用いればよく、導電体６２ｂは上記導電体２１に用いることができる導電体を用いればよい。 The conductor 62a may be a conductor that can be used for the metal containing nitrogen, and the conductor 62b may be a conductor that can be used for the conductor 21.
絶縁体６５は導電体６２ａおよび導電体６２ｂを覆うように設けられる。絶縁体６５は、後述する絶縁体６４または絶縁体７２と同様の絶縁体を用いることができる。 The insulator 65 is provided so as to cover the conductor 62a and the conductor 62b. As the insulator 65, an insulator similar to the insulator 64 or the insulator 72 described later can be used.
絶縁体６３は絶縁体６５を覆うように設けられる。絶縁体６３は、酸素をブロックする機能を有することが好ましい。このような絶縁体６３を設けることにより絶縁体６４から導電体６２ａおよび導電体６２ｂが酸素を引き抜くことを防ぐことができる。これにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに効果的に酸素を供給することができる。また、絶縁体６３の被覆性を高くすることにより、より絶縁体６４から引き抜かれる酸素をより低減し、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに、より効果的に酸素を供給することができる。 The insulator 63 is provided so as to cover the insulator 65. The insulator 63 preferably has a function of blocking oxygen. By providing such an insulator 63, the conductor 62a and the conductor 62b can be prevented from extracting oxygen from the insulator 64. Accordingly, oxygen can be effectively supplied from the insulator 64 to the insulator 66a, the semiconductor 66b, and the insulator 66c. In addition, by increasing the coverage of the insulator 63, oxygen extracted from the insulator 64 is further reduced, and oxygen is more effectively supplied from the insulator 64 to the insulator 66a, the semiconductor 66b, and the insulator 66c. can do.
絶縁体６３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を用いる。好ましくは、酸化ハフニウムまたは酸化アルミニウムを用いる。なお、絶縁体６３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 As the insulator 63, an oxide or nitride containing boron, aluminum, silicon, scandium, titanium, gallium, yttrium, zirconium, indium, lanthanum, cerium, neodymium, hafnium, or thallium is used. Preferably, hafnium oxide or aluminum oxide is used. Note that the insulator 63 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
なお、絶縁体６５、絶縁体６３および絶縁体６４において、絶縁体６３が電子捕獲領域を有すると好ましい。絶縁体６５および絶縁体６４が電子の放出を抑制する機能を有するとき、絶縁体６３に捕獲された電子は、負の固定電荷のように振舞う。したがって、絶縁体６３はフローティングゲートとしての機能を有する。 Note that in the insulator 65, the insulator 63, and the insulator 64, the insulator 63 preferably has an electron trap region. When the insulator 65 and the insulator 64 have a function of suppressing the emission of electrons, the electrons trapped in the insulator 63 behave like negative fixed charges. Therefore, the insulator 63 functions as a floating gate.
絶縁体６４は、膜中に含まれる水または水素の量が少ないことが好ましい。例えば、絶縁体６４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体６４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。なお、絶縁体６４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 The insulator 64 preferably has a small amount of water or hydrogen contained in the film. For example, as the insulator 64, for example, an insulation containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. The body may be used in a single layer or a stack. For example, as the insulator 64, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, or oxide Tantalum may be used. Preferably, silicon oxide or silicon oxynitride is used. Note that the insulator 64 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
また、絶縁体６４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体６４を設けることにより、絶縁体６４から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。 The insulator 64 is preferably an insulator having excess oxygen. By providing such an insulator 64, oxygen can be supplied from the insulator 64 to the insulator 66a, the semiconductor 66b, and the insulator 66c. With the oxygen, oxygen vacancies that are defects in the insulator 66a, the semiconductor 66b, and the insulator 66c which are oxide semiconductors can be reduced. Thus, the insulator 66a, the semiconductor 66b, and the insulator 66c can be oxide semiconductors with low density of defect states and stable characteristics.
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜または層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。 Note that in this specification and the like, excess oxygen refers to oxygen contained in excess of the stoichiometric composition, for example. Alternatively, excess oxygen refers to oxygen released from a film or layer containing the excess oxygen by heating, for example. Excess oxygen can move, for example, inside a film or layer. Excess oxygen may be moved between atoms of a film or layer, or may be moved in a rushing manner while replacing oxygen constituting the film or layer.
過剰酸素を有する絶縁体６４は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。 The insulator 64 having excess oxygen has a desorption amount of oxygen molecules in a surface temperature range of 100 ° C. or higher and 700 ° C. or lower or 100 ° C. or higher and 500 ° C. or lower by temperature programmed desorption gas spectroscopy analysis (TDS analysis). Is 1.0 × 10 14 molecules / cm 2 or more and 1.0 × 10 16 molecules / cm 2 or less, more preferably 1.0 × 10 15 molecules / cm 2 or more and 5.0 × 10 15 molecules / cm 2 or less. It becomes.
ＴＤＳ分析を用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。 A method for measuring the amount of released molecules using TDS analysis will be described below using the amount of released oxygen as an example.
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。 The total amount of gas released when the measurement sample is subjected to TDS analysis is proportional to the integrated value of the ionic strength of the released gas. The total amount of gas released can be calculated by comparison with a standard sample.
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。 For example, from the TDS analysis result of a silicon substrate containing a predetermined density of hydrogen, which is a standard sample, and the TDS analysis result of the measurement sample, the amount of released oxygen molecules (N O2 ) of the measurement sample is obtained by the following formula: Can do. Here, it is assumed that all the gases detected by the mass-to-charge ratio 32 obtained by TDS analysis are derived from oxygen molecules. The mass to charge ratio of CH 3 OH is 32 but is not considered here as it is unlikely to exist. In addition, oxygen molecules containing oxygen atoms with a mass number of 17 and oxygen atoms with a mass number of 18 which are isotopes of oxygen atoms are not considered because the existence ratio in nature is extremely small.
ここで、ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×αとする。 Here, N O2 = N H2 / S H2 × S O2 × α.
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。 N H2 is a value obtained by converting hydrogen molecules desorbed from the standard sample by density. SH2 is an integral value of ion intensity when the standard sample is subjected to TDS analysis. Here, the reference value of the standard sample is N H2 / SH 2 . S O2 is an integrated value of ion intensity when the measurement sample is subjected to TDS analysis. α is a coefficient that affects the ionic strength in the TDS analysis. For details of the above formula, refer to JP-A-6-275697. The amount of released oxygen is measured using a temperature-programmed desorption analyzer EMD-WA1000S / W manufactured by Electronic Science Co., Ltd. and using a silicon substrate containing a certain amount of hydrogen atoms as a standard sample.
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。 In TDS analysis, part of oxygen is detected as oxygen atoms. The ratio of oxygen molecules to oxygen atoms can be calculated from the ionization rate of oxygen molecules. Note that since the above α includes the ionization rate of oxygen molecules, the amount of released oxygen atoms can be estimated by evaluating the amount of released oxygen molecules.
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。 Note that N 2 O 2 is the amount of released oxygen molecules. The amount of release when converted to oxygen atoms is twice the amount of release of oxygen molecules.
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。 Alternatively, the insulator from which oxygen is released by heat treatment may contain a peroxide radical. Specifically, it means that the spin density resulting from the peroxide radical is 5 × 10 17 spins / cm 3 or more. Note that an insulator containing a peroxide radical may have an asymmetric signal with a g value near 2.01 by an electron spin resonance (ESR) method.
また、絶縁体６４または絶縁体６３は、下層からの不純物の拡散を防止する機能を有してもよい。 The insulator 64 or the insulator 63 may have a function of preventing diffusion of impurities from the lower layer.
また、上述の通り半導体６６ｂの上面または下面は平坦性が高いことが好ましい。このため、絶縁体６４の上面にＣＭＰ処理などによって平坦化処理を行って平坦性の向上を図ってもよい。 Further, as described above, the upper surface or the lower surface of the semiconductor 66b is preferably highly flat. Therefore, the planarity may be improved by performing a planarization process on the upper surface of the insulator 64 by a CMP process or the like.
導電体６８ａおよび導電体６８ｂは、それぞれトランジスタ６０ａのソース電極またはドレイン電極のいずれかとして機能する。 The conductor 68a and the conductor 68b function as either a source electrode or a drain electrode of the transistor 60a, respectively.
導電体６８ａおよび導電体６８ｂとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、導電体６８ａおよび導電体６８ｂを積層構造とする場合、窒化タンタルの上にタングステンを積層する構造としてもよい。また、導電体６８ａおよび導電体６８ｂは例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。なお、導電体６８ａおよび導電体６８ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 Examples of the conductor 68a and the conductor 68b include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, A conductor including one or more of silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, when the conductor 68a and the conductor 68b have a stacked structure, a structure in which tungsten is stacked over tantalum nitride may be employed. The conductor 68a and the conductor 68b may be, for example, an alloy or a compound, and include a conductor including aluminum, a conductor including copper and titanium, a conductor including copper and manganese, indium, tin, and oxygen. A conductor, a conductor containing titanium and nitrogen, or the like may be used. Note that the conductor 68a and the conductor 68b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体７２は、トランジスタ６０ａのゲート絶縁膜として機能する。絶縁体７２は、絶縁体６４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体７２を設けることにより、絶縁体７２から絶縁体６６ａ、半導体６６ｂ、絶縁体１０６に酸素を供給することができる。 The insulator 72 functions as a gate insulating film of the transistor 60a. The insulator 72 may be an insulator having excess oxygen similarly to the insulator 64. By providing such an insulator 72, oxygen can be supplied from the insulator 72 to the insulator 66 a, the semiconductor 66 b, and the insulator 106.
絶縁体７２、絶縁体７７としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体７２、絶縁体７７としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。なお、絶縁体７２、絶縁体７７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 Examples of the insulator 72 and the insulator 77 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. The insulating material may be used as a single layer or a stacked layer. For example, as the insulator 72 and the insulator 77, aluminum oxide, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, Hafnium oxide or tantalum oxide may be used. Note that the insulator 72 and the insulator 77 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
また、絶縁体７７は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体７７を設けることにより、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。 The insulator 77 is preferably an insulator having excess oxygen. By providing such an insulator 77, oxygen can be supplied from the insulator 77 to the insulator 66a, the semiconductor 66b, and the insulator 66c. With the oxygen, oxygen vacancies that are defects in the insulator 66a, the semiconductor 66b, and the insulator 66c which are oxide semiconductors can be reduced. Thus, the insulator 66a, the semiconductor 66b, and the insulator 66c can be oxide semiconductors with low density of defect states and stable characteristics.
過剰酸素を有する絶縁体７７は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上１．０×１０１６ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、１．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上５．０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。 The insulator 77 having excess oxygen has a desorption amount of oxygen molecules in a surface temperature range of 100 ° C. or higher and 700 ° C. or lower or 100 ° C. or higher and 500 ° C. or lower by temperature programmed desorption gas spectroscopy analysis (TDS analysis). Is 1.0 × 10 14 molecules / cm 2 or more and 1.0 × 10 16 molecules / cm 2 or less, more preferably 1.0 × 10 15 molecules / cm 2 or more and 5.0 × 10 15 molecules / cm 2 or less. It becomes.
また、絶縁体７７は水素、水、窒素酸化物（ＮＯｘ、例えば一酸化窒素、二酸化窒素など）などの不純物が少ないことが好ましい。このような絶縁体７７を用いることにより、絶縁体７７から水素、水、窒素酸化物などの不純物が絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに拡散することを抑制し、半導体６６ｂを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。 The insulator 77 is preferably low in impurities such as hydrogen, water, and nitrogen oxides (NO x , such as nitrogen monoxide and nitrogen dioxide). By using such an insulator 77, diffusion of impurities such as hydrogen, water, and nitrogen oxide from the insulator 77 to the insulator 66a, the semiconductor 66b, and the insulator 66c is suppressed, so that the semiconductor 66b has a defect level. An oxide semiconductor having low density and stable characteristics can be obtained.
ここで、絶縁体７７はＴＤＳ分析にて、２００℃以上５６０℃以下の表面温度の範囲で、Ｈ２Ｏ分子の脱離量が３．８０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは、２．４０×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となる。また、絶縁体７７はＴＤＳ分析にて、０℃以上４００℃以下の表面温度の範囲で、Ｈ２Ｏ分子の脱離量が７．００×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることがさらに好ましい。また、絶縁体７７はＴＤＳ分析にて、ＮＯ２分子の脱離量が１．８０×１０１３ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下となることが好ましい。 Here, the insulator 77 has a surface temperature range of 200 ° C. or more and 560 ° C. or less in the TDS analysis, and the desorption amount of H 2 O molecules is 3.80 × 10 15 molecules / cm 2 or less, more preferably, 2.40 × 10 15 molecules / cm 2 or less. Further, it is more preferable that the insulator 77 has a desorption amount of H 2 O molecules of 7.00 × 10 14 molecules / cm 2 or less in a surface temperature range of 0 ° C. or more and 400 ° C. or less by TDS analysis. . The insulator 77 preferably has a NO 2 molecule desorption amount of 1.80 × 10 13 molecules / cm 2 or less by TDS analysis.
導電体７４はトランジスタ６０ａまたは６０ｂのゲート電極として機能する。導電体７４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、導電体７４を積層構造とする場合、窒化タンタルの上にタングステンを積層する構造としてもよい。また、導電体７４は例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。なお、導電体７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 The conductor 74 functions as a gate electrode of the transistor 60a or 60b. Examples of the conductor 74 include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, silver, indium, A conductor containing one or more of tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, when the conductor 74 has a stacked structure, tungsten may be stacked on tantalum nitride. The conductor 74 may be an alloy or a compound, for example, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, titanium Alternatively, a conductor containing nitrogen and the like may be used. Note that the conductor 74 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
好ましくは、例えばＡＬＤ法で成膜した窒化タンタル上にスパッタ法を用いて導電体をする２層構造としてもよい。ゲート絶縁膜と接する領域にＡＬＤ法を用いて窒化タンタルを成膜するので、ゲート絶縁膜としての機能を有する絶縁体７２へダメージを与えることが少ないために好ましい。さらにＡＬＤ法で成膜した窒化タンタルの表面付近の高抵抗率の領域を逆スパッタを行うことによって取り除いた後にスパッタ法を用いて窒化タンタルまたはタングステンなどを成膜して、多層構造とすればよい。この構造とすることで、スパッタ法によるダメージを絶縁体７２へ与えることが少なくなるので好ましい。逆スパッタによる高抵抗領域の除去およびスパッタ法による成膜は、同一の装置を用いて行うことができる。 Preferably, for example, a two-layer structure in which a conductor is formed by sputtering on tantalum nitride formed by an ALD method may be used. Since tantalum nitride is formed using an ALD method in a region in contact with the gate insulating film, it is preferable because the insulator 72 having a function as the gate insulating film is hardly damaged. Further, after removing the high resistivity region near the surface of the tantalum nitride formed by the ALD method by performing reverse sputtering, a tantalum nitride or tungsten film may be formed by using the sputtering method to form a multilayer structure. . This structure is preferable because damage to the insulator 72 due to sputtering is reduced. The removal of the high resistance region by reverse sputtering and the film formation by sputtering can be performed using the same apparatus.
ここで、図１２（Ｃ）に示すように、導電体６２ａおよび導電体６２ｂおよび導電体７４の電界によって、半導体６６ｂを電気的に取り囲むことができる（導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６ｂの全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。 Here, as shown in FIG. 12C, the semiconductor 66b can be electrically surrounded by the electric fields of the conductor 62a, the conductor 62b, and the conductor 74 (the electric field generated from the conductor makes the semiconductor electrically The structure of the transistor surrounded by (5) is referred to as a surrounded channel (s-channel) structure.) Therefore, a channel is formed in the entire semiconductor 66b (upper surface, lower surface, and side surface). In the s-channel structure, a large current can flow between the source and the drain of the transistor, and a current (on-state current) during conduction can be increased.
なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６ｂの側面にもチャネルが形成される。したがって、半導体６６ｂが厚いほどチャネル領域は大きくなる。即ち、半導体６６ｂが厚いほど、トランジスタのオン電流を高くすることができる。また、半導体６６ｂが厚いほど、キャリアの制御性の高い領域の割合が増えるため、サブスレッショルドスイング値を小さくすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは３０ｎｍ以上の厚さの領域を有する半導体６６ｂとすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、１５０ｎｍ以下の厚さの領域を有する半導体６６ｂとすればよい。 Note that in the case where the transistor has an s-channel structure, a channel is also formed on the side surface of the semiconductor 66b. Therefore, the thicker the semiconductor 66b, the larger the channel region. That is, the thicker the semiconductor 66b, the higher the on-state current of the transistor. In addition, the thicker the semiconductor 66b, the higher the ratio of regions with high carrier controllability, so that the subthreshold swing value can be reduced. For example, the semiconductor 66b having a region with a thickness of 10 nm or more, preferably 20 nm or more, more preferably 30 nm or more may be used. However, since the productivity of the semiconductor device may be reduced, for example, the semiconductor 66b having a region with a thickness of 150 nm or less may be used.
高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。 Since a high on-state current can be obtained, the s-channel structure can be said to be a structure suitable for a miniaturized transistor. Since a transistor can be miniaturized, a semiconductor device including the transistor can be a highly integrated semiconductor device with high integration. For example, the transistor has a region with a channel length of preferably 40 nm or less, more preferably 30 nm or less, more preferably 20 nm or less, and the transistor has a channel width of preferably 40 nm or less, more preferably 30 nm or less, and more. Preferably, it has a region of 20 nm or less.
絶縁体７９は、絶縁体６３に用いることができる絶縁体を設けることが好ましい。例えば、絶縁体７９としてＡＬＤ法を用いて成膜した酸化ガリウムまたは酸化アルミニウムなどを用いればよい。このような絶縁体７９を導電体７４を覆って設けることにより、絶縁体７７に供給された過剰酸素を導電体７４が奪って、導電体７４が酸化することを防ぐことができる。 The insulator 79 is preferably provided with an insulator that can be used for the insulator 63. For example, the insulator 79 may be formed using gallium oxide or aluminum oxide formed by an ALD method. By providing such an insulator 79 so as to cover the conductor 74, it is possible to prevent the conductor 74 from oxidizing excess oxygen supplied to the insulator 77 and oxidizing the conductor 74.
絶縁体７８の厚さとしては、例えば５ｎｍ以上、または２０ｎｍ以上とすることができる。また、絶縁体７８は少なくとも一部が絶縁体７７の上面と接して形成されることが好ましい。 The thickness of the insulator 78 can be, for example, 5 nm or more, or 20 nm or more. The insulator 78 is preferably formed so that at least a part thereof is in contact with the upper surface of the insulator 77.
絶縁体７８としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体７８は酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。また、絶縁体７８は、上述の絶縁体６６ａまたは絶縁体６６ｃとして用いることができる酸化物を用いることもできる。なお、絶縁体７８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 As the insulator 78, for example, an insulator containing carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum is used. A layer or a stack may be used. The insulator 78 preferably has an effect of blocking oxygen, hydrogen, water, alkali metal, alkaline earth metal, and the like. As such an insulator, for example, a nitride insulating film can be used. Examples of the nitride insulating film include silicon nitride, silicon nitride oxide, aluminum nitride, and aluminum nitride oxide. Note that an oxide insulating film having a blocking effect of oxygen, hydrogen, water, or the like may be provided instead of the nitride insulating film. Examples of the oxide insulating film include aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, and hafnium oxynitride. The insulator 78 can be formed using an oxide that can be used as the insulator 66a or the insulator 66c. Note that the insulator 78 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
ここで絶縁体７８の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体７８の成膜をおこなうことにより、成膜と同時に絶縁体７７の表面（絶縁体７８成膜後は絶縁体７７と絶縁体７８の界面）近傍に酸素が添加される。例えば、スパッタリング法を用いて酸化アルミニウムを成膜すればよい。さらにその上にＡＬＤ法を用いて酸化アルミニウムを成膜することが好ましい。ＡＬＤ法を用いることにより、ピンホールの形成などを抑制できるため、絶縁体７８の酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果をより向上させることができる。 Here, the insulator 78 is preferably formed by a sputtering method, and more preferably by a sputtering method in an atmosphere containing oxygen. By forming the insulator 78 by sputtering, oxygen is added to the vicinity of the surface of the insulator 77 (the interface between the insulator 77 and the insulator 78 after the insulator 78 is formed) simultaneously with the film formation. For example, an aluminum oxide film may be formed using a sputtering method. Further, it is preferable to form an aluminum oxide film thereon using the ALD method. By using the ALD method, formation of pinholes and the like can be suppressed, so that the effect of blocking the oxygen, hydrogen, water, alkali metal, alkaline earth metal, and the like of the insulator 78 can be further improved.
絶縁体７８の成膜時に加熱処理を行う、または成膜後に加熱処理を行うことが好ましい。熱処理を行うことにより、絶縁体７７に添加した酸素を拡散させ、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに供給することができる。また、当該酸素は絶縁体７７から絶縁体７２または絶縁体６４を介して、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに供給される場合もある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。 Heat treatment is preferably performed when the insulator 78 is formed, or heat treatment is preferably performed after the film formation. By performing heat treatment, oxygen added to the insulator 77 can be diffused and supplied to the insulator 66a, the semiconductor 66b, and the insulator 66c. Further, the oxygen may be supplied from the insulator 77 to the insulator 66a, the semiconductor 66b, and the insulator 66c through the insulator 72 or the insulator 64. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 350 ° C to 450 ° C. The heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed in a reduced pressure state. For the heat treatment, an RTA apparatus using lamp heating can also be used.
なお、トランジスタのバックゲートなる導電体６２ａ、図１および図２に示すプラグおよび配線を構成する窒素を有する金属２０ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。 Note that in the case where tantalum nitride is used for the conductor 62a serving as the back gate of the transistor, the nitrogen-containing metal 20a constituting the plug and wiring shown in FIGS. 1 and 2, the heat treatment temperature is 350 ° C. or higher and 410 ° C. or lower, preferably What is necessary is just to be 370 degreeC or more and 400 degrees C or less. By performing heat treatment in such a temperature range, release of hydrogen from tantalum nitride can be suppressed.
絶縁体７８は、絶縁体７７より酸素を透過させにくい絶縁体であり、酸素をブロックする機能を有することが好ましい。このような絶縁体７８を設けることにより、絶縁体７７から絶縁体６６ａ、半導体６６ｂおよび絶縁体６６ｃに酸素を供給する際に、当該酸素が絶縁体７８の上方に外部放出されてしまうことを防ぐことができる。 The insulator 78 is an insulator that is less permeable to oxygen than the insulator 77, and preferably has a function of blocking oxygen. By providing such an insulator 78, when oxygen is supplied from the insulator 77 to the insulator 66a, the semiconductor 66b, and the insulator 66c, the oxygen is prevented from being released outside the insulator 78. be able to.
なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体７８に適用するのに好ましい。 Note that aluminum oxide is preferable for application to the insulator 78 because it has a high shielding effect of preventing the film from permeating both hydrogen and impurities such as moisture and oxygen.
＜容量素子の構成＞
図１７（Ａ）に容量素子８０ａの構成の一例を示す。容量素子８０ａは、導電体８２と、絶縁体８３と、導電体８４と、を有している。図１７（Ａ）に示すように、絶縁体８１の上に導電体８２が設けられ、導電体８２を覆うように絶縁体８３が設けられ、絶縁体８３を覆うように導電体８４が設けられ、導電体８４の上に絶縁体８５が設けられる。
<Configuration of capacitive element>
FIG. 17A illustrates an example of a structure of the capacitor 80a. The capacitor 80 a includes a conductor 82, an insulator 83, and a conductor 84. As shown in FIG. 17A, a conductor 82 is provided over the insulator 81, an insulator 83 is provided so as to cover the conductor 82, and a conductor 84 is provided so as to cover the insulator 83. An insulator 85 is provided on the conductor 84.
ここで、絶縁体８３が導電体８２の側面に接するように設けられ、導電体８４が絶縁体８３の凸部の側面に接するように設けられることが好ましい。これにより、導電体８２の上面だけでなく、導電体８２の側面も容量素子として機能させることができるので、容量値を大きくすることができる。 Here, the insulator 83 is preferably provided so as to be in contact with the side surface of the conductor 82, and the conductor 84 is preferably provided so as to be in contact with the side surface of the convex portion of the insulator 83. Accordingly, not only the upper surface of the conductor 82 but also the side surface of the conductor 82 can function as a capacitor element, so that the capacitance value can be increased.
導電体８２および導電体８４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。なお、導電体８２および導電体８４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 Examples of the conductor 82 and the conductor 84 include boron, nitrogen, oxygen, fluorine, silicon, phosphorus, aluminum, titanium, chromium, manganese, cobalt, nickel, copper, zinc, gallium, yttrium, zirconium, molybdenum, ruthenium, A conductor including one or more of silver, indium, tin, tantalum, and tungsten may be used in a single layer or a stacked layer. For example, it may be an alloy or a compound, a conductor containing aluminum, a conductor containing copper and titanium, a conductor containing copper and manganese, a conductor containing indium, tin and oxygen, a conductor containing titanium and nitrogen Etc. may be used. Note that the conductor 82 and the conductor 84 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体８３としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。例えば、酸化アルミニウムの上に酸化窒化シリコンを積層してもよい。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることが好ましい。また、絶縁体８３としてｈｉｇｈ−ｋ材料を用いる場合、熱処理を行うことで容量値を大きくすることができる場合がある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体８３を厚くしても容量素子８０ａの容量値を十分確保することができる。絶縁体８３を厚くすることにより、導電体８２と導電体８４の間に生じるリーク電流を抑制することができる。なお、絶縁体８３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 Examples of the insulator 83 include aluminum oxide, aluminum oxynitride, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, An insulator including one or more selected from hafnium oxide, tantalum oxide, and the like can be used. For example, silicon oxynitride may be stacked over aluminum oxide. Further, hafnium silicate (HfSi x O y (x> 0, y> 0)), hafnium silicate added with nitrogen (HfSi x O y N z (x> 0, y> 0, z> 0)), nitrogen It is preferable to use a high-k material such as hafnium aluminate (HfAl x O y N z (x> 0, y> 0, z> 0)), hafnium oxide, or yttrium oxide. In the case where a high-k material is used for the insulator 83, the capacitance value may be increased by performing heat treatment. By using such a high-k material, a sufficient capacitance value of the capacitor 80a can be ensured even if the insulator 83 is thickened. By increasing the thickness of the insulator 83, leakage current generated between the conductor 82 and the conductor 84 can be suppressed. Note that the insulator 83 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体８１および絶縁体８５としては、絶縁体７７として用いることができる絶縁体を用いればよい。また、絶縁体８５は、有機シランガス（例えば、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）など）を用いて成膜してもよい。 As the insulator 81 and the insulator 85, an insulator that can be used as the insulator 77 may be used. Alternatively, the insulator 85 may be formed using an organosilane gas (e.g., TEOS (Tetra-Ethyl-Ortho-Silicate)).
次に、容量素子８０ａの変形例について図１７（Ｂ）（Ｃ）を用いて説明する。 Next, a modified example of the capacitor 80a will be described with reference to FIGS.
図１７（Ｂ）に示す容量素子８０ｂは、導電体８４が導電体８２の上面と重なるように形成されている点において、図１７（Ａ）に示す容量素子８０ａと異なる。なお、図１７（Ｂ）では、導電体８４の側面端部と導電体８２の側面端部が重なるように設けられているが、容量素子８０ｂはこれに限られるものではない。 A capacitor 80b illustrated in FIG. 17B is different from the capacitor 80a illustrated in FIG. 17A in that the conductor 84 is formed to overlap the upper surface of the conductor 82. Note that in FIG. 17B, the side surface end portion of the conductor 84 and the side surface end portion of the conductor 82 are provided so as to overlap with each other; however, the capacitor 80b is not limited thereto.
図１７（Ｃ）に示す容量素子８０ｃは、絶縁体８１の上に開口を有する絶縁体８６が設けられており、導電体８２は当該開口の中に設けられている点において、図１７（Ａ）に示す容量素子８０ａと異なる。ここで、絶縁体８６の開口と絶縁体８１の上面を溝部とみなすことができ、導電体８２は当該溝部に沿って設けられることが好ましい。また、図１７（Ｃ）に示すように、絶縁体８６の上面と導電体８２の上面とが概略一致するように形成されてもよい。 A capacitor 80c illustrated in FIG. 17C is provided with an insulator 86 having an opening over the insulator 81, and the conductor 82 is provided in the opening. And the capacitive element 80a shown in FIG. Here, the opening of the insulator 86 and the upper surface of the insulator 81 can be regarded as a groove portion, and the conductor 82 is preferably provided along the groove portion. Further, as shown in FIG. 17C, the upper surface of the insulator 86 and the upper surface of the conductor 82 may be formed so as to substantially coincide with each other.
導電体８２の上に絶縁体８３が設けられ、絶縁体８３の上に導電体８４が設けられる。ここで、導電体８４は、上記溝部において、絶縁体８３を介して導電体８２と面する領域を有する。また、絶縁体８３は導電体８２の上面を覆うように設けられることが好ましい。このように絶縁体８３を設けることで導電体８２と導電体８４との間でリーク電流が流れるのを防ぐことができる。また、絶縁体８３の側面端部と導電体８４の側面端部とが概略一致するように設けられていてもよい。このように、容量素子８０ｃは、コンケーブ型またはシリンダー型などの形状とすることが好ましい。なお、容量素子８０ｃにおいて、導電体８２、絶縁体８３および導電体８４の上面形状が四角形以外の多角形状となってもよいし、楕円を含む円形状となってもよい。 An insulator 83 is provided on the conductor 82, and a conductor 84 is provided on the insulator 83. Here, the conductor 84 has a region facing the conductor 82 via the insulator 83 in the groove. The insulator 83 is preferably provided so as to cover the upper surface of the conductor 82. By providing the insulator 83 in this way, leakage current can be prevented from flowing between the conductor 82 and the conductor 84. Further, the side surface end portion of the insulator 83 and the side surface end portion of the conductor 84 may be provided so as to substantially coincide with each other. Thus, the capacitive element 80c is preferably in a concave shape or a cylinder shape. In the capacitive element 80c, the upper surface shape of the conductor 82, the insulator 83, and the conductor 84 may be a polygonal shape other than a quadrangle, or may be a circular shape including an ellipse.
＜半導体基板に形成されたトランジスタの構成＞
図１８（Ａ）および図１８（Ｂ）に、半導体基板を有する素子層に含まれるトランジスタ９０ａの構成の一例を示す。図１８（Ａ）はトランジスタ９０ａのチャネル長方向Ｂ１−Ｂ２に対応する断面図であり、図１８（Ｂ）はトランジスタ９０ａのチャネル幅方向Ｂ３−Ｂ４に対応する断面図である。
<Structure of transistor formed on semiconductor substrate>
18A and 18B illustrate an example of a structure of the transistor 90a included in the element layer having the semiconductor substrate. 18A is a cross-sectional view corresponding to the channel length direction B1-B2 of the transistor 90a, and FIG. 18B is a cross-sectional view corresponding to the channel width direction B3-B4 of the transistor 90a.
半導体基板９１には複数の凸部が形成されており、複数の凸部の間の溝部（トレンチと呼ぶ場合もある。）に素子分離領域９７が形成されている。半導体基板９１および素子分離領域９７の上に絶縁体９４が形成されており、絶縁体９４の上に導電体９６が形成されている。絶縁体９４および導電体９６の側面に接して絶縁体９５が形成されている。半導体基板９１、素子分離領域９７、絶縁体９５および導電体９６の上に絶縁体９９が設けられており、さらにその上に絶縁体９８が設けられている。 The semiconductor substrate 91 has a plurality of protrusions, and an element isolation region 97 is formed in a groove (also referred to as a trench) between the plurality of protrusions. An insulator 94 is formed on the semiconductor substrate 91 and the element isolation region 97, and a conductor 96 is formed on the insulator 94. An insulator 95 is formed in contact with the side surfaces of the insulator 94 and the conductor 96. An insulator 99 is provided on the semiconductor substrate 91, the element isolation region 97, the insulator 95, and the conductor 96, and an insulator 98 is further provided thereon.
また、図１８（Ａ）に示すように、半導体基板９１の凸部において、少なくとも絶縁体９５の一部と重なるように低抵抗領域９３ａおよび低抵抗領域９３ｂが形成され、低抵抗領域９３ａおよび低抵抗領域９３ｂの外側に低抵抗領域９２ａおよび低抵抗領域９２ｂが形成される。なお、低抵抗領域９２ａおよび低抵抗領域９２ｂは低抵抗領域９３ａおよび低抵抗領域９３ｂより抵抗が低いことが好ましい。 Further, as shown in FIG. 18A, a low resistance region 93a and a low resistance region 93b are formed in the convex portion of the semiconductor substrate 91 so as to overlap at least part of the insulator 95, and the low resistance region 93a and the low resistance region 93b are formed. A low resistance region 92a and a low resistance region 92b are formed outside the resistance region 93b. Note that the low resistance region 92a and the low resistance region 92b preferably have lower resistance than the low resistance region 93a and the low resistance region 93b.
ここで、導電体９６はトランジスタ９０ａのゲートとして機能し、絶縁体９４はトランジスタ９０ａのゲート絶縁膜として機能し、低抵抗領域９２ａはトランジスタ９０ａのソースまたはドレインの一方として機能し、低抵抗領域９２ｂはトランジスタ９０ａのソースまたはドレインの他方として機能する。また、絶縁体９５はトランジスタ９０ａのサイドウォール絶縁膜として機能する。また、低抵抗領域９３ａおよび低抵抗領域９３ｂはトランジスタ９０ａのＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。また、半導体基板９１の凸部において、導電体９６と重なり、且つ低抵抗領域９３ａおよび低抵抗領域９３ｂの間に位置する領域は、トランジスタ９０ａのチャネル形成領域として機能する。 Here, the conductor 96 functions as a gate of the transistor 90a, the insulator 94 functions as a gate insulating film of the transistor 90a, the low resistance region 92a functions as one of a source or a drain of the transistor 90a, and a low resistance region 92b. Functions as the other of the source and the drain of the transistor 90a. The insulator 95 functions as a sidewall insulating film of the transistor 90a. The low resistance region 93a and the low resistance region 93b function as an LDD (Lightly Doped Drain) region of the transistor 90a. In addition, a region of the convex portion of the semiconductor substrate 91 that overlaps with the conductor 96 and is located between the low resistance region 93a and the low resistance region 93b functions as a channel formation region of the transistor 90a.
トランジスタ９０ａでは、図１８（Ｂ）に示すように、チャネル形成領域における凸部の側部および上部と、導電体９６とが絶縁体９４を間に挟んで重なることで、チャネル形成領域の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ９０ａの基板上における占有面積を小さく抑えつつ、トランジスタ９０ａにおいて移動するキャリアの量を増加させることができる。その結果、トランジスタ９０ａは、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域における凸部の高さをＴとすると、チャネル幅Ｗに対する凸部の高さＴの比（Ｔ／Ｗ）に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ９０ａのオン電流をより大きくすることができ、電界効果移動度もより高められる。例えば、バルクの半導体基板９１を用いたトランジスタ９０ａの場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。 In the transistor 90a, as illustrated in FIG. 18B, the side portion and the upper portion of the convex portion in the channel formation region overlap with the conductor 96 with the insulator 94 interposed therebetween, whereby the side portion of the channel formation region is formed. And the carrier flows in a wide range including the upper part. Therefore, the amount of carriers moving in the transistor 90a can be increased while suppressing an area occupied by the transistor 90a on the substrate. As a result, the transistor 90a has high on-current and high field effect mobility. In particular, when the length in the channel width direction (channel width) of the convex portion in the channel forming region is W and the height of the convex portion in the channel forming region is T, the ratio of the convex portion height T to the channel width W (T When the aspect ratio corresponding to / W) is high, the carrier flows in a wider range, so that the on-state current of the transistor 90a can be increased and the field-effect mobility can be further increased. For example, in the case of the transistor 90a using the bulk semiconductor substrate 91, the aspect ratio is preferably 0.5 or more, and more preferably 1 or more.
図１８（Ａ）（Ｂ）に示すトランジスタ９０ａは、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて素子分離した例を示しているが、本実施の形態に示す半導体装置はこれに限られるものではない。 A transistor 90a illustrated in FIGS. 18A and 18B illustrates an example in which element isolation is performed using a trench isolation method (STI method: Shallow Trench Isolation); however, the semiconductor device described in this embodiment is not limited to this. Is not something
半導体基板９１としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板９１として単結晶シリコン基板を用いる。また、半導体基板９１として、半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。 As the semiconductor substrate 91, for example, a single semiconductor substrate such as silicon or germanium, or a semiconductor substrate such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide may be used. Preferably, a single crystal silicon substrate is used as the semiconductor substrate 91. Further, as the semiconductor substrate 91, a semiconductor substrate having an insulator region inside the semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate may be used.
半導体基板９１は、例えば、ｐ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板９１として、ｎ型の導電型を付与する不純物を有する半導体基板を用いても構わない。または、半導体基板９１がｉ型であっても構わない。 As the semiconductor substrate 91, for example, a semiconductor substrate having an impurity imparting p-type conductivity is used. However, as the semiconductor substrate 91, a semiconductor substrate having an impurity imparting n-type conductivity may be used. Alternatively, the semiconductor substrate 91 may be i-type.
また、半導体基板９１に設けられる低抵抗領域９２ａおよび低抵抗領域９２ｂは、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。また同様に、低抵抗領域９３ａおよび低抵抗領域９３ｂも、リンやヒ素などのｎ型の導電性を付与する元素、またはホウ素やアルミニウムなどのｐ型の導電性を付与する元素を含むことが好ましい。ただし、低抵抗領域９３ａおよび低抵抗領域９３ｂはＬＤＤとして機能することが好ましいので、低抵抗領域９３ａおよび低抵抗領域９３ｂに含まれる導電性を付与する元素の濃度は、低抵抗領域９２ａおよび低抵抗領域９２ｂに含まれる導電性を付与する元素の濃度より低いことが好ましい。なお、低抵抗領域９２ａおよび低抵抗領域９２ｂはシリサイドなどを用いて形成してもよい。 The low resistance region 92a and the low resistance region 92b provided in the semiconductor substrate 91 include an element imparting n-type conductivity such as phosphorus or arsenic, or an element imparting p-type conductivity such as boron or aluminum. It is preferable to include. Similarly, the low resistance region 93a and the low resistance region 93b preferably include an element imparting n-type conductivity such as phosphorus or arsenic, or an element imparting p-type conductivity such as boron or aluminum. . However, since the low resistance region 93a and the low resistance region 93b preferably function as an LDD, the concentration of the element imparting conductivity contained in the low resistance region 93a and the low resistance region 93b is low. The concentration is preferably lower than the concentration of the element imparting conductivity included in the region 92b. Note that the low resistance region 92a and the low resistance region 92b may be formed using silicide or the like.
絶縁体９４、絶縁体９５は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、または酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いてもよい。なお、絶縁体９４、絶縁体９５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 The insulator 94 and the insulator 95 include, for example, aluminum oxide, aluminum oxynitride, magnesium oxide, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, and lanthanum oxide. An insulator including one or more selected from neodymium oxide, hafnium oxide, tantalum oxide, and the like can be used. Further, hafnium silicate (HfSi x O y (x> 0, y> 0)), hafnium silicate added with nitrogen (HfSi x O y N z (x> 0, y> 0, z> 0)), nitrogen There added, hafnium aluminate (HfAl x O y N z ( x> 0, y> 0, z> 0)), may be used a high-k material such as hafnium oxide or yttrium oxide. Note that the insulator 94 and the insulator 95 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
導電体９６としては、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、窒素を有する金属膜と上記の金属膜の積層構造で導電体９６を形成してもよい。窒素を有する金属としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。窒素を有する金属膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、導電体９６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 As the conductor 96, it is preferable to use a metal selected from tantalum, tungsten, titanium, molybdenum, chromium, niobium, or the like, or an alloy material or a compound material containing these metals as a main component. Alternatively, polycrystalline silicon to which an impurity such as phosphorus is added can be used. Alternatively, the conductor 96 may be formed using a stacked structure of a metal film containing nitrogen and the above metal film. As the metal containing nitrogen, tungsten nitride, molybdenum nitride, or titanium nitride can be used. By providing the metal film containing nitrogen, the adhesion of the metal film can be improved and peeling can be prevented. Note that the conductor 96 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
絶縁体９８および絶縁体９９としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。なお、絶縁体９８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。 Examples of the insulator 98 and the insulator 99 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum. The insulating material may be used as a single layer or a stacked layer. Note that the insulator 98 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
また、絶縁体９８として、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。 Further, as the insulator 98, silicon carbonitride, silicon oxycarbide, or the like can be used. Further, USG (Undoped Silicate Glass), BPSG (Boron Phosphorus Silicate Glass), BSG (Borosicate Glass), or the like can be used. USG, BPSG, and the like may be formed using an atmospheric pressure CVD method. Further, for example, HSQ (hydrogen silsesquioxane) or the like may be formed using a coating method.
ただし、絶縁体９９は水素を有すると好ましい場合がある。例えば、絶縁体９９として水素を含む窒化シリコンなどを用いればよい。絶縁体９９が水素を有することにより、半導体基板９１が欠陥等を低減し、トランジスタ９０ａ特性を向上させる場合がある。例えば半導体基板９１としてシリコンを有する材料を用いた場合には、水素によりシリコンのダングリングボンド等の欠陥を終端することができる。 However, the insulator 99 may preferably have hydrogen. For example, silicon nitride containing hydrogen may be used as the insulator 99. When the insulator 99 includes hydrogen, the semiconductor substrate 91 may reduce defects and improve the characteristics of the transistor 90a in some cases. For example, when a material containing silicon is used for the semiconductor substrate 91, defects such as dangling bonds of silicon can be terminated with hydrogen.
次に、トランジスタ９０ａの変形例について図１８（Ｃ）（Ｄ）を用いて説明する。なお、図１８（Ｃ）（Ｄ）は、図１８（Ａ）（Ｂ）と同様に、トランジスタ９０ａのチャネル長方向の断面図とトランジスタ９０ａのチャネル幅方向の断面図になる。 Next, a modified example of the transistor 90a will be described with reference to FIGS. 18C and 18D are a cross-sectional view of the transistor 90a in the channel length direction and a cross-sectional view of the transistor 90a in the channel width direction, similarly to FIGS. 18A and 18B.
図１８（Ｃ）（Ｄ）に示すトランジスタ９０ｂは、半導体基板９１に凸部が形成されていない点において、図１８（Ａ）（Ｂ）に示すトランジスタ９０ａと異なる。なお、図１８（Ｃ）（Ｄ）に示すトランジスタ９０ｂの他の構成については、図１８（Ａ）（Ｂ）に示すトランジスタ９０ａの構成を参酌することができる。 A transistor 90b illustrated in FIGS. 18C and 18D is different from the transistor 90a illustrated in FIGS. 18A and 18B in that a protrusion is not formed on the semiconductor substrate 91. Note that the structure of the transistor 90a illustrated in FIGS. 18A and 18B can be referred to for another structure of the transistor 90b illustrated in FIGS.
なお、トランジスタ９０ａおよびトランジスタ９０ｂにおいて、導電体９６の下面に接するように絶縁体９４を設けているが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体９６の下面および側面に接するように絶縁体９４を設ける構成としてもよい。 Note that in the transistors 90a and 90b, the insulator 94 is provided so as to be in contact with the lower surface of the conductor 96; however, the semiconductor device described in this embodiment is not limited thereto. For example, the insulator 94 may be provided so as to be in contact with the lower surface and the side surface of the conductor 96.
＜半導体装置の構成例＞
半導体基板を含む素子層（以下、素子層５０と呼ぶ。）の上に酸化物半導体を含む素子層（以下、素子層３０と呼ぶ。）を設け、素子層３０の上に容量素子を含む素子層（以下、素子層４０と呼ぶ。）を設けた半導体装置の構成の一例を、図１９に示す。図１９はトランジスタ６０ａおよびトランジスタ９０ａのチャネル長方向Ｃ１−Ｃ２に対応する断面図である。なお、図１９では、トランジスタ６０ａとトランジスタ９０ａのチャネル長方向が平行になっているが、これに限られることなく、適宜設定することができる。
<Configuration example of semiconductor device>
An element layer including an oxide semiconductor (hereinafter referred to as element layer 30) is provided over an element layer including a semiconductor substrate (hereinafter referred to as element layer 50), and an element including a capacitor element over the element layer 30. FIG. 19 illustrates an example of a structure of a semiconductor device provided with a layer (hereinafter referred to as an element layer 40). FIG. 19 is a cross-sectional view corresponding to the channel length direction C1-C2 of the transistor 60a and the transistor 90a. In FIG. 19, the channel length directions of the transistor 60a and the transistor 90a are parallel to each other, but the present invention is not limited to this and can be set as appropriate.
素子層５０は、図１８（Ａ）に示すトランジスタ９０ａが設けられたものであり、半導体基板９１、素子分離領域９７、絶縁体９８、絶縁体９９、絶縁体９４、絶縁体９５、導電体９６、低抵抗領域９３ａおよび低抵抗領域９３ｂ、低抵抗領域９２ａおよび低抵抗領域９２ｂについては、上記の記載を参酌することができる。 The element layer 50 is provided with the transistor 90a illustrated in FIG. 18A. The element layer 50 includes a semiconductor substrate 91, an element isolation region 97, an insulator 98, an insulator 99, an insulator 94, an insulator 95, and a conductor 96. The above description can be referred to for the low resistance region 93a and the low resistance region 93b, the low resistance region 92a, and the low resistance region 92b.
素子層５０には、導電体５１ａおよび導電体５２ａ、導電体５１ｂおよび導電体５２ｂ、導電体５１ｃおよび導電体５２ｃ、のプラグとして機能する部分が設けられている。導電体５１ａおよび導電体５２ａは、下面が低抵抗領域９２ａに接して、絶縁体９８および絶縁体９９の開口の中に形成されている。導電体５１ｂおよび導電体５２ｂは、下面が導電体９６に接して、絶縁体９８の開口の中に形成されている。導電体５１ｃおよび導電体５２ｃは、下面が低抵抗領域９２ｂに接して、絶縁体９８および絶縁体９９の開口の中に形成されている。 The element layer 50 is provided with a portion that functions as a plug of the conductor 51a and the conductor 52a, the conductor 51b and the conductor 52b, the conductor 51c and the conductor 52c. The conductor 51a and the conductor 52a are formed in the openings of the insulator 98 and the insulator 99 with their lower surfaces in contact with the low resistance region 92a. The conductor 51 b and the conductor 52 b are formed in the opening of the insulator 98 with the lower surfaces in contact with the conductor 96. The conductors 51c and 52c are formed in the openings of the insulator 98 and the insulator 99 so that the lower surfaces thereof are in contact with the low resistance region 92b.
ここで、導電体５１ａ乃至導電体５１ｃは、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａと同様の構造とすればよい。また、導電体５２ａ乃至導電体５２ｃは、図２（Ａ）および（Ｂ）に示す導電体２１ａと同様の構造とすればよい。ただし、これに限られず、例えば、シングルダマシン法などを用いて、プラグと配線とを分けて形成してもよい。 Here, the conductors 51a to 51c may have a structure similar to that of the metal 20a containing nitrogen illustrated in FIGS. The conductors 52a to 52c may have a structure similar to that of the conductor 21a illustrated in FIGS. However, the present invention is not limited to this. For example, the plug and the wiring may be separately formed by using a single damascene method or the like.
図１９に示すように、導電体５１ａ乃至導電体５１ｃと、導電体５２ａ乃至導電体５２ｃと、を積層構造とすることが好ましい。導電体５１ａ乃至導電体５１ｃとしては、例えば、チタン、タンタル、窒化チタンまたは窒化タンタルなどを単層または積層で用いればよい。窒化タンタルまたは窒化チタンなどの窒素を有する金属、特に窒化タンタルを導電体５１ａ乃至導電体５１ｃに用いることで、素子層５０などに含まれる水素、水などの不純物が導電体５１ａ乃至導電体５１ｃ中に拡散してさらに上の層に移動することを抑制することができる。これは、導電体５１ａ乃至導電体５１ｃだけでなく、他のプラグおよび配線として機能する導電体も同様である。よって、素子層３０より下層に位置する、導電体１１１ａ乃至導電体１１１ｃ、導電体１２１ａ乃至導電体１２１ｃも同様に、積層構造として下層に、窒化タンタルまたは窒化チタンなどの窒素を有する金属、特に窒化タンタルを用いることにより、上層に位置する素子層３０に水素、水などの不純物が拡散することを防ぐことができる。このような構成とすることにより、素子層３０に含まれる酸化物半導体を、高純度真性または実質的に高純度真性である酸化物半導体とすることができる。 As illustrated in FIG. 19, it is preferable that the conductors 51a to 51c and the conductors 52a to 52c have a stacked structure. As the conductors 51a to 51c, for example, titanium, tantalum, titanium nitride, tantalum nitride, or the like may be used in a single layer or a stacked layer. By using a metal having nitrogen such as tantalum nitride or titanium nitride, particularly tantalum nitride, for the conductors 51a to 51c, impurities such as hydrogen and water contained in the element layer 50 and the like are contained in the conductors 51a to 51c. It is possible to suppress the diffusion to the upper layer. This applies not only to the conductors 51a to 51c but also to other conductors that function as plugs and wirings. Therefore, the conductors 111a to 111c and the conductors 121a to 121c located below the element layer 30 are similarly formed of a metal having nitrogen, such as tantalum nitride or titanium nitride, in particular, nitrided in a lower layer as a stacked structure. By using tantalum, it is possible to prevent impurities such as hydrogen and water from diffusing into the element layer 30 located in the upper layer. With such a structure, the oxide semiconductor included in the element layer 30 can be a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor.
絶縁体９８の上に絶縁体１０２ａおよび絶縁体１０２ｂが設けられる。絶縁体１０２ａおよび絶縁体１０２ｂに形成された開口に、導電体５１ａおよび導電体５２ａ、導電体５１ｂおよび導電体５２ｂ、導電体５１ｃおよび導電体５２ｃの配線などとして機能する部分が埋め込まれるように設けられる。例えば、導電体５２ａ乃至導電体５２ｃに銅など拡散しやすい金属を用いる場合、窒化シリコンや窒化炭化シリコンなどの銅が透過しにくい絶縁体を用いることにより、銅などの不純物がトランジスタ９０ａに拡散することを防ぐことができる。また、絶縁体１０２ａは絶縁体９８などより水素濃度が低い絶縁体を用いることが好ましい。また、絶縁体１０２ｂは絶縁体１０２ａより誘電率が低いことが好ましい。なお、図１９では、絶縁体１０２ａと絶縁体１０２ｂが積層して設けられているが、これに限られず単層の絶縁体としてもよい。 An insulator 102a and an insulator 102b are provided over the insulator 98. Provided in the openings formed in the insulator 102a and the insulator 102b so that the conductor 51a and the conductor 52a, the conductor 51b and the conductor 52b, and the portion functioning as the wiring of the conductor 51c and the conductor 52c are embedded. It is done. For example, in the case where a metal that easily diffuses such as copper is used for the conductors 52a to 52c, an insulator such as silicon nitride or silicon nitride carbide that does not easily transmit copper is diffused into the transistor 90a. Can be prevented. The insulator 102a is preferably an insulator having a lower hydrogen concentration than the insulator 98 or the like. The insulator 102b preferably has a lower dielectric constant than the insulator 102a. Note that in FIG. 19, the insulator 102a and the insulator 102b are stacked, but the present invention is not limited to this, and a single-layer insulator may be used.
絶縁体１０２ｂの上に絶縁体１０４が設けられ、絶縁体１０４の上に絶縁体１０６が設けられ、絶縁体１０６の上に絶縁体１０８が設けられる。絶縁体１０２ａ、絶縁体１０２ｂ、絶縁体１０４、絶縁体１０６および絶縁体１０８は、絶縁体９８に用いることができる絶縁体を用いればよい。また、絶縁体１０２ａ、絶縁体１０２ｂ、絶縁体１０４、絶縁体１０６および絶縁体１０８のいずれかは、水素などの不純物および酸素をブロックする機能を有する絶縁体とすることが好ましい。水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、窒化シリコンなどを用いればよい。 An insulator 104 is provided over the insulator 102 b, an insulator 106 is provided over the insulator 104, and an insulator 108 is provided over the insulator 106. As the insulator 102a, the insulator 102b, the insulator 104, the insulator 106, and the insulator 108, an insulator that can be used for the insulator 98 may be used. In addition, any of the insulator 102a, the insulator 102b, the insulator 104, the insulator 106, and the insulator 108 is preferably an insulator having a function of blocking impurities such as hydrogen and oxygen. Examples of the insulator having a function of blocking impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, and lanthanum. An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer. For example, silicon nitride or the like may be used.
また、導電体５２ａ乃至導電体５２ｃに銅など拡散しやすい金属を用いる場合、絶縁体１０４に窒化シリコンや窒化炭化シリコンなどの銅が透過しにくい絶縁体を用いることにより、銅などの不純物が素子層３０に含まれる酸化物半導体膜に拡散することを防ぐことができる。 In the case where a metal that easily diffuses, such as copper, is used for the conductors 52a to 52c, an insulator such as silicon nitride or silicon nitride carbide that does not easily transmit copper is used for the insulator 104; Diffusion into the oxide semiconductor film included in the layer 30 can be prevented.
絶縁体１０４および絶縁体１０６には、導電体１１１ａおよび導電体１１２ａ、導電体１１１ｂおよび導電体１１２ｂ、導電体１１１ｃおよび導電体１１２ｃ、のプラグとして機能する部分が設けられている。また、絶縁体１０８には、導電体１１１ａおよび導電体１１２ａ、導電体１１１ｂおよび導電体１１２ｂ、導電体１１１ｃおよび導電体１１２ｃ、の配線として機能する部分が設けられている。導電体１１１ａおよび導電体１１２ａは、下面が導電体５２ａに接して、絶縁体１０４、絶縁体１０６および絶縁体１０８の開口の中に形成されている。導電体１１１ｂおよび導電体１１２ｂは、下面が導電体５２ｂに接して、絶縁体１０４、絶縁体１０６および絶縁体１０８の開口の中に形成されている。導電体１１１ｃおよび導電体１１２ｃは、下面が導電体５２ｃに接して、絶縁体１０４、絶縁体１０６および絶縁体１０８の開口の中に形成されている。 The insulator 104 and the insulator 106 are provided with portions that function as plugs of the conductor 111a and the conductor 112a, the conductor 111b and the conductor 112b, the conductor 111c and the conductor 112c. The insulator 108 is provided with portions that function as wirings of the conductor 111a and the conductor 112a, the conductor 111b and the conductor 112b, the conductor 111c and the conductor 112c. The conductors 111a and 112a are formed in the openings of the insulator 104, the insulator 106, and the insulator 108 with their lower surfaces in contact with the conductor 52a. The conductors 111b and 112b are formed in the openings of the insulator 104, the insulator 106, and the insulator 108 with their lower surfaces in contact with the conductor 52b. The conductor 111c and the conductor 112c are formed in the openings of the insulator 104, the insulator 106, and the insulator 108 with their lower surfaces in contact with the conductor 52c.
ここで、導電体１１１ａ乃至導電体１１１ｃは、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａと同様の構造とすればよい。また、導電体１１２ａ乃至導電体１１２ｃは、図２（Ａ）および（Ｂ）に示す導電体２１ａと同様の構造とすればよい。ただし、これに限られず、例えば、シングルダマシン法などを用いて、プラグと配線とを分けて形成してもよい。 Here, the conductors 111a to 111c may have a structure similar to that of the nitrogen-containing metal 20a illustrated in FIGS. The conductors 112a to 112c may have a structure similar to that of the conductor 21a illustrated in FIGS. However, the present invention is not limited to this. For example, the plug and the wiring may be separately formed by using a single damascene method or the like.
絶縁体１０８の上に絶縁体１１０が設けられる。絶縁体１１０は、絶縁体１０６に用いることができる絶縁体を用いればよい。 An insulator 110 is provided over the insulator 108. As the insulator 110, an insulator that can be used for the insulator 106 may be used.
絶縁体１１０の上の素子層３０は、図１２（Ａ）に示すトランジスタ６０ａが設けられたものであり、絶縁体６１、絶縁体６７、導電体６２ａ、導電体６２ｂ、絶縁体６５、絶縁体６３、絶縁体６４、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃ、導電体６８ａ、導電体６８ｂ、絶縁体７２、導電体７４、絶縁体７９、絶縁体７７および絶縁体７８については、上記の記載を参酌することができる。 The element layer 30 over the insulator 110 is provided with the transistor 60a illustrated in FIG. 12A, and includes the insulator 61, the insulator 67, the conductor 62a, the conductor 62b, the insulator 65, and the insulator. 63, insulator 64, insulator 66a, semiconductor 66b, insulator 66c, conductor 68a, conductor 68b, insulator 72, conductor 74, insulator 79, insulator 77, and insulator 78 are described above. Can be considered.
絶縁体６１、絶縁体５９、絶縁体５８および絶縁体１１０には、導電体１２１ａおよび導電体１２２ａ、導電体１２１ｂおよび導電体１２２ｂ、導電体１２１ｃおよび導電体１２２ｃ、のプラグとして機能する部分が設けられている。また、絶縁体６７には、導電体１２１ａおよび導電体１２２ａ、導電体１２１ｂおよび導電体１２２ｂ、導電体１２１ｃおよび導電体１２２ｃ、の配線として機能する部分が設けられている。導電体１２１ａおよび導電体１２２ａは、下面が導電体１１２ａに接して、絶縁体６７、絶縁体６１、絶縁体５９、絶縁体５８および絶縁体１１０の開口の中に形成されている。導電体１２１ｂおよび導電体１２２ｂは、下面が導電体１１２ｂに接して、絶縁体６７、絶縁体６１、絶縁体５９、絶縁体５８および絶縁体１１０の開口の中に形成されている。導電体１２１ｃおよび導電体１２２ｃは、下面が導電体１１２ｃに接して、絶縁体６７、絶縁体６１、絶縁体５９、絶縁体５８および絶縁体１１０の開口の中に形成されている。 The insulator 61, the insulator 59, the insulator 58, and the insulator 110 are provided with portions that function as plugs of the conductor 121a and the conductor 122a, the conductor 121b and the conductor 122b, the conductor 121c, and the conductor 122c. It has been. The insulator 67 is provided with portions that function as wirings of the conductors 121a and 122a, the conductors 121b and 122b, the conductors 121c and 122c. The conductors 121a and 122a are formed in openings of the insulator 67, the insulator 61, the insulator 59, the insulator 58, and the insulator 110 with their lower surfaces in contact with the conductor 112a. The conductors 121b and 122b are formed in the openings of the insulator 67, the insulator 61, the insulator 59, the insulator 58, and the insulator 110 with their lower surfaces in contact with the conductor 112b. The conductor 121c and the conductor 122c are formed in the openings of the insulator 67, the insulator 61, the insulator 59, the insulator 58, and the insulator 110 with their lower surfaces in contact with the conductor 112c.
ここで、導電体１２１ａ乃至導電体１２１ｃは、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａと同様の構造とすればよい。また、導電体１２２ａ乃至導電体１２２ｃは、図２（Ａ）および（Ｂ）に示す導電体２１ａと同様の構造とすればよい。 Here, the conductors 121a to 121c may have a structure similar to that of the nitrogen-containing metal 20a illustrated in FIGS. The conductors 122a to 122c may have a structure similar to that of the conductor 21a illustrated in FIGS.
また、導電体６２ａおよび導電体６２ｂが、導電体１２１ａおよび導電体１２２ａ、導電体１２１ｂおよび導電体１２２ｂ、導電体１２１ｃおよび導電体１２２ｃ、と同じ層に形成されている。 The conductors 62a and 62b are formed in the same layer as the conductors 121a and 122a, the conductors 121b and 122b, the conductors 121c and 122c.
図１９に示すように、半導体基板９１と半導体６６ｂの間を絶縁体６１、絶縁体５９および絶縁体５８と導電体１２１ａ乃至導電体１２１ｃで分断されている。導電体１２１ａ乃至導電体１２１ｃは水素および水の拡散をブロックする機能を有しているため、素子層５０などに含まれる水素または水などの不純物が、絶縁体６１、絶縁体５９および絶縁体５８に形成されるビアホールやプラグとして機能する導電体１２２ａ乃至導電体１２２ｃを介して半導体６６ｂに拡散することを防ぐことができる。 As shown in FIG. 19, the semiconductor substrate 91 and the semiconductor 66b are divided by an insulator 61, an insulator 59, an insulator 58, and conductors 121a to 121c. Since the conductors 121a to 121c have a function of blocking the diffusion of hydrogen and water, impurities such as hydrogen or water contained in the element layer 50 or the like cause the insulator 61, the insulator 59, and the insulator 58 to be contained. It is possible to prevent diffusion to the semiconductor 66b through the conductors 122a to 122c functioning as via holes and plugs.
ここで、図２０にスクライブライン１３８近傍のＣ３−Ｃ４断面に対応する断面図を示す。図２０に示すように、スクライブライン１３８と重なる領域近傍において、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４および絶縁体７７に開口が形成され、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４および絶縁体７７の側面を覆って絶縁体７８が成膜され、当該開口において絶縁体７８と絶縁体６１とが接していることが好ましい。 Here, FIG. 20 shows a cross-sectional view corresponding to the C3-C4 cross section in the vicinity of the scribe line 138. As shown in FIG. 20, openings are formed in the insulator 67, the insulator 65, the insulator 63, the insulator 64, and the insulator 77 in the vicinity of the region overlapping with the scribe line 138. An insulator 78 is preferably formed to cover the side surfaces of the body 63, the insulator 64, and the insulator 77, and the insulator 78 and the insulator 61 are in contact with each other in the opening.
このような形状とすることにより、絶縁体７８と絶縁体６１で、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４および絶縁体７７を側面まで覆うことができる。絶縁体７８と絶縁体６１は水素および水をブロックする機能を有しているため、本実施の形態に示す半導体装置をスクライブしても、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４および絶縁体７７の側面から水素または水が浸入して、トランジスタ６０ａに拡散することを防ぐことができる。 With such a shape, the insulator 78, the insulator 61, the insulator 65, the insulator 63, the insulator 64, and the insulator 77 can be covered to the side surfaces by the insulator 78 and the insulator 61. Since the insulator 78 and the insulator 61 have a function of blocking hydrogen and water, the insulator 67, the insulator 65, the insulator 63, and the insulator are formed even when the semiconductor device described in this embodiment is scribed. It is possible to prevent hydrogen or water from entering from the side surfaces of 64 and the insulator 77 and diffusing into the transistor 60a.
また、上述の通り、絶縁体７８の成膜に伴って絶縁体７７に過剰酸素を供給することができる。このとき、絶縁体７８で絶縁体７７の側面を覆っていることにより、酸素が絶縁体７８の外に拡散することを防ぎ、絶縁体７７を酸素で満たし、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。当該酸素により、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃの欠陥となる酸素欠損を低減することができる。これにより、半導体６６ｂを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。 Further, as described above, excess oxygen can be supplied to the insulator 77 as the insulator 78 is formed. At this time, since the side surface of the insulator 77 is covered with the insulator 78, oxygen is prevented from diffusing out of the insulator 78, and the insulator 77 is filled with oxygen. 66b and oxygen can be supplied to the insulator 66c. With the oxygen, oxygen vacancies that are defects in the insulator 66a, the semiconductor 66b, and the insulator 66c can be reduced. Accordingly, the semiconductor 66b can be an oxide semiconductor having a low defect level density and stable characteristics.
絶縁体７８の上に絶縁体８８が設けられる。絶縁体８８は、絶縁体７８と同様の絶縁体を用いることができるが、ＡＬＤ法で成膜することが好ましい。絶縁体８８の上に絶縁体８９が設けられる。絶縁体８９は絶縁体５９に用いることができる絶縁体を用いればよい。絶縁体８９の上に絶縁体８１が設けられる。絶縁体８１は、絶縁体７７に用いることができる絶縁体を用いればよい。 An insulator 88 is provided on the insulator 78. The insulator 88 can be the same insulator as the insulator 78, but is preferably formed by an ALD method. An insulator 89 is provided on the insulator 88. As the insulator 89, an insulator that can be used for the insulator 59 may be used. An insulator 81 is provided on the insulator 89. As the insulator 81, an insulator that can be used for the insulator 77 may be used.
絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５には、プラグとして機能する導電体３１ａおよび導電体３２ａ、導電体３１ｂおよび導電体３２ｂ、導電体３１ｃおよび導電体３２ｃ、導電体３１ｄおよび導電体３２ｄ、導電体３１ｅおよび導電体３２ｅが設けられている。導電体３１ａおよび導電体３２ａは、下面が導電体１２２ａに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５の開口の中に形成されている。導電体３１ｂおよび導電体３２ｂは、下面が導電体６８ａに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、絶縁体７７および絶縁体６６ｃの開口の中に形成されている。導電体３１ｃおよび導電体３２ｃは、下面が導電体６８ｂに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、絶縁体７７および絶縁体６６ｃの開口の中に形成されている。導電体３１ｄおよび導電体３２ｄは、下面が導電体１２２ｂに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５の開口の中に形成されている。導電体３１ｅおよび導電体３２ｅは、下面が導電体１２２ｃに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５の開口の中に形成されている。 The insulator 81, the insulator 89, the insulator 88, the insulator 78, the insulator 77, the insulator 66c, the insulator 64, the insulator 63, and the insulator 65 include a conductor 31a and a conductor 32a that function as plugs. A conductor 31b and a conductor 32b, a conductor 31c and a conductor 32c, a conductor 31d and a conductor 32d, a conductor 31e and a conductor 32e are provided. The conductor 31a and the conductor 32a are in contact with the conductor 122a, and the insulator 81, the insulator 89, the insulator 88, the insulator 78, the insulator 77, the insulator 66c, the insulator 64, the insulator 63, And formed in the opening of the insulator 65. The conductor 31b and the conductor 32b are formed in the openings of the insulator 81, the insulator 89, the insulator 88, the insulator 78, the insulator 77, and the insulator 66c with their lower surfaces in contact with the conductor 68a. . The conductor 31c and the conductor 32c are formed in the openings of the insulator 81, the insulator 89, the insulator 88, the insulator 78, the insulator 77, and the insulator 66c with their lower surfaces in contact with the conductor 68b. . The conductor 31d and the conductor 32d have the bottom surface in contact with the conductor 122b, the insulator 81, the insulator 89, the insulator 88, the insulator 78, the insulator 77, the insulator 66c, the insulator 64, the insulator 63, And formed in the opening of the insulator 65. The conductor 31e and the conductor 32e are in contact with the conductor 122c, and the insulator 81, the insulator 89, the insulator 88, the insulator 78, the insulator 77, the insulator 66c, the insulator 64, the insulator 63, And formed in the opening of the insulator 65.
ここで、導電体３１ａ乃至導電体３１ｅは、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａに用いることができる導電体を用いればよい。導電体３１ａ乃至導電体３１ｅをこのような構造にすることにより、上述の各開口部を導電体３１ａ乃至導電体３１ｅで塞ぐ形状にすることができる。導電体３１ａ乃至導電体３１ｅは水素および水の拡散をブロックする機能を有しているため、導電体３２ａ乃至導電体３２ｅを介して、トランジスタ６０ａに水素または水などの不純物が拡散することを防ぐことができる。また、導電体３２ａ乃至導電体３２ｅは、図２（Ａ）および（Ｂ）に示す導電体２１ａに用いることができる導電体を用いればよい。 Here, as the conductors 31a to 31e, a conductor that can be used for the metal 20a containing nitrogen illustrated in FIGS. 2A and 2B may be used. By forming the conductors 31a to 31e in such a structure, the openings described above can be closed with the conductors 31a to 31e. Since the conductors 31a to 31e have a function of blocking diffusion of hydrogen and water, impurities such as hydrogen or water are prevented from diffusing into the transistor 60a through the conductors 32a to 32e. be able to. For the conductors 32a to 32e, a conductor that can be used for the conductor 21a illustrated in FIGS. 2A and 2B may be used.
絶縁体８１の上に、導電体３３ａ、導電体３３ｂ、導電体８２および導電体３３ｅが形成されている。ここで、導電体８２は素子層４０の容量素子８０ａの電極の一方である。導電体３３ａは導電体３１ａおよび導電体３２ａの露出した上面と接し、導電体３３ｂは導電体３１ｂおよび導電体３２ｂの露出した上面と接し、導電体８２は導電体３１ｃおよび導電体３２ｃ並びに導電体３１ｄおよび導電体３２ｄの露出した上面と接し、導電体３３ｅは導電体３１ｅおよび導電体３２ｅの露出した上面と接している。 On the insulator 81, the conductor 33a, the conductor 33b, the conductor 82, and the conductor 33e are formed. Here, the conductor 82 is one of the electrodes of the capacitor 80 a of the element layer 40. The conductor 33a is in contact with the exposed upper surfaces of the conductor 31a and the conductor 32a, the conductor 33b is in contact with the exposed upper surfaces of the conductor 31b and the conductor 32b, and the conductor 82 is in contact with the conductor 31c, the conductor 32c, and the conductor. 31d and the exposed upper surface of the conductor 32d are in contact with each other, and the conductor 33e is in contact with the exposed upper surfaces of the conductor 31e and the conductor 32e.
ここで、導電体３３ａ、導電体３３ｂおよび導電体３３ｅは、導電体８２に用いることができる導電体を用いればよい。 Here, a conductor that can be used for the conductor 82 may be used as the conductor 33a, the conductor 33b, and the conductor 33e.
なお、図１９に示す断面図では、導電体７４、導電体６２ｂと接続される配線およびプラグが図示されていないが、別途設けることができる。 In the cross-sectional view shown in FIG. 19, the conductor 74 and the wiring and plug connected to the conductor 62b are not shown, but can be separately provided.
素子層４０は、図１７（Ａ）に示す容量素子８０ａが設けられたものであり、絶縁体８１、導電体８２、絶縁体８３、導電体８４および絶縁体８５については、上記の記載を参酌することができる。 The element layer 40 is provided with the capacitor 80a illustrated in FIG. 17A. For the insulator 81, the conductor 82, the insulator 83, the conductor 84, and the insulator 85, refer to the above description. can do.
素子層４０には、プラグとして機能する導電体４１ａおよび導電体４２ａ、導電体４１ｂおよび導電体４２ｂ、導電体４１ｃおよび導電体４２ｃ、導電体４１ｄおよび導電体４２ｄが設けられている。導電体４１ａおよび導電体４２ａは、下面が導電体３３ａに接して、絶縁体８３および絶縁体８５の開口の中に形成されている。導電体４１ｂおよび導電体４２ｂは、下面が導電体３３ｂに接して、絶縁体８３および絶縁体８５の開口の中に形成されている。導電体４１ｃおよび導電体４２ｃは、下面が導電体８４に接して、絶縁体８５の開口の中に形成されている。導電体４１ｄおよび導電体４２ｄは、下面が導電体３３ｅに接して、絶縁体８３および絶縁体８５の開口の中に形成されている。 The element layer 40 is provided with a conductor 41a and a conductor 42a that function as plugs, a conductor 41b and a conductor 42b, a conductor 41c and a conductor 42c, a conductor 41d, and a conductor 42d. The conductor 41a and the conductor 42a are formed in the openings of the insulator 83 and the insulator 85 with their lower surfaces in contact with the conductor 33a. The conductors 41b and 42b are formed in the openings of the insulator 83 and the insulator 85 with their lower surfaces in contact with the conductor 33b. The conductor 41c and the conductor 42c are formed in the opening of the insulator 85 with their lower surfaces in contact with the conductor 84. The conductors 41d and 42d are formed in the openings of the insulator 83 and the insulator 85 with their lower surfaces in contact with the conductor 33e.
ここで、導電体４１ａ乃至導電体４１ｄは、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａに用いることができる導電体を用いればよい。また、導電体４２ａ乃至導電体４２ｄは、図２（Ａ）および（Ｂ）に示す導電体２１ａに用いることができる導電体を用いればよい。 Here, as the conductors 41a to 41d, a conductor that can be used for the metal 20a containing nitrogen illustrated in FIGS. 2A and 2B may be used. As the conductors 42a to 42d, a conductor that can be used for the conductor 21a illustrated in FIGS. 2A and 2B may be used.
配線として機能する導電体４３ａ乃至導電体４３ｄは、絶縁体８５の上に形成されている。導電体４３ａは導電体４１ａおよび導電体４２ａの露出した上面と接し、導電体４３ｂは導電体４１ｂおよび導電体４２ｂの露出した上面と接し、導電体４３ｃは導電体４１ｃおよび導電体４２ｃの露出した上面と接し、導電体４３ｄは導電体４１ｄおよび導電体４２ｄの露出した上面と接している。 The conductors 43a to 43d functioning as wirings are formed on the insulator 85. The conductor 43a is in contact with the exposed upper surfaces of the conductor 41a and the conductor 42a, the conductor 43b is in contact with the exposed upper surfaces of the conductor 41b and the conductor 42b, and the conductor 43c is exposed of the conductor 41c and the conductor 42c. The conductor 43d is in contact with the upper surface, and is in contact with the exposed upper surfaces of the conductor 41d and the conductor 42d.
ここで、導電体４３ａ乃至導電体４３ｄは、導電体３３ａ、導電体３３ｂおよび導電体３３ｅに用いることができる導電体を用いればよい。また、導電体４３ａ乃至導電体４３ｄは、素子層３０の上に成膜されるため、導電体４３ａ乃至導電体４３ｄの成膜後には高温の熱処理を行う必要がない場合がある。よって、導電体４３ａ乃至導電体４３ｄとして、例えば、アルミニウム、銅などの耐熱性が低いが、低抵抗である金属材料を用いることにより、配線抵抗を低くすることができる。 Here, as the conductors 43a to 43d, any conductor that can be used for the conductor 33a, the conductor 33b, and the conductor 33e may be used. In addition, since the conductors 43a to 43d are formed on the element layer 30, it may not be necessary to perform high-temperature heat treatment after the formation of the conductors 43a to 43d. Therefore, as the conductors 43a to 43d, for example, by using a metal material that has low heat resistance such as aluminum or copper but has low resistance, wiring resistance can be reduced.
絶縁体８５の上に導電体４３ａ乃至導電体４３ｄを覆って絶縁体１３４が形成される。絶縁体１３４は、絶縁体８５に用いることができる絶縁体を用いればよい。 An insulator 134 is formed on the insulator 85 so as to cover the conductors 43a to 43d. As the insulator 134, an insulator that can be used for the insulator 85 may be used.
絶縁体１３４には、プラグとして機能する導電体１３１および導電体１３２が設けられている。導電体１３１および導電体１３２は、下面が導電体４２ａに接して、絶縁体１３４の開口の中に形成されている。 The insulator 134 is provided with a conductor 131 and a conductor 132 that function as plugs. The conductor 131 and the conductor 132 are formed in the opening of the insulator 134 with their lower surfaces in contact with the conductor 42a.
ここで、導電体１３１は、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａに用いることができる導電体を用いればよい。また、導電体１３２は、図２（Ａ）および（Ｂ）に示す導電体２１ａに用いることができる導電体を用いればよい。 Here, as the conductor 131, a conductor that can be used for the metal 20a including nitrogen illustrated in FIGS. 2A and 2B may be used. As the conductor 132, a conductor that can be used for the conductor 21a illustrated in FIGS. 2A and 2B may be used.
配線として機能する導電体１３３は、絶縁体１３４の上に形成されている。導電体１３３は導電体１３１および導電体１３２の露出した上面と接している。ここで、導電体１３３は、導電体３３ａ、導電体３３ｂおよび導電体３３ｅに用いることができる導電体を用いればよい。 The conductor 133 that functions as a wiring is formed over the insulator 134. The conductor 133 is in contact with the exposed upper surfaces of the conductor 131 and the conductor 132. Here, as the conductor 133, a conductor that can be used for the conductor 33a, the conductor 33b, and the conductor 33e may be used.
絶縁体１３４の上に、導電体１３３の上に開口を有するように、絶縁体１３６が形成される。絶縁体１３６は、絶縁体１３４に用いることができる絶縁体を用いればよい。また、絶縁体１３６として、ポリイミドなどの有機絶縁膜を用いてもよい。 An insulator 136 is formed on the insulator 134 so as to have an opening on the conductor 133. The insulator 136 may be an insulator that can be used for the insulator 134. Further, as the insulator 136, an organic insulating film such as polyimide may be used.
また、図１９と異なる構成の半導体装置を図２３に示す。図２３はトランジスタ６０ａおよびトランジスタ９０ａのチャネル長方向Ｃ１−Ｃ２に対応する断面図である。なお、図２３では、トランジスタ６０ａとトランジスタ９０ａのチャネル長方向が平行になっているが、これに限られることなく、適宜設定することができる。 FIG. 23 shows a semiconductor device having a structure different from that in FIG. FIG. 23 is a cross-sectional view of the transistor 60a and the transistor 90a corresponding to the channel length direction C1-C2. Note that in FIG. 23, the channel length directions of the transistor 60a and the transistor 90a are parallel to each other, but the present invention is not limited to this and can be set as appropriate.
絶縁体７７がトランジスタ６０ａを覆う様に配置されるところは、図１９に示す半導体装置と同様である。以下に図１９に示す半導体装置と異なる構成を説明する。 The place where the insulator 77 covers the transistor 60a is the same as that of the semiconductor device shown in FIG. A structure different from that of the semiconductor device illustrated in FIG. 19 is described below.
絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５には、プラグとして機能する導電体３１ａおよび導電体３２ａ、導電体３１ｂおよび導電体３２ｂ、導電体３１ｃおよび導電体３２ｃ、導電体３１ｄおよび導電体３２ｄ、導電体３１ｅおよび導電体３２ｅが設けられている。導電体３１ａおよび導電体３２ａは、下面が導電体１２２ａに接して、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５の開口の中に形成されている。導電体３１ｂおよび導電体３２ｂは、下面が導電体６８ａに接して、絶縁体７７および絶縁体６６ｃの開口の中に形成されている。導電体３１ｃおよび導電体３２ｃは、下面が導電体６８ｂに接して、絶縁体７７および絶縁体６６ｃの開口の中に形成されている。導電体３１ｄおよび導電体３２ｄは、下面が導電体１２２ｂに接して、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５の開口の中に形成されている。導電体３１ｅおよび導電体３２ｅは、下面が導電体１２２ｃに接して、絶縁体７７、絶縁体６６ｃ、絶縁体６４、絶縁体６３、および絶縁体６５の開口の中に形成されている。 The insulator 77, the insulator 66c, the insulator 64, the insulator 63, and the insulator 65 include a conductor 31a and a conductor 32a that function as plugs, a conductor 31b and a conductor 32b, a conductor 31c, and a conductor 32c. A conductor 31d and a conductor 32d, a conductor 31e and a conductor 32e are provided. The conductor 31 a and the conductor 32 a are formed in the openings of the insulator 77, the insulator 66 c, the insulator 64, the insulator 63, and the insulator 65 with their lower surfaces in contact with the conductor 122 a. The conductor 31b and the conductor 32b are formed in the openings of the insulator 77 and the insulator 66c so that the lower surfaces thereof are in contact with the conductor 68a. The conductor 31c and the conductor 32c are formed in the openings of the insulator 77 and the insulator 66c so that the lower surfaces thereof are in contact with the conductor 68b. The conductor 31d and the conductor 32d are formed in the openings of the insulator 77, the insulator 66c, the insulator 64, the insulator 63, and the insulator 65 with their lower surfaces in contact with the conductor 122b. The conductor 31e and the conductor 32e are formed in the openings of the insulator 77, the insulator 66c, the insulator 64, the insulator 63, and the insulator 65 with their lower surfaces in contact with the conductor 122c.
プラグとして機能する導電体３１ａおよび導電体３２ａ、導電体３１ｂおよび導電体３２ｂ、導電体３１ｃおよび導電体３２ｃ、導電体３１ｄおよび導電体３２ｄ、導電体３１ｅおよび導電体３２ｅのそれぞれの上面を覆うように、絶縁体５５ａ、絶縁体５５ｂ、絶縁体５５ｃ、絶縁体５５ｄおよび絶縁体５５ｅで覆われている。絶縁体５５ａ、絶縁体５５ｂ、絶縁体５５ｃ、絶縁体５５ｄおよび絶縁体５５ｅとしては、絶縁体７８と同様の絶縁体を用いることができるが、ＡＬＤ法で成膜することが好ましい。 Conductor 31a and conductor 32a functioning as plugs, conductor 31b and conductor 32b, conductor 31c and conductor 32c, conductor 31d and conductor 32d, conductor 31e and conductor 32e are covered so as to cover the upper surfaces thereof Further, the insulator 55a, the insulator 55b, the insulator 55c, the insulator 55d, and the insulator 55e are covered. As the insulator 55a, the insulator 55b, the insulator 55c, the insulator 55d, and the insulator 55e, an insulator similar to the insulator 78 can be used, but it is preferable to form the film by an ALD method.
絶縁体５５ａ、絶縁体５５ｂ、絶縁体５５ｃ、絶縁体５５ｄおよび絶縁体５５ｅとしては、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物、または窒化タンタルなどの金属窒化物などを用いることが好ましい。特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中、および作製後において、水素、水分などの不純物のトランジスタ６０ａへの混入を防止することができる。 As the insulator 55a, the insulator 55b, the insulator 55c, the insulator 55d, and the insulator 55e, for example, a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide, or a metal nitride such as tantalum nitride is used. Is preferred. In particular, aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 60a during and after the manufacturing process of the transistor.
絶縁体５５ａ上、絶縁体５５ｂ上、絶縁体５５ｃ上、絶縁体５５ｄ上、絶縁体５５ｅ上および絶縁体７７上には、絶縁体７８、絶縁体８８、絶縁体８９、および絶縁体８１が順に積層して設けられている。絶縁体７８の成膜によって、絶縁体７７に酸素を供給することができる。この酸素が過剰酸素となって絶縁体７７および絶縁体６６ｃなどを通り、半導体６６ｂに拡散して半導体６６ｂ中の欠陥を修復することができる。 On the insulator 55a, the insulator 55b, the insulator 55c, the insulator 55d, the insulator 55e, and the insulator 77, the insulator 78, the insulator 88, the insulator 89, and the insulator 81 are sequentially provided. Laminated and provided. By forming the insulator 78, oxygen can be supplied to the insulator 77. This oxygen becomes excess oxygen, passes through the insulator 77 and the insulator 66c, and diffuses into the semiconductor 66b, so that defects in the semiconductor 66b can be repaired.
また、絶縁体７８、絶縁体８８、絶縁体８９、および絶縁体８１には、導電体３１ａ乃至導電体３１ｅおよび導電体３２ａ乃至導電体３２ｅが埋め込まれている。なお、導電体３１ａ乃至導電体３１ｅおよび導電体３２ａ乃至導電体３２ｅは、容量素子８０ａ、トランジスタ６０ａ、またはトランジスタ９０ａと電気的に接続するプラグ、または配線として機能を有する。導電体３１ａ乃至導電体３１ｅは、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａに用いることができる導電体を用いればよい。また、導電体３２ａ乃至導電体３２ｅは、図２（Ａ）および（Ｂ）に示す導電体２１ａに用いることができる導電体を用いればよい。 Further, in the insulator 78, the insulator 88, the insulator 89, and the insulator 81, conductors 31a to 31e and conductors 32a to 32e are embedded. Note that the conductors 31a to 31e and the conductors 32a to 32e function as plugs or wirings that are electrically connected to the capacitor 80a, the transistor 60a, or the transistor 90a. As the conductors 31a to 31e, a conductor that can be used for the metal 20a containing nitrogen illustrated in FIGS. 2A and 2B may be used. For the conductors 32a to 32e, a conductor that can be used for the conductor 21a illustrated in FIGS. 2A and 2B may be used.
絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ｃには、プラグとして機能する導電体４１ｃおよび導電体４２ｃ、導電体４１ｄおよび導電体４２ｄが設けられている。導電体４１ｃおよび導電体４２ｃは、下面が導電体３２ｃに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ｃの開口の中に形成されている。導電体４１ｄおよび導電体４２ｄは、下面が導電体３２ｄに接して、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ｄの開口の中に形成されている。また、導電体８７は、導電体４１ｃ、導電体４１ｄ、導電体４２ｃおよび導電体４２ｄの上面と接するように配されている。さらに導電体８７の上面と接する導電体８２ａおよび８２ｂが配されている。導電体８７、導電体８２ａおよび導電体８２ｂは、容量素子８０ａの一方の電極の機能を有する。 The insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55c are provided with a conductor 41c and a conductor 42c that function as a plug, a conductor 41d, and a conductor 42d. The conductor 41c and the conductor 42c are formed in the openings of the insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55c with their lower surfaces in contact with the conductor 32c. The conductor 41d and the conductor 42d are formed in the openings of the insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55d with their lower surfaces in contact with the conductor 32d. The conductor 87 is disposed so as to be in contact with the upper surfaces of the conductor 41c, the conductor 41d, the conductor 42c, and the conductor 42d. Further, conductors 82 a and 82 b that are in contact with the upper surface of the conductor 87 are arranged. The conductor 87, the conductor 82a, and the conductor 82b have a function of one electrode of the capacitor 80a.
絶縁体８１上、導電体８７上、導電体８２ａ上および導電体８２ｂ上には、絶縁体８３が設けられている。絶縁体８３は、容量素子８０ａの誘電体としての機能を有する。絶縁体８３は、絶縁体８３ａ、絶縁体８３ｂおよび絶縁体８３ｃの３層構造とすることができる。例えば絶縁体８３ａ、絶縁体８３ｂおよび絶縁体８３ｃをＡＬＤ法を用いて、絶縁体８３ａを酸化シリコン、絶縁体８３ｂを酸化アルミニウム、絶縁体８３ｃを酸化シリコンとしてもよい。 An insulator 83 is provided on the insulator 81, the conductor 87, the conductor 82a, and the conductor 82b. The insulator 83 has a function as a dielectric of the capacitor 80a. The insulator 83 can have a three-layer structure of an insulator 83a, an insulator 83b, and an insulator 83c. For example, the insulator 83a, the insulator 83b, and the insulator 83c may be formed using ALD, the insulator 83a may be silicon oxide, the insulator 83b may be aluminum oxide, and the insulator 83c may be silicon oxide.
絶縁体８３、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ａには、プラグとして機能する導電体４１ａおよび導電体４２ａ、導電体４１ｂおよび導電体４２ｂ、導電体４１ｅおよび導電体４２ｅが設けられている。導電体４１ａおよび導電体４２ａは、下面が導電体３２ａに接して、絶縁体８３、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ａの開口の中に形成されている。導電体４１ｂおよび導電体４２ｂは、下面が導電体３２ｂに接して、絶縁体８３、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ｂの開口の中に形成されている。導電体４１ｅおよび導電体４２ｅは、下面が導電体３２ｅに接して、絶縁体８３、絶縁体８１、絶縁体８９、絶縁体８８、絶縁体７８、および絶縁体５５ｅの開口の中に形成されている。 The insulator 83, the insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55a include a conductor 41a and a conductor 42a that function as plugs, a conductor 41b and a conductor 42b, and a conductor 41e. And a conductor 42e. The conductor 41a and the conductor 42a are formed in the openings of the insulator 83, the insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55a with their lower surfaces in contact with the conductor 32a. Yes. The conductor 41b and the conductor 42b are formed in the openings of the insulator 83, the insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55b with their lower surfaces in contact with the conductor 32b. Yes. The conductor 41e and the conductor 42e are formed in the openings of the insulator 83, the insulator 81, the insulator 89, the insulator 88, the insulator 78, and the insulator 55e with their lower surfaces in contact with the conductor 32e. Yes.
絶縁体８３上には、導電体４２ａの上面と接する領域を有する導電体４３ａが設けられている。また、絶縁体８３上には、導電体４２ｂの上面と接する領域を有する導電体４３ｂが設けられている。いる。また、絶縁体８３上には、導電体４２ｅの上面と接する領域を有する導電体４３ｃが設けられている。また、絶縁体８３上には、導電体８４が設けられている。なお、導電体８４は、容量素子８０ａの他方の電極の機能を有する。 On the insulator 83, a conductor 43a having a region in contact with the upper surface of the conductor 42a is provided. On the insulator 83, a conductor 43b having a region in contact with the upper surface of the conductor 42b is provided. Yes. On the insulator 83, a conductor 43c having a region in contact with the upper surface of the conductor 42e is provided. A conductor 84 is provided on the insulator 83. Note that the conductor 84 functions as the other electrode of the capacitor 80a.
絶縁体８３上、導電体４３ａ上、導電体４３ｂ上、導電体４３ｃ上および導電体８４上に絶縁体１３４が設けられている。絶縁体１３４には、プラグとして機能する導電体１３１および１３２が設けられている。導電体１３１および１３２は、下面が導電体４３ａに接して、絶縁体１３４の開口の中に形成されている。 An insulator 134 is provided on the insulator 83, the conductor 43 a, the conductor 43 b, the conductor 43 c, and the conductor 84. The insulator 134 is provided with conductors 131 and 132 that function as plugs. The conductors 131 and 132 are formed in the opening of the insulator 134 with their lower surfaces in contact with the conductor 43a.
ここで、導電体１３１は、図２（Ａ）および（Ｂ）に示す窒素を有する金属２０ａに用いることができる導電体を用いればよい。また、導電体１３２は、図２（Ａ）および（Ｂ）に示す導電体２１ａに用いることができる導電体を用いればよい。 Here, as the conductor 131, a conductor that can be used for the metal 20a including nitrogen illustrated in FIGS. 2A and 2B may be used. As the conductor 132, a conductor that can be used for the conductor 21a illustrated in FIGS. 2A and 2B may be used.
配線として機能する導電体１３３は、絶縁体１３４の上に形成されている。導電体１３３は導電体１３１および導電体１３２の露出した上面と接している。ここで、導電体１３３は、導電体３３ａ、導電体３３ｂおよび導電体３３ｅに用いることができる導電体を用いればよい。 The conductor 133 that functions as a wiring is formed over the insulator 134. The conductor 133 is in contact with the exposed upper surfaces of the conductor 131 and the conductor 132. Here, as the conductor 133, a conductor that can be used for the conductor 33a, the conductor 33b, and the conductor 33e may be used.
絶縁体１３４の上に、導電体１３３の上に開口を有するように、絶縁体１３６が形成される。絶縁体１３６は、絶縁体１３４に用いることができる絶縁体を用いればよい。また、絶縁体１３６として、ポリイミドなどの有機絶縁膜を用いてもよい。 An insulator 136 is formed on the insulator 134 so as to have an opening on the conductor 133. The insulator 136 may be an insulator that can be used for the insulator 134. Further, as the insulator 136, an organic insulating film such as polyimide may be used.
＜酸化物半導体膜を有するトランジスタの作製方法＞ <Method for Manufacturing Transistor Having Oxide Semiconductor Film>
次に、図１２に示すトランジスタ６０ａのバックゲートとして機能する導電体６２ａおよび導電体６２ｂの上に酸化物半導体膜を有するトランジスタ６０ａを作製する方法について図２１および図２２に示す断面図を用いて説明する。図２１（Ａ）、図２１（Ｃ）、図２１（Ｅ）、図２２（Ａ）、図２２（Ｃ）および図２２（Ｅ）はトランジスタ６０ａのチャネル長方向Ａ１−Ａ２に対応する断面図であり、図２１（Ｂ）、図２１（Ｄ）、図２１（Ｆ）、図２２（Ｂ）、図２２（Ｄ）および図２２（Ｆ）はトランジスタ６０ａのチャネル幅方向Ａ３−Ａ４に対応する断面図である。 Next, a method for manufacturing the transistor 60a including the oxide semiconductor film over the conductor 62a and the conductor 62b functioning as the back gate of the transistor 60a illustrated in FIGS. explain. 21A, FIG. 21C, FIG. 21E, FIG. 22A, FIG. 22C, and FIG. 22E are cross-sectional views corresponding to the channel length direction A1-A2 of the transistor 60a. FIGS. 21B, 21D, 21F, 22B, 22D, and 22F correspond to the channel width direction A3-A4 of the transistor 60a. FIG.
まず、絶縁体６７、導電体６２ａおよび導電体６２ｂの上に絶縁体６５を成膜する。絶縁体６５としては上述の絶縁体を用いればよい。絶縁体６５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６５として、ＰＥＣＶＤ法を用いて酸化シリコンまたは酸化窒化シリコンなどを成膜すればよい。 First, the insulator 65 is formed over the insulator 67, the conductor 62a, and the conductor 62b. As the insulator 65, the above-described insulator may be used. The insulator 65 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, as the insulator 65, silicon oxide, silicon oxynitride, or the like may be formed using a PECVD method.
次に、絶縁体６５の上に絶縁体６３を成膜する。絶縁体６３としては上述の絶縁体を用いればよい。絶縁体６３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６３として、ＡＬＤ法を用いて酸化ハフニウムまたは酸化アルミニウムなどを成膜すればよい。 Next, the insulator 63 is formed on the insulator 65. As the insulator 63, the above-described insulator may be used. The insulator 63 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, the insulator 63 may be formed using hafnium oxide, aluminum oxide, or the like by an ALD method.
次に、絶縁体６３の上に絶縁体６４を成膜する（図２１（Ａ）（Ｂ）参照）。絶縁体６４としては上述の絶縁体を用いればよい。絶縁体６４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６４として、ＰＥＣＶＤ法を用いて酸化シリコンまたは酸化窒化シリコンなどを成膜すればよい。また、絶縁体６５、絶縁体６３および絶縁体６４の成膜を大気中に露出せず、ＡＬＤ法を用いて連続的に行ってもよい。 Next, the insulator 64 is formed over the insulator 63 (see FIGS. 21A and 21B). As the insulator 64, the above insulator may be used. The insulator 64 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, as the insulator 64, silicon oxide, silicon oxynitride, or the like may be formed by a PECVD method. Alternatively, the insulator 65, the insulator 63, and the insulator 64 may be continuously formed using the ALD method without being exposed to the atmosphere.
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体６５、絶縁体６３および絶縁体６４中の水、または水素をさらに低減させることができる。また、絶縁体６４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。 Next, it is preferable to perform a heat treatment. By performing the heat treatment, water or hydrogen in the insulator 65, the insulator 63, and the insulator 64 can be further reduced. In some cases, the insulator 64 can be provided with excess oxygen. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 350 ° C to 450 ° C. Further, in the case where tantalum nitride is used for the conductor 62a serving as a back gate of the transistor, the heat treatment temperature is 350 ° C. or higher and 410 ° C. or lower, preferably 370 ° C. or higher and 400 ° C. or lower. By performing heat treatment in such a temperature range, release of hydrogen from tantalum nitride can be suppressed. The heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed in a reduced pressure state. Alternatively, the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. By heat treatment, impurities such as hydrogen and water can be removed. For the heat treatment, an RTA apparatus using lamp heating can also be used. The heat treatment by the RTA apparatus is effective for improving productivity because it takes a shorter time than a furnace.
次に、絶縁体６６ａとなる絶縁体６９ａを成膜する。絶縁体６９ａとしては上述の絶縁体６６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体６９ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体６９ａの成膜は、基板を加熱しながら行うことが好ましい。基板加熱の温度などは、例えば後述の加熱処理と同様にすればよい。 Next, an insulator 69a to be the insulator 66a is formed. As the insulator 69a, an insulator or a semiconductor that can be used as the above-described insulator 66a may be used. The insulator 69a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The insulator 69a is preferably formed while the substrate is heated. What is necessary is just to make the temperature etc. of a substrate heating the same as the below-mentioned heat processing, for example.
次に、半導体６６ｂとなる半導体を成膜する。半導体６６ｂとなる半導体としては上述の半導体６６ｂとして用いることができる半導体を用いればよい。半導体６６ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、半導体６６ｂの成膜は、基板を加熱しながら行うことが好ましい。基板加熱の温度などは、例えば後述の加熱処理と同様にすればよい。なお、絶縁体６９ａの成膜と、半導体６６ｂとなる半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。 Next, a semiconductor to be the semiconductor 66b is formed. As the semiconductor to be the semiconductor 66b, a semiconductor that can be used as the semiconductor 66b described above may be used. The semiconductor 66b can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The semiconductor 66b is preferably formed while the substrate is heated. What is necessary is just to make the temperature etc. of a substrate heating the same as the below-mentioned heat processing, for example. Note that the film formation of the insulator 69a and the film formation of the semiconductor to be the semiconductor 66b are continuously performed without being exposed to the air, whereby contamination of impurities into the film and the interface can be reduced.
次に、絶縁体６９ａおよび半導体６９ｂに加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体６６ａ、半導体６６ｂの水素濃度を低減させることができる場合がある。また、絶縁体６６ａおよび半導体６６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体６６ａおよび半導体６６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。絶縁体６６ａおよび半導体６６ｂとして後述するＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。 Next, heat treatment is preferably performed on the insulator 69a and the semiconductor 69b. By performing the heat treatment, the hydrogen concentration of the insulator 66a and the semiconductor 66b can be reduced in some cases. In some cases, oxygen vacancies in the insulator 66a and the semiconductor 66b can be reduced. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 350 ° C to 450 ° C. Further, in the case where tantalum nitride is used for the conductor 62a serving as a back gate of the transistor, the heat treatment temperature is 350 ° C. or higher and 410 ° C. or lower, preferably 370 ° C. or higher and 400 ° C. or lower. By performing heat treatment in such a temperature range, release of hydrogen from tantalum nitride can be suppressed. The heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed in a reduced pressure state. Alternatively, the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. By the heat treatment, the crystallinity of the insulator 66a and the semiconductor 66b can be increased, impurities such as hydrogen and water can be removed, and the like. For the heat treatment, an RTA apparatus using lamp heating can also be used. The heat treatment by the RTA apparatus is effective for improving productivity because it takes a shorter time than a furnace. In the case where a CAAC-OS which will be described later is used as the insulator 66a and the semiconductor 66b, the peak intensity is increased and the full width at half maximum is decreased by performing heat treatment. That is, the crystallinity of the CAAC-OS is increased by heat treatment.
当該加熱処理により、絶縁体６４から絶縁体６９ａおよび半導体６９ｂに酸素を供給することができる。絶縁体６４に対して加熱処理を行うことにより、極めて容易に酸素を絶縁体６６ａとなる絶縁体、および半導体６６ｂとなる半導体に供給することができる。 Through the heat treatment, oxygen can be supplied from the insulator 64 to the insulator 69a and the semiconductor 69b. By performing heat treatment on the insulator 64, oxygen can be supplied to the insulator to be the insulator 66a and the semiconductor to be the semiconductor 66b very easily.
ここで、絶縁体６３は、酸素をブロックするバリア膜として機能する。絶縁体６３が絶縁体６４の下に設けられていることにより、絶縁体６４中に拡散した酸素が絶縁体６４より下層に拡散することを防ぐことができる。 Here, the insulator 63 functions as a barrier film that blocks oxygen. By providing the insulator 63 below the insulator 64, oxygen diffused in the insulator 64 can be prevented from diffusing below the insulator 64.
このように絶縁体６６ａとなる絶縁体、および半導体６６ｂとなる半導体に酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。 In this way, by supplying oxygen to the insulator to be the insulator 66a and the semiconductor to be the semiconductor 66b to reduce oxygen vacancies, high purity intrinsic or substantially high purity intrinsic oxidation with a low defect level density is achieved. It can be a physical semiconductor.
次に、導電体６８ａおよび導電体６８ｂとなる導電体６８を成膜する（図２１（Ｃ）（Ｄ）参照。）。導電体６８は上述の導電体６８ａおよび導電体６８ｂとして用いることができる導電体を用いればよい。導電体６８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、導電体６８としてスパッタリング法を用いて窒化タンタルを成膜し、さらにその上にタングステンを成膜すればよい。 Next, a conductor 68 to be the conductor 68a and the conductor 68b is formed (see FIGS. 21C and 21D). As the conductor 68, a conductor that can be used as the conductor 68a and the conductor 68b described above may be used. The conductor 68 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, a tantalum nitride film may be formed as the conductor 68 using a sputtering method, and tungsten may be further formed thereon.
次に、導電体６８の上にレジストなどを形成し、該レジストなどを用いて絶縁体６９ａ、半導体６９ｂおよび導電体６８を島状に加工し、島状の導電体６８、半導体６６ｂおよび絶縁体６６ａを形成する。 Next, a resist or the like is formed over the conductor 68, and the insulator 69a, the semiconductor 69b, and the conductor 68 are processed into an island shape using the resist or the like, and the island-shaped conductor 68, the semiconductor 66b, and the insulator are processed. 66a is formed.
次に、加熱処理を行ってもよい。加熱処理を行うことで、絶縁体６４、絶縁体６３および絶縁体６５、絶縁体６６ａおよび半導体６６ｂ中の水、または水素をさらに低減させることができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。加熱処理は、不活性ガス雰囲気で行ってもよい。また、酸化性ガスを含む雰囲気で行ってもよい。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。 Next, heat treatment may be performed. By performing the heat treatment, water or hydrogen in the insulator 64, the insulator 63 and the insulator 65, the insulator 66a, and the semiconductor 66b can be further reduced. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 350 ° C to 450 ° C. Further, in the case where tantalum nitride is used for the conductor 62a serving as a back gate of the transistor, the heat treatment temperature is 350 ° C. or higher and 410 ° C. or lower, preferably 370 ° C. or higher and 400 ° C. or lower. By performing heat treatment in such a temperature range, release of hydrogen from tantalum nitride can be suppressed. The heat treatment may be performed in an inert gas atmosphere. Moreover, you may carry out in the atmosphere containing oxidizing gas. The heat treatment may be performed in a reduced pressure state. Alternatively, the heat treatment may be performed in an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere. For the heat treatment, an RTA apparatus using lamp heating can also be used. The heat treatment by the RTA apparatus is effective for improving productivity because it takes a shorter time than a furnace.
ここまで行った熱処理によって、水、水素などの酸化物半導体に影響を与える不純物を酸化物半導体の成膜前に低減させておくことができる。また、上述したように、絶縁体６１に形成されたビアホールを導電体１２１ａなどによって塞ぐことにより、絶縁体６１より下層に含まれる水素などの不純物が絶縁体６１より上層に拡散することを抑制することができる。さらに、酸化物半導体成膜後に行うプロセスの温度を導電体１２１ａなどから水素が放出される温度以下にすることによって、不純物の拡散による影響を小さくすることができる。 Through the heat treatment performed so far, impurities that affect the oxide semiconductor, such as water and hydrogen, can be reduced before the formation of the oxide semiconductor. Further, as described above, by closing the via hole formed in the insulator 61 with the conductor 121a or the like, impurities such as hydrogen contained in the lower layer than the insulator 61 are prevented from diffusing into the upper layer from the insulator 61. be able to. Further, by setting the temperature of the process performed after the oxide semiconductor film formation to be equal to or lower than the temperature at which hydrogen is released from the conductor 121a or the like, the influence of impurity diffusion can be reduced.
絶縁体６６ａおよび半導体６６ｂを形成し、絶縁体６４の表面が露出されている段階で熱処理を行うことにより、絶縁体６６ａおよび半導体６６ｂに水、水素が供給されるのを抑制しながら、絶縁体６４、絶縁体６３および絶縁体６５中の水、または水素をさらに低減させることができる。 The insulator 66a and the semiconductor 66b are formed, and heat treatment is performed at a stage where the surface of the insulator 64 is exposed, thereby suppressing supply of water and hydrogen to the insulator 66a and the semiconductor 66b, and the insulator. 64, the water in the insulator 63 and the insulator 65, or hydrogen can be further reduced.
また、上述の絶縁体６６ａおよび半導体６６ｂを形成する際に、水素および炭素などの不純物を含むエッチングガスなどを用いる場合、絶縁体６６ａおよび半導体６６ｂなどに水素および炭素などの不純物が取り込まれる場合がある。このように絶縁体６６ａおよび半導体６６ｂの形成後にさらに熱処理を行うことにより、エッチングの際に取り込まれた水素および炭素などの不純物を脱離させることができる。 In the case where the insulator 66a and the semiconductor 66b are formed using an etching gas containing impurities such as hydrogen and carbon, impurities such as hydrogen and carbon may be taken into the insulator 66a and the semiconductor 66b. is there. In this manner, further heat treatment is performed after the formation of the insulator 66a and the semiconductor 66b, whereby impurities such as hydrogen and carbon taken in during etching can be eliminated.
次に、島状の導電体６８の上にレジストなどを形成し、該レジストなどを用いて加工し、導電体６８ａおよび導電体６８ｂを形成する（図２１（Ｅ）（Ｆ）参照。）。 Next, a resist or the like is formed over the island-shaped conductor 68 and processed using the resist or the like to form the conductor 68a and the conductor 68b (see FIGS. 21E and 21F).
また、半導体６６ｂの導電体６８ａまたは導電体６８ｂと接する領域において、低抵抗領域が形成されることがある。また、半導体６６ｂは、導電体６８ａと導電体６８ｂの間に、導電体６８ａまたは導電体６８ｂと重なった領域より厚さの薄い領域を有することがある。これは、導電体６８ａおよび導電体６８ｂを形成する際に、半導体６６ｂの上面の一部を除去することにより形成される。 In addition, a low resistance region may be formed in a region in contact with the conductor 68a or the conductor 68b of the semiconductor 66b. Further, the semiconductor 66b may have a region between the conductor 68a and the conductor 68b that is thinner than the conductor 68a or a region overlapping with the conductor 68b. This is formed by removing a part of the upper surface of the semiconductor 66b when forming the conductor 68a and the conductor 68b.
次に、絶縁体６４、絶縁体６６ａ、半導体６６ｂ、導電体６８ａおよび導電体６８ｂの上に、絶縁体６６ｃとなる絶縁体６９ｃを成膜する。絶縁体６９ｃとしては上述の絶縁体６６ｃなどとして用いることができる絶縁体または半導体などを用いればよい。絶縁体６６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体６６ｃとなる絶縁体の成膜の前に、半導体６６ｂなどの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で絶縁体６６ｃとなる絶縁体を成膜することにより、半導体６６ｂと絶縁体６６ｃとの界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。 Next, an insulator 69c to be the insulator 66c is formed over the insulator 64, the insulator 66a, the semiconductor 66b, the conductor 68a, and the conductor 68b. As the insulator 69c, an insulator or a semiconductor that can be used as the above-described insulator 66c or the like may be used. The insulator 66c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. The surface of the semiconductor 66b or the like may be etched before the formation of the insulator to be the insulator 66c. For example, etching can be performed using plasma containing a rare gas. After that, by continuously forming an insulator that becomes the insulator 66c without being exposed to the air, contamination of impurities at the interface between the semiconductor 66b and the insulator 66c can be reduced. Impurities existing at the interface between the films may diffuse more easily than the impurities in the film. Therefore, stable electrical characteristics can be imparted to the transistor by reducing mixing of the impurities.
次に、絶縁体６９ｃの上に、絶縁体７２となる絶縁体７２ａを成膜する。絶縁体７２ａとしては上述の絶縁体７２として用いることができる絶縁体を用いればよい。絶縁体７２ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体６９ｃとして、ＰＥＣＶＤ法を用いて酸化窒化シリコンなどを成膜すればよい。なお、絶縁体６９ｃの成膜と、絶縁体７２ａの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。 Next, an insulator 72a to be the insulator 72 is formed over the insulator 69c. As the insulator 72a, an insulator that can be used as the above-described insulator 72 may be used. The insulator 72a can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, as the insulator 69c, silicon oxynitride or the like may be formed using a PECVD method. Note that the film formation of the insulator 69c and the film formation of the insulator 72a are continuously performed without being exposed to the air, whereby contamination of impurities in the film and at the interface can be reduced.
次に、絶縁体７２の上に導電体７４となる導電体を成膜する。導電体７４となる導電体としては、上述の導電体７４として用いることができる導電体を用いればよい。導電体７４となる導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
例えば、導電体７４となる導電体としてＡＬＤ法を用いて窒化チタンを成膜し、さらにその上にスパッタリング法を用いて、逆スパッタ処理を行った後に窒化タンタルを成膜すればよい。
Next, a conductor to be the conductor 74 is formed on the insulator 72. As a conductor to be the conductor 74, a conductor that can be used as the above-described conductor 74 may be used. The conductor to be the conductor 74 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
For example, a titanium nitride film may be formed using ALD as a conductor to be the conductor 74, and then a reverse sputtering process may be performed thereon using a sputtering method.
次に、導電体７４となる導電体の上にレジストなどを形成し、該レジストなどを用いて加工し、導電体７４を形成する（図２２（Ａ）（Ｂ）参照）。 Next, a resist or the like is formed over the conductor to be the conductor 74 and processed using the resist or the like to form the conductor 74 (see FIGS. 22A and 22B).
次に、絶縁体７２ａの上に、絶縁体７９となる絶縁体を成膜する。絶縁体７９となる絶縁体としては上述の絶縁体７９として用いることができる絶縁体を用いればよい。絶縁体７９となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体７９となる絶縁体として、ＡＬＤ法を用いて酸化ガリウムまたは酸化アルミニウムなどを成膜すればよい。 Next, an insulator to be the insulator 79 is formed over the insulator 72a. As the insulator to be the insulator 79, an insulator that can be used as the above-described insulator 79 may be used. The insulator to be the insulator 79 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, as the insulator to be the insulator 79, a film of gallium oxide, aluminum oxide, or the like may be formed using an ALD method.
次に、絶縁体７９となる絶縁体の上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体７９を形成する（図２２（Ｃ）（Ｄ）参照）。 Next, a resist or the like is formed over the insulator to be the insulator 79 and processed using the resist or the like, so that the insulator 79 is formed (see FIGS. 22C and 22D).
次に、絶縁体６４、絶縁体７９、導電体６８ａおよび導電体６８ｂなどの上に、絶縁体７７を成膜する。絶縁体７７としては上述の絶縁体を用いればよい。上記のように、絶縁体７７は水素、水、窒素酸化物などの不純物が少ないことが好ましい。絶縁体７７の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。例えば、絶縁体７７として、ＰＥＣＶＤ法を用いて酸化窒化シリコンなどを成膜すればよい。 Next, the insulator 77 is formed over the insulator 64, the insulator 79, the conductor 68a, the conductor 68b, and the like. As the insulator 77, the above insulator may be used. As described above, the insulator 77 is preferably low in impurities such as hydrogen, water, and nitrogen oxides. The insulator 77 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. For example, silicon oxynitride or the like may be formed as the insulator 77 by a PECVD method.
次に、ＣＭＰ法などを用いて、絶縁体７７の上面の平坦性を向上させることが好ましい。 Next, it is preferable to improve the flatness of the upper surface of the insulator 77 by using a CMP method or the like.
ここで、図２０に示したように、リソグラフィー法などを用いてスクライブライン１３８と重なる領域近傍において、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４および絶縁体７７に開口を形成することが好ましい。 Here, as shown in FIG. 20, openings are formed in the insulator 67, the insulator 65, the insulator 63, the insulator 64, and the insulator 77 in the vicinity of a region overlapping with the scribe line 138 using a lithography method or the like. It is preferable.
次に、絶縁体７７の上に絶縁体７８を成膜する。絶縁体７８としては上述の絶縁体を用いればよい（図２２（Ｅ）（Ｆ）参照）。絶縁体７８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、図１７に示すスクライブライン１３８近傍では、上記開口において、絶縁体６７、絶縁体６５、絶縁体６３、絶縁体６４および絶縁体７７の側面を覆って絶縁体７８が成膜され、当該開口において絶縁体７８と絶縁体６１とが接する。 Next, the insulator 78 is formed over the insulator 77. The insulator described above may be used as the insulator 78 (see FIGS. 22E and 22F). The insulator 78 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Note that, in the vicinity of the scribe line 138 shown in FIG. 17, an insulator 78 is formed so as to cover the side surfaces of the insulator 67, the insulator 65, the insulator 63, the insulator 64, and the insulator 77 in the opening. The insulator 78 and the insulator 61 are in contact with each other.
絶縁体７８の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。 The insulator 78 is preferably formed using plasma, more preferably using a sputtering method, and further preferably using a sputtering method in an atmosphere containing oxygen.
スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。また、上述のＰＥＳＰまたはＶＤＳＰを用いてもよい。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。 As the sputtering method, a DC (Direct Current) sputtering method using a direct current power source as a sputtering power source, a pulse DC sputtering method for applying a bias in a pulse manner, and an RF (Radio Frequency) sputtering method using a high frequency power source as a sputtering power source are used. May be. Further, a magnetron sputtering method provided with a magnet mechanism inside the chamber, a bias sputtering method in which a voltage is also applied to the substrate during film formation, a reactive sputtering method performed in a reactive gas atmosphere, or the like may be used. Further, the above-mentioned PESP or VDSP may be used. Note that the oxygen gas flow rate and film formation power for sputtering may be appropriately determined according to the amount of oxygen added.
ここで、絶縁体７８として、酸化アルミニウムなどの酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けることが好ましい。例えば、絶縁体７８としてスパッタリング法を用いて酸化アルミニウムを成膜すればよい。さらにその上にＡＬＤ法を用いて酸化アルミニウムを成膜することが好ましい。ＡＬＤ法を用いて成膜した酸化アルミニウムを用いることにより、ピンホールの形成をふせぐことができるので、絶縁体６１の水素および水に対するブロック性能をさらに向上させることができる。 Here, as the insulator 78, an oxide insulating film having a blocking effect of oxygen, hydrogen, water, or the like such as aluminum oxide is preferably provided. For example, an aluminum oxide film may be formed as the insulator 78 by a sputtering method. Further, it is preferable to form an aluminum oxide film thereon using the ALD method. By using aluminum oxide formed by the ALD method, the formation of pinholes can be prevented, so that the blocking performance of the insulator 61 against hydrogen and water can be further improved.
スパッタリング法で絶縁体７８の成膜を行うことにより、成膜と同時に絶縁体７７の表面（絶縁体７８成膜後は絶縁体７７と絶縁体７８の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルとして絶縁体７７に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、または酸素イオンなどの状態で絶縁体７７に添加されてもよい。なお、酸素の添加に伴い、絶縁体７７中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼ぶこともできる。 When the insulator 78 is formed by a sputtering method, oxygen is added to the vicinity of the surface of the insulator 77 (the interface between the insulator 77 and the insulator 78 after the insulator 78 is formed) simultaneously with the film formation. Here, oxygen is added to the insulator 77 as oxygen radicals, for example, but the state when oxygen is added is not limited thereto. Oxygen may be added to the insulator 77 in the form of oxygen atoms or oxygen ions. Note that with the addition of oxygen, oxygen may be included in the insulator 77 in excess of the stoichiometric composition, and the oxygen at this time may be referred to as excess oxygen.
なお、絶縁体７８を成膜する際に、基板加熱を行うことが好ましい。基板加熱は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。さらに、トランジスタのバックゲートなる導電体６２ａなどに窒化タンタルを用いる場合、上記熱処理温度を３５０℃以上４１０℃以下、好ましくは３７０℃以上４００℃以下とすればよい。このような温度範囲で熱処理を行うことにより、窒化タンタルから水素が放出することを抑制できる。 Note that it is preferable to perform substrate heating when the insulator 78 is formed. The substrate heating may be performed at 250 ° C. or higher and 650 ° C. or lower, preferably 350 ° C. or higher and 450 ° C. or lower. Further, in the case where tantalum nitride is used for the conductor 62a serving as a back gate of the transistor, the heat treatment temperature is 350 ° C. or higher and 410 ° C. or lower, preferably 370 ° C. or higher and 400 ° C. or lower. By performing heat treatment in such a temperature range, release of hydrogen from tantalum nitride can be suppressed.
次に、加熱処理を行うことが好ましい。加熱処理を行うことにより、絶縁体６４または絶縁体７７に添加した酸素を拡散させ、絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃａ、絶縁体６６ｃｂに供給することができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。 Next, it is preferable to perform a heat treatment. By performing heat treatment, oxygen added to the insulator 64 or the insulator 77 can be diffused and supplied to the insulator 66a, the semiconductor 66b, the insulator 66ca, and the insulator 66cb. The heat treatment may be performed at 250 ° C to 650 ° C, preferably 350 ° C to 450 ° C. The heat treatment is performed in an inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more. The heat treatment may be performed in a reduced pressure state. For the heat treatment, an RTA apparatus using lamp heating can also be used.
また、当該加熱処理は、半導体６６ｂの成膜後の加熱処理よりも低い温度が好ましい。半導体６６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体６４などから余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体７８成膜後の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体７８の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。 The heat treatment is preferably performed at a lower temperature than the heat treatment after the semiconductor 66b is formed. The temperature difference from the heat treatment after the formation of the semiconductor 66b is 20 to 150 ° C., preferably 40 to 100 ° C. Thereby, excess oxygen (oxygen) can be prevented from being released from the insulator 64 or the like. Note that the heat treatment after the formation of the insulator 78 is performed when the equivalent heat treatment can be combined with the heating at the time of forming each layer (for example, when the equivalent heating is performed in the formation of the insulator 78). There may be no need.
当該加熱処理により、絶縁体６４および絶縁体７７中に添加された酸素を絶縁体６４または絶縁体７２中に拡散させる。絶縁体７８は、絶縁体７７より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体７８が絶縁体７７上に形成されているので、絶縁体７７中を拡散する酸素が絶縁体７７の上方に拡散せず、絶縁体７７を主に横方向または下方向に拡散していく。なお、基板加熱を行いながら絶縁体７８を加熱する場合、絶縁体６４および絶縁体７７中に添加と同時に酸素を拡散させることができる。 By the heat treatment, oxygen added to the insulator 64 and the insulator 77 is diffused into the insulator 64 or the insulator 72. The insulator 78 is an insulator that is less permeable to oxygen than the insulator 77, and functions as a barrier film that blocks oxygen. Since such an insulator 78 is formed on the insulator 77, oxygen diffused in the insulator 77 does not diffuse above the insulator 77, but diffuses the insulator 77 mainly in the lateral direction or downward direction. I will do it. Note that in the case where the insulator 78 is heated while the substrate is heated, oxygen can be diffused into the insulator 64 and the insulator 77 simultaneously with the addition.
絶縁体６４または絶縁体７７中を拡散する酸素は、絶縁体６６ａ、絶縁体６６ｃａ、絶縁体６６ｃｂおよび半導体６６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体６３が絶縁体６４の下に設けられていることにより、絶縁体６４中に拡散した酸素が絶縁体６４より下層に拡散することを防ぐことができる。さらに図２０に示すスクライブライン１３８近傍において、絶縁体７８および絶縁体６１によって、絶縁体７７の側面を覆っていることにより、酸素が絶縁体７８の外に拡散することを防ぎ、絶縁体７７を酸素で満たし、絶縁体７７から絶縁体６６ａ、半導体６６ｂ、絶縁体６６ｃに酸素を供給することができる。 Oxygen diffused in the insulator 64 or the insulator 77 is supplied to the insulator 66a, the insulator 66ca, the insulator 66cb, and the semiconductor 66b. At this time, since the insulator 63 having a function of blocking oxygen is provided under the insulator 64, oxygen diffused in the insulator 64 can be prevented from diffusing below the insulator 64. . Further, in the vicinity of the scribe line 138 shown in FIG. 20, the insulator 78 and the insulator 61 cover the side surface of the insulator 77, thereby preventing oxygen from diffusing out of the insulator 78. Oxygen can be supplied from the insulator 77 to the insulator 66a, the semiconductor 66b, and the insulator 66c.
さらに、上記熱処理の際に、下層から拡散する水素、水などの不純物を絶縁体６１および絶縁体６１のビアホールに設けられた導電体１２１ａなどでブロックし、絶縁体７７の上面および側面から拡散する水素、および水などの不純物を絶縁体７８によって、ブロックすることができる。これにより、絶縁体６１および絶縁体７８で包み込まれた、絶縁体７７、絶縁体６６ａ、絶縁体６６ｃおよび半導体６６ｂなどにおいて、水素、水などの不純物の量を低減することができる。また、水素などの不純物は、絶縁体７７などにおいて、酸素と結合して水となり、酸素の拡散を妨げる場合がある。よって、絶縁体７７において、水素、水などの不純物の量を低減することによって、酸素の供給を促進させることができる。 Further, during the heat treatment, impurities such as hydrogen and water diffusing from the lower layer are blocked by the insulator 61 and the conductor 121a provided in the via hole of the insulator 61, and diffused from the upper surface and side surfaces of the insulator 77. Impurities such as hydrogen and water can be blocked by the insulator 78. Accordingly, the amount of impurities such as hydrogen and water can be reduced in the insulator 77, the insulator 66a, the insulator 66c, the semiconductor 66b, and the like that are enclosed by the insulator 61 and the insulator 78. Further, an impurity such as hydrogen may be combined with oxygen to form water in the insulator 77 or the like, thereby preventing diffusion of oxygen. Therefore, in the insulator 77, supply of oxygen can be promoted by reducing the amount of impurities such as hydrogen and water.
このようにして、絶縁体６６ａ、絶縁体６６ｃおよび半導体６６ｂ、特に半導体６６ｂでチャネルが形成される領域に、水、水素などの不純物の拡散を抑制して、酸素を効果的に供給することができる。このように絶縁体６６ａ、絶縁体６６ｃａ、絶縁体６６ｃｂおよび半導体６６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。 In this manner, oxygen can be effectively supplied to a region where a channel is formed in the insulator 66a, the insulator 66c, and the semiconductor 66b, particularly the semiconductor 66b, by suppressing diffusion of impurities such as water and hydrogen. it can. By supplying oxygen to the insulator 66a, the insulator 66ca, the insulator 66cb, and the semiconductor 66b in this manner and reducing oxygen vacancies, high-purity intrinsic or substantially high-purity intrinsic oxidation with a low defect level density is achieved. It can be a physical semiconductor.
なお、絶縁体７８成膜後の加熱処理は、絶縁体７８成膜後ならばいつ行ってもよい。例えば、絶縁体１１９の成膜後に行ってもよい。 Note that the heat treatment after the insulator 78 is formed may be performed at any time after the insulator 78 is formed. For example, this may be performed after the insulator 119 is formed.
このようにして、トランジスタ６０ａを形成することができる。 In this manner, the transistor 60a can be formed.
このようにして、本実施の形態に示す半導体装置の作製方法を用いることで、安定した電気特性を有するトランジスタを有する半導体装置を提供することができる。また、本実施の形態に示す半導体装置の作製方法を用いることで、非導通時のリーク電流の小さいトランジスタを有する半導体装置を提供することができる。また、本実施の形態に示す半導体装置の作製方法を用いることで、ノーマリーオフの電気特性を有するトランジスタを有する半導体装置を提供することができる。また、本実施の形態に示す半導体装置の作製方法を用いることで、信頼性の高いトランジスタを有する半導体装置を提供することができる。 In this manner, by using the method for manufacturing a semiconductor device described in this embodiment, a semiconductor device including a transistor having stable electric characteristics can be provided. In addition, with the use of the method for manufacturing a semiconductor device described in this embodiment, a semiconductor device including a transistor with low leakage current when not conducting can be provided. Further, by using the method for manufacturing a semiconductor device described in this embodiment, a semiconductor device including a transistor having normally-off electrical characteristics can be provided. In addition, by using the method for manufacturing a semiconductor device described in this embodiment, a semiconductor device having a highly reliable transistor can be provided.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
（実施の形態２）
本実施の形態では、本発明の一態様の半導体装置に含まれる酸化物半導体の詳細について、以下説明する。
(Embodiment 2)
In this embodiment, details of an oxide semiconductor included in the semiconductor device of one embodiment of the present invention are described below.
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
<Structure of oxide semiconductor>
Hereinafter, the structure of the oxide semiconductor is described.
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。 An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor. As the non-single-crystal oxide semiconductor, a CAAC-OS (c-axis-aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor) : Amorphous-like oxide semiconductor) and amorphous oxide semiconductors.
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。 From another point of view, oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors. Examples of a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。 Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。 That is, a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor. In addition, an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor. On the other hand, an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically close to an amorphous oxide semiconductor.
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
<CAAC-OS>
First, the CAAC-OS will be described.
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。 A CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２４（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。 A case where the CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction) is described. For example, when CAAC-OS having an InGaZnO 4 crystal classified into the space group R-3m is subjected to structural analysis by an out-of-plane method, a diffraction angle (2θ) as illustrated in FIG. Shows a peak near 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface. In addition to the peak where 2θ is around 31 °, a peak may also appear when 2θ is around 36 °. The peak where 2θ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２４（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２４（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。 On the other hand, when structural analysis is performed on the CAAC-OS by an in-plane method in which X-rays are incident from a direction parallel to a formation surface, a peak appears at 2θ of around 56 °. This peak is attributed to the (110) plane of the InGaZnO 4 crystal. Even when 2θ is fixed at around 56 ° and analysis (φ scan) is performed while rotating the sample with the normal vector of the sample surface as the axis (φ axis), as shown in FIG. No peak appears. On the other hand, when φ scan is performed with 2θ fixed at around 56 ° with respect to single crystal InGaZnO 4 , six peaks attributed to a crystal plane equivalent to the (110) plane are observed as shown in FIG. Is done. Therefore, structural analysis using XRD can confirm that the CAAC-OS has irregular orientations in the a-axis and the b-axis.
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２４（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２４（Ｅ）に示す。図２４（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２４（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２４（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。 Next, a CAAC-OS analyzed by electron diffraction will be described. For example, when an electron beam with a probe diameter of 300 nm is incident on a CAAC-OS including an InGaZnO 4 crystal in parallel with a formation surface of the CAAC-OS, a diffraction pattern (restricted field of view) illustrated in FIG. Sometimes referred to as an electron diffraction pattern). This diffraction pattern includes spots caused by the (009) plane of the InGaZnO 4 crystal. Therefore, electron diffraction shows that the pellets included in the CAAC-OS have c-axis alignment, and the c-axis is in a direction substantially perpendicular to the formation surface or the top surface. On the other hand, FIG. 24E shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface. A ring-shaped diffraction pattern is confirmed from FIG. Therefore, it can be seen that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation even by electron diffraction using an electron beam with a probe diameter of 300 nm. Note that the first ring in FIG. 24E is considered to originate from the (010) plane and the (100) plane of the InGaZnO 4 crystal. Further, the second ring in FIG. 24E is considered to be due to the (110) plane or the like.
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。 In addition, when a composite analysis image (also referred to as a high-resolution TEM image) of a bright field image and a diffraction pattern of a CAAC-OS is observed with a transmission electron microscope (TEM), a plurality of pellets are confirmed. Can do. On the other hand, even in a high-resolution TEM image, the boundary between pellets, that is, a crystal grain boundary (also referred to as a grain boundary) may not be clearly confirmed. Therefore, it can be said that the CAAC-OS does not easily lower the electron mobility due to the crystal grain boundary.
図２５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。 FIG. 25A shows a high-resolution TEM image of a cross section of the CAAC-OS which is observed from a direction substantially parallel to the sample surface. For observation of the high-resolution TEM image, a spherical aberration correction function was used. A high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image. The Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
図２５（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。 FIG. 25A shows a pellet that is a region where metal atoms are arranged in a layered manner. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be referred to as a nanocrystal (nc). In addition, the CAAC-OS can be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals). The pellet reflects the unevenness of the CAAC-OS formation surface or top surface and is parallel to the CAAC-OS formation surface or top surface.
また、図２５（Ｂ）および図２５（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２５（Ｄ）および図２５（Ｅ）は、それぞれ図２５（Ｂ）および図２５（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図２５（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。 FIGS. 25B and 25C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from the direction substantially perpendicular to the sample surface. 25D and 25E are images obtained by performing image processing on FIGS. 25B and 25C, respectively. Hereinafter, an image processing method will be described. First, an FFT image is obtained by performing Fast Fourier Transform (FFT) processing on FIG. Then, relative to the origin in the FFT image acquired, for masking leaves a range between 5.0 nm -1 from 2.8 nm -1. Next, the FFT-processed mask image is subjected to an inverse fast Fourier transform (IFFT) process to obtain an image-processed image. The image acquired in this way is called an FFT filtered image. The FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
図２５（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。 In FIG. 25D, the portion where the lattice arrangement is disturbed is indicated by a broken line. A region surrounded by a broken line is one pellet. And the location shown with the broken line is the connection part of a pellet and a pellet. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape. In addition, the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
図２５（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。 In FIG. 25E, a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned is indicated by a dotted line, and the change in the orientation of the lattice arrangement is shown. It is indicated by a broken line. A clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line. By connecting the surrounding lattice points around the lattice points in the vicinity of the dotted line, a distorted hexagon, pentagon, and / or heptagon can be formed. That is, it can be seen that the formation of crystal grain boundaries is suppressed by distorting the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Conceivable.
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。 As described above, the CAAC-OS has a c-axis alignment and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction to have a strain. Thus, the CAAC-OS can also be referred to as an oxide semiconductor having CAA crystal (c-axis-aligned ab-plane-anchored crystal).
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。 The CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。 Note that the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element. For example, an element such as silicon, which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor. In addition, heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
<Nc-OS>
Next, the nc-OS will be described.
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。 A case where the nc-OS is analyzed by XRD will be described. For example, when structural analysis is performed on the nc-OS by an out-of-plane method, a peak indicating orientation does not appear. That is, the nc-OS crystal has no orientation.
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２６（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図２６（Ｂ）に示す。図２６（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。 For example, when an nc-OS including an InGaZnO 4 crystal is thinned and an electron beam with a probe diameter of 50 nm is incident on a region with a thickness of 34 nm parallel to the surface to be formed, FIG. A ring-shaped diffraction pattern (nanobeam electron diffraction pattern) as shown is observed. FIG. 26B shows a diffraction pattern (nanobeam electron diffraction pattern) obtained when an electron beam with a probe diameter of 1 nm is incident on the same sample. From FIG. 26B, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図２６（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。 When an electron beam with a probe diameter of 1 nm is incident on a region with a thickness of less than 10 nm, an electron diffraction pattern in which spots are arranged in a substantially regular hexagonal shape is observed as shown in FIG. There is a case. Therefore, it can be seen that the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
図２６（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。 FIG. 26D illustrates a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the formation surface. The nc-OS has a region in which a crystal part can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal part cannot be confirmed in a high-resolution TEM image. A crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor. For example, the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image. Note that the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。 Thus, the nc-OS has a periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm). In addition, the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。 Note that since the crystal orientation is not regular between pellets (nanocrystals), nc-OS is an oxide semiconductor having RANC (Random Aligned Nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。 The nc-OS is an oxide semiconductor that has higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
<A-like OS>
The a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
図２７に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２７（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２７（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２７（Ａ）および図２７（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。 FIG. 27 shows a high-resolution cross-sectional TEM image of the a-like OS. Here, FIG. 27A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation. FIG. 27B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e − ) of 4.3 × 10 8 e − / nm 2 . From FIG. 27A and FIG. 27B, it can be seen that in the a-like OS, a striped bright region extending in the vertical direction is observed from the start of electron irradiation. It can also be seen that the shape of the bright region changes after electron irradiation. The bright region is assumed to be a void or a low density region.
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。 Since it has a void, the a-like OS has an unstable structure. Hereinafter, in order to show that the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, changes in the structure due to electron irradiation are shown.
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。 As samples, a-like OS, nc-OS, and CAAC-OS are prepared. Each sample is an In—Ga—Zn oxide.
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。 First, a high-resolution cross-sectional TEM image of each sample is acquired. Each sample has a crystal part by a high-resolution cross-sectional TEM image.
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。 Note that a unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction. Are known. The spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, in the following, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less is regarded as an InGaZnO 4 crystal part. Note that the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
図２８は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図２８より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図２８より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２８より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。 FIG. 28 is an example in which the average size of the crystal parts (22 to 30 locations) of each sample was investigated. Note that the length of the lattice stripes described above is the size of the crystal part. From FIG. 28, it can be seen that in the a-like OS, the crystal part becomes larger in accordance with the cumulative irradiation amount of electrons related to acquisition of a TEM image or the like. From FIG. 28, the crystal part (also referred to as the initial nucleus) having a size of about 1.2 nm in the initial observation by TEM has a cumulative electron (e − ) irradiation dose of 4.2 × 10 8 e − / nm. In FIG. 2 , it can be seen that the crystal has grown to a size of about 1.9 nm. On the other hand, in the nc-OS and the CAAC-OS, there is no change in the size of the crystal part in the range of the cumulative electron dose from the start of electron irradiation to 4.2 × 10 8 e − / nm 2. I understand. FIG. 28 indicates that the crystal part sizes of the nc-OS and the CAAC-OS are approximately 1.3 nm and 1.8 nm, respectively, regardless of the cumulative electron dose. Note that a Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation. The electron beam irradiation conditions were an acceleration voltage of 300 kV, a current density of 6.7 × 10 5 e − / (nm 2 · s), and an irradiation region diameter of 230 nm.
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。 As described above, in the a-like OS, a crystal part may be grown by electron irradiation. On the other hand, in the nc-OS and the CAAC-OS, the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure compared to the nc-OS and the CAAC-OS.
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。 In addition, since it has a void, the a-like OS has a lower density than the nc-OS and the CAAC-OS. Specifically, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. Further, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。 For example, in an oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 . Thus, for example, in an oxide semiconductor that satisfies In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3. . For example, in the oxide semiconductor satisfying In: Ga: Zn = 1: 1: 1 [atomic ratio], the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。 Note that when single crystals having the same composition do not exist, it is possible to estimate a density corresponding to a single crystal having a desired composition by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。 As described above, oxide semiconductors have various structures and various properties. Note that the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
＜酸化物半導体のキャリア密度＞
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
<Carrier density of oxide semiconductor>
Next, the carrier density of the oxide semiconductor is described below.
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。 As a factor that affects the carrier density of an oxide semiconductor, oxygen vacancies (Vo) in the oxide semiconductor, impurities in the oxide semiconductor, and the like can be given.
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。 When the number of oxygen vacancies in the oxide semiconductor increases, the density of defect states increases when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH). Alternatively, when the number of impurities in the oxide semiconductor increases, the density of defect states increases due to the impurities. Therefore, the carrier density of an oxide semiconductor can be controlled by controlling the density of defect states in the oxide semiconductor.
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。 Here, a transistor using an oxide semiconductor for a channel region is considered.
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。 In the case where the object is to suppress a negative shift in the threshold voltage of the transistor or to reduce the off-state current of the transistor, it is preferable to reduce the carrier density of the oxide semiconductor. In the case of reducing the carrier density of an oxide semiconductor, the impurity concentration in the oxide semiconductor may be reduced and the defect state density may be reduced. In this specification and the like, a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic. The carrier density of the high-purity intrinsic oxide semiconductor is less than 8 × 10 15 cm −3 , preferably less than 1 × 10 11 cm −3 , more preferably less than 1 × 10 10 cm −3 , and 1 × 10 What is necessary is just to be -9 cm <-3 > or more.
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。 On the other hand, for the purpose of improving the on-state current of the transistor or improving the field-effect mobility of the transistor, it is preferable to increase the carrier density of the oxide semiconductor. In the case of increasing the carrier density of an oxide semiconductor, the impurity concentration of the oxide semiconductor may be slightly increased or the defect state density of the oxide semiconductor may be slightly increased. Alternatively, the band gap of the oxide semiconductor is preferably made smaller. For example, an oxide semiconductor with a slightly high impurity concentration or a slightly high defect state density can be regarded as intrinsic in the range where the on / off ratio of the Id-Vg characteristics of the transistor can be obtained. In addition, an oxide semiconductor having a high electron affinity and a reduced band gap and, as a result, an increased density of thermally excited electrons (carriers) can be regarded as substantially intrinsic. Note that in the case where an oxide semiconductor having higher electron affinity is used, the threshold voltage of the transistor becomes lower.
上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。 The oxide semiconductor whose carrier density is increased is slightly n-type. Therefore, an oxide semiconductor with an increased carrier density may be referred to as “Slightly-n”.
実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。 The carrier density of the substantially intrinsic oxide semiconductor is preferably 1 × 10 5 cm −3 or more and less than 1 × 10 18 cm −3, more preferably 1 × 10 7 cm −3 or more and 1 × 10 17 cm −3 or less. Preferably, 1 × 10 9 cm −3 or more and 5 × 10 16 cm −3 or less are more preferable, 1 × 10 10 cm −3 or more and 1 × 10 16 cm −3 or less are more preferable, and 1 × 10 11 cm −3 or more. 1 × 10 15 cm −3 or less is more preferable.
以上、本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 As described above, at least part of this embodiment can be implemented in combination with any of the other embodiments and examples described in this specification as appropriate.
（実施の形態３）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
(Embodiment 3)
In this embodiment, an example of a circuit of a semiconductor device using a transistor or the like according to one embodiment of the present invention will be described.
＜回路＞
以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
<Circuit>
An example of a circuit of a semiconductor device using a transistor or the like according to one embodiment of the present invention is described below.
＜ＣＭＯＳインバータ＞
図２９（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。ここで、図２９（Ａ）に示す回路は、トランジスタ２２００を図１２に示すトランジスタ６０ａまたは図１３に示すトランジスタ６０ｂを用いて形成することができ、トランジスタ２１００を図１８に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができる。
<CMOS inverter>
The circuit diagram shown in FIG. 29A shows a structure of a so-called CMOS inverter in which a p-channel transistor 2200 and an n-channel transistor 2100 are connected in series and their gates are connected. Here, in the circuit shown in FIG. 29A, the transistor 2200 can be formed using the transistor 60a shown in FIG. 12 or the transistor 60b shown in FIG. 13, and the transistor 2100 can be formed using the transistor 90a or transistor 90b shown in FIG. Can be used.
図２９（Ａ）に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製することにより、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。 In the semiconductor device illustrated in FIG. 29A, a p-channel transistor is manufactured using a semiconductor substrate, and an n-channel transistor is formed thereabove, whereby the area occupied by the element can be reduced. That is, the degree of integration of the semiconductor device can be increased. Further, since the process can be simplified as compared with the case where an n-channel transistor and a p-channel transistor are formed using the same semiconductor substrate, the productivity of the semiconductor device can be increased. In addition, the yield of the semiconductor device can be increased. In some cases, a p-channel transistor can omit complicated processes such as an LDD (Lightly Doped Drain) region, a shallow trench structure, and strain design. Therefore, productivity and yield may be increased as compared with the case where an n-channel transistor is manufactured using a semiconductor substrate.
＜ＣＭＯＳアナログスイッチ＞
また図２９（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。ここで、図２９（Ｂ）に示す回路は、トランジスタ２２００を図１２に示すトランジスタ６０ａまたは図１３に示すトランジスタ６０ｂを用いて形成することができ、トランジスタ２１００を図１５に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができる。
<CMOS analog switch>
In addition, the circuit diagram illustrated in FIG. 29B illustrates a structure in which the sources and drains of the transistors 2100 and 2200 are connected to each other. With such a configuration, it can function as a so-called CMOS analog switch. Here, in the circuit illustrated in FIG. 29B, the transistor 2200 can be formed using the transistor 60a illustrated in FIG. 12 or the transistor 60b illustrated in FIG. 13, and the transistor 2100 is converted to the transistor 90a or the transistor 90b illustrated in FIG. Can be used.
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図３０に示す。
<Storage device 1>
FIG. 30 illustrates an example of a semiconductor device (memory device) using the transistor according to one embodiment of the present invention, which can retain stored data even in a state where power is not supplied and has no limitation on the number of writing times.
図３０（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。ここで、トランジスタ３２００を上記素子層５０で構成し、トランジスタ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成することで、図３０（Ａ）に示す回路は、図１９に示す半導体装置などで形成することができる。 A semiconductor device illustrated in FIG. 30A includes a transistor 3200 including a first semiconductor, a transistor 3300 including a second semiconductor, and a capacitor 3400. Note that as the transistor 3300, a transistor similar to the above-described transistor 2100 can be used. Here, the transistor 3200 is formed using the element layer 50, the transistor 3300 is formed using the element layer 30, and the capacitor 3400 is formed using the element layer 40, whereby the circuit illustrated in FIG. 19 can be formed.
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。 The transistor 3300 is preferably a transistor with low off-state current. As the transistor 3300, for example, a transistor including an oxide semiconductor can be used. Since the off-state current of the transistor 3300 is small, stored data can be held in a specific node of the semiconductor device for a long time. That is, a refresh operation is not required or the frequency of the refresh operation can be extremely low, so that the semiconductor device with low power consumption is obtained.
図３０（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。 In FIG. 30A, the first wiring 3001 is electrically connected to the source of the transistor 3200, and the second wiring 3002 is electrically connected to the drain of the transistor 3200. The third wiring 3003 is electrically connected to one of a source and a drain of the transistor 3300, and the fourth wiring 3004 is electrically connected to the gate of the transistor 3300. The gate of the transistor 3200 and the other of the source and the drain of the transistor 3300 are electrically connected to one of the electrodes of the capacitor 3400, and the fifth wiring 3005 is electrically connected to the other of the electrodes of the capacitor 3400. Has been.
図３０（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。 The semiconductor device illustrated in FIG. 30A can store, read, and read information as described below because it has a characteristic that the potential of the gate of the transistor 3200 can be held.
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。 Information writing and holding will be described. First, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned on, so that the transistor 3300 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the node FG electrically connected to one of the gate of the transistor 3200 and the electrode of the capacitor 3400. That is, predetermined charge is supplied to the gate of the transistor 3200 (writing). Here, it is assumed that one of two charges that give two different potential levels (hereinafter referred to as a Low level charge and a High level charge) is given. After that, the potential of the fourth wiring 3004 is set to a potential at which the transistor 3300 is turned off and the transistor 3300 is turned off, so that charge is held at the node FG (holding).
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。 Since the off-state current of the transistor 3300 is small, the charge of the node FG is held for a long time.
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。 Next, reading of information will be described. When an appropriate potential (reading potential) is applied to the fifth wiring 3005 in a state where a predetermined potential (constant potential) is applied to the first wiring 3001, the second wiring 3002 has a charge held in the node FG. Take a potential according to the amount. This is because, when the transistor 3200 is an n-channel type, the apparent threshold voltage V th_H when a high level charge is applied to the gate of the transistor 3200 is the low level charge applied to the gate of the transistor 3200. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present. Here, the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for bringing the transistor 3200 into a “conducting state”. Therefore, by setting the potential of the fifth wiring 3005 to a potential V 0 between V th_H and V th_L , the charge given to the node FG can be determined. For example, in the case where a high-level charge is applied to the node FG in writing, the transistor 3200 is in a “conducting state” if the potential of the fifth wiring 3005 is V 0 (> V th_H ). On the other hand, when a low-level charge is supplied to the node FG, the transistor 3200 remains in the “non-conductive state” even when the potential of the fifth wiring 3005 becomes V 0 (<V th_L ). Therefore, by determining the potential of the second wiring 3002, information held in the node FG can be read.
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。 Note that when memory cells are arranged in an array, information of a desired memory cell must be read at the time of reading. For example, in a memory cell from which information is not read, the fifth wiring 3005 is supplied with a potential at which the transistor 3200 is in a “non-conducting state” regardless of the charge applied to the node FG, that is, a potential lower than V th_H. Thus, only a desired memory cell information may be read. Alternatively , only information on a desired memory cell can be obtained by applying to the fifth wiring 3005 a potential at which the transistor 3200 becomes “conductive” regardless of the charge applied to the node FG, that is, a potential higher than V th_L. It may be configured to be readable.
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷をノードに保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。 Note that, in the above, an example in which two types of charges are held in the node FG has been described, but the semiconductor device according to the present invention is not limited to this. For example, a structure in which three or more kinds of electric charges can be held in the node FG of the semiconductor device may be employed. With such a structure, the semiconductor device can be multi-valued and the storage capacity can be increased.
＜記憶装置２＞
図３０（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図３０（Ａ）に示した半導体装置と異なる。この場合も図３０（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。ここで、図３０（Ｂ）に示す回路は、トランジスタ３３００を図１２に示すトランジスタ６０ａまたは図１３に示すトランジスタ６０ｂを用いて形成することができ、容量素子３４００を図１７に示す容量素子８０ａなどを用いて形成することができる。さらに、図３０（Ｂ）に示す半導体装置の下層にセンスアンプなどを設ける構成としてもよく、その場合、図１８に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができる。
<Storage device 2>
A semiconductor device illustrated in FIG. 30B is different from the semiconductor device illustrated in FIG. 30A in that the transistor 3200 is not provided. In this case as well, information writing and holding operations can be performed by operations similar to those of the semiconductor device illustrated in FIG. Here, in the circuit illustrated in FIG. 30B, the transistor 3300 can be formed using the transistor 60a illustrated in FIG. 12 or the transistor 60b illustrated in FIG. 13, and the capacitor 3400 includes the capacitor 80a illustrated in FIG. Can be used. Further, a structure may be employed in which a sense amplifier or the like is provided below the semiconductor device illustrated in FIG. 30B. In that case, the transistor 90a or the transistor 90b illustrated in FIG. 18 can be used.
図３０（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。 Information reading in the semiconductor device illustrated in FIG. 30B is described. When the transistor 3300 is turned on, the floating third wiring 3003 and the capacitor 3400 are turned on, and charge is redistributed between the third wiring 3003 and the capacitor 3400. As a result, the potential of the third wiring 3003 changes. The amount of change in potential of the third wiring 3003 varies depending on one potential of the electrode of the capacitor 3400 (or charge accumulated in the capacitor 3400).
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。 For example, the potential of one electrode of the capacitor 3400 is V, the capacitance of the capacitor 3400 is C, the capacitance component of the third wiring 3003 is CB, and the potential of the third wiring 3003 before the charge is redistributed. Assuming VB0, the potential of the third wiring 3003 after the charge is redistributed is (CB × VB0 + CV) / (CB + C). Therefore, if the potential of one of the electrodes of the capacitor 3400 assumes two states of V1 and V0 (V1> V0) as the state of the memory cell, the third wiring 3003 in the case where the potential V1 is held. It can be seen that the potential (= (CB × VB0 + CV1) / (CB + C)) is higher than the potential of the third wiring 3003 when the potential V0 is held (= (CB × VB0 + CV0) / (CB + C)). .
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。 Then, information can be read by comparing the potential of the third wiring 3003 with a predetermined potential.
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。 In this case, a transistor to which the first semiconductor is applied is used as a driver circuit for driving the memory cell, and a transistor to which the second semiconductor is applied is stacked over the driver circuit as the transistor 3300. do it.
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。 The semiconductor device described above can hold stored data for a long time by using a transistor with an off-state current that includes an oxide semiconductor. That is, a refresh operation is unnecessary or the frequency of the refresh operation can be extremely low, so that a semiconductor device with low power consumption can be realized. In addition, stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。 In addition, since the semiconductor device does not require a high voltage for writing information, the element hardly deteriorates. For example, unlike the conventional nonvolatile memory, since electrons are not injected into the floating gate and electrons are not extracted from the floating gate, there is no problem of deterioration of the insulator. In other words, the semiconductor device according to one embodiment of the present invention is a semiconductor device in which the number of rewritable times which is a problem in the conventional nonvolatile memory is not limited and the reliability is drastically improved. Further, since data is written depending on the conductive state and non-conductive state of the transistor, high-speed operation is possible.
＜記憶装置３＞
図３０（Ａ）に示す半導体装置（記憶装置）の変形例について、図３１に示す回路図を用いて説明する。
<Storage device 3>
A modification of the semiconductor device (memory device) illustrated in FIG. 30A is described with reference to a circuit diagram illustrated in FIG.
図３１に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００および容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図３１に示す半導体装置は、図３１では図示を省略したが、マトリクス状に複数設けられる。図３１に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号または電位に従って、データ電圧の書き込み、読み出しを制御することができる。ここで、図３１に示す回路は、トランジスタ４１００を図１８に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができ、トランジスタ４２００、トランジスタ４３００およびトランジスタ４４００を図１２に示すトランジスタ６０ａまたは図１３に示すトランジスタ６０ｂを用いて形成することができ、容量素子４５００および容量素子４６００を図１７に示す容量素子８０ａを用いて形成することができる。 The semiconductor device illustrated in FIG. 31 includes transistors 4100 to 4400, a capacitor 4500, and a capacitor 4600. Here, the transistor 4100 can be a transistor similar to the above-described transistor 3200, and the transistors 4200 to 4400 can be the same transistor as the above-described transistor 3300. Note that the semiconductor device illustrated in FIG. 31 is not illustrated in FIG. 31, but a plurality of semiconductor devices are provided in a matrix. The semiconductor device illustrated in FIG. 31 can control writing and reading of a data voltage in accordance with a signal or a potential applied to the wiring 4001, the wiring 4003, and the wirings 4005 to 4009. Here, in the circuit illustrated in FIG. 31, the transistor 4100 can be formed using the transistor 90a or the transistor 90b illustrated in FIG. 18, and the transistor 4200, the transistor 4300, and the transistor 4400 are replaced with the transistor 60a illustrated in FIG. The capacitor 4500 and the capacitor 4600 can be formed using the capacitor 80a illustrated in FIG.
トランジスタ４１００のソースまたはドレインの一方は、配線４００３に接続される。トランジスタ４１００のソースまたはドレインの他方は、配線４００１に接続される。なお図３３では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。 One of a source and a drain of the transistor 4100 is connected to the wiring 4003. The other of the source and the drain of the transistor 4100 is connected to the wiring 4001. Note that although the conductivity type of the transistor 4100 is shown as a p-channel type in FIG. 33, it may be an n-channel type.
図３１に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソースまたはドレインの一方、容量素子４６００の一方の電極、およびトランジスタ４２００のソースまたはドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソースまたはドレインの他方、トランジスタ４３００のソースまたはドレインの一方、および容量素子４５００の一方の電極の間で電荷を保持する。 The semiconductor device illustrated in FIG. 31 includes two data holding units. For example, the first data holding portion holds electric charge between one of a source and a drain of the transistor 4400 connected to the node FG1, one electrode of the capacitor 4600, and one of the source and the drain of the transistor 4200. The second data holding portion is between the gate of the transistor 4100 connected to the node FG2, the other of the source and the drain of the transistor 4200, one of the source and the drain of the transistor 4300, and one electrode of the capacitor 4500. Holds charge.
トランジスタ４３００のソースまたはドレインの他方は、配線４００３に接続される。トランジスタ４４００のソースまたはドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。 The other of the source and the drain of the transistor 4300 is connected to the wiring 4003. The other of the source and the drain of the transistor 4400 is connected to the wiring 4001. A gate of the transistor 4400 is connected to the wiring 4005. A gate of the transistor 4200 is connected to the wiring 4006. A gate of the transistor 4300 is connected to the wiring 4007. The other electrode of the capacitor 4600 is connected to the wiring 4008. The other electrode of the capacitor 4500 is connected to the wiring 4009.
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図３３では、トランジスタ４２００乃至１４の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。 The transistors 4200 to 4400 function as switches for controlling writing of data voltages and holding of electric charges. Note that as the transistors 4200 to 4400, transistors with low current (off-state current) flowing between the source and the drain in a non-conduction state are preferably used. The transistor with low off-state current is preferably a transistor having an oxide semiconductor in a channel formation region (OS transistor). An OS transistor has advantages such as low off-state current and that it can be formed over a transistor including silicon. Note that although the conductivity types of the transistors 4200 to 14 are shown as n-channel types in FIG. 33, they may be p-channel types.
トランジスタ４２００およびトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図３１に示す半導体装置は、図３１に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００およびトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。 The transistor 4200, the transistor 4300, and the transistor 4400 are preferably provided in different layers even when a transistor including an oxide semiconductor is used. That is, the semiconductor device illustrated in FIG. 31 includes a first layer 4021 including a transistor 4100, a second layer 4022 including a transistor 4200 and a transistor 4300, and a third layer including a transistor 4400 as illustrated in FIG. 4023. By stacking layers including transistors, the circuit area can be reduced and the semiconductor device can be downsized.
次いで、図３１に示す半導体装置への情報の書き込み動作について説明する。 Next, an operation of writing information to the semiconductor device illustrated in FIG. 31 is described.
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。 First, a data voltage write operation (hereinafter referred to as a write operation 1) to the data holding portion connected to the node FG1 will be described. Note that in the following description, the data voltage written to the data holding portion connected to the node FG1 is V D1, and the threshold voltage of the transistor 4100 is Vth.
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。 In the writing operation 1, after the wiring 4003 is set to V D1 and the wiring 4001 is set to the ground potential, the wiring 4001 is electrically floated. In addition, the wirings 4005 and 4006 are set to a high level. In addition, the wirings 4007 to 4009 are set to a low level. Then, the potential of the node FG2 which is in an electrically floating state is increased, and a current flows through the transistor 4100. When the current flows, the potential of the wiring 4001 increases. In addition, the transistors 4400 and 4200 are turned on. Therefore, the potentials of the nodes FG1 and FG2 increase as the potential of the wiring 4001 increases. When the potential of the node FG2 rises and the voltage (Vgs) between the gate and the source in the transistor 4100 becomes the threshold voltage Vth of the transistor 4100, the current flowing through the transistor 4100 decreases. Therefore, the potential increase of the wiring 4001 and the nodes FG1 and FG2 stops and becomes constant at “V D1 −Vth” which is lower than V D1 by Vth.
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。 That is, V D1 applied to the wiring 4003 is supplied to the wiring 4001 when current flows through the transistor 4100, so that the potentials of the nodes FG1 and FG2 are increased. When the potential of the node FG2 becomes “V D1 −Vth” due to the rise in potential, Vgs of the transistor 4100 becomes Vth, so that the current stops.
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。 Next, a data voltage writing operation (hereinafter referred to as writing operation 2) to the data holding portion connected to the node FG2 will be described. Incidentally, illustrating a data voltage to be written to the data holding unit connected to the node FG2 as V D2.
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。 In the write operation 2, after the wiring 4001 is set to V D2 and the wiring 4003 is set to the ground potential, the wiring 4001 is electrically floated. Further, the wiring 4007 is set to a high level. In addition, the wirings 4005, 4006, 4008, and 4009 are set to a low level. The transistor 4300 is turned on and the wiring 4003 is set to a low level. Therefore, the potential of the node FG2 also decreases to a low level, and a current flows through the transistor 4100. When the current flows, the potential of the wiring 4003 increases. In addition, the transistor 4300 is turned on. Therefore, the potential of the node FG2 increases as the potential of the wiring 4003 increases. When the potential of the node FG2 rises and Vgs becomes Vth of the transistor 4100 in the transistor 4100, the current flowing through the transistor 4100 decreases. Therefore, the increase in the potentials of the wirings 4003 and FG2 stops and becomes constant at “V D2 −Vth”, which is lower than V D2 by Vth.
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。 That is, V D2 applied to the wiring 4001 is supplied to the wiring 4003 when a current flows through the transistor 4100, so that the potential of the node FG2 increases. When the potential of the node FG2 becomes “V D2 −Vth” due to the rise in potential, Vgs of the transistor 4100 becomes Vth, so that the current stops. At this time, the potential of the node FG1 is non-conductive in the transistors 4200 and 4400, and “V D1 −Vth” written in the writing operation 1 is held.
図３３に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。 In the semiconductor device illustrated in FIG. 33, after data voltages are written to a plurality of data holding portions, the wiring 4009 is set to a high level and the potentials of the nodes FG1 and FG2 are increased. Then, each transistor is brought into a non-conducting state to eliminate the movement of electric charges and to hold the written data voltage.
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。 By the data voltage writing operation to the nodes FG1 and FG2 described above, the data voltages can be held in the plurality of data holding units. Note that although “V D1 −Vth” and “V D2 −Vth” have been described as examples of potentials to be written, these are data voltages corresponding to multi-value data. Therefore, when 4-bit data is held in each data holding unit, 16 values of “V D1 −Vth” and “V D2 −Vth” can be taken.
次いで、図３１に示す半導体装置からの情報の読み出し動作について説明する。 Next, an operation of reading information from the semiconductor device illustrated in FIG. 31 is described.
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。 First, a data voltage read operation (hereinafter referred to as a read operation 1) to a data holding portion connected to the node FG2 will be described.
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。 In the reading operation 1, the wiring 4003 that has been electrically floated after precharging is discharged. The wirings 4005 to 4008 are set to a low level. Further, the wiring 4009 is set to a low level, and the potential of the node FG2 in an electrically floating state is set to “V D2 −Vth”. A current flows through the transistor 4100 when the potential of the node FG2 is decreased. When the current flows, the potential of the electrically floating wiring 4003 is decreased. As the potential of the wiring 4003 decreases, Vgs of the transistor 4100 decreases. When Vgs of the transistor 4100 becomes Vth of the transistor 4100, a current flowing through the transistor 4100 is reduced. That is, the potential of the wiring 4003 becomes “V D2 ” that is a value larger by Vth than the potential “V D2 −Vth” of the node FG2. The potential of the wiring 4003 corresponds to the data voltage of the data holding portion connected to the node FG2. The read data voltage of the analog value is subjected to A / D conversion, and data of a data holding unit connected to the node FG2 is acquired.
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。 In other words, a current flows through the transistor 4100 when the wiring 4003 after precharging is in a floating state and the potential of the wiring 4009 is switched from a high level to a low level. When the current flows, the potential of the wiring 4003 in the floating state is decreased to “V D2 ”. In the transistor 4100, Vgs between “V D2 −Vth” of the node FG2 becomes Vth, so that the current stops. Then, “V D2 ” written in the writing operation 2 is read out to the wiring 4003.
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。 When data in the data holding portion connected to the node FG2 is acquired, the transistor 4300 is turned on to discharge “V D2 −Vth” of the node FG2.
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。 Next, the charge held in the node FG1 is distributed to the node FG2, and the data voltage of the data holding unit connected to the node FG1 is transferred to the data holding unit connected to the node FG2. Here, the wirings 4001 and 4003 are set to a low level. The wiring 4006 is set to a high level. In addition, the wiring 4005 and the wirings 4007 to 4009 are set to a low level. When the transistor 4200 is turned on, the charge of the node FG1 is distributed to and from the node FG2.
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。 Here, the potential after the charge distribution is lowered from the written potential “V D1 −Vth”. Therefore, the capacitance value of the capacitor 4600 is preferably larger than the capacitance value of the capacitor 4500. Alternatively, the potential “V D1 −Vth” written to the node FG1 is preferably higher than the potential “V D2 −Vth” representing the same data. In this way, by changing the ratio of the capacitance values and increasing the potential to be written in advance, it is possible to suppress a decrease in potential after the charge is distributed. The fluctuation of the potential due to the charge distribution will be described later.
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。 Next, a data voltage read operation (hereinafter referred to as read operation 2) to the data holding portion connected to the node FG1 will be described.
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。 In the reading operation 2, the wiring 4003 that has been electrically floated after precharging is discharged. The wirings 4005 to 4008 are set to a low level. Further, the wiring 4009 is set to a high level at the time of precharging and then set to a low level. By setting the wiring 4009 to a low level, the node FG2 in an electrically floating state is set to a potential “V D1 −Vth”. A current flows through the transistor 4100 when the potential of the node FG2 is decreased. When the current flows, the potential of the electrically floating wiring 4003 is decreased. As the potential of the wiring 4003 decreases, Vgs of the transistor 4100 decreases. When Vgs of the transistor 4100 becomes Vth of the transistor 4100, a current flowing through the transistor 4100 is reduced. That is, the potential of the wiring 4003 becomes “V D1 ” that is a value larger by Vth than the potential “V D1 −Vth” of the node FG2. The potential of the wiring 4003 corresponds to the data voltage of the data holding portion connected to the node FG1. The read data voltage of the analog value performs A / D conversion, and acquires data of the data holding unit connected to the node FG1. The above is the data voltage reading operation to the data holding portion connected to the node FG1.
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。 In other words, a current flows through the transistor 4100 when the wiring 4003 after precharging is in a floating state and the potential of the wiring 4009 is switched from a high level to a low level. When the current flows, the potential of the wiring 4003 in the floating state is decreased to “V D1 ”. In the transistor 4100, the current stops because Vgs between the node FG2 and “V D1 −Vth” becomes Vth. Then, “V D1 ” written in the writing operation 1 is read out to the wiring 4003.
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１およびノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図３１においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。 The data voltage can be read from the plurality of data holding units by the data voltage reading operation from the nodes FG1 and FG2 described above. For example, a total of 8 bits (256 values) of data can be held by holding 4 bits (16 values) of data in the nodes FG1 and FG2, respectively. In FIG. 31, a structure including the first layer 4021 to the third layer 4023 is used; however, by forming further layers, the storage capacity can be increased without increasing the area of the semiconductor device. .
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。 Note that the read potential can be read as a voltage higher than the written data voltage by Vth. Therefore, it is possible to adopt a configuration in which Vth of “V D1 −Vth” or “V D2 −Vth” written by the write operation is canceled and read. As a result, the storage capacity per memory cell can be improved and the read data can be brought close to the correct data, so that the data reliability can be improved.
＜記憶装置４＞
図３０（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図３０（Ａ）に示した半導体装置と異なる。この場合も図３０（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
ここで、トランジスタ３２００およびトランジスタ３５００を上記素子層５０で構成し、トランジスタ３３００を上記素子層３０で構成し、容量素子３４００を上記素子層４０で構成することで、図３０（Ａ）に示す回路は、図１９に示す半導体装置で形成することができる。ここで、図３０（Ｃ）に示す回路は、トランジスタ３２００およびトランジスタ３５００を図１８に示すトランジスタ９０ａまたはトランジスタ９０ｂを用いて形成することができ、トランジスタ３３００を図１２に示すトランジスタ６０ａまたは図１３に示すトランジスタ６０ｂを用いて形成することができ、容量素子３４００を図１７に示す容量素子８０ａを用いて形成することができる。
<Storage device 4>
A semiconductor device illustrated in FIG. 30C is different from the semiconductor device illustrated in FIG. 30A in that the transistor 3500 and the sixth wiring 3006 are provided. In this case as well, information writing and holding operations can be performed by operations similar to those of the semiconductor device illustrated in FIG. The transistor 3500 may be a transistor similar to the transistor 3200 described above.
Here, the transistor 3200 and the transistor 3500 are formed using the element layer 50, the transistor 3300 is formed using the element layer 30, and the capacitor 3400 is formed using the element layer 40, whereby the circuit illustrated in FIG. Can be formed by the semiconductor device shown in FIG. Here, in the circuit illustrated in FIG. 30C, the transistor 3200 and the transistor 3500 can be formed using the transistor 90a or the transistor 90b illustrated in FIG. 18, and the transistor 3300 is formed using the transistor 60a illustrated in FIG. The capacitor 60b can be formed using the transistor 60b shown in FIG. 17, and the capacitor 3400 can be formed using the capacitor 80a shown in FIG.
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。 The sixth wiring 3006 is electrically connected to the gate of the transistor 3500, one of the source and the drain of the transistor 3500 is electrically connected to the drain of the transistor 3200, and the other of the source and the drain of the transistor 3500 is the third It is electrically connected to the wiring 3003.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
（実施の形態４）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを適用可能な回路構成の一例について、図３２乃至図３５を用いて説明する。
(Embodiment 4)
In this embodiment, an example of a circuit configuration to which the OS transistor described in the above embodiment can be applied will be described with reference to FIGS.
図３２（Ａ）にインバータの回路図を示す。インバータ８００は、入力端子ＩＮに与える信号の論理を反転した信号を出力端子ＯＵＴから出力する。インバータ８００は、複数のＯＳトランジスタを有する。信号ＳＢＧは、ＯＳトランジスタの電気特性を切り替えることができる信号である。 FIG. 32A shows a circuit diagram of the inverter. The inverter 800 outputs a signal obtained by inverting the logic of the signal applied to the input terminal IN from the output terminal OUT. The inverter 800 includes a plurality of OS transistors. The signal SBG is a signal that can switch the electrical characteristics of the OS transistor.
図３２（Ｂ）に、インバータ８００の一例を示す。インバータ８００は、ＯＳトランジスタ８１０、およびＯＳトランジスタ８２０を有する。インバータ８００は、ｎチャネル型トランジスタで作製することができるため、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）でインバータ（ＣＭＯＳインバータ）を作製する場合と比較して、低コストで作製することが可能である。 FIG. 32B illustrates an example of the inverter 800. The inverter 800 includes an OS transistor 810 and an OS transistor 820. Since the inverter 800 can be manufactured using an n-channel transistor, the inverter 800 can be manufactured at a lower cost compared to a case where an inverter (CMOS inverter) is manufactured using a complementary metal oxide semiconductor (CMOS).
なおＯＳトランジスタを有するインバータ８００は、Ｓｉトランジスタで構成されるＣＭＯＳ上に配置することもできる。インバータ８００は、ＣＭＯＳの回路に重ねて配置できるため、インバータ８００を追加する分の回路面積の増加を抑えることができる。 Note that the inverter 800 having an OS transistor can also be disposed on a CMOS formed of Si transistors. Since the inverter 800 can be arranged so as to overlap with a CMOS circuit, an increase in circuit area corresponding to the addition of the inverter 800 can be suppressed.
ＯＳトランジスタ８１０、８２０は、フロントゲートとして機能する第１ゲートと、バックゲートとして機能する第２ゲートと、ソースまたはドレインの一方として機能する第１端子と、ソースまたはドレインの他方として機能する第２端子を有する。 The OS transistors 810 and 820 include a first gate that functions as a front gate, a second gate that functions as a back gate, a first terminal that functions as one of a source and a drain, and a second gate that functions as the other of a source and a drain. It has a terminal.
ＯＳトランジスタ８１０の第１ゲートは、第２端子に接続される。ＯＳトランジスタ８１０の第２ゲートは、信号ＳＢＧを供給する配線に接続される。ＯＳトランジスタ８１０の第１端子は、電圧ＶＤＤを与える配線に接続される。ＯＳトランジスタ８１０の第２端子は、出力端子ＯＵＴに接続される。 The first gate of the OS transistor 810 is connected to the second terminal. A second gate of the OS transistor 810 is connected to a wiring for supplying the signal SBG . A first terminal of the OS transistor 810 is connected to a wiring that supplies the voltage VDD. The second terminal of the OS transistor 810 is connected to the output terminal OUT.
ＯＳトランジスタ８２０の第１ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第２ゲートは、入力端子ＩＮに接続される。ＯＳトランジスタ８２０の第１端子は、出力端子ＯＵＴに接続される。ＯＳトランジスタ８２０の第２端子は、電圧ＶＳＳを与える配線に接続される。 A first gate of the OS transistor 820 is connected to the input terminal IN. A second gate of the OS transistor 820 is connected to the input terminal IN. The first terminal of the OS transistor 820 is connected to the output terminal OUT. A second terminal of the OS transistor 820 is connected to a wiring that supplies the voltage VSS.
図３２（Ｃ）は、インバータ８００の動作を説明するためのタイミングチャートである。図３２（Ｃ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、信号ＳＢＧの信号波形、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。 FIG. 32C is a timing chart for explaining the operation of the inverter 800. In the timing chart of FIG. 32 (C), it shows the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, and the change in the threshold voltage of the signal waveform of the signal S BG and OS transistor 810, (FET810).
信号ＳＢＧはＯＳトランジスタ８１０の第２ゲートに与えることで、ＯＳトランジスタ８１０の閾値電圧を制御することができる。 By supplying the signal SBG to the second gate of the OS transistor 810, the threshold voltage of the OS transistor 810 can be controlled.
信号ＳＢＧは、閾値電圧をマイナスシフトさせるための電圧ＶＢＧ＿Ａ、閾値電圧をプラスシフトさせるための電圧ＶＢＧ＿Ｂを有する。第２ゲートに電圧ＶＢＧ＿Ａを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることができる。また、第２ゲートに電圧ＶＢＧ＿Ｂを与えることで、ＯＳトランジスタ８１０は閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることができる。 Signal S BG has a voltage V BG_B for voltage V BG_A for causing negative shift of the threshold voltage, the threshold voltage is positive shift. By applying the voltage V BG_A to the second gate, the OS transistor 810 can be negatively shifted to the threshold voltage V TH_A . Further, by applying the voltage V BG_B to the second gate, the OS transistor 810 can be positively shifted to the threshold voltage V TH_B .
前述の説明を可視化するために、図３３（Ａ）には、トランジスタの電気特性の一つである、Ｖｇ−Ｉｄカーブを示す。 In order to visualize the above description, FIG. 33A illustrates a Vg-Id curve which is one of the electrical characteristics of the transistor.
上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ａのように大きくすることで、図３３（Ａ）中の破線８４０で表される曲線にシフトさせることができる。また、上述したＯＳトランジスタ８１０の電気特性は、第２ゲートの電圧を電圧ＶＢＧ＿Ｂのように小さくすることで、図３３（Ａ）中の実線８４１で表される曲線にシフトさせることができる。図３３（Ａ）に示すように、ＯＳトランジスタ８１０は、信号ＳＢＧを電圧ＶＢＧ＿Ａあるいは電圧ＶＢＧ＿Ｂというように切り替えることで、閾値電圧をプラスシフトあるいはマイナスシフトさせることができる。 The electrical characteristics of the OS transistor 810 described above can be shifted to a curve represented by a broken line 840 in FIG. 33A by increasing the voltage of the second gate as the voltage V BG_A . In addition, the above-described electrical characteristics of the OS transistor 810 can be shifted to a curve represented by a solid line 841 in FIG. 33A by reducing the voltage of the second gate as the voltage V BG_B . As shown in FIG. 33 (A), OS transistor 810, by switching the signal S BG and so the voltage V BG_A or voltage V BG_B, can be shifted in the positive or negative shift of the threshold voltage.
閾値電圧を閾値電圧ＶＴＨ＿Ｂにプラスシフトさせることで、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができる。図３３（Ｂ）には、この状態を可視化して示す。図３３（Ｂ）に図示するように、ＯＳトランジスタ８１０に流れる電流ＩＢを極めて小さくすることができる。そのため、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態（ＯＮ）のとき、出力端子ＯＵＴの電圧を急峻に下降させることができる。 By positively shifting the threshold voltage to the threshold voltage VTH_B , the OS transistor 810 can be in a state in which current does not easily flow. FIG. 33B visualizes this state. As shown in FIG. 33 (B), it can be extremely small current I B flowing through the OS transistor 810. Therefore, when the signal applied to the input terminal IN is at a high level and the OS transistor 820 is in an on state (ON), the voltage at the output terminal OUT can be sharply decreased.
図３３（Ｂ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れにくい状態とすることができるため、図３２（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３１を急峻に変化させることができる。電圧ＶＤＤを与える配線と、電圧ＶＳＳを与える配線との間に流れる貫通電流を少なくすることができるため、低消費電力での動作を行うことができる。 As shown in FIG. 33B, since the current flowing through the OS transistor 810 can be made difficult to flow, the signal waveform 831 at the output terminal in the timing chart shown in FIG. Can do. Since the through current flowing between the wiring for applying the voltage VDD and the wiring for supplying the voltage VSS can be reduced, an operation with low power consumption can be performed.
また、閾値電圧を閾値電圧ＶＴＨ＿Ａにマイナスシフトさせることで、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができる。図３３（Ｃ）には、この状態を可視化して示す。図３３（Ｃ）に図示するように、このとき流れる電流ＩＡを少なくとも電流ＩＢよりも大きくすることができる。そのため、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態（ＯＦＦ）のとき、出力端子ＯＵＴの電圧を急峻に上昇させることができる。 In addition, the OS transistor 810 can be in a state in which a current easily flows by shifting the threshold voltage to the threshold voltage V TH_A minus. FIG. 33C visualizes this state. As shown in FIG. 33 (C), it can be larger than at least the current I B of the current I A flowing at this time. Therefore, when the signal supplied to the input terminal IN is at a low level and the OS transistor 820 is in an off state (OFF), the voltage of the output terminal OUT can be rapidly increased.
図３３（Ｃ）に図示したように、ＯＳトランジスタ８１０に流れる電流が流れやすい状態とすることができるため、図３２（Ｃ）に示すタイミングチャートにおける出力端子の信号波形８３２を急峻に変化させることができる。 As shown in FIG. 33C, since the current flowing through the OS transistor 810 can be easily flown, the signal waveform 832 at the output terminal in the timing chart shown in FIG. Can do.
なお、信号ＳＢＧによるＯＳトランジスタ８１０の閾値電圧の制御は、ＯＳトランジスタ８２０の状態が切り替わる以前、すなわち時刻Ｔ１やＴ２よりも前に行うことが好ましい。例えば、図３２（Ｃ）に図示するように、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ１よりも前に、閾値電圧ＶＴＨ＿Ａから閾値電圧ＶＴＨ＿ＢにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。また、図３２（Ｃ）に図示するように、入力端子ＩＮに与える信号がローレベルに切り替わる時刻Ｔ２よりも前に、閾値電圧ＶＴＨ＿Ｂから閾値電圧ＶＴＨ＿ＡにＯＳトランジスタ８１０の閾値電圧を切り替えることが好ましい。 The control of the threshold voltage of the OS transistor 810 by the signal S BG previously the state of the OS transistor 820 is switched, i.e. it is preferably performed before time T1 and T2. For example, as illustrated in FIG. 32C , the threshold voltage of the OS transistor 810 is switched from the threshold voltage V TH_A to the threshold voltage V TH_B before the time T1 when the signal applied to the input terminal IN switches to the high level. Is preferred. In addition, as illustrated in FIG. 32C , the threshold voltage of the OS transistor 810 is switched from the threshold voltage V TH_B to the threshold voltage V TH_A before the time T2 when the signal applied to the input terminal IN is switched to the low level. Is preferred.
なお図３２（Ｃ）のタイミングチャートでは、入力端子ＩＮに与える信号に応じて信号ＳＢＧを切り替える構成を示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧は、フローティング状態としたＯＳトランジスタ８１０の第２ゲートに保持させる構成としてもよい。当該構成を実現可能な回路構成の一例について、図３４（Ａ）に示す。 Note that in the timing chart in FIG. 32C , a configuration in which the signal SBG is switched in accordance with a signal applied to the input terminal IN is shown, but another configuration may be used. For example, the voltage for controlling the threshold voltage may be held in the second gate of the OS transistor 810 in a floating state. An example of a circuit configuration that can realize this configuration is illustrated in FIG.
図３４（Ａ）では、図３２（Ｂ）で示した回路構成に加えて、ＯＳトランジスタ８５０を有する。ＯＳトランジスタ８５０の第１端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。またＯＳトランジスタ８５０の第２端子は、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。ＯＳトランジスタ８５０の第１ゲートは、信号ＳＦを与える配線に接続される。ＯＳトランジスタ８５０の第２ゲートは、電圧ＶＢＧ＿Ｂ（あるいは電圧ＶＢＧ＿Ａ）を与える配線に接続される。 34A includes an OS transistor 850 in addition to the circuit structure illustrated in FIG. The first terminal of the OS transistor 850 is connected to the second gate of the OS transistor 810. The second terminal of the OS transistor 850 is connected to a wiring for applying the voltage V BG_B (or voltage V BG_A ). The first gate of the OS transistor 850 is connected to a wiring for providing signal S F. A second gate of the OS transistor 850 is connected to a wiring that supplies the voltage V BG_B (or the voltage V BG_A ).
図３４（Ａ）の動作について、図３４（Ｂ）のタイミングチャートを用いて説明する。 The operation in FIG. 34A will be described with reference to the timing chart in FIG.
ＯＳトランジスタ８１０の閾値電圧を制御するための電圧は、入力端子ＩＮに与える信号がハイレベルに切り替わる時刻Ｔ３よりも前に、ＯＳトランジスタ８１０の第２ゲートに与える構成とする。信号ＳＦをハイレベルとしてＯＳトランジスタ８５０をオン状態とし、ノードＮＢＧに閾値電圧を制御するための電圧ＶＢＧ＿Ｂを与える。 The voltage for controlling the threshold voltage of the OS transistor 810 is applied to the second gate of the OS transistor 810 before time T3 when the signal applied to the input terminal IN switches to the high level. The OS transistor 850 is turned on the signal S F to the high level, providing a voltage V BG_B for controlling a threshold voltage in the node N BG.
ノードＮＢＧが電圧ＶＢＧ＿Ｂとなった後は、ＯＳトランジスタ８５０をオフ状態とする。ＯＳトランジスタ８５０は、オフ電流が極めて小さいため、オフ状態にし続けることで、ノードＮＢＧを非常にフローティング状態に近い状態にして、一旦ノードＮＢＧに保持させた電圧ＶＢＧ＿Ｂを保持することができる。そのため、ＯＳトランジスタ８５０の第２ゲートに電圧ＶＢＧ＿Ｂを与える動作の回数が減るため、電圧ＶＢＧ＿Ｂの書き換えに要する分の消費電力を小さくすることができる。 After the node N BG becomes voltage V BG_B is turned off the OS transistor 850. Since the off-state current of the OS transistor 850 is extremely small, the voltage V BG_B once held at the node N BG can be held by keeping the node N BG very close to the floating state by continuing to be in the off state. . Therefore, the number of operations for applying the voltage V BG_B to the second gate of the OS transistor 850 is reduced, so that power consumption required for rewriting the voltage V BG_B can be reduced.
なお図３２（Ｂ）および図３４（Ａ）の回路構成では、ＯＳトランジスタ８１０の第２ゲートに与える電圧を外部からの制御によって与える構成について示したが、別の構成としてもよい。たとえば閾値電圧を制御するための電圧を、入力端子ＩＮに与える信号を基に生成し、ＯＳトランジスタ８１０の第２ゲートに与える構成としてもよい。当該構成を実現可能な回路構成の一例について、図３５（Ａ）に示す。 Note that in the circuit configurations in FIGS. 32B and 34A, a configuration in which the voltage supplied to the second gate of the OS transistor 810 is given by external control is shown, but another configuration may be used. For example, a voltage for controlling the threshold voltage may be generated based on a signal supplied to the input terminal IN and supplied to the second gate of the OS transistor 810. An example of a circuit configuration that can realize this configuration is illustrated in FIG.
図３５（Ａ）では、図３２（Ｂ）で示した回路構成において、入力端子ＩＮとＯＳトランジスタ８１０の第２ゲートとの間にＣＭＯＳインバータ８６０を有する。ＣＭＯＳインバータ８６０の入力端子は、入力端子ＩＮに接続さえる。ＣＭＯＳインバータ８６０の出力端子は、ＯＳトランジスタ８１０の第２ゲートに接続される。 In FIG. 35A, a CMOS inverter 860 is provided between the input terminal IN and the second gate of the OS transistor 810 in the circuit configuration shown in FIG. The input terminal of the CMOS inverter 860 is connected to the input terminal IN. The output terminal of the CMOS inverter 860 is connected to the second gate of the OS transistor 810.
図３５（Ａ）の動作について、図３５（Ｂ）のタイミングチャートを用いて説明する。図３５（Ｂ）のタイミングチャートでは、入力端子ＩＮの信号波形、出力端子ＯＵＴの信号波形、ＣＭＯＳインバータ８６０の出力波形ＩＮ＿Ｂ、およびＯＳトランジスタ８１０（ＦＥＴ８１０）の閾値電圧の変化について示している。 The operation in FIG. 35A is described with reference to a timing chart in FIG. The timing chart in FIG. 35B shows changes in the signal waveform of the input terminal IN, the signal waveform of the output terminal OUT, the output waveform IN_B of the CMOS inverter 860, and the threshold voltage of the OS transistor 810 (FET 810).
入力端子ＩＮに与える信号の論理を反転した信号である出力波形ＩＮ＿Ｂは、ＯＳトランジスタ８１０の閾値電圧を制御する信号とすることができる。したがって、図３２（Ａ）乃至（Ｃ）で説明したように、ＯＳトランジスタ８１０の閾値電圧を制御できる。例えば、図３５（Ｂ）における時刻Ｔ４となるとき、入力端子ＩＮに与える信号がハイレベルでＯＳトランジスタ８２０はオン状態となる。このとき、出力波形ＩＮ＿Ｂはローレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れにくい状態とすることができ、出力端子ＯＵＴの電圧を急峻に下降させることができる。 An output waveform IN_B that is a signal obtained by inverting the logic of a signal applied to the input terminal IN can be a signal for controlling the threshold voltage of the OS transistor 810. Therefore, as described in FIGS. 32A to 32C, the threshold voltage of the OS transistor 810 can be controlled. For example, at time T4 in FIG. 35B, the signal applied to the input terminal IN is at a high level and the OS transistor 820 is turned on. At this time, the output waveform IN_B is at a low level. Therefore, the OS transistor 810 can be in a state in which current does not easily flow, and the voltage of the output terminal OUT can be sharply decreased.
また図３５（Ｂ）における時刻Ｔ５となるとき、入力端子ＩＮに与える信号がローレベルでＯＳトランジスタ８２０はオフ状態となる。このとき、出力波形ＩＮ＿Ｂはハイレベルとなる。そのため、ＯＳトランジスタ８１０は電流が流れやすい状態とすることができ、出力端子ＯＵＴの電圧を急峻に上昇させることができる。 At time T5 in FIG. 35B, the signal supplied to the input terminal IN is low and the OS transistor 820 is turned off. At this time, the output waveform IN_B is at a high level. Therefore, the OS transistor 810 can be in a state in which current easily flows, and the voltage of the output terminal OUT can be rapidly increased.
以上説明したように本実施の形態の構成では、ＯＳトランジスタを有するインバータにおける、バックゲートの電圧を入力端子ＩＮの信号の論理にしたがって切り替える。当該構成とすることで、ＯＳトランジスタの閾値電圧を制御することができる。入力端子ＩＮに与える信号によってＯＳトランジスタの閾値電圧を制御することで、出力端子ＯＵＴの電圧を急峻に変化させることができる。また、電源電圧を与える配線間の貫通電流を小さくすることができる。そのため、低消費電力化を図ることができる。 As described above, in the configuration of this embodiment, the voltage of the back gate in the inverter having the OS transistor is switched according to the logic of the signal at the input terminal IN. With this structure, the threshold voltage of the OS transistor can be controlled. By controlling the threshold voltage of the OS transistor by a signal applied to the input terminal IN, the voltage of the output terminal OUT can be changed abruptly. In addition, the through current between the wirings supplying the power supply voltage can be reduced. Therefore, low power consumption can be achieved.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
（実施の形態５）
本実施の形態では、上述の実施の形態で説明したＯＳトランジスタを有する複数の回路を有する半導体装置の一例について、図３６乃至図４２を用いて説明する。
(Embodiment 5)
In this embodiment, an example of a semiconductor device including a plurality of circuits each including the OS transistor described in the above embodiment will be described with reference to FIGS.
図３６（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２、電圧生成回路９０３、回路９０４、電圧生成回路９０５および回路９０６を有する。 FIG. 36A is a block diagram of the semiconductor device 900. The semiconductor device 900 includes a power supply circuit 901, a circuit 902, a voltage generation circuit 903, a circuit 904, a voltage generation circuit 905, and a circuit 906.
電源回路９０１は、基準となる電圧ＶＯＲＧを生成する回路である。電圧ＶＯＲＧは、単一の電圧ではなく、複数の電圧でもよい。電圧ＶＯＲＧは、半導体装置９００の外部から与えられる電圧Ｖ０を基に生成することができる。半導体装置９００は、外部から与えられる単一の電源電圧を基に電圧ＶＯＲＧを生成できる。そのため半導体装置９００は、外部から電源電圧を複数与えることなく動作することができる。 The power supply circuit 901 is a circuit that generates a reference voltage V ORG . The voltage V ORG may be a plurality of voltages instead of a single voltage. The voltage V ORG can be generated based on the voltage V 0 given from the outside of the semiconductor device 900. The semiconductor device 900 can generate the voltage V ORG based on a single power supply voltage given from the outside. Therefore, the semiconductor device 900 can operate without applying a plurality of power supply voltages from the outside.
回路９０２、９０４および９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電圧ＶＯＲＧと電圧ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電圧ＶＰＯＧと電圧ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電圧ＶＯＲＧと電圧ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお電圧ＶＳＳは、グラウンド電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電圧の種類を削減できる。 The circuits 902, 904, and 906 are circuits that operate with different power supply voltages. For example, the power supply voltage of the circuit 902 is a voltage applied based on the voltage V ORG and the voltage V SS (V ORG > V SS ). For example, the power supply voltage of the circuit 904 is a voltage applied based on the voltage V POG and the voltage V SS (V POG > V ORG ). For example, the power supply voltage of the circuit 906 is a voltage applied based on the voltage V ORG and the voltage V NEG (V ORG > V SS > V NEG ). Note that if the voltage VSS is equal to the ground potential (GND), the types of voltages generated by the power supply circuit 901 can be reduced.
電圧生成回路９０３は、電圧ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＰＯＧを生成できる。そのため、回路９０４を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。 The voltage generation circuit 903 is a circuit that generates the voltage V POG . The voltage generation circuit 903 can generate the voltage V POG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 904 can operate based on a single power supply voltage supplied from the outside.
電圧生成回路９０５は、電圧ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電圧ＶＯＲＧを基に電圧ＶＮＥＧを生成できる。そのため、回路９０６を有する半導体装置９００は、外部から与えられる単一の電源電圧を基に動作することができる。 The voltage generation circuit 905 is a circuit that generates a voltage V NEG . The voltage generation circuit 905 can generate the voltage V NEG based on the voltage V ORG supplied from the power supply circuit 901. Therefore, the semiconductor device 900 including the circuit 906 can operate based on a single power supply voltage given from the outside.
図３６（Ｂ）は電圧ＶＰＯＧで動作する回路９０４の一例、図３６（Ｃ）は回路９０４を動作させるための信号の波形の一例である。 FIG. 36B illustrates an example of a circuit 904 that operates at the voltage V POG , and FIG. 36C illustrates an example of a waveform of a signal for operating the circuit 904.
図３６（Ｂ）では、トランジスタ９１１を示している。トランジスタ９１１のゲートに与える信号は、例えば、電圧ＶＰＯＧと電圧ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＰＯＧ、非導通状態とする動作時に電圧ＶＳＳとする。電圧ＶＰＯＧは、図３６（Ｃ）に図示するように、電圧ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。 FIG. 36B illustrates the transistor 911. Signal applied to the gate of the transistor 911 is generated, for example, based on the voltage V POG and voltage V SS. The signal is a voltage V SS during operation of the conductive state of transistor 911 voltage V POG, during operation of the non-conductive state. The voltage V POG is higher than the voltage V ORG as illustrated in FIG. Therefore, the transistor 911 can be more reliably connected between the source (S) and the drain (D). As a result, the circuit 904 can be a circuit in which malfunctions are reduced.
図３６（Ｄ）は電圧ＶＮＥＧで動作する回路９０６の一例、図３６（Ｅ）は回路９０６を動作させるための信号の波形の一例である。 FIG. 36D illustrates an example of a circuit 906 that operates at the voltage V NEG , and FIG. 36E illustrates an example of a waveform of a signal for operating the circuit 906.
図３６（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電圧ＶＯＲＧと電圧ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電圧ＶＯＲＧ、非導通状態とする動作時に電圧ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電圧ＶＮＥＧを基に生成される。電圧ＶＮＥＧは、図３６（Ｅ）に図示するように、電圧ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２の閾値電圧は、プラスシフトするように制御することができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、且つ低消費電力化が図られた回路とすることができる。 FIG. 36D illustrates a transistor 912 having a back gate. Signal applied to the gate of the transistor 912, for example, generated based on the voltage V ORG and the voltage V SS. The signal voltage V ORG during operation of the conductive state of transistor 911, is generated based on the voltage V SS during operation of a non-conductive state. Further, a signal given to the back gate of the transistor 912 is generated based on the voltage V NEG . The voltage V NEG is smaller than the voltage V SS (GND) as illustrated in FIG. Therefore, the threshold voltage of the transistor 912 can be controlled to shift positively. Therefore, the transistor 912 can be more reliably turned off, and the current flowing between the source (S) and the drain (D) can be reduced. As a result, the circuit 906 can be a circuit in which malfunctions are reduced and power consumption is reduced.
なお電圧ＶＮＥＧは、トランジスタ９１２のバックゲートに直接与える構成としてもよい。あるいは、電圧ＶＯＲＧと電圧ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに与える構成としてもよい。 Note that the voltage V NEG may be directly applied to the back gate of the transistor 912. Alternatively, a signal to be supplied to the gate of the transistor 912 may be generated based on the voltage V ORG and the voltage V NEG and the signal may be supplied to the back gate of the transistor 912.
また図３７（Ａ）、（Ｂ）には、図３６（Ｄ）、（Ｅ）の変形例を示す。 FIGS. 37A and 37B show modifications of FIGS. 36D and 36E.
図３７（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のＯＳトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同じＯＳトランジスタである。 In the circuit diagram illustrated in FIG. 37A, a transistor 922 whose conduction state can be controlled by the control circuit 921 is illustrated between the voltage generation circuit 905 and the circuit 906. The transistor 922 is an n-channel OS transistor. Control signal S BG control circuit 921 is output a signal for controlling the conduction state of the transistor 922. In addition, transistors 912A and 912B included in the circuit 906 are OS transistors which are the same as the transistor 922.
図３７（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電圧ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２は、ＯＳトランジスタであるため、オフ電流が小さい。そのため、ノードＮＢＧが電気的にフローティングであっても、一旦与えた電圧ＶＮＥＧを保持することができる。 The timing chart of FIG. 37 (B), the control signal indicates a change in the potential of the S BG, transistor 912A, indicated by a change in the potential of the state nodes N BG back gate potential of 912B. Control signal S BG is transistor 922 in a conducting state at the high level, the node N BG becomes voltage V NEG. Thereafter, when the control signal SBG is at a low level, the node NBG becomes electrically floating. Since the transistor 922 is an OS transistor, the off-state current is small. Therefore, even if the node NBG is electrically floating, the voltage V NEG once applied can be held.
また図３８（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図３８（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの５倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。 FIG. 38A illustrates an example of a circuit configuration which can be applied to the voltage generation circuit 903 described above. A voltage generation circuit 903 illustrated in FIG. 38A is a five-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV. The clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV. Assuming that the power supply voltage of the inverter INV is a voltage applied based on the voltage V ORG and the voltage V SS , the voltage V POG boosted to a positive voltage five times the voltage V ORG is given by applying the clock signal CLK. Can be obtained. The forward voltage of the diodes D1 to D5 is 0V. In addition, a desired voltage V POG can be obtained by changing the number of stages of the charge pump.
また図３８（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図３８（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至Ｄ５、キャパシタＣ１乃至Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、キャパシタＣ１乃至Ｃ５に直接、あるいはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電圧ＶＯＲＧと電圧ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、すなわち電圧ＶＳＳから電圧ＶＯＲＧの４倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至Ｄ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電圧ＶＮＥＧを得ることができる。 FIG. 38B shows an example of a circuit configuration applicable to the voltage generation circuit 905 described above. A voltage generation circuit 905 illustrated in FIG. 38B is a four-stage charge pump including diodes D1 to D5, capacitors C1 to C5, and an inverter INV. The clock signal CLK is supplied to the capacitors C1 to C5 directly or via the inverter INV. When the power supply voltage of the inverter INV is a voltage applied based on the voltage V ORG and the voltage V SS , by supplying the clock signal CLK, the ground, that is, the negative voltage that is four times the voltage V ORG from the voltage V SS is obtained. The stepped down voltage V NEG can be obtained. The forward voltage of the diodes D1 to D5 is 0V. Further, the desired voltage V NEG can be obtained by changing the number of stages of the charge pump.
なお上述した電圧生成回路９０３の回路構成は、図３８（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図３９（Ａ）乃至（Ｃ）、図４０（Ａ）、（Ｂ）に示す。 Note that the circuit configuration of the voltage generation circuit 903 described above is not limited to the configuration of the circuit diagram illustrated in FIG. Modified examples of the voltage generation circuit 903 are illustrated in FIGS. 39A to 39C and FIGS. 40A and 40B.
図３９（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０、キャパシタＣ１１乃至Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至Ｍ１０のゲートに直接、あるいはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの４倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電圧ＶＰＯＧを得ることができる。図３９（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至Ｍ１０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１１乃至Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。 A voltage generation circuit 903A illustrated in FIG. 39A includes transistors M1 to M10, capacitors C11 to C14, and an inverter INV1. The clock signal CLK is supplied directly to the gates of the transistors M1 to M10 or via the inverter INV1. By providing the clock signal CLK, it is possible to obtain a voltage V POG that is boosted to a positive voltage that is four times the voltage V ORG . Note that a desired voltage V POG can be obtained by changing the number of stages. The voltage generation circuit 903A illustrated in FIG. 39A can reduce off-state current by using the transistors M1 to M10 as OS transistors, and can suppress leakage of charges held in the capacitors C11 to C14. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
また図３９（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４、キャパシタＣ１５、Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至Ｍ１４のゲートに直接、あるいはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電圧ＶＯＲＧの２倍の正電圧に昇圧された電圧ＶＰＯＧを得ることができる。図３９（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至Ｍ１４をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１５、Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。 A voltage generation circuit 903B illustrated in FIG. 39B includes transistors M11 to M14, capacitors C15 and C16, and an inverter INV2. The clock signal CLK is supplied directly to the gates of the transistors M11 to M14 or via the inverter INV2. By providing the clock signal CLK, it is possible to obtain a voltage V POG that is boosted to a positive voltage that is twice the voltage V ORG . The voltage generation circuit 903B illustrated in FIG. 39B can reduce off-state current by using the transistors M11 to M14 as OS transistors, and can suppress leakage of charges held in the capacitors C15 and C16. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
また図３９（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１、トランジスタＭ１５、ダイオードＤ６、およびキャパシタＣ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電圧ＶＯＲＧが昇圧された電圧ＶＰＯＧを得ることができる。図３９（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１１を用いて電圧の昇圧を行うため、変換効率の高い電圧の昇圧を行うことができる。 A voltage generation circuit 903C illustrated in FIG. 39C includes an inductor I11, a transistor M15, a diode D6, and a capacitor C17. The conduction state of the transistor M15 is controlled by the control signal EN. A voltage V POG obtained by boosting the voltage V ORG can be obtained by the control signal EN. Since the voltage generation circuit 903C illustrated in FIG. 39C uses the inductor I11 to increase the voltage, the voltage generation circuit 903C can increase the voltage with high conversion efficiency.
また図４０（Ａ）に示す電圧生成回路９０３Ｄは、図３８（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至Ｄ５をダイオード接続したトランジスタＭ１６乃至Ｍ２０に置き換えた構成に相当する。図４０（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至Ｍ２０をＯＳトランジスタとすることでオフ電流を小さくでき、キャパシタＣ１乃至Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。 A voltage generation circuit 903D illustrated in FIG. 40A corresponds to a structure in which the diodes D1 to D5 of the voltage generation circuit 903 illustrated in FIG. 38A are replaced with diode-connected transistors M16 to M20. The voltage generation circuit 903D illustrated in FIG. 40A can reduce off-state current by using the transistors M16 to M20 as OS transistors, and can suppress leakage of charges held in the capacitors C1 to C5. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
また図４０（Ｂ）に示す電圧生成回路９０３Ｅは、図４０（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至Ｍ２０を、バックゲートを有するトランジスタＭ２１乃至Ｍ２５に置き換えた構成に相当する。図４０（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電圧を与えることができるため、トランジスタを流れる電流量を増やすことができる。そのため、効率的に電圧ＶＯＲＧから電圧ＶＰＯＧへの昇圧を図ることができる。 A voltage generation circuit 903E illustrated in FIG. 40B corresponds to a structure in which the transistors M16 to M20 in the voltage generation circuit 903D illustrated in FIG. 40A are replaced with transistors M21 to M25 having back gates. Since the voltage generation circuit 903E illustrated in FIG. 40B can supply the same voltage as the gate to the back gate, the amount of current flowing through the transistor can be increased. Therefore, the voltage V ORG can be efficiently boosted from the voltage V POG .
なお電圧生成回路９０３の変形例は、図３８（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図４１（Ａ）乃至（Ｃ）、図４２（Ａ）、（Ｂ）に示す。図４１（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの３倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。また図４１（Ｂ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電圧ＶＳＳから電圧ＶＯＲＧの２倍の負電圧に降圧された電圧ＶＮＥＧを得ることができる。 Note that the modification example of the voltage generation circuit 903 is also applicable to the voltage generation circuit 905 illustrated in FIG. Circuit configurations in this case are shown in FIGS. 41A to 41C, FIGS. 42A and 42B. Voltage generating circuit 905A shown in FIG. 41 (A), by providing a clock signal CLK, and it is possible to obtain a voltage V NEG stepped down from the voltage V SS to 3 times the negative voltage of the voltage V ORG. The voltage generating circuit 905A which shown in FIG. 41 (B), by providing a clock signal CLK, and it is possible to obtain a voltage V NEG stepped down from the voltage V SS to twice the negative voltage of the voltage V ORG.
図４１（Ａ）乃至（Ｃ）、図４２（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅでは、図３９（Ａ）乃至（Ｃ）、図４０（Ａ）、（Ｂ）に示す電圧生成回路９０３Ａ乃至９０３Ｅにおいて、各配線に与える電圧を変更すること、あるいは素子の配置を変更した構成に相当する。図４１（Ａ）乃至（Ｃ）、図４２（Ａ）、（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３Ａ乃至９０３Ｅと同様に、効率的に電圧ＶＳＳから電圧ＶＮＥＧへの降圧を図ることができる。 In the voltage generation circuits 905A to 905E illustrated in FIGS. 41A to 41C and FIGS. 42A and 42B, the voltage generation circuits 905A to 905E illustrated in FIGS. 39A to 39C and FIGS. In the voltage generation circuits 903A to 903E, the voltage applied to each wiring is changed or the arrangement of elements is changed. Figure 41 (A) to (C), FIG. 42 (A), the voltage generating circuit 905A to 905E shown in (B), similar to the voltage generating circuit 903A through 903e, efficiently from the voltage V SS to the voltage V NEG Can be reduced.
以上説明したように本実施の形態の構成では、半導体装置が有する回路に必要な電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。 As described above, in the structure of this embodiment mode, a voltage necessary for a circuit included in the semiconductor device can be generated internally. Therefore, the semiconductor device can reduce the type of power supply voltage applied from the outside.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
(Embodiment 6)
In this embodiment, an example of a CPU including a transistor according to one embodiment of the present invention and a semiconductor device such as the memory device described above will be described.
＜ＣＰＵの構成＞ <Configuration of CPU>
図４３に示す半導体装置４００は、ＣＰＵコア４０１、パワーマネージメントユニット４２１および周辺回路４２２を有する。パワーマネージメントユニット４２１は、パワーコントローラ４０２、およびパワースイッチ４０３を有する。周辺回路４２２は、キャッシュメモリを有するキャッシュ４０４、バスインターフェース（ＢＵＳ Ｉ／Ｆ）４０５、及びデバッグインターフェース（Ｄｅｂｕｇ Ｉ／Ｆ）４０６を有する。ＣＰＵコア４０１は、データバス４２３、制御装置４０７、ＰＣ（プログラムカウンタ）４０８、パイプラインレジスタ４０９、パイプラインレジスタ４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）４１１、及びレジスタファイル４１２を有する。ＣＰＵコア４０１と、キャッシュ４０４等の周辺回路４２２とのデータのやり取りは、データバス４２３を介して行われる。 A semiconductor device 400 illustrated in FIG. 43 includes a CPU core 401, a power management unit 421, and a peripheral circuit 422. The power management unit 421 includes a power controller 402 and a power switch 403. The peripheral circuit 422 includes a cache 404 having a cache memory, a bus interface (BUS I / F) 405, and a debug interface (Debug I / F) 406. The CPU core 401 includes a data bus 423, a control device 407, a PC (program counter) 408, a pipeline register 409, a pipeline register 410, an ALU (Arithmic logic unit) 411, and a register file 412. Data exchange between the CPU core 401 and the peripheral circuit 422 such as the cache 404 is performed via the data bus 423.
半導体装置（セル）は、パワーコントローラ４０２、制御装置４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置４００を提供できる。また、消費電力低減することが可能な半導体装置４００を提供できる。また、動作速度を向上することが可能な半導体装置４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置４００を提供できる。 The semiconductor device (cell) can be applied to many logic circuits including the power controller 402 and the control device 407. In particular, the present invention can be applied to all logic circuits that can be configured using standard cells. As a result, a small semiconductor device 400 can be provided. In addition, the semiconductor device 400 capable of reducing power consumption can be provided. Further, the semiconductor device 400 capable of improving the operation speed can be provided. In addition, it is possible to provide the semiconductor device 400 capable of reducing fluctuations in the power supply voltage.
半導体装置（セル）に、ｐチャネル型Ｓｉトランジスタと、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタとを用い、該半導体装置（セル）を半導体装置４００に適用することで、小型の半導体装置４００を提供できる。また、消費電力低減することが可能な半導体装置４００を提供できる。また、動作速度を向上することが可能な半導体装置４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。 In the semiconductor device (cell), a p-channel Si transistor and a transistor including the oxide semiconductor described in the above embodiment (preferably an oxide containing In, Ga, and Zn) in a channel formation region are used. By applying the semiconductor device (cell) to the semiconductor device 400, a small semiconductor device 400 can be provided. In addition, the semiconductor device 400 capable of reducing power consumption can be provided. Further, the semiconductor device 400 capable of improving the operation speed can be provided. In particular, manufacturing costs can be kept low by using only p-channel Si transistors.
制御装置４０７は、ＰＣ４０８、パイプラインレジスタ４０９、パイプラインレジスタ４１０、ＡＬＵ４１１、レジスタファイル４１２、キャッシュ４０４、バスインターフェース４０５、デバッグインターフェース４０６、及びパワーコントローラ４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。 The control device 407 controls the operations of the PC 408, the pipeline register 409, the pipeline register 410, the ALU 411, the register file 412, the cache 404, the bus interface 405, the debug interface 406, and the power controller 402, thereby providing an input. A function of decoding and executing an instruction included in a program such as an executed application.
ＡＬＵ４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。 The ALU 411 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
キャッシュ４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図４３では図示していないが、キャッシュ４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。 The cache 404 has a function of temporarily storing frequently used data. The PC 408 is a register having a function of storing an address of an instruction to be executed next. Although not shown in FIG. 43, the cache 404 is provided with a cache controller that controls the operation of the cache memory.
パイプラインレジスタ４０９は、命令データを一時的に記憶する機能を有するレジスタである。 The pipeline register 409 is a register having a function of temporarily storing instruction data.
レジスタファイル４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ４１１の演算処理の結果得られたデータ、などを記憶することができる。 The register file 412 includes a plurality of registers including general-purpose registers, and can store data read from the main memory, data obtained as a result of arithmetic processing of the ALU 411, and the like.
パイプラインレジスタ４１０は、ＡＬＵ４１１の演算処理に利用するデータ、またはＡＬＵ４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。 The pipeline register 410 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 411 or data obtained as a result of the arithmetic processing of the ALU 411.
バスインターフェース４０５は、半導体装置４００と半導体装置４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース４０６は、デバッグの制御を行うための命令を半導体装置４００に入力するための信号の経路としての機能を有する。 The bus interface 405 functions as a data path between the semiconductor device 400 and various devices outside the semiconductor device 400. The debug interface 406 has a function as a signal path for inputting an instruction for controlling debugging to the semiconductor device 400.
パワースイッチ４０３は、半導体装置４００が有する、パワーコントローラ４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ４０２はパワースイッチ４０３の動作を制御する機能を有する。 The power switch 403 has a function of controlling power supply voltage supply to various circuits of the semiconductor device 400 other than the power controller 402. The various circuits belong to several power domains, and the power switches 403 control whether the various circuits belonging to the same power domain are supplied with a power supply voltage. The power controller 402 has a function of controlling the operation of the power switch 403.
上記構成を有する半導体装置４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。 The semiconductor device 400 having the above structure can perform power gating. The flow of power gating operation will be described with an example.
まず、ＣＰＵコア４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ４０２のレジスタに設定する。次いで、ＣＰＵコア４０１からパワーコントローラ４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置４００内に含まれる各種レジスタとキャッシュ４０４が、データの退避を開始する。次いで、半導体装置４００が有するパワーコントローラ４０２以外の各種回路への電源電圧の供給が、パワースイッチ４０３により停止される。次いで、割込み信号がパワーコントローラ４０２に入力されることで、半導体装置４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ４０４が、データの復帰を開始する。次いで、制御装置４０７における命令の実行が再開される。 First, the CPU core 401 sets the timing at which the supply of the power supply voltage is stopped in the register of the power controller 402. Next, a command to start power gating is sent from the CPU core 401 to the power controller 402. Next, the various registers and the cache 404 included in the semiconductor device 400 start saving data. Next, supply of power supply voltage to various circuits other than the power controller 402 included in the semiconductor device 400 is stopped by the power switch 403. Next, when an interrupt signal is input to the power controller 402, supply of power supply voltage to various circuits included in the semiconductor device 400 is started. Note that a counter may be provided in the power controller 402 and the timing at which the supply of the power supply voltage is started may be determined using the counter without depending on the input of the interrupt signal. Next, the various registers and the cache 404 start data restoration. Next, the execution of the instruction in the control device 407 is resumed.
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。 Such power gating can be performed in the entire processor or in one or a plurality of logic circuits constituting the processor. Further, power supply can be stopped even in a short time. For this reason, power consumption can be reduced with fine granularity spatially or temporally.
パワーゲーティングを行う場合、ＣＰＵコア４０１や周辺回路４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。 When power gating is performed, it is preferable that information held by the CPU core 401 and the peripheral circuit 422 can be saved in a short time. By doing so, the power can be turned on and off in a short time, and the power saving effect is increased.
ＣＰＵコア４０１や周辺回路４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。 In order to save the information held by the CPU core 401 and the peripheral circuit 422 in a short time, it is preferable that the flip-flop circuit can save data in the circuit (referred to as a flip-flop circuit that can be backed up). In addition, it is preferable that the SRAM cell can save data in the cell (referred to as a backupable SRAM cell). A flip-flop circuit or SRAM cell that can be backed up preferably includes a transistor including an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region. As a result, when the transistor has a low off-state current, the flip-flop circuit and the SRAM cell that can be backed up can hold information without supplying power for a long time. In addition, when a transistor has a high switching speed, a backupable flip-flop circuit or an SRAM cell may be able to save and restore data in a short time.
バックアップ可能なフリップフロップ回路の例について、図４４を用いて説明する。 An example of a flip-flop circuit that can be backed up will be described with reference to FIG.
図４４に示す半導体装置５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５００は、第１の記憶回路５０１と、第２の記憶回路５０２と、第３の記憶回路５０３と、読み出し回路５０４と、を有する。半導体装置５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５００の構成例について説明するものとする。 A semiconductor device 500 illustrated in FIG. 44 is an example of a flip-flop circuit that can be backed up. The semiconductor device 500 includes a first memory circuit 501, a second memory circuit 502, a third memory circuit 503, and a reading circuit 504. A potential difference between the potential V1 and the potential V2 is supplied to the semiconductor device 500 as a power supply voltage. One of the potential V1 and the potential V2 is at a high level, and the other is at a low level. Hereinafter, a configuration example of the semiconductor device 500 will be described using a case where the potential V1 is at a low level and the potential V2 is at a high level as an example.
第１の記憶回路５０１は、半導体装置５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５００に電源電圧が供給されている期間において、第１の記憶回路５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５０１は、半導体装置５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５０１は、揮発性の記憶回路と呼ぶことができる。 The first memory circuit 501 has a function of holding data when a signal D including data is input in a period in which the power supply voltage is supplied to the semiconductor device 500. Then, in a period in which the power supply voltage is supplied to the semiconductor device 500, the first memory circuit 501 outputs a signal Q including retained data. On the other hand, the first memory circuit 501 cannot hold data during a period in which the power supply voltage is not supplied to the semiconductor device 500. That is, the first memory circuit 501 can be called a volatile memory circuit.
第２の記憶回路５０２は、第１の記憶回路５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路５０３は、第２の記憶回路５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路５０４は、第２の記憶回路５０２または第３の記憶回路５０３に保持されたデータを読み出して第１の記憶回路５０１に記憶する（あるいは復帰する）機能を有する。 The second memory circuit 502 has a function of reading and storing (or saving) data held in the first memory circuit 501. The third memory circuit 503 has a function of reading and storing (or saving) data held in the second memory circuit 502. The reading circuit 504 has a function of reading data stored in the second memory circuit 502 or the third memory circuit 503 and storing (or returning) the data in the first memory circuit 501.
特に、第３の記憶回路５０３は、半導体装置５００に電源電圧が供給されてない期間においても、第２の記憶回路５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。 In particular, the third memory circuit 503 has a function of reading and storing (or saving) data held in the second memory circuit 502 even during a period in which the power supply voltage is not supplied to the semiconductor device 500. .
図４４に示すように、第２の記憶回路５０２はトランジスタ５１２と容量素子５１９とを有する。第３の記憶回路５０３はトランジスタ５１３と、トランジスタ５１５と、容量素子５２０とを有する。読み出し回路５０４はトランジスタ５１０と、トランジスタ５１８と、トランジスタ５０９と、トランジスタ５１７と、を有する。 As shown in FIG. 44, the second memory circuit 502 includes a transistor 512 and a capacitor 519. The third memory circuit 503 includes a transistor 513, a transistor 515, and a capacitor 520. The reading circuit 504 includes a transistor 510, a transistor 518, a transistor 509, and a transistor 517.
トランジスタ５１２は、第１の記憶回路５０１に保持されているデータに応じた電荷を、容量素子５１９に充放電する機能を有する。トランジスタ５１２は、第１の記憶回路５０１に保持されているデータに応じた電荷を容量素子５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。 The transistor 512 has a function of charging and discharging the capacitor 519 with charges corresponding to data held in the first memory circuit 501. The transistor 512 is preferably capable of charging / discharging the capacitor 519 at high speed according to data stored in the first memory circuit 501. Specifically, the transistor 512 desirably includes crystalline silicon (preferably polycrystalline silicon, more preferably single crystal silicon) in a channel formation region.
トランジスタ５１３は、容量素子５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ５１５は、トランジスタ５１３が導通状態であるときに、配線５４４の電位に応じた電荷を容量素子５２０に充放電する機能を有する。トランジスタ５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、及びＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。 The transistor 513 is selected to be conductive or nonconductive according to the charge held in the capacitor 519. The transistor 515 has a function of charging and discharging the capacitor 520 with a charge corresponding to the potential of the wiring 544 when the transistor 513 is in a conductive state. The transistor 515 preferably has extremely low off-state current. Specifically, the transistor 515 desirably includes an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region.
各素子の接続関係を具体的に説明すると、トランジスタ５１２のソース及びドレインの一方は、第１の記憶回路５０１に接続されている。トランジスタ５１２のソース及びドレインの他方は、容量素子５１９の一方の電極、トランジスタ５１３のゲート、及びトランジスタ５１８のゲートに接続されている。容量素子５１９の他方の電極は、配線５４２に接続されている。トランジスタ５１３のソース及びドレインの一方は、配線５４４に接続されている。トランジスタ５１３のソース及びドレインの他方は、トランジスタ５１５のソース及びドレインの一方に接続されている。トランジスタ５１５のソース及びドレインの他方は、容量素子５２０の一方の電極、及びトランジスタ５１０のゲートに接続されている。容量素子５２０の他方の電極は、配線５４３に接続されている。トランジスタ５１０のソース及びドレインの一方は、配線５４１に接続されている。トランジスタ５１０のソース及びドレインの他方は、トランジスタ５１８のソース及びドレインの一方に接続されている。トランジスタ５１８のソース及びドレインの他方は、トランジスタ５０９のソース及びドレインの一方に接続されている。トランジスタ５０９のソース及びドレインの他方は、トランジスタ５１７のソース及びドレインの一方、及び第１の記憶回路５０１に接続されている。トランジスタ５１７のソース及びドレインの他方は、配線５４０に接続されている。また、図４４においては、トランジスタ５０９のゲートは、トランジスタ５１７のゲートと接続されているが、トランジスタ５０９のゲートは、必ずしもトランジスタ５１７のゲートと接続されていなくてもよい。 Specifically, the connection relation of each element is described. One of a source and a drain of the transistor 512 is connected to the first memory circuit 501. The other of the source and the drain of the transistor 512 is connected to one electrode of the capacitor 519, the gate of the transistor 513, and the gate of the transistor 518. The other electrode of the capacitor 519 is connected to the wiring 542. One of a source and a drain of the transistor 513 is connected to the wiring 544. The other of the source and the drain of the transistor 513 is connected to one of the source and the drain of the transistor 515. The other of the source and the drain of the transistor 515 is connected to one electrode of the capacitor 520 and the gate of the transistor 510. The other electrode of the capacitor 520 is connected to the wiring 543. One of a source and a drain of the transistor 510 is connected to the wiring 541. The other of the source and the drain of the transistor 510 is connected to one of the source and the drain of the transistor 518. The other of the source and the drain of the transistor 518 is connected to one of the source and the drain of the transistor 509. The other of the source and the drain of the transistor 509 is connected to one of the source and the drain of the transistor 517 and the first memory circuit 501. The other of the source and the drain of the transistor 517 is connected to the wiring 540. In FIG. 44, the gate of the transistor 509 is connected to the gate of the transistor 517; however, the gate of the transistor 509 is not necessarily connected to the gate of the transistor 517.
トランジスタ５１５に先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５１５のオフ電流が小さいために、半導体装置５００は、長期間電源供給なしに情報を保持することができる。トランジスタ５１５のスイッチング特性が良好であるために、半導体装置５００は、高速のバックアップとリカバリを行うことができる。 The transistor illustrated in the above embodiment can be used as the transistor 515. Since the off-state current of the transistor 515 is small, the semiconductor device 500 can hold information without supplying power for a long time. Since the switching characteristics of the transistor 515 are favorable, the semiconductor device 500 can perform high-speed backup and recovery.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
(Embodiment 7)
In this embodiment, an example of an imaging device using a transistor or the like according to one embodiment of the present invention will be described.
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
<Imaging device>
The imaging device according to one embodiment of the present invention is described below.
図４５（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。 FIG. 45A is a plan view illustrating an example of an imaging device 200 according to one embodiment of the present invention. The imaging device 200 includes a pixel unit 210, a peripheral circuit 260 for driving the pixel unit 210, a peripheral circuit 270, a peripheral circuit 280, and a peripheral circuit 290. The pixel unit 210 includes a plurality of pixels 211 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more). The peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 are connected to the plurality of pixels 211 and have a function of supplying signals for driving the plurality of pixels 211, respectively. Note that in this specification and the like, the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, the peripheral circuit 290, and the like are all referred to as “peripheral circuits” or “driving circuits” in some cases. For example, the peripheral circuit 260 can be said to be part of the peripheral circuit.
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。 The imaging apparatus 200 preferably includes a light source 291. The light source 291 can emit the detection light P1.
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。 The peripheral circuit includes at least one of a logic circuit, a switch, a buffer, an amplifier circuit, and a conversion circuit. Further, the peripheral circuit may be formed on a substrate over which the pixel portion 210 is formed. Further, a semiconductor device such as an IC chip may be used for part or all of the peripheral circuit. Note that one or more of the peripheral circuit 260, the peripheral circuit 270, the peripheral circuit 280, and the peripheral circuit 290 may be omitted from the peripheral circuit.
また、図４５（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。 In addition, as illustrated in FIG. 45B, in the pixel portion 210 included in the imaging device 200, the pixel 211 may be arranged to be inclined. By arranging the pixels 211 at an angle, the pixel interval (pitch) in the row direction and the column direction can be shortened. Thereby, the quality of imaging in the imaging apparatus 200 can be further improved.
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
<Pixel Configuration Example 1>
One pixel 211 included in the imaging apparatus 200 is configured by a plurality of sub-pixels 212, and a color image display is realized by combining each sub-pixel 212 with a filter (color filter) that transmits light in a specific wavelength range. Information can be acquired.
図４６（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図４６（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。 FIG. 46A is a plan view illustrating an example of a pixel 211 for acquiring a color image. A pixel 211 illustrated in FIG. 46A includes a sub-pixel 212 (hereinafter, also referred to as “sub-pixel 212R”) provided with a color filter that transmits light in a red (R) wavelength region, and a green (G) wavelength. A sub-pixel 212 (hereinafter also referred to as “sub-pixel 212G”) provided with a color filter that transmits light in the region and a sub-pixel 212 (hereinafter referred to as “color filter” that transmits light in the blue (B) wavelength region. , Also referred to as “sub-pixel 212B”. The sub-pixel 212 can function as a photosensor.
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８、配線２４９、および配線２５０を、それぞれ配線２４８［ｎ］、配線２４９［ｎ］、および配線２５０［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図４８（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。 The subpixel 212 (subpixel 212R, subpixel 212G, and subpixel 212B) is electrically connected to the wiring 231, the wiring 247, the wiring 248, the wiring 249, and the wiring 250. Further, the sub-pixel 212R, the sub-pixel 212G, and the sub-pixel 212B are each connected to an independent wiring 253. In this specification and the like, for example, the wiring 248, the wiring 249, and the wiring 250 connected to the pixel 211 in the n-th row are respectively referred to as a wiring 248 [n], a wiring 249 [n], and a wiring 250 [n]. Describe. For example, the wiring 253 connected to the pixel 211 in the m-th column is referred to as a wiring 253 [m]. In FIG. 48A, the wiring 253 connected to the sub-pixel 212R included in the pixel 211 in the m-th column is the wiring 253 [m] R, the wiring 253 connected to the sub-pixel 212G is the wiring 253 [m] G, and A wiring 253 connected to the subpixel 212B is described as a wiring 253 [m] B. The subpixel 212 is electrically connected to a peripheral circuit through the wiring.
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図４６（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図４６（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。 In addition, the imaging apparatus 200 has a configuration in which the sub-pixels 212 provided with color filters that transmit light in the same wavelength region of adjacent pixels 211 are electrically connected via a switch. 46B, the sub-pixel 212 included in the pixel 211 arranged in n rows (n is an integer of 1 to p) and m columns (m is an integer of 1 to q) is adjacent to the pixel 211. A connection example of the sub-pixel 212 included in the pixel 211 arranged in n + 1 rows and m columns is shown. In FIG. 46B, a subpixel 212R arranged in n rows and m columns and a subpixel 212R arranged in n + 1 rows and m columns are connected through a switch 201. Further, the sub-pixel 212G arranged in n rows and m columns and the sub-pixel 212G arranged in n + 1 rows and m columns are connected via a switch 202. Further, the sub-pixel 212B arranged in n rows and m columns and the sub-pixel 212B arranged in n + 1 rows and m columns are connected via a switch 203.
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。 Note that the color filter used for the sub-pixel 212 is not limited to red (R), green (G), and blue (B), and transmits cyan (C), yellow (Y), and magenta (M) light, respectively. A color filter may be used. A full-color image can be acquired by providing the sub-pixel 212 that detects light of three different wavelength ranges in one pixel 211.
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。 Alternatively, in addition to the sub-pixel 212 provided with a color filter that transmits red (R), green (G), and blue (B) light, a color filter that transmits yellow (Y) light is provided. A pixel 211 having a sub-pixel 212 may be used. Alternatively, in addition to the sub-pixel 212 provided with a color filter that transmits cyan (C), yellow (Y), and magenta (M) light, a color filter that transmits blue (B) light is provided. A pixel 211 having a sub-pixel 212 may be used. By providing the sub-pixel 212 for detecting light of four different wavelength ranges in one pixel 211, the color reproducibility of the acquired image can be further enhanced.
また、例えば、図４６（Ａ）において、赤の波長域の光を検出する副画素２１２、緑の波長域の光を検出する副画素２１２、および青の波長域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。 For example, in FIG. 46A, the sub-pixel 212 that detects light in the red wavelength region, the sub-pixel 212 that detects light in the green wavelength region, and the sub-pixel 212 that detects light in the blue wavelength region. The pixel number ratio (or the light receiving area ratio) may not be 1: 1: 1. For example, a Bayer array in which the pixel number ratio (light receiving area ratio) is red: green: blue = 1: 2: 1 may be used. Alternatively, the pixel number ratio (light receiving area ratio) may be red: green: blue = 1: 6: 1.
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。 Note that the number of subpixels 212 provided in the pixel 211 may be one, but two or more are preferable. For example, by providing two or more subpixels 212 that detect light in the same wavelength region, redundancy can be increased and the reliability of the imaging apparatus 200 can be increased.
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。 In addition, by using an IR (IR: Infrared) filter that absorbs or reflects visible light and transmits infrared light, the imaging device 200 that detects infrared light can be realized.
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。 Further, by using an ND (ND: Neutral Density) filter (a neutral density filter), it is possible to prevent output saturation that occurs when a large amount of light enters the photoelectric conversion element (light receiving element). By using a combination of ND filters having different light reduction amounts, the dynamic range of the imaging apparatus can be increased.
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図４７の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、副画素２１２中に設けられた光電変換素子が入射光を効率よく受光することができる。具体的には、図４７（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。 In addition to the filters described above, a lens may be provided in the pixel 211. Here, an arrangement example of the pixel 211, the filter 254, and the lens 255 will be described with reference to the cross-sectional view of FIG. By providing the lens 255, the photoelectric conversion element provided in the sub-pixel 212 can receive incident light efficiently. Specifically, as illustrated in FIG. 47A, the light 256 is transmitted to the photoelectric conversion element 220 through the lens 255, the filter 254 (filter 254R, the filter 254G, and the filter 254B) formed in the pixel 211, the pixel circuit 230, and the like. It can be set as the structure made to enter.
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図４７（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。 However, as illustrated in the region surrounded by the alternate long and short dash line, part of the light 256 indicated by the arrow may be blocked by part of the wiring 257. Therefore, a structure in which a lens 255 and a filter 254 are disposed on the photoelectric conversion element 220 side as illustrated in FIG. 47B so that the photoelectric conversion element 220 receives light 256 efficiently is preferable. By making the light 256 incident on the photoelectric conversion element 220 from the photoelectric conversion element 220 side, the imaging device 200 with high detection sensitivity can be provided.
図４７に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。 As the photoelectric conversion element 220 illustrated in FIG. 47, a photoelectric conversion element in which a pn-type junction or a pin-type junction is formed may be used.
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。 Alternatively, the photoelectric conversion element 220 may be formed using a substance having a function of generating charges by absorbing radiation. Examples of the substance having a function of absorbing radiation and generating a charge include selenium, lead iodide, mercury iodide, gallium arsenide, cadmium telluride, and cadmium zinc alloy.
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２０を実現できる。 For example, when selenium is used for the photoelectric conversion element 220, the photoelectric conversion element 220 having a light absorption coefficient over a wide wavelength range such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light can be realized.
ここで、撮像装置２００が有する１つの画素２１１は、図４６に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもｆよい。 Here, one pixel 211 included in the imaging apparatus 200 may include a sub-pixel 212 including a first filter in addition to the sub-pixel 212 illustrated in FIG.
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示すものと同様のトランジスタを用いることができる。
<Pixel Configuration Example 2>
Hereinafter, an example in which a pixel is formed using a transistor including silicon and a transistor including an oxide semiconductor will be described. As each transistor, a transistor similar to that described in the above embodiment can be used.
図４８は、撮像装置を構成する素子の断面図である。図４８に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。 FIG. 48 is a cross-sectional view of elements constituting the imaging apparatus. 48 includes a transistor 351 using silicon provided over a silicon substrate 300, a transistor 352 and a transistor 353 using oxide semiconductor layers stacked over the transistor 351, and the silicon substrate 300. Photodiode 360. Each transistor and photodiode 360 has electrical connection with various plugs 370 and wirings 371. Further, the anode 361 of the photodiode 360 is electrically connected to the plug 370 through the low resistance region 363.
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。 The imaging device is provided in contact with the layer 310 including the transistor 351 and the photodiode 360 provided over the silicon substrate 300, the layer 320 including the wiring 371, and the layer 320 including the wiring 371. A layer 330 including the transistor 353, and a layer 340 provided in contact with the layer 330 and including a wiring 372 and a wiring 373.
なお図４８の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。 In the example of the cross-sectional view of FIG. 48, the silicon substrate 300 has a light receiving surface of the photodiode 360 on the surface opposite to the surface where the transistor 351 is formed. With this configuration, an optical path can be secured without being affected by various transistors and wirings. Therefore, a pixel with a high aperture ratio can be formed. Note that the light receiving surface of the photodiode 360 may be the same as the surface on which the transistor 351 is formed.
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。 Note that in the case where a pixel is formed using only a transistor including an oxide semiconductor, the layer 310 may be a layer including a transistor including an oxide semiconductor. Alternatively, the layer 310 may be omitted, and the pixel may be formed using only a transistor including an oxide semiconductor.
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。 Note that the silicon substrate 300 may be an SOI substrate. Further, instead of the silicon substrate 300, germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or an organic semiconductor substrate can be used.
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。また、絶縁体３８０の下に絶縁体３７９が設けられ、絶縁体３８０の上に絶縁体３８１が設けられる。ここで、絶縁体３７９は図１９に示す絶縁体１１０に対応し、絶縁体３８０は図１９に示す絶縁体６１に対応し、絶縁体３８１は図１９に示す絶縁体６７に対応する。 Here, an insulator 380 is provided between the layer 310 including the transistor 351 and the photodiode 360 and the layer 330 including the transistor 352 and the transistor 353. However, the position of the insulator 380 is not limited. An insulator 379 is provided below the insulator 380, and an insulator 381 is provided on the insulator 380. Here, the insulator 379 corresponds to the insulator 110 shown in FIG. 19, the insulator 380 corresponds to the insulator 61 shown in FIG. 19, and the insulator 381 corresponds to the insulator 67 shown in FIG.
絶縁体３７９乃至絶縁体３８０に設けられた開口に、導電体３９０ａ乃至導電体３９０ｅが設けられている。導電体３９０ａ、導電体３９０ｂおよび導電体３９０ｅは、図１９に示す導電体１２１ａおよび導電体１２２ａなどと対応しており、プラグおよび配線として機能する。また、導電体３９０ｃは、図１９に示す導電体６２ａおよび導電体６２ｂと対応しており、トランジスタ３５３のバックゲートとして機能する。また、導電体３９０ｄは、図１９に示す導電体６２ａおよび導電体６２ｂと対応しており、トランジスタ３５２のバックゲートとして機能する。 Conductors 390 a to 390 e are provided in openings provided in the insulators 379 to 380. The conductor 390a, the conductor 390b, and the conductor 390e correspond to the conductor 121a, the conductor 122a, and the like illustrated in FIG. 19, and function as plugs and wirings. The conductor 390c corresponds to the conductor 62a and the conductor 62b illustrated in FIG. 19 and functions as a back gate of the transistor 353. The conductor 390d corresponds to the conductor 62a and the conductor 62b illustrated in FIG. 19 and functions as a back gate of the transistor 352.
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性が向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。さらに、導電体３９０ａ、導電体３９０ｂおよび導電体３９０ｅが形成されることにより、絶縁体３８０に形成されているビアホールを通じて上層に水素が拡散することも抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。 Hydrogen in the insulator provided in the vicinity of the channel formation region of the transistor 351 has an effect of terminating the dangling bond of silicon and improving the reliability of the transistor 351. On the other hand, hydrogen in the insulator provided in the vicinity of the transistor 352, the transistor 353, and the like is one of the factors that generate carriers in the oxide semiconductor. Therefore, the reliability of the transistor 352, the transistor 353, and the like may be reduced. Therefore, in the case where a transistor including an oxide semiconductor is stacked over a transistor including a silicon-based semiconductor, an insulator 380 having a function of blocking hydrogen is preferably provided therebetween. By confining hydrogen below the insulator 380, the reliability of the transistor 351 can be improved. Further, since diffusion of hydrogen from a lower layer than the insulator 380 to an upper layer than the insulator 380 can be suppressed, reliability of the transistor 352, the transistor 353, and the like can be improved. Further, since the conductor 390a, the conductor 390b, and the conductor 390e are formed, hydrogen can be prevented from diffusing into an upper layer through the via hole formed in the insulator 380, so that the reliability of the transistor 352, the transistor 353, and the like Can be improved.
また、図４８の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。 In the cross-sectional view in FIG. 48, the photodiode 360 provided in the layer 310 and the transistor provided in the layer 330 can be formed to overlap each other. Then, the integration degree of pixels can be increased. That is, the resolution of the imaging device can be increased.
また、撮像装置の一部または全部を湾曲させてもよい。撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。 Further, a part or all of the imaging device may be curved. By curving the imaging device, field curvature and astigmatism can be reduced. Therefore, optical design of a lens or the like used in combination with the imaging device can be facilitated. For example, since the number of lenses for aberration correction can be reduced, it is possible to reduce the size and weight of an electronic device using an imaging device. In addition, the quality of the captured image can be improved.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
(Embodiment 8)
In this embodiment, electronic devices using a transistor or the like according to one embodiment of the present invention will be described.
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４９に示す。
<Electronic equipment>
A semiconductor device according to one embodiment of the present invention includes a display device, a personal computer, and an image reproducing device including a recording medium (typically a display that can reproduce a recording medium such as a DVD: Digital Versatile Disc and display the image) Device). In addition, as an electronic device in which the semiconductor device according to one embodiment of the present invention can be used, a mobile phone, a game machine including a portable type, a portable data terminal, an electronic book terminal, a video camera, a digital still camera, or the like, goggles Type displays (head-mounted displays), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers, automated teller machines (ATMs), vending machines, etc. It is done. Specific examples of these electronic devices are shown in FIGS.
図４９（Ａ）は携帯型ゲーム機であり、筐体１９０１、筐体１９０２、表示部１９０３、表示部１９０４、マイクロフォン１９０５、スピーカー１９０６、操作キー１９０７、スタイラス１９０８等を有する。なお、図４９（Ａ）に示した携帯型ゲーム機は、２つの表示部１９０３と表示部１９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。 FIG. 49A illustrates a portable game machine, which includes a housing 1901, a housing 1902, a display portion 1903, a display portion 1904, a microphone 1905, speakers 1906, operation keys 1907, a stylus 1908, and the like. Note that although the portable game machine shown in FIG. 49A includes two display portions 1903 and 1904, the number of display portions included in the portable game device is not limited thereto.
図４９（Ｂ）は携帯データ端末であり、第１筐体１９１１、第２筐体１９１２、第１表示部１９１３、第２表示部１９１４、接続部１９１５、操作キー１９１６等を有する。第１表示部１９１３は第１筐体１９１１に設けられており、第２表示部１９１４は第２筐体１９１２に設けられている。そして、第１筐体１９１１と第２筐体１９１２とは、接続部１９１５により接続されており、第１筐体１９１１と第２筐体１９１２の間の角度は、接続部１９１５により変更が可能である。第１表示部１９１３における映像を、接続部１９１５における第１筐体１９１１と第２筐体１９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１９１３および第２表示部１９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。 FIG. 49B illustrates a portable data terminal, which includes a first housing 1911, a second housing 1912, a first display portion 1913, a second display portion 1914, a connection portion 1915, operation keys 1916, and the like. The first display portion 1913 is provided in the first housing 1911, and the second display portion 1914 is provided in the second housing 1912. The first casing 1911 and the second casing 1912 are connected by a connection portion 1915, and the angle between the first casing 1911 and the second casing 1912 can be changed by the connecting portion 1915. is there. It is good also as a structure which switches the image | video in the 1st display part 1913 according to the angle between the 1st housing | casing 1911 and the 2nd housing | casing 1912 in the connection part 1915. FIG. Further, a display device in which a function as a position input device is added to at least one of the first display portion 1913 and the second display portion 1914 may be used. Note that the function as a position input device can be added by providing a touch panel on the display device. Alternatively, the function as a position input device can be added by providing a photoelectric conversion element called a photosensor in a pixel portion of a display device.
図４９（Ｃ）はノート型パーソナルコンピュータであり、筐体１９２１、表示部１９２２、キーボード１９２３、ポインティングデバイス１９２４等を有する。 FIG. 49C illustrates a laptop personal computer, which includes a housing 1921, a display portion 1922, a keyboard 1923, a pointing device 1924, and the like.
図４９（Ｄ）は電気冷凍冷蔵庫であり、筐体１９３１、冷蔵室用扉１９３２、冷凍室用扉１９３３等を有する。 FIG. 49D illustrates an electric refrigerator-freezer, which includes a housing 1931, a refrigerator door 1932, a freezer door 1933, and the like.
図４９（Ｅ）はビデオカメラであり、第１筐体１９４１、第２筐体１９４２、表示部１９４３、操作キー１９４４、レンズ１９４５、接続部１９４６等を有する。操作キー１９４４およびレンズ１９４５は第１筐体１９４１に設けられており、表示部１９４３は第２筐体１９４２に設けられている。そして、第１筐体１９４１と第２筐体１９４２とは、接続部１９４６により接続されており、第１筐体１９４１と第２筐体１９４２の間の角度は、接続部１９４６により変更が可能である。表示部１９４３における映像を、接続部１９４６における第１筐体１９４１と第２筐体１９４２との間の角度にしたがって切り替える構成としてもよい。 FIG. 49E illustrates a video camera, which includes a first housing 1941, a second housing 1942, a display portion 1943, operation keys 1944, a lens 1945, a connection portion 1946, and the like. The operation key 1944 and the lens 1945 are provided in the first housing 1941, and the display portion 1943 is provided in the second housing 1942. The first housing 1941 and the second housing 1942 are connected to each other by a connection portion 1946. The angle between the first housing 1941 and the second housing 1942 can be changed by the connection portion 1946. is there. The video on the display portion 1943 may be switched according to the angle between the first housing 1941 and the second housing 1942 in the connection portion 1946.
図４９（Ｆ）は自動車であり、車体１９５１、車輪１９５２、ダッシュボード１９５３、ライト１９５４等を有する。 FIG. 49F illustrates an automobile, which includes a vehicle body 1951, wheels 1952, a dashboard 1953, lights 1954, and the like.
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。 Note that one embodiment of the present invention is described in this embodiment. Note that one embodiment of the present invention is not limited thereto. In other words, in the present embodiment and the like, various aspects of the invention are described, and thus one embodiment of the present invention is not limited to a particular embodiment. For example, although an example in which a channel formation region, a source / drain region, and the like of a transistor include an oxide semiconductor is described as one embodiment of the present invention, one embodiment of the present invention is not limited thereto. In some cases or depending on circumstances, various transistors in one embodiment of the present invention, a channel formation region of the transistor, a source / drain region of the transistor, or the like may include various semiconductors. Depending on circumstances or circumstances, various transistors in one embodiment of the present invention, a channel formation region of the transistor, a source / drain region of the transistor, and the like can be formed using, for example, silicon, germanium, silicon germanium, silicon carbide, or gallium. At least one of arsenic, aluminum gallium arsenide, indium phosphide, gallium nitride, or an organic semiconductor may be included. Alternatively, for example, depending on circumstances or circumstances, a variety of transistors, channel formation regions of the transistors, source and drain regions of the transistors, and the like of the transistor may not include an oxide semiconductor. Good.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態においては、本発明の一態様に係る半導体ウエハー、チップおよび電子部品について説明する。
This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
(Embodiment 9)
In this embodiment, a semiconductor wafer, a chip, and an electronic component according to one embodiment of the present invention will be described.
＜半導体ウエハー、チップ＞
図５４（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハー」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置や、ＣＰＵ、ＲＦタグ、またはイメーセンサなどを設けることができる。
<Semiconductor wafer, chip>
FIG. 54A shows a top view of the substrate 711 before the dicing process is performed. As the substrate 711, for example, a semiconductor substrate (also referred to as a “semiconductor wafer”) can be used. A plurality of circuit regions 712 are provided on the substrate 711. In the circuit region 712, a semiconductor device according to one embodiment of the present invention, a CPU, an RF tag, an image sensor, or the like can be provided.
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図５４（Ｂ）にチップ７１５の拡大図を示す。 Each of the plurality of circuit regions 712 is surrounded by the isolation region 713. A separation line (also referred to as “dicing line”) 714 is set at a position overlapping with the separation region 713. By cutting the substrate 711 along the separation line 714, the chip 715 including the circuit region 712 can be cut out from the substrate 711. An enlarged view of the chip 715 is shown in FIG.
また、分離領域７１３に導電層や半導体層を設けてもよい。分離領域７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行なわれる。分離領域７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。 Further, a conductive layer or a semiconductor layer may be provided in the separation region 713. By providing a conductive layer or a semiconductor layer in the separation region 713, ESD that may occur in the dicing process can be reduced, and a yield reduction in the dicing process can be prevented. In general, the dicing process is performed while flowing pure water having a reduced specific resistance by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, preventing charging, and the like. By providing a conductive layer or a semiconductor layer in the separation region 713, the amount of pure water used can be reduced. Thus, the production cost of the semiconductor device can be reduced. In addition, the productivity of the semiconductor device can be increased.
分離領域７１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。 As the semiconductor layer provided in the separation region 713, a material having a band gap of 2.5 eV to 4.2 eV, preferably 2.7 eV to 3.5 eV is preferably used. When such a material is used, accumulated charges can be discharged slowly, so that rapid movement of charges due to ESD can be suppressed, and electrostatic breakdown can be hardly caused.
＜電子部品＞
チップ７１５を電子部品に適用する例について、図５５を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
<Electronic parts>
An example in which the chip 715 is applied to an electronic component will be described with reference to FIG. Note that the electronic component is also referred to as a semiconductor package or an IC package. There are a plurality of standards and names for electronic components depending on the terminal extraction direction and the shape of the terminals.
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。 Electronic components are completed by combining the semiconductor device described in the above embodiment and components other than the semiconductor device in an assembly process (post-process).
図５５（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。 The post-process will be described with reference to the flowchart shown in FIG. After the element substrate having the semiconductor device described in the above embodiment is completed in the previous process, a “back surface grinding process” is performed in which the back surface of the element substrate (the surface on which the semiconductor device or the like is not formed) is ground (step S721). ). By thinning the element substrate by grinding, it is possible to reduce warpage of the element substrate and to reduce the size of the electronic component.
次に、素子基板を複数のチップ（チップ７１５）に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。 Next, a “dicing process” for separating the element substrate into a plurality of chips (chips 715) is performed (step S722). Then, a “die bonding step” is performed in which the separated chips are individually picked up and bonded onto the lead frame (step S723). For the bonding of the chip and the lead frame in the die bonding process, a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape. A chip may be bonded on the interposer substrate instead of the lead frame.
次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。 Next, a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip are electrically connected by a thin metal wire (wire) (step S724). A silver wire or a gold wire can be used as the metal thin wire. For wire bonding, ball bonding or wedge bonding can be used.
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。 The wire-bonded chip is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S725). By performing the sealing process, the inside of the electronic component is filled with resin, and the circuit part built in the chip and the wire connecting the chip and the lead can be protected from mechanical external force, and characteristics due to moisture and dust Degradation (decrease in reliability) can be reduced.
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。 Next, a “lead plating process” for plating the leads of the lead frame is performed (step S726). The plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably. Next, a “molding process” for cutting and molding the lead is performed (step S727).
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する（ステップＳ７２９）。 Next, a “marking process” is performed in which a printing process (marking) is performed on the surface of the package (step S728). Then, through an “inspection process” (step S729) for checking the appearance shape and the presence / absence of operation failure, the electronic component is completed (step S729).
また、完成した電子部品の斜視模式図を図５５（Ｂ）に示す。図５５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図５５（Ｂ）に示す電子部品７５０は、リード７５５および半導体装置７５３を示している。半導体装置７５３としては、上記実施の形態に示した半導体装置などを用いることができる。 FIG. 55B shows a schematic perspective view of the completed electronic component. FIG. 55B is a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component. An electronic component 750 illustrated in FIG. 55B illustrates a lead 755 and a semiconductor device 753. As the semiconductor device 753, the semiconductor device described in any of the above embodiments can be used.
図５５（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。 An electronic component 750 illustrated in FIG. 55B is mounted on a printed board 752, for example. A plurality of such electronic components 750 are combined and each is electrically connected on the printed circuit board 752 to complete a substrate (mounting substrate 754) on which the electronic components are mounted. The completed mounting board 754 is used for an electronic device or the like.
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。 This embodiment can be implemented in appropriate combination with at least part of the other embodiments and examples described in this specification.
本実施例では、本発明に係るプラズマ処理の効果を確認した。窒素を有する金属としてはＡＬＤ法を用いた窒化タンタル膜を用いた。該窒化タンタル膜にプラズマ処理を行いシート抵抗値の変動を測定し、またＸＰＳ（Ｘｒａｙ Ｐｈｏｔｏｅｌｅｃｔｏｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析を行った。 In this example, the effect of the plasma treatment according to the present invention was confirmed. As the metal containing nitrogen, a tantalum nitride film using the ALD method was used. The tantalum nitride film was subjected to plasma treatment to measure variation in sheet resistance value, and XPS (Xray Photoelectron Spectroscopy) analysis was performed.
試料は、ガラス基板上にＡＬＤ法を用いて、窒化タンタル膜を３０ｎｍの膜厚で成膜した。プリカーサ―は、ペンタキス（ジメチルアミノ）タンタルを用いた。 As a sample, a tantalum nitride film having a thickness of 30 nm was formed on a glass substrate by using the ALD method. The precursor used was pentakis (dimethylamino) tantalum.
次に、該窒化タンタルの膜厚測定およびシート抵抗値測定を行った。膜厚の測定は、エリプソメトリ法を用い、シート抵抗値の測定はシート抵抗測定器を用いた。次に、プラズマ処理を行った。本実施例では、逆スパッタの機能を有するスパッタ装置を用いてアルゴンガスを用いた逆スパッタ処理をプラズマ処理とした。 Next, the film thickness measurement and sheet resistance value measurement of the tantalum nitride were performed. The film thickness was measured using an ellipsometry method, and the sheet resistance value was measured using a sheet resistance measuring instrument. Next, plasma treatment was performed. In this embodiment, a reverse sputtering process using an argon gas was performed as a plasma process using a sputtering apparatus having a reverse sputtering function.
逆スパッタの条件を試料により変更した。即ち、試料１は、投入パワー５０Ｗ、処理時間３０秒、試料２は、投入パワー５０Ｗ、処理時間６０秒、試料３は、投入パワー１００Ｗ、処理時間３０秒、試料４は、投入パワー１００Ｗ、処理時間６０秒、試料５は、投入パワー１５０Ｗ、処理時間６０秒、試料６は、パワー投入２００Ｗ、処理時間６０秒とした。試料７は、比較試料として逆スパッタ処理を行わなかった。 The reverse sputtering conditions were changed depending on the sample. That is, Sample 1 has an input power of 50 W and a processing time of 30 seconds, Sample 2 has an input power of 50 W and a processing time of 60 seconds, Sample 3 has an input power of 100 W and a processing time of 30 seconds, Sample 4 has an input power of 100 W and a processing time The time was 60 seconds, Sample 5 had a power input of 150 W and a processing time of 60 seconds, and Sample 6 had a power input of 200 W and a processing time of 60 seconds. Sample 7 was not subjected to reverse sputtering as a comparative sample.
次に、逆スパッタ処理後の試料１乃至試料６の膜厚測定とシート抵抗値を測定した。また、試料２、４、５、６および７の膜表面についてＸＰＳ分析を行った。また、試料７は、膜の深さ方向のＸＰＳ分析も行った。 Next, the film thickness measurement and sheet resistance value of Sample 1 to Sample 6 after reverse sputtering treatment were measured. XPS analysis was performed on the film surfaces of Samples 2, 4, 5, 6, and 7. Sample 7 was also subjected to XPS analysis in the depth direction of the film.
図５０に逆スパッタの投入パワーおよび処理時間による窒化タンタル膜の膜減り量のグラフを示す。投入パワーを大きくすると窒化タンタルの膜減り量が増加し、投入パワー２００Ｗ、処理時間６０秒では、約４．３ｎｍの膜減り量であった。 FIG. 50 shows a graph of the amount of reduction in the tantalum nitride film depending on the reverse sputtering input power and processing time. When the input power was increased, the amount of tantalum nitride film decrease increased. With an input power of 200 W and a processing time of 60 seconds, the film decrease amount was about 4.3 nm.
図５１に逆スパッタ処理条件による窒化タンタル膜のシート抵抗値の変動のグラフを示す。逆スパッタの投入パワー５０Ｗでは、処理時間を６０秒としてもシート抵抗値の変動量は小さかった。投入パワー１００Ｗ、処理時間６０秒、投入パワー１５０Ｗ、処理時間６０秒、投入パワー２００Ｗ、処理時間６０秒では、シート抵抗値の変動が大きく、投入パワー２００Ｗ、処理時間６０秒の処理が最も変動が大きく、成膜後のシート抵抗値２５０ＫΩ／□に対して、逆スパッタ処理後は、約１２ＫΩ／□と大きく低下することが解った。 FIG. 51 shows a graph of the variation of the sheet resistance value of the tantalum nitride film depending on the reverse sputtering treatment conditions. With reverse sputtering power of 50 W, the amount of variation in the sheet resistance value was small even when the processing time was 60 seconds. When the input power is 100 W, the processing time is 60 seconds, the input power is 150 W, the processing time is 60 seconds, the input power is 200 W, and the processing time is 60 seconds, the variation of the sheet resistance value is large, and the processing with the input power of 200 W and the processing time of 60 seconds is the most variable. It was found that the sheet resistance value after film formation was 250 KΩ / □, which was about 12 KΩ / □ after reverse sputtering.
図５２は、試料２、４、５、６および７の膜表面についてのＸＰＳ分析結果である。図５２中の表記は、試料２は５０Ｗ、試料４は１００Ｗ、試料５は１５０Ｗ、試料６は２００Ｗ、試料７は成膜後に対応する。横軸は、束縛エネルギー（Ｂｉｎｄｉｎｇ Ｅｎｅｒｇｙ）を表し、縦軸は束縛エネルギーに対応した信号強度（Ｉｎｔｅｎｓｉｔｙ）を表す。 FIG. 52 shows the XPS analysis results for the film surfaces of Samples 2, 4, 5, 6 and 7. The notation in FIG. 52 corresponds to 50 W for sample 2, 100 W for sample 4, 150 W for sample 5, 200 W for sample 6, and sample 7 after film formation. The horizontal axis represents binding energy, and the vertical axis represents signal intensity (Intensity) corresponding to binding energy.
図５２によると、逆スパッタ処理を行うと束縛エネルギーの高いスペクトル強度が低下し、低束縛エネルギーのスペクトル強度が強くなり、その傾向は投入パワーを大きくする方が大きかった。つまり逆スパッタ処理を行うと低束縛エネルギーの高い方から低い方に向かって酸化タンタルから酸化窒化タンタルへ、酸化窒化タンタルから窒化タンタルへと膜組成が変化していることが解った。 According to FIG. 52, when the reverse sputtering process is performed, the spectrum intensity with high binding energy decreases, the spectrum intensity with low binding energy increases, and the tendency is larger when the input power is increased. In other words, it was found that when reverse sputtering treatment was performed, the film composition changed from tantalum oxide to tantalum oxynitride and from tantalum oxynitride to tantalum nitride from the higher to the lower binding energy.
図５３に試料７の深さ方向のＸＰＳ分析結果を示す。図５３は、試料７の膜表面からガラスまでの深さ方向のタンタル（Ｔａ）、窒素（Ｎ）、酸素（Ｏ）およびシリコン（Ｓｉ）のプロファイルを示している。図５３によると、窒化タンタルの膜の最表面から約２ｎｍから３ｎｍの深さでは、酸素（Ｏ）の割合が大きく６０ａｔｏｍｉｃ％近くであり、窒素（Ｎ）は２０ａｔｏｍｉｃ％以下と低く、酸化タンタルに近い組成である。また、膜表面約２ｎｍから３ｎｍより深くは、酸素（Ｏ）と窒素（Ｎ）との割合が表面付近とは逆転し、酸素の割合は４ａｔｏｍｉｃ％から６ａｔｏｍｉｃ％であり、窒素（Ｎ）は、約４０ａｔｏｍｉｃ％であった。 FIG. 53 shows the XPS analysis result of the sample 7 in the depth direction. FIG. 53 shows profiles of tantalum (Ta), nitrogen (N), oxygen (O), and silicon (Si) in the depth direction from the film surface of the sample 7 to the glass. According to FIG. 53, at a depth of about 2 nm to 3 nm from the outermost surface of the tantalum nitride film, the ratio of oxygen (O) is large and close to 60 atomic%, and nitrogen (N) is as low as 20 atomic% or less. Close composition. When the film surface is deeper than about 2 nm to 3 nm, the ratio of oxygen (O) and nitrogen (N) is reversed from the vicinity of the surface, the ratio of oxygen is 4 atomic% to 6 atomic%, and nitrogen (N) is About 40 atomic%.
以上の結果から、膜の最表面から約２ｎｍから３ｎｍの深さまで、逆スパッタ処理により、酸素（Ｏ）の割合の大きな、高い電気抵抗値の膜を除去し、電気抵抗値の低い窒化タンタルを形成することができる。この結果は、逆スパッタ処理条件２００Ｗ、６０秒で低いシート抵抗値が得られた結果と一致する。 From the above results, from the outermost surface of the film to a depth of about 2 nm to 3 nm, the high electrical resistance film with a large proportion of oxygen (O) is removed by reverse sputtering, and tantalum nitride with a low electrical resistance value is removed. Can be formed. This result agrees with the result of obtaining a low sheet resistance value under reverse sputtering treatment conditions of 200 W and 60 seconds.
１２ 導電体
１３ 絶縁体
１３ａ 絶縁体
１４ 絶縁体
１４ａ 絶縁体
１４ｂ 絶縁体
１５ 絶縁体
１５ａ 絶縁体
１５ｂ 絶縁体
１５ｃ 絶縁体
１６ ハードマスク
１６ａ ハードマスク
１７ 開口
１７ａ 開口
１７ｂ 開口
１７ｃ 開口
１７ｄ 開口
１７ｅ 開口
１７ｅａ 開口
１７ｅｂ 開口
１７ｆ 開口
１７ｆａ 開口
１７ｆｂ 開口
１７ｇ 開口
１７ｇａ 開口
１７ｇｂ 開口
１７ｈ 開口
１７ｈａ 開口
１７ｈｂ 開口
１７ｉ 開口
１７ｉａ 開口
１７ｉｂ 開口
１７ｊ 開口
１７ｊａ 開口
１７ｊｂ 開口
１７ｋ 開口
１７ｋａ 開口
１７ｋｂ 開口
１８ａ レジストマスク
２０ 金属
２０ａ 金属
２１ 導電体
２１ａ 導電体
２１ｂ 導電体
２２ａ 導電体
３０ 素子層
３１ａ 導電体
３１ｂ 導電体
３１ｃ 導電体
３１ｄ 導電体
３１ｅ 導電体
３２ａ 導電体
３２ｂ 導電体
３２ｃ 導電体
３２ｄ 導電体
３２ｅ 導電体
３３ａ 導電体
３３ｂ 導電体
３３ｅ 導電体
４０ 素子層
４１ａ 導電体
４１ｂ 導電体
４１ｃ 導電体
４１ｄ 導電体
４１ｅ 導電体
４２ａ 導電体
４２ｂ 導電体
４２ｃ 導電体
４２ｄ 導電体
４２ｅ 導電体
４３ａ 導電体
４３ｂ 導電体
４３ｃ 導電体
４３ｄ 導電体
５０ 素子層
５１ａ 導電体
５１ｂ 導電体
５１ｃ 導電体
５２ａ 導電体
５２ｂ 導電体
５２ｃ 導電体
５５ａ 絶縁体
５５ｂ 絶縁体
５５ｃ 絶縁体
５５ｄ 絶縁体
５５ｅ 絶縁体
５８ 絶縁体
５９ 絶縁体
６０ 処理時間
６０ａ トランジスタ
６０ｂ トランジスタ
６１ 絶縁体
６２ａ 導電体
６２ｂ 導電体
６３ 絶縁体
６４ 絶縁体
６５ 絶縁体
６６ａ 絶縁体
６６ｂ 半導体
６６ｃ 絶縁体
６６ｃａ 絶縁体
６６ｃｂ 絶縁体
６７ 絶縁体
６８ 導電体
６８ａ 導電体
６８ｂ 導電体
６９ａ 絶縁体
６９ｂ 半導体
６９ｃ 絶縁体
７２ 絶縁体
７２ａ 絶縁体
７４ 導電体
７６ 絶縁体
７７ 絶縁体
７８ 絶縁体
７９ 絶縁体
８０ａ 容量素子
８０ｂ 容量素子
８０ｃ 容量素子
８１ 絶縁体
８２ 導電体
８２ａ 導電体
８２ｂ 導電体
８３ 絶縁体
８３ａ 絶縁体
８３ｂ 絶縁体
８３ｃ 絶縁体
８４ 導電体
８５ 絶縁体
８６ 絶縁体
８７ 導電体
８８ 絶縁体
８９ 絶縁体
９０ａ トランジスタ
９０ｂ トランジスタ
９１ 半導体基板
９２ａ 低抵抗領域
９２ｂ 低抵抗領域
９３ａ 低抵抗領域
９３ｂ 低抵抗領域
９４ 絶縁体
９５ 絶縁体
９６ 導電体
９７ 素子分離領域
９８ 絶縁体
９９ 絶縁体
１０２ａ 絶縁体
１０２ｂ 絶縁体
１０４ 絶縁体
１０６ 絶縁体
１０６ａ 絶縁体
１０６ｂ 半導体
１０８ 絶縁体
１１０ 絶縁体
１１１ａ 導電体
１１１ｂ 導電体
１１１ｃ 導電体
１１２ａ 導電体
１１２ｂ 導電体
１１２ｃ 導電体
１１９ 絶縁体
１２１ａ 導電体
１２１ｂ 導電体
１２１ｃ 導電体
１２２ａ 導電体
１２２ｂ 導電体
１２２ｃ 導電体
１３１ 導電体
１３２ 導電体
１３３ 導電体
１３４ 絶縁体
１３６ 絶縁体
１３８ スクライブライン
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５０Ｋ シート抵抗値
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３７９ 絶縁体
３８０ 絶縁体
３８１ 絶縁体
３９０ａ 導電体
３９０ｂ 導電体
３９０ｃ 導電体
３９０ｄ 導電体
３９０ｅ 導電体
４００ 半導体装置
４０１ ＣＰＵコア
４０２ パワーコントローラ
４０３ パワースイッチ
４０４ キャッシュ
４０５ バスインターフェース
４０６ デバッグインターフェース
４０７ 制御装置
４０８ ＰＣ
４０９ パイプラインレジスタ
４１０ パイプラインレジスタ
４１１ ＡＬＵ
４１２ レジスタファイル
４２１ パワーマネージメントユニット
４２２ 周辺回路
４２３ データバス
５００ 半導体装置
５０１ 記憶回路
５０２ 記憶回路
５０３ 記憶回路
５０４ 回路
５０９ トランジスタ
５１０ トランジスタ
５１２ トランジスタ
５１３ トランジスタ
５１５ トランジスタ
５１７ トランジスタ
５１８ トランジスタ
５１９ 容量素子
５２０ 容量素子
５４０ 配線
５４１ 配線
５４２ 配線
５４３ 配線
５４４ 配線
７１１ 基板
７１２ 回路領域
７１３ 分離領域
７１４ 分離線
７１５ チップ
７５０ 電子部品
７５２ プリント基板
７５３ 半導体装置
７５４ 実装基板
７５５ リード
８００ インバータ
８１０ ＯＳトランジスタ
８２０ ＯＳトランジスタ
８３１ 信号波形
８３２ 信号波形
８４０ 破線
８４１ 実線
８５０ ＯＳトランジスタ
８６０ ＣＭＯＳインバータ
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０３Ｄ 電圧生成回路
９０３Ｅ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０５Ａ 電圧生成回路
９０５Ｅ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１９０１ 筐体
１９０２ 筐体
１９０３ 表示部
１９０４ 表示部
１９０５ マイクロフォン
１９０６ スピーカー
１９０７ 操作キー
１９０８ スタイラス
１９１１ 筐体
１９１２ 筐体
１９１３ 表示部
１９１４ 表示部
１９１５ 接続部
１９１６ 操作キー
１９２１ 筐体
１９２２ 表示部
１９２３ キーボード
１９２４ ポインティングデバイス
１９３１ 筐体
１９３２ 冷蔵室用扉
１９３３ 冷凍室用扉
１９４１ 筐体
１９４２ 筐体
１９４３ 表示部
１９４４ 操作キー
１９４５ レンズ
１９４６ 接続部
１９５１ 車体
１９５２ 車輪
１９５３ ダッシュボード
１９５４ ライト
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
３５００ トランジスタ
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子
12 conductor 13 insulator 13a insulator 14 insulator 14a insulator 14b insulator 15 insulator 15a insulator 15b insulator 15c insulator 16 hard mask 16a hard mask 17 opening 17a opening 17b opening 17c opening 17d opening 17e opening 17ea opening 17eb opening 17f opening 17fa opening 17fb opening 17g opening 17ga opening 17gb opening 17h opening 17ha opening 17hb opening 17i opening 17ia opening 17ib opening 17j opening 17ja opening 17jb opening 17k opening 17ka opening 17kb opening 18a resist 21 metal resist 20 Body 21b conductor 22a conductor 30 element layer 31a conductor 31b conductor 31c conductor 31d conductor 31e conductor 32a conductor 32b conductor 32c conductor 32d conductor Conductor 32e Conductor 33a Conductor 33b Conductor 33e Conductor 40 Element layer 41a Conductor 41b Conductor 41c Conductor 41d Conductor 41e Conductor 42a Conductor 42b Conductor 42c Conductor 42d Conductor 42e Conductor 43a Conductor 43b Conductor 43c Conductor 43d Conductor 50 Element layer 51a Conductor 51b Conductor 51c Conductor 52a Conductor 52b Conductor 52c Conductor 55a Insulator 55b Insulator 55c Insulator 55d Insulator 55e Insulator 58 Insulator 59 Insulator Body 60 processing time 60a transistor 60b transistor 61 insulator 62a conductor 62b conductor 63 insulator 64 insulator 65 insulator 66a insulator 66b semiconductor 66c insulator 66ca insulator 66cb insulator 67 insulator 68 conductor 68a conductor 68b Conductor 69a Insulator 69b Conductor 69c Insulator 72 Insulator 72a Insulator 74 Conductor 76 Insulator 77 Insulator 78 Insulator 79 Insulator 80a Capacitor 80b Capacitor 80c Capacitor 81 Insulator 82 Conductor 82a Conductor 82b Conductor 83 Insulator 83a Insulator 83b Insulator 83c Insulator 84 Conductor 85 Insulator 86 Insulator 87 Conductor 88 Insulator 89 Insulator 90a Transistor 90b Transistor 91 Semiconductor substrate 92a Low resistance region 92b Low resistance region 93a Low resistance region 93b Low resistance region 94 Insulator 95 Insulator 96 Conductor 97 Element isolation region 98 Insulator 99 Insulator 102a Insulator 102b Insulator 104 Insulator 106 Insulator 106a Insulator 106b Semiconductor 108 Insulator 110 Insulator 111a Conductor 111b Conductor 111c Conductor 112a Conductor 112b Conductive Body 112c conductor 119 insulator 121a conductor 121b conductor 121c conductor 122a conductor 122b conductor 122c conductor 131 conductor 132 conductor 133 conductor 134 insulator 136 insulator 138 scribe line 200 imaging device 201 switch 202 switch 203 Switch 210 Pixel portion 211 Pixel 212 Subpixel 212B Subpixel 212G Subpixel 212R Subpixel 220 Photoelectric conversion element 230 Pixel circuit 231 Wiring 247 Wiring 249 Wiring 250 Wiring 250K Sheet resistance value 253 Wiring 254 Filter 254B Filter 254G Filter 254R Filter 255 Lens 256 Light 257 Wiring 260 Peripheral circuit 270 Peripheral circuit 280 Peripheral circuit 290 Peripheral circuit 291 Light source 300 Silicon substrate 310 Layer 320 Layer 33 Layer 340 layer 351 transistor 352 transistor 353 transistor 360 photodiode 361 anode 363 low resistance region 370 plug 371 wiring 372 wiring 373 wiring 379 insulator 380 insulator 381 insulator 390a conductor 390b conductor 390c conductor 390d conductor 390e conductor 400 Semiconductor device 401 CPU core 402 Power controller 403 Power switch 404 Cache 405 Bus interface 406 Debug interface 407 Control device 408 PC
409 Pipeline register 410 Pipeline register 411 ALU
412 register file 421 power management unit 422 peripheral circuit 423 data bus 500 semiconductor device 501 memory circuit 502 memory circuit 503 memory circuit 504 circuit 509 transistor 510 transistor 512 transistor 513 transistor 515 transistor 517 transistor 518 transistor 519 capacitor element 520 capacitor element 540 wiring 541 Wiring 542 Wiring 543 Wiring 544 Wiring 711 Substrate 712 Circuit region 713 Separating region 714 Separating wire 715 Chip 750 Electronic component 752 Printed circuit board 753 Semiconductor device 754 Mounting substrate 755 Lead 800 Inverter 810 OS transistor 820 OS transistor 831 Signal waveform 832 Signal waveform 840 Broken line 841 Solid line 850 OS transistor 860 CMOS Inverter 900 semiconductor device 901 power supply circuit 902 circuit 903 voltage generation circuit 903A voltage generation circuit 903B voltage generation circuit 903C voltage generation circuit 903D voltage generation circuit 903E voltage generation circuit 904 circuit 905 voltage generation circuit 905A voltage generation circuit 905E voltage generation circuit 906 circuit 911 Transistor 912 Transistor 912A Transistor 912B Transistor 921 Control circuit 922 Transistor 1901 Case 1902 Case 1903 Display portion 1904 Display portion 1905 Microphone 1906 Speaker 1907 Operation key 1908 Stylus 1911 Case 1912 Case 1913 Display portion 1914 Display portion 1915 Connection portion 1916 Operation Key 1921 Case 1922 Display 1923 Keyboard 1924 Pointing device 193 DESCRIPTION OF SYMBOLS 1 Case 1932 Refrigeration room door 1933 Freezer room door 1941 Case 1942 Case 1943 Display unit 1944 Operation key 1945 Lens 1946 Connection unit 1951 Car body 1952 Wheel 1953 Dashboard 1954 Light 2100 Transistor 2200 Transistor 3001 Wiring 3002 Wiring 3003 Wiring 3004 Wiring 3005 Wiring 3006 Wiring 3200 Transistor 3300 Transistor 3400 Capacitor 3500 Transistor 4001 Wiring 4003 Wiring 4005 Wiring 4006 Wiring 4007 Wiring 4008 Wiring 4009 Wiring 4021 Layer 4022 Layer 4023 Layer 4100 Transistor 4200 Transistor 4300 Transistor 4400 Transistor 4500 Capacitance element 4600 Capacitance element
Claims (13)
前記絶縁体には、前記絶縁体を貫通して前記第２の導電体に達する開口部が設けられ、
前記開口部の側面および前記開口部の底面は、前記金属と接する領域を有し、
前記第１の導電体は、前記金属を介して前記開口部の側面および前記開口部の底面と接する領域を有し、
前記開口部の底面に接する前記金属の電気抵抗率は、前記開口部の側面に接する前記金属の電気抵抗率よりも低いことを特徴とする電極。 A metal having nitrogen, a first conductor, a second conductor, and an insulator;
The insulator is provided with an opening that penetrates the insulator and reaches the second conductor,
The side surface of the opening and the bottom surface of the opening have a region in contact with the metal,
The first conductor has a region in contact with a side surface of the opening and a bottom surface of the opening through the metal,
The electrode according to claim 1, wherein an electrical resistivity of the metal in contact with a bottom surface of the opening is lower than an electrical resistivity of the metal in contact with a side surface of the opening.
前記第１のトランジスタは、ゲート電極を有し、
前記第２のトランジスタは、ドレイン電極を有し、
前記ゲート電極は、前記ドレイン電極と前記電極を介して電気的に接続され、
前記電極は、請求項１乃至請求項５のいずれか一に記載の電極であることを特徴とする半導体装置。 Having an electrode, a first transistor and a second transistor;
The first transistor has a gate electrode;
The second transistor has a drain electrode;
The gate electrode is electrically connected to the drain electrode via the electrode;
The semiconductor device according to claim 1, wherein the electrode is the electrode according to claim 1.
ダイシング用の領域を有する半導体ウエハー。 A plurality of electrodes according to any one of claims 1 to 4, or a plurality of semiconductor devices according to claim 5,
A semiconductor wafer having an area for dicing.
前記第１の絶縁体上に第２の絶縁体を成膜し、
前記第２の絶縁体上に第３の絶縁体を成膜し、
前記第３の絶縁体上にハードマスクを形成し、
前記ハードマスクをエッチングマスクとして、前記第１の絶縁体、前記第２の絶縁体および前記第３の絶縁体の一部をエッチングすることで、前記第１の絶縁体、前記第２の絶縁体および前記第３の絶縁体を通り、前記第１の導電体の上面に達する開口を形成し、
前記開口の側面および底面を覆うように窒素を有する金属を成膜し、
プラズマ処理を行い、
前記開口を埋め込むように前記窒素を有する金属上に第２の導電体を成膜し、
前記ハードマスク、前記窒素を有する金属および前記第２の導電体に研磨処理を行って、前記ハードマスクを除去し、前記窒素を有する金属、前記第２の導電体および前記第３の絶縁体の上面の高さを略一致させ、
前記開口の底面と接する前記窒素を有する金属の電気抵抗率は、前記開口の側面と接する前記窒素を有する金属の電気抵抗率よりも低いことを特徴とする電極の作製方法。 Depositing a first insulator over the first conductor;
Depositing a second insulator on the first insulator;
Depositing a third insulator on the second insulator;
Forming a hard mask on the third insulator;
Using the hard mask as an etching mask, the first insulator, the second insulator, and a part of the third insulator are etched, whereby the first insulator and the second insulator are etched. And forming an opening through the third insulator and reaching the top surface of the first conductor;
Depositing a metal having nitrogen so as to cover the side and bottom of the opening;
Perform plasma treatment,
Depositing a second conductor on the nitrogen-containing metal so as to embed the opening;
The hard mask, the metal containing nitrogen and the second conductor are polished to remove the hard mask, and the metal containing nitrogen, the second conductor and the third insulator are removed. Make the height of the upper surface approximately the same,
A method for manufacturing an electrode, wherein an electrical resistivity of the nitrogen-containing metal in contact with a bottom surface of the opening is lower than an electrical resistivity of the nitrogen-containing metal in contact with a side surface of the opening.
半導体装置は、電極、第１のトランジスタおよび第２のトランジスタを有し、
前記第１のトランジスタは、ゲート電極を有し、
前記第２のトランジスタは、ドレイン電極を有し、
前記ゲート電極は、前記ドレイン電極と前記電極を介して電気的に接続され、
前記電極は、請求項９または請求項１０のいずれか一に記載の電極の作製方法を用いて作製されていることを特徴とする半導体装置。 A method for manufacturing a semiconductor device, comprising:
The semiconductor device has an electrode, a first transistor, and a second transistor,
The first transistor has a gate electrode;
The second transistor has a drain electrode;
The gate electrode is electrically connected to the drain electrode via the electrode;
A semiconductor device, wherein the electrode is manufactured using the electrode manufacturing method according to claim 9.
前記モジュールは、請求項９または１０のいずれか一に記載の電極の作製方法を用いて作製された電極、請求項１１に記載の半導体装置の作製方法を用いて作製された半導体装置、およびプリント基板を有することを特徴とするモジュールの作製方法。 A module manufacturing method,
The module includes an electrode manufactured using the electrode manufacturing method according to claim 9, a semiconductor device manufactured using the semiconductor device manufacturing method according to claim 11, and a print. A method for manufacturing a module, comprising a substrate.
前記電子機器は、請求項９または１０のいずれか一に記載の電極の作製方法を用いて作製された容量素子、請求項１１に記載の半導体装置の作製方法を用いて作製された半導体装置、請求項１２に記載のモジュールの作製方法を用いて作製されたモジュール、およびスピーカーまたは操作キーを有することを特徴とする電子機器の作製方法。 A method of manufacturing an electronic device,
The electronic device includes a capacitor manufactured using the electrode manufacturing method according to claim 9, a semiconductor device manufactured using the semiconductor device manufacturing method according to claim 11, 13. A method for manufacturing an electronic device, comprising: a module manufactured using the method for manufacturing a module according to claim 12; and a speaker or an operation key.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015256898 | 2015-12-28 | ||
| JP2015256898 | 2015-12-28 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021039975A Division JP7133056B2 (en) | 2015-12-28 | 2021-03-12 | semiconductor equipment |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2017120904A true JP2017120904A (en) | 2017-07-06 |
| JP2017120904A5 JP2017120904A5 (en) | 2019-11-14 |
| JP6853663B2 JP6853663B2 (en) | 2021-03-31 |
Family
ID=59272234
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016250524A Active JP6853663B2 (en) | 2015-12-28 | 2016-12-26 | Semiconductor device |
| JP2021039975A Active JP7133056B2 (en) | 2015-12-28 | 2021-03-12 | semiconductor equipment |
| JP2022134739A Active JP7399233B2 (en) | 2015-12-28 | 2022-08-26 | semiconductor equipment |
| JP2023205359A Withdrawn JP2024022640A (en) | 2015-12-28 | 2023-12-05 | electrode |
| JP2025088137A Withdrawn JP2025122158A (en) | 2015-12-28 | 2025-05-27 | Semiconductor Devices |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021039975A Active JP7133056B2 (en) | 2015-12-28 | 2021-03-12 | semiconductor equipment |
| JP2022134739A Active JP7399233B2 (en) | 2015-12-28 | 2022-08-26 | semiconductor equipment |
| JP2023205359A Withdrawn JP2024022640A (en) | 2015-12-28 | 2023-12-05 | electrode |
| JP2025088137A Withdrawn JP2025122158A (en) | 2015-12-28 | 2025-05-27 | Semiconductor Devices |
Country Status (1)
| Country | Link |
|---|---|
| JP (5) | JP6853663B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109786357A (en) * | 2017-11-15 | 2019-05-21 | 三星电子株式会社 | Semiconductor devices and its manufacturing method |
| WO2019207429A1 (en) * | 2018-04-27 | 2019-10-31 | 株式会社半導体エネルギー研究所 | Semiconductor device, and semiconductor device manufacturing method |
| WO2019220266A1 (en) * | 2018-05-18 | 2019-11-21 | 株式会社半導体エネルギー研究所 | Semiconductor device, and semiconductor device manufacturing method |
| KR20190142269A (en) * | 2018-06-15 | 2019-12-26 | 도쿄엘렉트론가부시키가이샤 | Method of patterning low-k materials using thermal decomposition materials |
| US11114481B2 (en) | 2017-09-12 | 2021-09-07 | Panasonic Intellectual Property Management Co., Ltd. | Capacitor including first electrode, dielectric layer, and second electrode, image sensor, and method for producing capacitor |
| JP2022164678A (en) * | 2017-08-04 | 2022-10-27 | 株式会社半導体エネルギー研究所 | semiconductor equipment |
| JP2024102145A (en) * | 2018-01-24 | 2024-07-30 | 株式会社半導体エネルギー研究所 | Semiconductor Device |
| JP2025013521A (en) * | 2018-10-26 | 2025-01-24 | 株式会社半導体エネルギー研究所 | Method for manufacturing a semiconductor device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294643A (en) * | 1998-03-26 | 2000-10-20 | Matsushita Electric Ind Co Ltd | Method of forming wiring structure |
| JP2004162034A (en) * | 2002-10-01 | 2004-06-10 | Chartered Semiconductor Mfg Ltd | New poly(arylene ether) dielectric material |
| JP2005500669A (en) * | 2001-02-28 | 2005-01-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Low-k wiring structure composed of multilayer spin-on porous dielectric |
| WO2005067051A1 (en) * | 2003-12-26 | 2005-07-21 | Fujitsu Limited | Semiconductor device and method for manufacturing semiconductor device |
| JP2014187181A (en) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | Semiconductor device and manufacturing method of the same |
| JP2015144271A (en) * | 2013-12-26 | 2015-08-06 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2015144267A (en) * | 2013-12-27 | 2015-08-06 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3842852B2 (en) * | 1995-11-27 | 2006-11-08 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
| GB2325083B (en) * | 1997-05-09 | 1999-04-14 | United Microelectronics Corp | A dual damascene process |
| JP3226498B2 (en) * | 1998-08-04 | 2001-11-05 | 松下電器産業株式会社 | Semiconductor device and method of manufacturing the same |
| US6498364B1 (en) * | 2000-01-21 | 2002-12-24 | Agere Systems Inc. | Capacitor for integration with copper damascene processes |
| JP2005012016A (en) * | 2003-06-19 | 2005-01-13 | Semiconductor Leading Edge Technologies Inc | Semiconductor device and manufacturing method of semiconductor device |
| JP2007027291A (en) * | 2005-07-14 | 2007-02-01 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| JP5705559B2 (en) * | 2010-06-22 | 2015-04-22 | ルネサスエレクトロニクス株式会社 | Semiconductor device and method for manufacturing semiconductor device |
| DE102010064289B4 (en) * | 2010-12-28 | 2019-06-19 | GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG | Size reduction of contact elements and vias in a semiconductor device by incorporation of an additional chamfer material |
| KR20230004930A (en) * | 2012-04-13 | 2023-01-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device |
| JP6220597B2 (en) | 2012-08-10 | 2017-10-25 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US9018701B2 (en) * | 2012-08-14 | 2015-04-28 | Force Mos Technology Co., Ltd. | Avalanche capability improvement in power semiconductor devices using three masks process |
| KR102325158B1 (en) | 2014-01-30 | 2021-11-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device, electronic device, and manufacturing method of semiconductor device |
| US9443872B2 (en) * | 2014-03-07 | 2016-09-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
2016
- 2016-12-26 JP JP2016250524A patent/JP6853663B2/en active Active
-
2021
- 2021-03-12 JP JP2021039975A patent/JP7133056B2/en active Active
-
2022
- 2022-08-26 JP JP2022134739A patent/JP7399233B2/en active Active
-
2023
- 2023-12-05 JP JP2023205359A patent/JP2024022640A/en not_active Withdrawn
-
2025
- 2025-05-27 JP JP2025088137A patent/JP2025122158A/en not_active Withdrawn
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294643A (en) * | 1998-03-26 | 2000-10-20 | Matsushita Electric Ind Co Ltd | Method of forming wiring structure |
| JP2005500669A (en) * | 2001-02-28 | 2005-01-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Low-k wiring structure composed of multilayer spin-on porous dielectric |
| JP2004162034A (en) * | 2002-10-01 | 2004-06-10 | Chartered Semiconductor Mfg Ltd | New poly(arylene ether) dielectric material |
| WO2005067051A1 (en) * | 2003-12-26 | 2005-07-21 | Fujitsu Limited | Semiconductor device and method for manufacturing semiconductor device |
| JP2014187181A (en) * | 2013-03-22 | 2014-10-02 | Toshiba Corp | Semiconductor device and manufacturing method of the same |
| JP2015144271A (en) * | 2013-12-26 | 2015-08-06 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2015144267A (en) * | 2013-12-27 | 2015-08-06 | 株式会社半導体エネルギー研究所 | Semiconductor device |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12243447B2 (en) | 2017-08-04 | 2025-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device |
| JP2022164678A (en) * | 2017-08-04 | 2022-10-27 | 株式会社半導体エネルギー研究所 | semiconductor equipment |
| US11114481B2 (en) | 2017-09-12 | 2021-09-07 | Panasonic Intellectual Property Management Co., Ltd. | Capacitor including first electrode, dielectric layer, and second electrode, image sensor, and method for producing capacitor |
| US12094893B2 (en) | 2017-09-12 | 2024-09-17 | Panasonic Intellectual Property Management Co., Ltd. | Capacitor including first electrode, dielectric layer, and second electrode, image sensor, and method for producing capacitor |
| CN109786357B (en) * | 2017-11-15 | 2024-10-22 | 三星电子株式会社 | Semiconductor device and method for manufacturing the same |
| CN109786357A (en) * | 2017-11-15 | 2019-05-21 | 三星电子株式会社 | Semiconductor devices and its manufacturing method |
| JP2024102145A (en) * | 2018-01-24 | 2024-07-30 | 株式会社半導体エネルギー研究所 | Semiconductor Device |
| JPWO2019207429A1 (en) * | 2018-04-27 | 2021-05-13 | 株式会社半導体エネルギー研究所 | Semiconductor devices and methods for manufacturing semiconductor devices |
| US11545578B2 (en) | 2018-04-27 | 2023-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP7330950B2 (en) | 2018-04-27 | 2023-08-22 | 株式会社半導体エネルギー研究所 | semiconductor equipment |
| KR20210005620A (en) * | 2018-04-27 | 2021-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor device and manufacturing method of semiconductor device |
| WO2019207429A1 (en) * | 2018-04-27 | 2019-10-31 | 株式会社半導体エネルギー研究所 | Semiconductor device, and semiconductor device manufacturing method |
| KR102848703B1 (en) | 2018-04-27 | 2025-08-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | Semiconductor devices and methods for manufacturing semiconductor devices |
| JPWO2019220266A1 (en) * | 2018-05-18 | 2021-06-10 | 株式会社半導体エネルギー研究所 | Semiconductor devices and methods for manufacturing semiconductor devices |
| JP7235418B2 (en) | 2018-05-18 | 2023-03-08 | 株式会社半導体エネルギー研究所 | Manufacturing method of semiconductor device |
| WO2019220266A1 (en) * | 2018-05-18 | 2019-11-21 | 株式会社半導体エネルギー研究所 | Semiconductor device, and semiconductor device manufacturing method |
| KR102503318B1 (en) | 2018-06-15 | 2023-02-23 | 도쿄엘렉트론가부시키가이샤 | Method of patterning low-k materials using thermal decomposition materials |
| KR20190142269A (en) * | 2018-06-15 | 2019-12-26 | 도쿄엘렉트론가부시키가이샤 | Method of patterning low-k materials using thermal decomposition materials |
| JP2025013521A (en) * | 2018-10-26 | 2025-01-24 | 株式会社半導体エネルギー研究所 | Method for manufacturing a semiconductor device |
| US12453187B2 (en) | 2018-10-26 | 2025-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6853663B2 (en) | 2021-03-31 |
| JP7399233B2 (en) | 2023-12-15 |
| JP2021093554A (en) | 2021-06-17 |
| JP2022164751A (en) | 2022-10-27 |
| JP2024022640A (en) | 2024-02-16 |
| JP7133056B2 (en) | 2022-09-07 |
| JP2025122158A (en) | 2025-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11776966B2 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
| JP7133056B2 (en) | semiconductor equipment | |
| JP6965000B2 (en) | Semiconductor device | |
| CN106415850B (en) | Semiconductor devices, modules and electronic equipment | |
| JP6845692B2 (en) | Semiconductor device | |
| JP2020161845A (en) | Electronic device | |
| JP6942489B2 (en) | Semiconductor devices, electronics, and semiconductor wafers | |
| JP7610671B2 (en) | Semiconductor Device | |
| JP2017139459A (en) | Semiconductor device, semiconductor wafer, module, electronic apparatus and manufacturing method thereof | |
| KR20160115829A (en) | Semiconductor device and electronic device | |
| JP2022172229A (en) | Metal oxide films and transistors | |
| JP7187648B2 (en) | Manufacturing method of semiconductor device | |
| JP7814484B2 (en) | Semiconductor Devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191002 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191002 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200911 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200923 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210302 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210312 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6853663 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |