JP2017016014A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の低下を抑制することが可能な液晶表示装置を提供する。
【解決手段】第１及び第２ゲート配線と、前記第１及び第２ゲート配線と交差する第１及び第２ソース配線と、第１電極と、前記第１電極と対向する第２電極と、を備え、前記第２電極は、前記第１ソース配線側に位置する第１エッジと、前記第２ソース配線側に位置する第２エッジと、前記第１ゲート配線側に位置する第３エッジと、前記第２ゲート配線側に位置する第４エッジと、を含む外周エッジを有し、前記第１及び第２ゲート配線が第１方向に延出し、前記第１及び第２エッジが第１延出方向に延出し、前記第３及び第４エッジが第２延出方向に延出し、前記第１及び第２延出方向の双方は、前記第１方向に対して時計回り方向または反時計回り方向のいずれかの方向に鋭角に交差し、且つ、前記第１方向と前記第１延出方向との間の第１角度は前記第１方向と前記第２延出方向との間の第２角度より大きい。
【選択図】図５

Description

本発明の実施形態は、液晶表示装置に関する。

近年、横電界方式の液晶表示装置が実用化されている。横電界方式では、アレイ基板上の画素電極と共通電極との間に形成される電界を利用して液晶分子をアレイ基板と平行な面内で回転させ、透過率を制御している。ところで、液晶分子の回転方向が互いに逆回りの領域が混在する場合、液晶分子に対する配向規制力が低下し、外部から応力が加わった際に表示むらを発生するおそれがある。例えば、特許文献１によれば、画素電極に凸部を設け、電界を集中させてリバースドメインが生じる領域を形成し、当該リバースドメインを遮光層によって遮光された領域に留める技術が開示されている。

一方で、近年では、さらなる高精細化の要望が高まり、画素ピッチが小さくなる傾向にある。このため、画素電極に設けた凸部と、隣接する電極との間に電気的なショートを抑制するのに十分な間隔を確保することが困難となりつつある。

特開２０１０−２１０８１１号公報

本実施形態の目的は、表示品位の低下の抑制が可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線と交差する第１ソース配線及び第２ソース配線と、前記１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線との上に配置された第１層間絶縁膜と、前記第１層間絶縁膜よりも上方に位置する第１電極と、前記第１電極上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に位置し前記第１電極と対向する第２電極と、を備えた第１基板と、前記第１基板と対向する第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記第２電極は、前記第１ソース配線側に位置する第１エッジと、前記第２ソース配線側に位置する第２エッジと、前記第１ゲート配線側に位置する第３エッジと、前記第２ゲート配線側に位置する第４エッジと、を含む外周エッジを有し、前記第１ゲート配線及び前記第２ゲート配線が第１方向に延出し、前記第１エッジ及び前記第２エッジが第１延出方向に延出し、前記第３エッジ及び前記第４エッジが第２延出方向に延出し、前記第１延出方向及び前記第２延出方向の双方は、前記第１方向に対して時計回り方向または反時計回り方向のいずれかの方向に鋭角に交差し、且つ、前記第１方向と前記第１延出方向との間の第１角度は前記第１方向と前記第２延出方向との間の第２角度より大きい、液晶表示装置が提供される。

図１は、本実施形態の液晶表示装置を構成する表示パネルＰＮＬの構成を概略的に示す図である。 図２は、図１に示したアレイ基板ＡＲにおける一画素ＰＸの構成例を示す平面図である。 図３は、図２のＡ−Ｂ線に沿ったアレイ基板ＡＲの断面図である。 図４は、図２のＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。 図５は、第２方向Ｙに並んだ２つの画素の構成例を示す平面図である。 図６は、本実施形態の液晶表示装置の動作を説明するための図である。 図７は、本実施形態の液晶表示装置の動作を説明するための図である。 図８は、図１に示したアレイ基板ＡＲにおける一画素ＰＸの他の構成例を示す平面図である。 図９は、図８のＡ−Ｂ線に沿ったアレイ基板ＡＲの断面図である。 図１０は、図８のＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。 図１１は、図８のＣ−Ｄ線に沿った表示パネルＰＮＬの他の断面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態の液晶表示装置を構成する表示パネルＰＮＬの構成を概略的に示す図である。

すなわち、表示パネルＰＮＬは、アレイ基板（第１基板）ＡＲと、アレイ基板ＡＲに対向配置された対向基板（第２基板）ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。アレイ基板ＡＲと対向基板ＣＴとは、これらの間に所定のギャップを形成した状態でシール材ＳＥによって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間のギャップにおいてシール材ＳＥによって囲まれた内側に保持されている。表示パネルＰＮＬは、シール材ＳＥによって囲まれた内側に、画像を表示するアクティブエリア（表示エリア）ＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、第１方向Ｘに沿って延出したゲート配線Ｇ、第１方向Ｘに交差する第２方向Ｙに沿って延出したソース配線Ｓ、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷと電気的に接続された画素電極ＰＥなどを備えている。図示した例では、第１方向Ｘ及び第２方向Ｙは、互いに直交している。コモン電位の共通電極ＣＥは、アレイ基板ＡＲまたは対向基板ＣＴに備えられ、複数の画素電極ＰＥと対向する。なお、ゲート配線Ｇは第１方向Ｘに平行な直線状に形成されていなくても良いし、ソース配線Ｓは第２方向Ｙに平行な直線状に形成されていなくても良い。すなわち、ゲート配線Ｇ及びソース配線Ｓは、屈曲していてもよいし、一部が分岐していても良い。

駆動ＩＣチップ２及びフレキシブル・プリンテッド・サーキット（ＦＰＣ）基板３などの表示パネルＰＮＬの駆動に必要な信号供給源は、アクティブエリアＡＣＴよりも外側の周辺エリア（非表示エリア）ＰＲＰに位置している。図示した例では、駆動ＩＣチップ２及びＦＰＣ基板３は、対向基板ＣＴの基板端部ＣＴＥよりも外側に延出したアレイ基板ＡＲの実装部ＭＴに実装されている。

なお、表示パネルＰＮＬの詳細な構成については説明を省略するが、基板主面あるいはＸ−Ｙ平面の法線に沿った縦電界を利用する表示モード、あるいは、基板主面の法線に対して斜め方向に傾斜した傾斜電界を利用する表示モードでは、画素電極ＰＥがアレイ基板ＡＲに備えられる一方で、共通電極ＣＥが対向基板ＣＴに備えられる。また、基板主面に沿った横電界を利用する表示モードでは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられている。さらには、表示パネルＰＮＬは、上記の縦電界、横電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応した構成を有していても良い。

また、表示パネルＰＮＬは、例えば、後述するバックライトユニットＢＬからの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型であるが、これに限定されるものではない。すなわち、表示パネルＰＮＬは、外光や補助光といった表示面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型であっても良い。また、表示パネルＰＮＬは、透過表示機能及び反射表示機能を備えた半透過型であっても良い。

図２は、図１に示したアレイ基板ＡＲにおける一画素ＰＸの構成例を示す平面図である。なお、ここでは、表示モードの一例として、横電界方式の一つであるＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードを適用した表示パネルＰＮＬの画素構造について説明する。

アレイ基板ＡＲは、ゲート配線Ｇ１及びＧ２、ソース配線Ｓ１及びＳ２、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。
ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿ってそれぞれ延出し、第２方向Ｙに間隔をおいて並んでいる。ソース配線Ｓ１及びソース配線Ｓ２は、概ね第２方向Ｙに沿ってそれぞれ延出し、第１方向Ｘに間隔をおいて並んでいる。ゲート配線Ｇ１及びゲート配線Ｇ２と、ソース配線Ｓ１及びソース配線Ｓ２とは、互いに交差している。

スイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１との交差部付近に位置し、ゲート配線Ｇ１及びソース配線Ｓ１と電気的に接続されている。スイッチング素子ＳＷは、半導体層ＳＣを備えている。図示した例のスイッチング素子ＳＷは、ゲート電極ＷＧ１及びＷＧ２を有するダブルゲート構造のスイッチング素子である。ゲート電極ＷＧ１及びＷＧ２は、いずれも半導体層ＳＣと対向するゲート配線Ｇ１の一部である。半導体層ＳＣは、その一端側がソース配線Ｓ１と電気的に接続され、他端側が画素電極ＰＥと電気的に接続されている。ソース配線Ｓ１は、コンタクトホールＣＨ１を介して半導体層ＳＣの一端側にコンタクトしている。半導体層ＳＣの他端側と画素電極ＰＥとの間には、中継電極ＲＥが位置している。中継電極ＲＥは、コンタクトホールＣＨ２を介して半導体層ＳＣの他端側にコンタクトしている。画素電極ＰＥは、コンタクトホールＣＨ３を介して中継電極ＲＥにコンタクトしている。

共通電極ＣＥは、ゲート配線Ｇ１及びＧ２、ソース配線Ｓ１及びＳ２、スイッチング素子ＳＷと対向するとともに、画素電極ＰＥと対向するように形成されている。一例では、共通電極ＣＥは、ゲート配線Ｇ１及びＧ２、ソース配線Ｓ１及びＳ２、スイッチング素子ＳＷよりも上層側に配置され、且つ、画素電極ＰＥよりも下層側に配置されている。なお、ここでの上層側とはアレイ基板ＡＲにおいて後述する液晶層ＬＱに近接する側であり、下層側とはアレイ基板ＡＲにおいて後述する第１絶縁基板１０に近接する側に相当する。画素電極ＰＥは、ループ状に形成されている。換言すると、画素電極ＰＥには、共通電極ＣＥと対向するスリットＳＬが形成されている。スリットＳＬは、第１方向Ｘ及び第２方向Ｙとは異なる方向に延出しており、一例では、ソース配線Ｓ１及びＳ２とほぼ平行に延出している。図示した例では、１個の画素電極ＰＥに形成されるスリットＳＬの本数は１本であるが、２本以上であってもよい。画素電極ＰＥの形状の詳細については後述する。

図３は、図２のＡ−Ｂ線に沿ったアレイ基板ＡＲの断面図である。
アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、第１配向膜ＡＬ１などを備えている。図示した例では、スイッチング素子ＳＷは、トップゲート型であるが、ボトムゲート型であっても良い。また、図示した例では、スイッチング素子ＳＷは、ダブルゲート構造の薄膜トランジスタによって構成されているが、シングルゲート構造の薄膜トランジスタによって構成されていても良い。

第１絶縁膜１１は、第１絶縁基板１０の上に形成されている。スイッチング素子ＳＷの半導体層ＳＣは、第１絶縁膜１１の上に形成されている。半導体層ＳＣは、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや、酸化物半導体などによって形成されていても良い。

第２絶縁膜１２は、第１絶縁膜１１及び半導体層ＳＣの上に形成されている。ゲート配線Ｇ１の一部であるゲート電極ＷＧ１及びＷＧ２は、第２絶縁膜１２上に形成され、それぞれ半導体層ＳＣと対向している。第３絶縁膜１３は、ゲート電極ＷＧ１及びＷＧ２、及び、第２絶縁膜１２の上に形成されている。ソース配線Ｓ１及び中継電極ＲＥは、第３絶縁膜１３の上に形成されている。ソース配線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１を介して半導体層ＳＣにコンタクトしている。中継電極ＲＥは、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ２を介して半導体層ＳＣにコンタクトしている。

第４絶縁膜１４は、第３絶縁膜１３、ソース配線Ｓ１、及び、中継電極ＲＥの上に形成されている。共通電極ＣＥは、第４絶縁膜１４の上に形成されている。共通電極ＣＥは、中継電極ＲＥと対向する位置に開口部ＡＰを有している。第５絶縁膜１５は、第４絶縁膜１４及び共通電極ＣＥの上に形成されている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第５絶縁膜１５は、例えばシリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの無機系材料によって形成されている。第４絶縁膜１４は、例えばアクリル樹脂などの有機系材料によって形成されている。

画素電極ＰＥは、第５絶縁膜１５の上に形成されている。画素電極ＰＥは、第４絶縁膜１４及び第５絶縁膜１５を貫通するコンタクトホールＣＨ３を介して中継電極ＲＥにコンタクトしている。共通電極ＣＥ及び画素電極ＰＥは、例えばインジウム・ジンク・オキサイド（ＩＺＯ）やインジウム・ティン・オキサイド（ＩＴＯ）などの透明導電材料によって形成されている。第１配向膜ＡＬ１は、第５絶縁膜１５及び画素電極ＰＥの上に形成されている。第１配向膜ＡＬ１は、例えば、水平配向性を示す材料によって形成されている。

図示した例では、第４絶縁膜１４が第１層間絶縁膜に相当し、第５絶縁膜１５が第２層間絶縁膜に相当し、共通電極ＣＥが第１電極に相当し、画素電極ＰＥが第２電極に相当する。

図４は、図２のＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。
アレイ基板ＡＲにおいて、ソース配線Ｓ１及びＳ２は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。共通電極ＣＥは、第４絶縁膜１４の上に形成され、第５絶縁膜１５によって覆われている。共通電極ＣＥは、ソース配線Ｓ１及びＳ２と対向する位置に延在するとともに、図示しないゲート配線及びスイッチング素子と対向する位置にも延在している。画素電極ＰＥは、第５絶縁膜１５の上に形成され、ソース配線Ｓ１及びＳ２の直上の位置よりも内側に位置し、共通電極ＣＥと対向し、第１配向膜ＡＬ１によって覆われている。

対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、アレイ基板ＡＲと対向する側に、遮光層ＳＨ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

遮光層ＳＨは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成されている。遮光層ＳＨは、ソース配線Ｓ１及びＳ２と対向する位置に形成されるとともに、図示しないゲート配線及びスイッチング素子と対向する位置にも形成されている。カラーフィルタＣＦは、画素電極ＰＥと対向している。カラーフィルタＣＦの端部は、遮光層ＳＨと重なっている。カラーフィルタＣＦは、例えば赤色、緑色、青色のいずれかに着色された樹脂材料によって形成されている。なお、第１方向Ｘに並んだカラーフィルタは、互いに異なる色に着色された樹脂材料によって形成されている。また、カラーフィルタＣＦとして、白色カラーフィルタ、あるいは、透明カラーフィルタが含まれていても良い。オーバーコート層ＯＣは、透明な樹脂材料によって形成され、カラーフィルタＣＦを覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。なお、図示した例では、カラーフィルタＣＦは、対向基板ＣＴに形成されたが、アレイ基板ＡＲに形成されていても良い。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、所定のセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材ＳＥによって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に封入されている。液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料、あるいは、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

このような構成の表示パネルＰＮＬに対して、その背面側には、バックライトユニットＢＬが配置されている。バックライトユニットＢＬとしては、種々の形態が適用可能であるが、その詳細な構造については説明を省略する。

第１絶縁基板１０の外面には、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。第２絶縁基板２０の外面には、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸及び第２偏光板ＰＬ２の第２偏光軸は、例えばＸ−Ｙ平面においてクロスニコルの位置関係にある。

次に、第２方向Ｙに並んだ２つの画素に着目し、画素電極、ゲート配線Ｇ１乃至Ｇ３、及び、ソース配線Ｓ１及びＳ２について説明する。なお、ここでは、第２方向Ｙに並んだ画素は、同一色を表示する画素であって、詳述しないが、同一色のカラーフィルタと対向している。

図５は、第２方向Ｙに並んだ２つの画素の構成例を示す平面図である。
まず、ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２とで囲まれた画素電極ＰＥ１に着目して説明する。なお、ここでは、共通電極の図示を省略している。
画素電極ＰＥ１は、ソース配線Ｓ１側に位置する第１エッジＥ１１と、ソース配線Ｓ２側に位置する第２エッジＥ１２と、ゲート配線Ｇ１側に位置する第３エッジＥ１３と、ゲート配線Ｇ２側に位置する第４エッジＥ１４と、を有している。第１エッジＥ１１及び第２エッジＥ１２は、第１方向Ｘに間隔をおいて並び、互いに平行である。第３エッジＥ１３及び第２エッジＥ１４は、第２方向Ｙに間隔をおいて並び、互いに平行である。これらの第１乃至第４エッジＥ１１乃至Ｅ１４は、例えば、画素電極ＰＥ１の外周エッジに相当する。
第１エッジＥ１１及び第２エッジＥ１２は、第１延出方向Ｄ１１に延出している。また、第３エッジＥ１３及び第４エッジＥ１４は、第２延出方向Ｄ１２に延出している。ここで、第１延出方向Ｄ１１及び第２延出方向Ｄ１２の双方は、ゲート配線Ｇ１及びＧ２が延出する第１方向Ｘに対して反時計回り方向に鋭角に交差する方向である。しかも、第１方向Ｘと第１延出方向Ｄ１１との間の第１角度θ１は、第１方向Ｘと第２延出方向Ｄ１２との間の第２角度θ２より大きい。

ゲート配線Ｇ１と第３エッジＥ１３とのソース配線Ｓ１側での第１間隔Ｗ１は、ゲート配線Ｇ１と第３エッジＥ１３とのソース配線Ｓ２側での第２間隔Ｗ２よりも大きい。また、ゲート配線Ｇ２と第４エッジＥ１４とのソース配線Ｓ１側での第３間隔Ｗ３は、ゲート配線Ｇ２と第４エッジＥ１４とのソース配線Ｓ２側での第４間隔Ｗ４よりも小さい。これらの第１乃至第４間隔Ｗ１乃至Ｗ４は、いずれも第２方向Ｙに沿った距離である。なお、ソース配線Ｓ１及びＳ２は、画素電極ＰＥ１を挟む両側の位置では、第１延出方向Ｄ１１に延出している。ソース配線Ｓ１と第１エッジＥ１１との第１方向Ｘに沿った間隔は、ソース配線Ｓ２と第２エッジＥ１２との第１方向Ｘに沿った間隔と同等である。

以下に、画素電極ＰＥ１について、より具体的に説明する。すなわち、画素電極ＰＥ１は、第１エッジＥ１１を含む第１部分Ｐ１１、第２エッジＥ１２を含む第２部分Ｐ１２、第３エッジＥ１３を含む第３部分Ｐ１３、及び、第４エッジＥ１４を含む第４部分Ｐ１４を有している。図中において、第１部分Ｐ１１及び第２部分Ｐ１２は、それぞれ右下がりの斜線で示した部分に相当し、第３部分Ｐ１３及び第４部分Ｐ１４は、それぞれ右上がりの斜線で示した部分に相当する。第３部分Ｐ１３は、その両端部でそれぞれ第１部分Ｐ１１及び第２部分Ｐ１２と繋がっている。同様に、第４部分Ｐ１４は、その両端部でそれぞれ第１部分Ｐ１１及び第２部分Ｐ１２と繋がっている。このような画素電極ＰＥ１は、上記の通り、ループ状に形成され、その内側にスリットＳＬ１を有している。スリットＳＬ１は、その長軸が第１延出方向Ｄ１１に延出している。

第１部分Ｐ１１及び第２部分Ｐ１２は、第１方向Ｘに間隔をおいて配置され、それぞれ第１延出方向Ｄ１１に延出している。これらの第１部分Ｐ１１及び第２部分Ｐ１２において、第１方向Ｘに沿ったそれぞれの幅はほぼ同一である。第３部分Ｐ１３及び第４部分Ｐ１４は、第１方向Ｘあるいは第２延出方向Ｄ１２に延出している。第３部分Ｐ１３において、その第２方向Ｙに沿った幅は、第１方向Ｘに沿ってソース配線Ｓ１側からソース配線Ｓ２側に向かうにしたがって増大する。例えば、図示した第３部分Ｐ１３のソース配線Ｓ１側の第１幅Ｗ１１は、第３部分Ｐ１３のソース配線Ｓ２側の第２幅Ｗ１２より小さい。また、第４部分Ｐ１４において、その第２方向Ｙに沿った幅は、第１方向Ｘに沿ってソース配線Ｓ１側からソース配線Ｓ２側に向かうにしたがって減少する。例えば、図示した第４部分Ｐ１４のソース配線Ｓ１側の第３幅Ｗ１３は、第４部分Ｐ１４のソース配線Ｓ２側の第４幅Ｗ１４より大きい。

図示した例では、第１エッジＥ１１は、ソース配線Ｓ１側に突出することなく、その全体が第１延出方向Ｄ１１に沿って直線状に延出し、その両端部でそれぞれ第３エッジＥ１３及び第４エッジＥ１４と繋がっている。また、第２エッジＥ１２は、ソース配線Ｓ２側に突出することなく、その全体が第１延出方向Ｄ１１に沿って直線状に延出し、その両端部でそれぞれ第３エッジＥ１３及び第４エッジＥ１４と繋がっている。
換言すると、画素電極ＰＥ１の第３部分Ｐ１３及び第４部分Ｐ１４は、いずれも第１部分Ｐ１１を超えてソース配線Ｓ１に近接する側に突出することはなく、また、いずれも第２部分Ｐ１２を超えてソース配線Ｓ２に近接する側に突出することもない。

画素電極ＰＥ１は、第１エッジＥ１１と第３エッジＥ１３とで形成される第１内角θ１１、第２エッジＥ１２と第３エッジＥ１３とで形成される第２内角θ１２、第１エッジＥ１１と第４エッジＥ１４とで形成される第３内角θ１３、及び、第２エッジＥ１２と第４エッジＥ１４とで形成される第４内角θ１４を有している。第１内角θ１１及び第４内角θ１４はいずれも鈍角であり、第２内角θ１２及び第３内角θ１３はいずれも鋭角である。一例では、第１内角θ１１及び第４内角θ１４は等しく、また、第２内角θ１２及び第３内角θ１３は等しい。つまり、画素電極ＰＥ１の外周エッジを形成する第１乃至第４エッジＥ１１乃至Ｅ１４は、Ｘ−Ｙ平面において平行四辺形を形成している。
なお、第１エッジＥ１１と、第３エッジＥ１３及び第４エッジＥ１４との交差部、及び、第２エッジＥ１２と、第３エッジＥ１３及び第４エッジＥ１４との交差部は、いずれも丸みを有する場合もあり得る。つまり、第１乃至第４エッジＥ１１乃至Ｅ１４は、互いに曲線状のエッジを介して繋がっている場合もあり得る。このような形状であっても、第１エッジＥ１１及び第２エッジＥ１２のそれぞれの延長線と、第３エッジＥ１３及び第４エッジＥ１４のそれぞれの延長線とが上記の第１乃至第４内角θ１１乃至θ１４で交差する場合には本実施形態に相当する。

このような画素電極ＰＥ１において、第３部分Ｐ１３は、Ｘ−Ｙ平面において、中継電極ＲＥ１と対向し、図３を参照して説明した通り、中継電極にコンタクトしている。中継電極ＲＥ１は、ゲート配線Ｇ１と近接する側に、第３エッジＥ１３と平行な第５エッジＥ１５を有している。
また、別の観点では、画素電極ＰＥ１は、第１エッジＥ１１と対向する第６エッジＥ１６と、第２エッジＥ１２と対向する第７エッジＥ１７と、第３エッジＥ１３と対向する第８エッジＥ１８と、第４エッジＥ１４と対向する第９エッジＥ１９と、を有している。これらの第６乃至第９エッジＥ１６乃至Ｅ１９は、例えば、画素電極ＰＥ１の内周エッジに相当し、スリットＳＬ１を規定している。第６エッジＥ１６及び第７エッジＥ１７は、第１延出方向Ｄ１１に延出しており、また、ソース配線Ｓ１及びＳ２と平行に延出している。第８エッジＥ１８及び第９エッジＥ１９は、第１方向Ｘに延出しており、また、ゲート配線Ｇ１及びＧ２と平行に延出している。

次に、ゲート配線Ｇ２及びＧ３と、ソース配線Ｓ１及びＳ２とで囲まれた画素電極ＰＥ２に着目して説明する。画素電極ＰＥ２は、ゲート配線Ｇ２について、画素電極ＰＥ１と線対称な形状を有している。このため、画素電極ＰＥ２の形状については簡単に説明する。

画素電極ＰＥ２は、ソース配線Ｓ１側に位置する第１エッジＥ２１と、ソース配線Ｓ２側に位置する第２エッジＥ２２と、ゲート配線Ｇ２側に位置する第３エッジＥ２３と、ゲート配線Ｇ３側に位置する第４エッジＥ２４と、を含む外周エッジを有している。第１エッジＥ２１及び第２エッジＥ２２は、第１延出方向Ｄ２１に延出している。第３エッジＥ２３及び第４エッジＥ２４は、第２延出方向Ｄ２２に延出している。ここで、第１延出方向Ｄ２１及び第２延出方向Ｄ２２の双方は、第１方向Ｘに対して時計回り方向に鋭角に交差する方向である。しかも、第１方向Ｘと第１延出方向Ｄ２１との間の第１角度θ１は、第１方向Ｘと第２延出方向Ｄ２２との間の第２角度θ２より大きい。

図中の参照符号を省略するが、ゲート配線Ｇ２と第３エッジＥ２３とのソース配線Ｓ１側での第１間隔は、ゲート配線Ｇ２と第３エッジＥ２３とのソース配線Ｓ２側での第２間隔よりも小さい。また、ゲート配線Ｇ３と第４エッジＥ２４とのソース配線Ｓ１側での第３間隔は、ゲート配線Ｇ３と第４エッジＥ２４とのソース配線Ｓ２側での第４間隔よりも大きい。なお、ソース配線Ｓ１及びＳ２は、画素電極ＰＥ２を挟む両側の位置では、第１延出方向Ｄ２１に延出している。

画素電極ＰＥ２は、第１エッジＥ２１を含む第１部分Ｐ２１、第２エッジＥ２２を含む第２部分Ｐ２２、第３エッジＥ２３を含む第３部分Ｐ２３、及び、第４エッジＥ２４を含む第４部分Ｐ２４を有している。図中において、第１部分Ｐ２１及び第２部分Ｐ２２は、それぞれ右下がりの斜線で示した部分に相当し、第３部分Ｐ２３及び第４部分Ｐ２４は、それぞれ右上がりの斜線で示した部分に相当する。第３部分Ｐ２３及び第４部分Ｐ２４は、それぞれの両端部で第１部分Ｐ２１及び第２部分Ｐ２２と繋がっている。画素電極ＰＥ２のスリットＳＬ２は、その長軸が第１延出方向Ｄ２１に延出している。

第３部分Ｐ２３において、その第２方向Ｙに沿った幅は、第１方向Ｘに沿ってソース配線Ｓ１側からソース配線Ｓ２側に向かうにしたがって減少する。また、第４部分Ｐ２４において、その第２方向Ｙに沿った幅は、第１方向Ｘに沿ってソース配線Ｓ１側からソース配線Ｓ２側に向かうにしたがって増大する。第３部分Ｐ２３及び第４部分Ｐ２４は、いずれも第１部分Ｐ２１を超えてソース配線Ｓ１に近接する側に突出することはなく、また、いずれも第２部分Ｐ２２を超えてソース配線Ｓ２に近接する側に突出することもない。

画素電極ＰＥ２において、第１エッジＥ２１と第３エッジＥ２３とで形成される第１内角θ２１、及び、第２エッジＥ２２と第４エッジＥ２４とで形成される第４内角θ２４は、いずれも鋭角であり、例えば両者は等しい角度である。また、第２エッジＥ２２と第３エッジＥ２３とで形成される第２内角θ２２、及び、第１エッジＥ２１と第４エッジＥ２４とで形成される第３内角θ２３は、いずれも鈍角であり、例えば両者は等しい角度である。

このような画素電極ＰＥ２において、第３部分Ｐ２３は、Ｘ−Ｙ平面において、中継電極ＲＥ２と対向している。中継電極ＲＥ２は、ゲート配線Ｇ２と近接する側に、第３エッジＥ２３と平行な第５エッジＥ２５を有している。また、画素電極ＰＥ２も画素電極ＰＥ１と同様に、内周エッジを有しているが、図示及びその説明を省略する。

なお、図５に示した例では、ソース配線Ｓ１及びＳ２は、画素電極ＰＥ１及びＰＥ２のそれぞれの形状に合わせて屈曲しているが、第２方向Ｙに沿って直線状に形成されていても良い。

次に、上記構成の液晶表示装置の動作について説明する。まず、ここでは、液晶層ＬＱがネガ型の液晶材料によって構成された場合について説明する。

図６の（ａ）は、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥ１及びＰＥ２と共通電極ＣＥとの間に電界が形成されていないＯＦＦ時における液晶分子ＬＭの配向状態を示している。すなわち、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第１方向Ｘと平行な方向に初期配向する。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向ＡＬ０に相当する。初期配向状態は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の双方を第１方向Ｘに配向処理することで実現される。配向処理の手法については、ラビング処理であっても良いし、光配向処理であっても良い。図示した例では、画素電極ＰＥ１及びＰＥ２の周囲、及び、スリットＳＬ１及びＳＬ２において、液晶分子ＬＭは、いずれも第１方向Ｘに沿って初期配向している。

ＯＦＦ時において、バックライトユニットＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、表示パネルＰＮＬに入射する。表示パネルＰＮＬに入射した光は、第１偏光板ＰＬ１の第１偏光軸（あるいは吸収軸）ＡＸ１と直交する直線偏光である。直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、表示パネルＰＮＬを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

図６の（ｂ）は、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥ１及びＰＥ２と共通電極ＣＥとの間に電界が形成されたＯＮ時における液晶分子ＬＭの配向状態を示している。なお、図中において、破線は液晶分子ＬＭの初期配向状態を示し、矢印は液晶分子ＬＭの初期配向方向ＡＬ０に対する回転方向を示している。すなわち、ＯＮ時には、Ｘ−Ｙ平面内において、画素電極ＰＥ１及びＰＥ２と共通電極ＣＥとの間に電界が形成される。この電界は、画素電極ＰＥ１及びＰＥ２のエッジに沿って形成され、その電界の方向はエッジと略直交する。液晶分子ＬＭは、形成された電界の影響を受けて、その配向状態が変化する。図示した例では、画素電極ＰＥ１の周囲及びスリットＳＬ１では、液晶分子ＬＭは、初期配向方向ＡＬ０に対して反時計回りに回転し、その長軸が画素電極ＰＥ１のエッジと略平行な方向を向くように配向する。また、画素電極ＰＥ２の周囲及びスリットＳＬ２では、液晶分子ＬＭは、初期配向方向ＡＬ０に対して時計回りに回転し、その長軸が画素電極ＰＥ２のエッジと略平行な方向を向くように配向する。画素電極ＰＥ１と画素電極ＰＥ２との間では、画素電極ＰＥ１の近傍における液晶分子ＬＭは反時計回りに回転し、画素電極ＰＥ２の近傍における液晶分子ＬＭは時計回りに回転し、これらの中間に位置する液晶分子ＬＭは初期配向状態に維持される。なお、このような画素電極ＰＥ１と画素電極ＰＥ２との間の領域は、図５に示したようにゲート配線Ｇ２と対向する領域に相当し、また、先に述べたように遮光層ＳＨと重なる領域でもあるため、ほとんど表示に寄与しない。

このようなＯＮ時において、表示パネルＰＮＬに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
なお、画素電極ＰＥ１及びＰＥ２は、第５絶縁膜１５を介して共通電極ＣＥと対向しているため、ＯＮ時においては、各画素に書き込まれた画素電位をこれらの電極間で一定期間保持している。

次に、液晶層ＬＱがポジ型の液晶材料によって構成された場合について、上記構成の液晶表示装置の動作を説明する。

図７の（ａ）は、ＯＦＦ時における液晶分子ＬＭの配向状態を示している。すなわち、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第２方向Ｙと平行な方向に初期配向する。図示した例では、画素電極ＰＥ１及びＰＥ２の周囲、及び、スリットＳＬ１及びＳＬ２において、液晶分子ＬＭは、いずれも第２方向Ｙに沿って初期配向している。つまり、初期配向方向ＡＬ０は、第２方向Ｙと平行である。このようなＯＦＦ時においては、図６の（ａ）を参照して説明したのと同様に、表示パネルＰＮＬに入射した直線偏光は、その偏光状態がＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しないため、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

図７の（ｂ）は、ＯＮ時における液晶分子ＬＭの配向状態を示している。液晶分子ＬＭは、形成された電界の影響を受けて、その配向状態が変化する。図示した例では、画素電極ＰＥ１の周囲及びスリットＳＬ１では、液晶分子ＬＭは、初期配向方向ＡＬ０に対して反時計回りに回転し、その長軸が画素電極ＰＥ１のエッジと略直交する方向を向くように配向する。また、画素電極ＰＥ２の周囲及びスリットＳＬ２では、液晶分子ＬＭは、初期配向方向ＡＬ０に対して時計回りに回転し、その長軸が画素電極ＰＥ２のエッジと略直交する方向を向くように配向する。画素電極ＰＥ１と画素電極ＰＥ２との間では、図６の（ｂ）に示した例と同様に、互いに逆回りに回転する液晶分子ＬＭが共存するが、このような領域は、ゲート配線Ｇ２あるいは遮光層ＳＨと重なる領域であるため、ほとんど表示に寄与しない。

このようなＯＮ時において、表示パネルＰＮＬに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

本実施形態によれば、１つの画素電極ＰＥの外周エッジに沿って電界が形成された際に、液晶分子ＬＭは、画素電極ＰＥの全周に亘り、初期配向方向を基準として同一方向に回転する。つまり、ＯＮ時における液晶分子ＬＭの配向方向が一義的に決まるため、液晶分子ＬＭに対する配向規制力を強化することが可能となる。これにより、たとえ外部から押圧される応力が加わったとしても、液晶分子ＬＭは所定の方向に回転し、所望の配向状態を形成するため、表示むらを抑制することが可能となる。
また、互いに逆回りに回転する液晶分子ＬＭ同士が拮抗する領域が発生しないため、このような領域が画素開口部内に伝播することに起因した暗線の発生を抑制することが可能となる。これにより、一画素あたりの透過率を向上することが可能となる。
したがって、表示品位の低下を抑制することが可能となる。

発明者が検証したところでは、本実施形態の液晶表示装置に対して、荷重２００ｇ重でタッチペンを押し当てて移動させた際の表示画面を観察したところ、タッチペンの押し跡が表示むらとして視認されないことが確認された。

また、本実施形態によれば、画素電極ＰＥにおいて、ソース配線Ｓに向かって突出した凸部を設けることなく、液晶分子ＬＭの配向規制力を強化することができるため、第１方向Ｘの画素ピッチ（あるいはソース配線のピッチ）が小さくなった場合であっても、当該画素電極ＰＥと隣接する電極との間に電気的なショートを抑制するのに十分な間隔を確保することが可能となる。
加えて、画素サイズが小さくなるにしたがって画素電極ＰＥの幅が小さくなったとしても、画素電極ＰＥがループ状に形成されているため、冗長性を向上することが可能となる。すなわち、例え画素電極ＰＥの一部分で断線が発生したとしても、他の部分を介したパスによっていずれの部分にも画素電位を供給することが可能となる。
したがって、歩留まりの低下、あるいは、信頼性の低下を招くことなく、高精細化が可能となる。

また、画素電極ＰＥとスイッチング素子ＳＷとを電気的に接続するための中継電極ＲＥは、画素電極ＰＥの一部分と対向し且つ当該部分のエッジと平行なエッジを有している。このため、画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、中継電極ＲＥと共通電極ＣＥとの間に形成される電界の影響を受けにくくなり、電界の乱れに起因した液晶分子ＬＭの配向乱れを抑制することが可能となる。

さらに、共通電極ＣＥは、アレイ基板ＡＲにおいてゲート配線Ｇ及びソース配線Ｓよりも液晶層側に位置し、これらのゲート配線Ｇ及びソース配線Ｓと対向している。このため、ゲート配線Ｇ及びソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、各画素において表示に寄与する領域のうちのゲート配線Ｇ及びソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。

また、画素電極ＰＥは、第５絶縁膜１５を介して共通電極ＣＥと対向し、各画素に書き込まれた画素電位を一定期間保持することができる。また、第５絶縁膜１５は、例えばシリコン窒化物などの無機系材料によって形成されている。このため、第５絶縁膜１５が有機系材料によって形成された比較例と比べて、第５絶縁膜１５を薄い膜厚で形成することができる。これにより、本実施形態では、比較例と比べて、より大きな容量を容易に形成することができる。このため、保持容量を形成するために画素を横切る補助容量線は不要となる。これにより、補助容量線を配置した場合と比較して、一画素当たりの透過領域の面積を拡大することが可能となり、透過率を向上することが可能となる。

次に、本実施形態の他の構成例について説明する。以下では、主な相違点を説明し、上記した例と同一構成については同一の参照符号を付して詳細な説明を省略する。

図８は、図１に示したアレイ基板ＡＲにおける一画素ＰＸの他の構成例を示す平面図である。図８に示した構成例は、図２に示した構成例と比較して、画素電極ＰＥはスリットを有していない平板状に形成され、且つ、共通電極ＣＥが画素電極ＰＥよりも上層に位置し、スリットＳＬＣを有する点で相違している。

画素電極ＰＥは、ゲート配線Ｇ１及びＧ２と、ソース配線Ｓ１及びＳ２とで囲まれた内側に位置し、島状に形成されている。この画素電極ＰＥは、中継電極ＲＥを介してスイッチング素子ＳＷと電気的に接続されている。

共通電極ＣＥは、ゲート配線Ｇ１及びＧ２、ソース配線Ｓ１及びＳ２、スイッチング素子ＳＷ、及び、画素電極ＰＥよりも上層側に位置し、しかも、これらと対向するように形成されている。また、共通電極ＣＥは、画素電極ＰＥと対向するスリットＳＬＣを有している。

共通電極ＣＥは、ソース配線Ｓ１側に位置する第１エッジＥ１１と、ソース配線Ｓ２側に位置する第２エッジＥ１２と、ゲート配線Ｇ１側に位置する第３エッジＥ１３と、ゲート配線Ｇ２側に位置する第４エッジＥ１４と、を有している。図５に示した例と同様に、第１エッジＥ１１及び第２エッジＥ１２は第１延出方向Ｄ１１に延出し、また、第３エッジＥ１３及び第４エッジＥ１４は第２延出方向Ｄ１２に延出している。これらの第１乃至第４エッジＥ１１乃至Ｅ１４は、スリットＳＬＣの外周エッジに相当する。

なお、ゲート配線Ｇ１と第３エッジＥ１３との第２方向Ｙに沿った間隔、ゲート配線Ｇ２と第４エッジＥ１４との第２方向Ｙに沿った間隔、第１乃至第４エッジＥ１１乃至Ｅ１４の形状については、図５を参照して説明したのと同様であるため、説明を省略する。

以下に、共通電極ＣＥのスリットＳＬＣについて、より具体的に説明する。すなわち、共通電極ＣＥは、第１エッジＥ１１を含む第１スリットＳＬ１１、第２エッジＥ１２を含む第２スリットＳＬ１２、第３エッジＥ１３を含む第３スリットＳＬ１３、及び、第４エッジＥ１４を含む第４スリットＳＬ１４を有している。第３スリットＳＬ１３は、その両端部でそれぞれ第１スリットＳＬ１１及び第２スリットＳＬ１２と繋がっている。第４スリットＳＬ１４は、その途中で途切れている。図示した例では、第４スリットＳＬ１４は、その一端部で第１スリットＳＬ１１と繋がり、その他端部は第２スリットＳＬ１２から離間している。つまり、共通電極ＣＥは、第２スリットＳＬ１２と第４スリットＳＬ１４との間に、スリットＳＬＣで囲まれた内側部分とスリットＳＬＣの外側部分とを電気的に接続する接続部ＣＰを有している。

第１スリットＳＬ１１及び第２スリットＳＬ１２は、第１方向Ｘに間隔をおいて配置され、それぞれ第１延出方向Ｄ１１に延出している。これらの第１スリットＳＬ１１及び第２スリットＳＬにおいて、第１方向Ｘに沿ったそれぞれの幅はほぼ同一である。第３スリットＳＬ１３及び第４スリットＳＬ１４は、第１方向Ｘあるいは第２延出方向Ｄ１２に延出している。第３スリットＳＬ１３において、その第２方向Ｙに沿った幅は、第１方向Ｘに沿ってソース配線Ｓ１側からソース配線Ｓ２側に向かうにしたがって増大する。例えば、図示した第３スリットＳＬ１３のソース配線Ｓ１側の第１幅Ｗ１１は、第３スリットＳＬ１３のソース配線Ｓ２側の第２幅Ｗ１２より小さい。また、第４スリットＳＬ１４において、その第２方向Ｙに沿った幅は、第１方向Ｘに沿ってソース配線Ｓ１側からソース配線Ｓ２側に向かうにしたがって減少する。例えば、図示した第４スリットＳＬ１４のソース配線Ｓ１側の第３幅Ｗ１３は、第４スリットＳＬ１４のソース配線Ｓ２側の第４幅Ｗ１４より大きい。

図９は、図８のＡ−Ｂ線に沿ったアレイ基板ＡＲの断面図である。図９に示した構成例は、図３に示した構成例と比較して、画素電極ＰＥが共通電極ＣＥよりも第１絶縁基板１０に近接する側に位置している点で相違している。

すなわち、画素電極ＰＥは、第４絶縁膜１４の上に形成され、第４絶縁膜１４を貫通するコンタクトホールＣＨ３を介して中継電極ＲＥにコンタクトしている。第５絶縁膜１５は、第４絶縁膜１４及び画素電極ＰＥの上に形成されている。共通電極ＣＥは、第５絶縁膜１５の上に形成され、第１配向膜ＡＬ１によって覆われている。つまり、図示した例では、第４絶縁膜１４が第１層間絶縁膜に相当し、第５絶縁膜１５が第２層間絶縁膜に相当し、画素電極ＰＥが第１電極に相当し、共通電極ＣＥが第２電極に相当する。

図１０は、図８のＣ−Ｄ線に沿った表示パネルＰＮＬの断面図である。
アレイ基板ＡＲにおいて、画素電極ＰＥは、第４絶縁膜１４の上に形成され、第５絶縁膜１５によって覆われている。画素電極ＰＥは、ソース配線Ｓ１及びＳ２の直上の位置よりも内側に位置している。共通電極ＣＥは、第５絶縁膜１５の上に形成され、第１配向膜ＡＬ１によって覆われている。共通電極ＣＥは、画素電極ＰＥと対向し、さらに、ソース配線Ｓ１及びＳ２と対向する位置に延在するとともに、図示しないゲート配線と対向する位置にも延在している。
対向基板ＣＴの構成については、図４に示した構成例と同一であるため、説明を省略する。
液晶層ＬＱは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入され、ネガ型の液晶材料、あるいは、ポジ型の液晶材料によって構成されている。

このような構成例においても、液晶表示装置は、図６及び図７を参照して説明したのと同様に動作する。したがって、上記の構成例と同様の効果が得られる。
加えて、共通電極ＣＥが画素電極ＰＥよりも液晶層ＬＱに近接する側に位置しているため、隣接する画素電極間で電位差が発生した場合であっても、これらの間で発生する電界は共通電極ＣＥによってシールドされる。このため、隣接する画素電極間で発生した不所望な横電界が液晶層ＬＱに及ぶことがなく、液晶分子の配向乱れを抑制することが可能となる。
また、スリットを有していない平板状の画素電極ＰＥと共通電極とが第５絶縁膜１５を介して対向しているため、これらの間で比較的大きな容量を形成することが可能となる。

図１１は、図８のＣ−Ｄ線に沿った表示パネルＰＮＬの他の断面図である。図１１に示した構成例は、図１０に示した構成例と比較して、アレイ基板が第４絶縁膜１４と画素電極ＰＥとの間に第２共通電極ＣＥ２及び第６絶縁膜１６を備えた点で相違している。

すなわち、第２共通電極ＣＥ２は、第４絶縁膜１４の上に位置し、第６絶縁膜１６によって覆われている。第６絶縁膜１６は、第２共通電極ＣＥ２と画素電極ＰＥとの間に位置している。第２共通電極ＣＥ２は、共通電極ＣＥなどと同様の透明導電材料によって形成され、ソース配線Ｓ１及びＳ２と対向する位置に延在するとともに、図示しないゲート配線と対向する位置にも延在している。第２共通電極ＣＥ２は、共通電極ＣＥと電気的に接続され、共通電極ＣＥと同電位である。第６絶縁膜１６は、第５絶縁膜１５などと同様の無機系材料によって形成される。また、第５絶縁膜１５及び第６絶縁膜１６は、第４絶縁膜１４よりも小さい膜厚を有している。

このような構成例においても、上記の構成例と同様の効果が得られる。
加えて、画素電極ＰＥとソース配線Ｓ１及びＳ２との間に第２共通電極ＣＥ２が介在するため、画素電極ＰＥとソース配線Ｓ１及びＳ２との容量結合を抑制することが可能となる。
また、画素電極ＰＥは、第５絶縁膜１５を介して共通電極ＣＥと対向するのみならず、第６絶縁膜１６を介して第２共通電極ＣＥ２と対向しているため、図１０に示した構成例よりもさらに大きな容量を形成することが可能となる。

以上説明したように、本実施形態によれば、表示品位の低下を抑制することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＰＮＬ…表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
Ｇ…ゲート配線 Ｓ…ソース配線 ＳＷ…スイッチング素子
ＰＥ…画素電極 ＣＥ…共通電極
Ｅ１１〜Ｅ１５、Ｅ２１〜Ｅ２５…エッジ

Claims (16)

1. 第１ゲート配線及び第２ゲート配線と、前記第１ゲート配線及び前記第２ゲート配線と交差する第１ソース配線及び第２ソース配線と、前記１ゲート配線及び前記第２ゲート配線と前記第１ソース配線及び前記第２ソース配線との上に配置された第１層間絶縁膜と、前記第１層間絶縁膜よりも上方に位置する第１電極と、前記第１電極上に配置された第２層間絶縁膜と、前記第２層間絶縁膜上に位置し前記第１電極と対向する第２電極と、を備えた第１基板と、
   前記第１基板と対向する第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
   前記第２電極は、前記第１ソース配線側に位置する第１エッジと、前記第２ソース配線側に位置する第２エッジと、前記第１ゲート配線側に位置する第３エッジと、前記第２ゲート配線側に位置する第４エッジと、を含む外周エッジを有し、
   前記第１ゲート配線及び前記第２ゲート配線が第１方向に延出し、前記第１エッジ及び前記第２エッジが第１延出方向に延出し、前記第３エッジ及び前記第４エッジが第２延出方向に延出し、
   前記第１延出方向及び前記第２延出方向の双方は、前記第１方向に対して時計回り方向または反時計回り方向のいずれかの方向に鋭角に交差し、且つ、前記第１方向と前記第１延出方向との間の第１角度は前記第１方向と前記第２延出方向との間の第２角度より大きい、液晶表示装置。
2. 前記第１ソース配線及び前記第２ソース配線は、前記第１延出方向に延出している、請求項１に記載の液晶表示装置。
3. 前記第１エッジは、前記第１ソース配線側に突出することなく、前記第３エッジ及び前記第４エッジと繋がり、
   前記第２エッジは、前記第２ソース配線側に突出することなく、前記第３エッジ及び前記第４エッジと繋がっている、請求項１に記載の液晶表示装置。
4. 前記第１延出方向及び前記第２延出方向の双方が前記第１方向に対して反時計回り方向に鋭角に交差し、
   前記第２電極は、前記第１エッジと前記第３エッジとで形成される第１内角、前記第２エッジと前記第３エッジとで形成される第２内角、前記第１エッジと前記第４エッジとで形成される第３内角、及び、前記第２エッジと前記第４エッジとで形成される第４内角を有し、
   前記第１内角及び前記第４内角は鈍角であり、前記第２内角及び前記第３内角は鋭角である、請求項３に記載の液晶表示装置。
5. 前記第１延出方向及び前記第２延出方向の双方が前記第１方向に対して反時計回り方向に鋭角に交差し、
   前記第１ゲート配線と前記第３エッジとの前記第１ソース配線側での第１間隔は、前記第１ゲート配線と前記第３エッジとの前記第２ソース配線側での第２間隔よりも大きく、
   前記第２ゲート配線と前記第４エッジとの前記第１ソース配線側での第３間隔は、前記第２ゲート配線と前記第４エッジとの前記第２ソース配線側での第４間隔よりも小さい、請求項１に記載の液晶表示装置。
6. 前記第１基板は、さらに、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子を備え、
   前記スイッチング素子は、前記第２電極と電気的に接続された中継電極を備え、
   前記第２電極は、前記第１エッジを含む第１部分、前記第２エッジを含む第２部分、前記第３エッジを含み前記第１部分及び前記第２部分と繋がった第３部分、及び、前記第４エッジを含み前記第１部分及び前記第２部分と繋がった第４部分を有する、請求項１に記載の液晶表示装置。
7. 前記中継電極は、前記第３部分と対向し、前記第３エッジと平行な第５エッジを有する、請求項６に記載の液晶表示装置。
8. 前記第３部分の前記第１ソース配線側の第１幅は、前記第３部分の前記第２ソース配線側の第２幅より小さく、
   前記第４部分の前記第１ソース配線側の第３幅は、前記第４部分の前記第２ソース配線側の第４幅より大きい、請求項６に記載の液晶表示装置。
9. 前記第１基板は、さらに、前記第１ゲート配線及び前記第１ソース配線と電気的に接続されたスイッチング素子を備え、
   前記スイッチング素子は、前記第１電極と電気的に接続された中継電極を備え、
   前記第２電極は、前記第１エッジを含む第１スリット、前記第２エッジを含む第２スリット、前記第３エッジを含む第３スリット、及び、前記第４エッジを含む第４スリットを有する、請求項１に記載の液晶表示装置。
10. 前記第４スリットは、前記第１スリット及び前記第２スリットのどちらか一方とのみ繋がっている、請求項９に記載の液晶表示装置。
11. 前記第３スリットの前記第１ソース配線側の第１幅は、前記第３スリットの前記第２ソース配線側の第２幅より小さく、
    前記第４スリットの前記第１ソース配線側の第３幅は、前記第４スリットの前記第２ソース配線側の第４幅より大きい、請求項９に記載の液晶表示装置。
12. 前記第１基板は、さらに、前記第１層間絶縁膜上に位置する第３電極と、前記第３電極と前記第１電極との間に位置する第３層間絶縁膜と、を備え、
    前記第３電極は、前記第２電極と同電位である、請求項９に記載の液晶表示装置。
13. 前記第３電極は、前記第１層間絶縁膜を介して、前記１ゲート配線、前記第２ゲート配線、前記第１ソース配線、及び、前記第２ソース配線と対向する、請求項１２に記載の液晶表示装置。
14. 前記第１層間絶縁膜は有機系材料によって形成され、前記第２層間絶縁膜及び前記第３層間絶縁膜は無機系材料によって形成され且つ前記第１層間絶縁膜よりも小さい膜厚を有する、請求項１２に記載の液晶表示装置。
15. 前記第２ゲート配線を挟んで前記第２方向に隣接している２つの前記第２電極は、前記第２ゲート配線を軸として線対称な形状を有している、請求項１に記載の液晶表示装置。
16. 前記第２電極は、前記第１エッジと対向する第６エッジと、前記第２エッジと対向する第７エッジと、前記第３エッジと対向し前記第１ゲート配線と平行に延出した第８エッジと、前記第４エッジと対向し前記第２ゲート配線と平行に延出した第９エッジと、を含む内周エッジを有する、請求項１に記載の液晶表示装置。

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