JP2015072434A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位の劣化を抑制することが可能な液晶表示装置を提供する。【解決手段】第１半導体層及び第２半導体層を覆う第１絶縁膜と、第１絶縁膜上で第１方向に延出し第１半導体層と交差するゲート配線と、ゲート配線を覆う第２絶縁膜と、第２絶縁膜上で第１方向に交差する第２方向に延出し第１半導体層にコンタクトしたソース配線と、ソース配線を覆う第３絶縁膜と、第３絶縁膜上で第２方向に延出し第１半導体層と第２半導体層とを電気的に接続する接続部と、接続部を覆う第４絶縁膜と、第４絶縁膜上で第２方向に延出しソース配線と対向した主共通電極と、第４絶縁膜上で接続部と対向する領域を通り第２方向に延出し主共通電極から離間した主画素電極を含み接続部に電気的に接続された画素電極と、主共通電極及び画素電極を覆う第１配向膜と、を備えた第１基板と、第１基板に対向配置された第２基板と、第１基板と第２基板との間に保持された液晶層と、を備えた液晶表示装置。【選択図】 図２

Description

本発明の実施形態は、液晶表示装置に関する。

近年、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した液晶表示装置が開発されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子の配向を制御している。

このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された共通電極との間に、横電界あるいは斜め電界を形成し、液晶分子の配向を制御する技術も提案されている。その一例として、アレイ基板が対向基板側の共通電極とは別にソース配線と対向する共通電極を備え、ソース配線からの電界を遮蔽する技術が提案されている。

一方で、液晶表示装置を構成する基板の帯電による薄膜トランジスタなどの素子の静電破壊を抑制するために、電極配線（例えば半導体層）を複数のセグメントに分断し、電極配線とは異なる層の導電層（例えば信号線と同一材料の導電層）によりセグメント間を電気的に接続する技術が提案されている。

特開２０１２−２１２０８３号公報 特開２０１０−０６０９９６号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１半導体層と、前記第１半導体層から離間した第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜と、前記第１絶縁膜上で第１方向に延出し前記第１半導体層と交差するゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上で第１方向に交差する第２方向に延出し前記第１半導体層にコンタクトしたソース配線と、前記第２絶縁膜上で島状に形成され前記第１半導体層にコンタクトした第１コンタクト部と、前記第２絶縁膜上で島状に形成され前記第２半導体層にコンタクトした第２コンタクト部と、前記ソース配線、前記第１コンタクト部及び前記第２コンタクト部を覆う第３絶縁膜と、前記第３絶縁膜上で第２方向に延出し前記第１コンタクト部と前記第２コンタクト部とを電気的に接続する透明な導電材料によって形成された接続部と、前記第３絶縁膜上で第１方向に延出し前記ゲート配線と対向し前記ソース配線と交差する副共通電極と、前記第３絶縁膜上で前記副共通電極に繋がり前記ソース配線に沿って第２方向に延出した第１主共通電極と、前記接続部、前記副共通電極及び前記第１主共通電極を覆う第４絶縁膜と、前記第４絶縁膜上で第２方向に延出し前記ソース配線と対向し前記第１主共通電極と同電位の第２主共通電極と、前記第４絶縁膜上で前記接続部と対向する領域を通り第２方向に延出し前記第２主共通電極から離間した主画素電極を含み前記接続部に電気的に接続された画素電極と、前記第２主共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

本実施形態によれば、
第１半導体層と、前記第１半導体層から離間した第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜と、前記第１絶縁膜上で第１方向に延出し前記第１半導体層と交差するゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上で第１方向に交差する第２方向に延出し前記第１半導体層にコンタクトしたソース配線と、前記ソース配線を覆う第３絶縁膜と、前記第３絶縁膜上で第２方向に延出し前記第１半導体層と前記第２半導体層とを電気的に接続する接続部と、前記接続部を覆う第４絶縁膜と、前記第４絶縁膜上で第２方向に延出し前記ソース配線と対向した主共通電極と、前記第４絶縁膜上で前記接続部と対向する領域を通り第２方向に延出し前記主共通電極から離間した主画素電極を含み前記接続部に電気的に接続された画素電極と、前記主共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。 図３は、図２に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。 図４は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。 図５は、図２のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図６は、図２のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図７は、図２のＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図８は、図２のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの変形例における断面構造を概略的に示す断面図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、複数の補助容量線Ｃ（Ｃ１〜Ｃｎ）、複数のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線状に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、第２方向Ｙに沿って略直線状に延出し、ゲート配線Ｇ及び補助容量線Ｃと交差している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線状に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。ゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量ＣＳは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。給電部ＶＳは、例えば、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成され、共通電極ＣＥの少なくとも一部もアレイ基板ＡＲに形成された構成であり、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、第１半導体層ＳＣ１、第２半導体層ＳＣ２、第１コンタクト部ＰＣ１、第２コンタクト部ＰＣ２、接続部ＣＮ、ゲート配線Ｇ１、補助容量線Ｃ１、補助容量線Ｃ２、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥの一部、第１配向膜ＡＬ１などを備えている。

補助容量線Ｃ１及び補助容量線Ｃ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との間に位置し、第１方向Ｘに沿って延出している。図示した例では、ゲート配線Ｇ１は、補助容量線Ｃ１と補助容量線Ｃ２との略中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ１と補助容量線Ｃ２との第２方向Ｙに沿った間隔と略同等である。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。

図示した例では、画素ＰＸは、図中の破線で示したように、補助容量線Ｃ１及び補助容量線Ｃ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さは補助容量線Ｃ１と補助容量線Ｃ２との第２方向Ｙに沿ったピッチに相当する。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、補助容量線Ｃ１は上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、補助容量線Ｃ２は下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。ゲート配線Ｇ１は、画素ＰＸの略中央部に配置されている。

スイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷにおいて、第１半導体層ＳＣ１は、略コの字形に形成され、第１直線部ＳＬ１、第２直線部ＳＬ２、及び、第３直線部ＳＬ３を有している。第１直線部ＳＬ１は、第２方向Ｙに延出し、ソース配線Ｓ１と対向している。第１直線部ＳＬ１は、その一端部でソース配線Ｓ１にコンタクトし、ゲート配線Ｇ１と交差している。第２直線部ＳＬ２は、第１直線部ＳＬ１の他端部に繋がり、ゲート配線Ｇ１と対向しない領域（図中のゲート配線Ｇ１の位置よりも補助容量線Ｃ２の側の領域であって、ソース配線Ｓ１と画素電極ＰＥとの間の領域）を第１方向Ｘに延出している。第３直線部ＳＬ３は、その一端部で第２直線部ＳＬ２に繋がり、第２方向Ｙに延出し、ゲート配線Ｇ１と交差している。第３直線部ＳＬ３の他端部は、第１コンタクト部ＰＣ１にコンタクトしている。

また、スイッチング素子ＳＷにおいて、第２半導体層ＳＣ２は、第１半導体層ＳＣ１から離間し、第３直線部ＳＬ３と第２方向Ｙに沿った同一直線上に位置している。図示した例では、第２半導体層ＳＣ２は、補助容量線Ｃ１に対向する位置に配置されている。この第２半導体層ＳＣ２は、第２コンタクト部ＰＣ２にコンタクトしている。

接続部ＣＮは、第２方向Ｙに延出し、第３直線部ＳＬ３と同一直線上に位置している。この接続部ＣＮは、第１コンタクト部ＰＣ１と第２コンタクト部ＰＣ２とを電気的に接続している。

画素電極ＰＥは、補助容量線Ｃ１と重なる位置で第２コンタクト部ＰＣ２と電気的に接続されている。画素電極ＰＥは、主画素電極ＰＡ、第１副画素電極ＰＢ１、及び、第２副画素電極ＰＢ２を備えている。主画素電極ＰＡ、第１副画素電極ＰＢ１、及び、第２副画素電極ＰＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。

主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線状に延出している。図示した例では、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。つまり、ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。この主画素電極ＰＡは、第３直線部ＳＬ３及び接続部ＣＮと対向する領域を通り、第２方向Ｙに延出している。

第１副画素電極ＰＢ１は、ソース配線Ｓ１とソース配線Ｓ２との間において、第１方向Ｘに沿って直線状に延出している。第１副画素電極ＰＢ１は、主画素電極ＰＡの一端部に繋がり、補助容量線Ｃ１と重なる領域のうち、ゲート配線Ｇ１に近接する側に位置している。また、第１副画素電極ＰＢ１は、その少なくとも一部が接続部ＣＮと重なり、接続部ＣＮに電気的に接続されている。このような第１副画素電極ＰＢ１は、第２方向Ｙに沿って略同一の幅Ｗ１を有する帯状に形成されている。

第２副画素電極ＰＢ２は、ソース配線Ｓ１とソース配線Ｓ２との間において、第１方向Ｘに沿って直線状に延出している。第２副画素電極ＰＢ２は、主画素電極ＰＡの他端部に繋がり、補助容量線Ｃ２と重なる領域のうち、ゲート配線Ｇ１に近接する側に位置している。このような第２副画素電極ＰＢ２は、第２方向Ｙに沿って略同一の幅Ｗ２を有する帯状に形成されている。

図示していないが、１本の補助容量線は、第２方向Ｙに隣接する２つの画素に跨って配置されており、当該補助容量線と重なる領域には、一方の画素に配置された画素電極の第１副画素電極ＰＢ１と、他方の画素に配置された画素電極の第２副画素電極ＰＢ２とが間隔をおいて隣接している。第１副画素電極ＰＢ１は接続部ＣＮとのコンタクトに必要な面積を確保するために幅広に形成される一方で、第２副画素電極ＰＢ２は電界形成に必要な幅を有する電極として機能すれば良い。このため、第１副画素電極ＰＢ１の幅Ｗ１は、第２副画素電極ＰＢ２の幅Ｗ２よりも太い。

共通電極ＣＥは、第１主共通電極ＣＡ１、第２主共通電極ＣＡ２、及び、副共通電極ＣＢを備えている。第１主共通電極ＣＡ１及び副共通電極ＣＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１などとは離間しているが、互いに電気的に接続され（あるいは、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２の双方がアクティブエリアＡＣＴの外側で給電部ＶＳに接続され）、同一のコモン電位に設定されている。

第１主共通電極ＣＡ１は、ソース配線Ｓに沿って延出している。第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線状に延出している。この第１主共通電極ＣＡ１は、ソース配線Ｓと重なる位置よりも画素電極ＰＥの側に配置されている（あるいは、第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、１本のソース配線Ｓを挟んだ両側に位置している）。このような第１主共通電極ＣＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第１主共通電極ＣＡ１は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に位置する第１主共通電極ＣＡＬ１と、画素ＰＸの右側端部に位置する第１主共通電極ＣＡＲ１と、を備えている。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１に沿って延出し、ソース配線Ｓ１と重なる位置よりも画素電極ＰＥの側に配置されているが、その一部がソース配線Ｓ１に重なる位置に延在していても良い。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２に沿って延出し、ソース配線Ｓ２に重なる位置よりも画素電極ＰＥの側に配置されているが、その一部がソース配線Ｓ２に重なる位置に延在していても良い。

副共通電極ＣＢは、ゲート配線Ｇ１と対向している。副共通電極ＣＢは、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線状に延出している。副共通電極ＣＢは、このような副共通電極ＣＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。副共通電極ＣＢの第２方向Ｙに沿った電極幅は、例えば、ゲート配線Ｇ１の第２方向Ｙに沿った幅よりも大きい。つまり、副共通電極ＣＢは、ゲート配線Ｇ１と重なる位置に配置されるとともにゲート配線Ｇ１と重なる位置よりも補助容量線Ｃ１及び補助容量線Ｃ２の側に延在している。副共通電極ＣＢは、画素ＰＸの左側端部で第１主共通電極ＣＡＬ１と繋がり、画素ＰＸの右側端部で第１主共通電極ＣＡＲ１と繋がっている。

第２主共通電極ＣＡ２は、ソース配線Ｓに対向している。第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線状に延出している。第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１と略平行に延出している。このような第２主共通電極ＣＡ２は、ソース配線Ｓの幅よりも小さい電極幅を有し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第２主共通電極ＣＡ２は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＬ２と、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第２主共通電極ＣＡＲ２と、を備えている。第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１と平行に延出し、ソース配線Ｓ１の線幅よりも小さい電極幅を有し、ソース配線Ｓ１と重なる位置に配置されている。また、第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の上で副共通電極ＣＢと交差している。第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１と平行に延出し、ソース配線Ｓ２の線幅よりも小さい電極幅を有し、ソース配線Ｓ２と重なる位置に配置されている。また、第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の上で副共通電極ＣＢと交差している。

このようなアレイ基板ＡＲにおいては、画素電極ＰＥ及び第２主共通電極ＣＡ２は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、配向処理方向ＰＤ１に沿って配向処理がなされている。配向処理方向ＰＤ１は、例えば、第２方向Ｙと略平行である。

図３は、図２に示したアレイ基板ＡＲを構成する主要な層構造を概略的に示す分解図である。なお、ここでは、アレイ基板ＡＲにおける主な導電層を図示している。

第１層Ｌ１と第２層Ｌ２との間には第１絶縁膜１１が介在し、第２層Ｌ２と第３層Ｌ３との間には第２絶縁膜１２が介在し、第３層Ｌ３と第４層Ｌ４との間には部分的に第３絶縁膜１３が介在し、第４層Ｌ４と第５層Ｌ５との間には第４絶縁膜１４が介在している。

第１層Ｌ１には、スイッチング素子の第１半導体層ＳＣ１及び第２半導体層ＳＣ２が配置されている。第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、例えば、ポリシリコンによって形成されている。第１半導体層ＳＣ１の第１直線部ＳＬ１は、ソース配線Ｓ１の下方を通り、ゲート配線Ｇ１と交差している。第１直線部ＳＬ１のうち、ゲート配線Ｇ１の直下に位置する領域がチャネル領域ＳＣＣ１に相当し、チャネル領域ＳＣＣ１よりもソース配線Ｓ１とコンタクトする側の領域がソース領域ＳＣＳに相当する。第３直線部ＳＬ３は、主画素電極ＰＡの下方を通り、ゲート配線Ｇ１と交差している。第３直線部ＳＬ３のうち、ゲート配線Ｇ１の直下に位置する領域がチャネル領域ＳＣＣ２に相当し、チャネル領域ＳＣＣ２よりも第１コンタクト部ＰＣ１とコンタクトする側の領域がドレイン領域ＳＣＤに相当する。第２直線部ＳＬ２は、第１直線部ＳＬ１のチャネル領域ＳＣＣ１を挟んでソース配線Ｓ１とコンタクトする位置とは反対側の端部、及び、第３直線部ＳＬ３のチャネル領域ＳＣＣ２を挟んで第１コンタクト部ＰＣ１とコンタクトする位置とは反対側の端部に繋がっている。第２半導体層ＳＣ２は、第１半導体層ＳＣ１から離間し、補助容量線Ｃ１の下方に位置している。つまり、第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、主画素電極ＰＡの直下で途切れている。

第２層Ｌ２には、補助容量線Ｃ１、ゲート配線Ｇ１、及び、補助容量線Ｃ２が配置されている。補助容量線Ｃ１は、第２半導体層ＳＣ２の上方に位置し、第１方向Ｘに延出している。補助容量線Ｃ１には、第２半導体層ＳＣ２と対向する位置に開口部（切欠部）ＡＣが形成されている。ゲート配線Ｇ１のうち、第１直線部ＳＬ１の上方に位置する領域がスイッチング素子のゲート電極ＷＧ１に相当し、第３直線部ＳＬ３の上方に位置する領域がスイッチング素子のゲート電極ＷＧ２に相当する。

第３層Ｌ３には、ソース配線Ｓ１、ソース配線Ｓ２、第１コンタクト部ＰＣ１、及び、第２コンタクト部ＰＣ２が配置されている。ソース配線Ｓ１は、第１直線部ＳＬ１の上方に位置し、第２方向Ｘに延出している。ソース配線Ｓ１のうち、第１直線部ＳＬ１とコンタクトする領域がスイッチング素子のソース電極ＷＳに相当する。すなわち、ソース電極ＷＳは、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを介してソース領域ＳＣＳにコンタクトしている。第１コンタクト部ＰＣ１は、第３直線部ＳＬ３におけるドレイン領域ＳＣＤの上方に位置している。第１コンタクト部ＰＣ１は、スイッチング素子のドレイン電極に相当する。すなわち、第１コンタクト部ＰＣ１は、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを介してドレイン領域ＳＣＤにコンタクトしている。第２コンタクト部ＰＣ２は、補助容量線Ｃ１の上方に位置している。第２コンタクト部ＰＣ２は、開口部ＡＣを経由し第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールを介して第２半導体層ＳＣ２にコンタクトしている。

第４層Ｌ４には、第１主共通電極ＣＡＬ１、第１主共通電極ＣＡＲ１、副共通電極ＣＢ、及び、接続部ＣＮが配置されている。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１の上方の位置よりも画素ＰＸの内側に位置している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２の上方の位置よりも画素ＰＸの内側に位置している。副共通電極ＣＢは、ゲート配線Ｇ１の上方に位置している。接続部ＣＮは、副共通電極ＣＢよりも補助容量線Ｃ１側に位置し、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との間に配置されている。接続部ＣＮは、その一端部が第３絶縁膜１３を貫通するコンタクトホールを介して第１コンタクト部ＰＣ１にコンタクトし、その他端部が第３絶縁膜１３を貫通するコンタクトホールを介して第２コンタクト部ＰＣ２にコンタクトしている。

第５層Ｌ５には、第２主共通電極ＣＡＬ２、第２主共通電極ＣＡＲ２、及び、画素電極ＰＥが配置されている。第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の上方に位置している。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の上方に位置している。画素電極ＰＥの主画素電極ＰＡは、第４絶縁膜１４を介して接続部ＣＮと対向するとともに、副共通電極ＣＢと立体交差している。第１副画素電極ＰＢ１は、第１コンタクト部ＰＣ１及び接続部ＣＮの他端部の上方に位置し、第４絶縁膜１４を貫通するコンタクトホールを介して接続部ＣＮにコンタクトしている。第２副画素電極ＰＢ２は、補助容量線Ｃ２の上方に位置している。

図４は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極ＰＥ及び共通電極ＣＥの一部を破線で示している。

対向基板ＣＴは、共通電極ＣＥの一部である第３主共通電極ＣＡ３を備えている。第３主共通電極ＣＡ３は、例えば、アクティブエリアの外側においてアレイ基板の給電部ＶＳと電気的に接続され（あるいは、アレイ基板に備えられた第１主共通電極ＣＡ１などと電気的に接続され）、第１主共通電極ＣＡ１などと同一のコモン電位に設定されている。

第３主共通電極ＣＡ３は、Ｘ−Ｙ平面内において、画素電極ＰＥを挟んだ両側に位置し、第２方向Ｙに沿って直線状に延出している。第３主共通電極ＣＡ３は、第２主共通電極ＣＡ２の上方に位置している。このような第３主共通電極ＣＡ３は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第３主共通電極ＣＡ３は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＬ３と、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＲ３と、を備えている。第３主共通電極ＣＡＬ３は、第２主共通電極ＣＡＬ２と対向している。第３主共通電極ＣＡＲ３は、第２主共通電極ＣＡＲ２と対向している。

なお、共通電極ＣＥは、さらに、副共通電極ＣＢと対向し第３主共通電極ＣＡ３に繋がった第２副共通電極を備えていても良い。

このような対向基板ＣＴにおいては、第３主共通電極ＣＡ３は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。ここでの配向処理とは、例えば、ラビング処理や光配向処理などである。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行であり、図示した例では、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまり第１副画素電極ＰＢ１から第２副画素電極ＰＢ２に向かう側であっても良い。

図５は、図２のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図６は、図２のＣ−Ｄ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。図７は、図２のＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であるが、ここでは詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側において、スイッチング素子の第１半導体層ＳＣ１、第２半導体層ＳＣ２、ゲート配線Ｇ１、補助容量線Ｃ１、補助容量線Ｃ２、ソース配線Ｓ１、ソース配線Ｓ２、第１コンタクト部ＰＣ１、第２コンタクト部ＰＣ２、接続部ＣＮ、画素電極ＰＥ、第１主共通電極ＣＡ１、第２主共通電極ＣＡ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

第１半導体層ＳＣ１及び第２半導体層ＳＣ２は、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。補助容量線Ｃ１、補助容量線Ｃ２、及び、ゲート配線Ｇ１は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。補助容量線Ｃ１、補助容量線Ｃ２、及び、ゲート配線Ｇ１は、同一の配線材料によって一括して形成可能である。

ソース配線Ｓ１、ソース配線Ｓ２、第１コンタクト部ＰＣ１、及び、第２コンタクト部ＰＣ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。ソース配線Ｓ１、ソース配線Ｓ２、第１コンタクト部ＰＣ１、及び、第２コンタクト部ＰＣ２は、同一の配線材料によって一括して形成可能である。第１コンタクト部ＰＣ１は、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１１を介して第１半導体層ＳＣ１にコンタクトしている。第２コンタクト部ＰＣ２は、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１２を介して第２半導体層ＳＣ２にコンタクトしている。

第１主共通電極ＣＡ１、副共通電極ＣＢ、及び、接続部ＣＮは、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。第１主共通電極ＣＡ１、副共通電極ＣＢ、及び、接続部ＣＮは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されている。第１主共通電極ＣＡＬ１はソース配線Ｓ１の上方よりも内側に位置し、第１主共通電極ＣＡＲ１はソース配線Ｓ２の上方よりも内側に位置している。接続部ＣＮは、第３絶縁膜１３を貫通するコンタクトホールＣＨ２１を介して第１コンタクト部ＰＣ１にコンタクトし、第３絶縁膜１３を貫通するコンタクトホールＣＨ２２を介して第２コンタクト部ＰＣ２にコンタクトしている。つまり、接続部ＣＮは、離間した第１半導体層ＳＣ１と第２半導体層ＳＣ２とを電気的に接続している。

画素電極ＰＥの主画素電極ＰＡ、第１副画素電極ＰＢ１、及び、第２副画素電極ＰＢ２は、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥにおいて、第１副画素電極ＰＢ１は、補助容量線Ｃ１の上方あるいは第１コンタクト部ＰＣ１の上方あるいは接続部ＣＮの端部の上方に位置し、第４絶縁膜１４を貫通するコンタクトホールＣＨ３を介して接続部ＣＮにコンタクトしている。なお、第１副画素電極ＰＢ１は、第３絶縁膜１３及び第４絶縁膜を貫通するコンタクトホールを介して第１コンタクト部ＰＣ１にコンタクトしていてもよい。第２副画素電極ＰＢ２は、補助容量線Ｃ２の上に位置している。

第２主共通電極ＣＡ２は、第４絶縁膜１４の上に形成され、画素電極ＰＥから離間し、第１配向膜ＡＬ１によって覆われている。第２主共通電極ＣＡＬ２はソース配線Ｓ１の上方に位置し、第２主共通電極ＣＡＲ２はソース配線Ｓ２の上方に位置している。これらの画素電極ＰＥ及び第２主共通電極ＣＡ２は、同一材料によって一括して形成可能であり、例えば、ＩＴＯやＩＺＯなどの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第１配向膜ＡＬ１は、第４絶縁膜１４の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第３主共通電極ＣＡ３、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、補助容量線Ｃ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、補助容量線Ｃ１及び補助容量線Ｃ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。ブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部がブラックマトリクスＢＭに重なっている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色の樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色の樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色の樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。カラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。また、各色のカラーフィルタＣＦは、第２方向Ｙに隣接する複数の画素に亘って延出している。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、ブラックマトリクスＢＭやカラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

第３主共通電極ＣＡ３は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの下方に位置している。第３主共通電極ＣＡＬ３の下方には、第２主共通電極ＣＡＬ２が位置している。第３主共通電極ＣＡＲ３の下方には、第２主共通電極ＣＡＲ２が位置している。上記の開口部ＡＰにおいて、画素電極ＰＥと第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間の領域は、バックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、第３主共通電極ＣＡ３やオーバーコート層ＯＣを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲと対向基板ＣＴとの間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に所定のセルギャップが形成される。セルギャップは、例えば２〜７μｍであり、主画素電極ＰＡと第１主共通電極ＣＡ１との間隔よりも小さい。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライトＢＬと対向する側に位置しており、バックライトＢＬから液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。第１偏光軸ＡＸ１と第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡの延出方向あるいは液晶分子の初期配向方向と略平行または略直交するように配置されている。

次に、上記構成の液晶表示パネルＬＰＮについて直線偏光モードの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、Ｘ−Ｙ平面内において、図４に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向つまり第２方向Ｙが初期配向方向に相当する。

ＯＦＦ時において、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。つまり、液晶分子ＬＭはその長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。

図４に示した例では、画素電極ＰＥと第３主共通電極ＣＡＬ３との間の領域の上側半分の領域内の液晶分子ＬＭは、主画素電極ＰＡ及び第１副画素電極ＰＢ１と第２主共通電極ＣＡＬ２及び第３主共通電極ＣＡＬ３との間に形成される電界が主として作用するため、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向する。また、画素電極ＰＥと第３主共通電極ＣＡＬ３との間の領域の下側半分の領域内の液晶分子ＬＭは、主画素電極ＰＡ及び第２副画素電極ＰＢ２と第２主共通電極ＣＡＬ２及び第３主共通電極ＣＡＬ３との間に形成される電界が主として作用するため、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。

画素電極ＰＥと第３主共通電極ＣＡＲ３との間の領域の上側半分の領域内の液晶分子ＬＭは、主画素電極ＰＡ及び第１副画素電極ＰＢ１と第２主共通電極ＣＡＲ２及び第３主共通電極ＣＡＲ３との間に形成される電界が主として作用するため、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向する。また、画素電極ＰＥと第３主共通電極ＣＡＲ３との間の領域の下側半分の領域内の液晶分子ＬＭは、主画素電極ＰＡ及び第２副画素電極ＰＢ２と第２主共通電極ＣＡＲ２及び第３主共通電極ＣＡＲ３との間に形成される電界が主として作用するため、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥ及び副共通電極ＣＢと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時に、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、ソース配線Ｓ１に接続されゲート配線Ｇ１と交差する第１半導体層ＳＣ１は、補助容量線Ｃ１と対向する第２半導体層ＳＣ２と画素ＰＸ内において分離されている。このため、第１半導体層ＳＣ１と第２半導体層ＳＣ２とを一体的に形成した比較例と比較して、半導体層の設置面積を低減することが可能となる。また、第１半導体層ＳＣ１にコンタクトした第１コンタクト部ＰＣ１と第２半導体層ＳＣ２にコンタクトした第２コンタクト部ＰＣ２とは、透明な導電材料によって形成された接続部ＣＮによって電気的に接続されている。このため、一画素ＰＸ内における反射性の金属材料の設置面積を低減することが可能となる。これにより、液晶表示パネルＬＰＮに向かって入射する外光の半導体層あるいは金属材料による不所望な反射を低減することが可能となる。発明者が確認したところによると、比較例での外光の反射率を１００％としたとき、本実施形態においては、外交の反射率を８０％に低減することができた。

また、副共通電極ＣＢは、ゲート配線Ｇと重なるように対向配置されているため、ゲート配線Ｇからの不所望な漏れ電界をシールドすることが可能である。つまり、副共通電極ＣＢは、ゲートシールド電極として機能する。したがって、透過領域のうちのゲート配線Ｇに近接する領域での不所望な電界の影響が緩和され、焼き付きによる表示品位の劣化を抑制することが可能となる。

また、アレイ基板ＡＲは、各ソース配線Ｓの液晶層ＬＱ側に同電位（例えばコモン電位）の２層の主共通電極（第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２）を備えている。下層に位置する第１主共通電極ＣＡ１は、ソース配線Ｓよりも画素電極ＰＥの側に位置し、また、上層に位置する第２主共通電極ＣＡ２は、ソース配線Ｓ２の直上に位置している。これらの第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２は同電位であるため、これらの間に等電位面が形成される。このような等電位面は、下層に位置するソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドする。つまり、第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２は、ソース配線Ｓからの不所望な漏れ電界をシールドすることが可能であり、ソースシールド電極として機能する。このように、画素電極ＰＥに隣接するソース配線Ｓからの漏れ電界の影響を緩和することができ、クロストークによる表示品位の劣化を抑制することが可能となる。

また、ＯＮ時には、主画素電極ＰＡと、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間に液晶分子の配向を制御するのに必要な横電界（あるいは斜め電界）が形成されるとともに、主画素電極ＰＡと副共通電極ＣＢとの間にフリンジ電界が形成される。このようなフリンジ電界は、Ｘ−Ｙ平面内において上記の横電界と略平行である。このため、ゲート配線Ｇの近傍（あるいは、副共通電極ＣＢの周辺）での液晶分子ＬＭの配向の乱れを抑制することが可能となる。これにより、ゲート配線Ｇの近傍における透過率を向上することができ、一画素あたりの透過率を向上することが可能となる。

なお、ここに説明した例において、フリンジ電界が液晶分子に作用すると、液晶分子の配向が乱れ、所望の透過率を得られなくなる場合がある。このため、透明な樹脂材料からなる第４絶縁膜１４の膜厚を厚くすることで、液晶層へのフリンジ電界の影響を低減することが可能となる。第４絶縁膜１４は、例えば、１μｍ程度の膜厚に形成することが望ましいため、第４絶縁膜１４を樹脂材料で形成する場合、透明な無機材料で第４絶縁膜１４を形成する場合よりも歩留まりを向上することが可能となる。

また、第１主共通電極ＣＡ１は、開口部ＡＰと対向する領域（透過領域）に位置しているが、透明な導電材料によって形成されている。ＯＮ時には、第１主共通電極ＣＡ１の直上に位置する液晶分子ＬＭは、画素電極ＰＥと第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間に形成される電界によって配向制御されるため、第１主共通電極ＣＡ１の直上の領域においても、表示に寄与する。つまり、本実施形態は、透過領域に第１主共通電極ＣＡ１を配置した構成であるものの、透過領域における透過率の低減を招くことは無く、高透過率を実現することが可能である。

また、主画素電極ＰＡや、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３と重なる領域の液晶分子ＬＭは、ＯＮ時においてもＯＦＦ時（あるいは黒表示時）と同様の初期配向状態を保っており、表示に寄与しない。このため、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅より大きい構成の場合には、ソース配線Ｓからはみ出した電極部分と重なる領域が表示に寄与しないのに対して、本実施形態によれば、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅よりも小さいため、液晶分子ＬＭの配向を制御可能な領域を拡大することが可能となる。

また、ソース配線Ｓに近い側の第１主共通電極ＣＡ１は、ソース配線Ｓの直上の位置よりもずれた位置に配置されている。このため、ソース配線Ｓと第１主共通電極ＣＡ１との間での不所望な容量の形成を抑制することが可能となり、液晶表示装置の消費電力を低減することが可能となる。また、ソース配線Ｓと対向する第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１よりもソース配線Ｓから離れた位置にあり、しかも、ソース配線Ｓよりも小さい線幅を有するため、これらの間に形成され得る容量が表示に及ぼす影響を低減することが可能となる。

また、ソース配線Ｓの直上に位置する第２主共通電極ＣＡ２と重なる領域、あるいは、ブラックマトリクスＢＭの直下に位置する第３主共通電極ＣＡ３と重なる領域の液晶分子ＬＭは、ＯＮ時においても初期配向状態を保っている。このため、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することができる。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となる。また、液晶表示パネルを斜め方向から観察した場合であっても、第２主共通電極ＣＡ２と重なる領域、あるいは、第３主共通電極ＣＡ３と重なる領域を光が透過しないため、混色の発生を抑制することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

次に、本実施形態の変形例について説明する。

図８は、図２のＡ−Ｂ線で切断した液晶表示パネルＬＰＮの変形例における断面構造を概略的に示す断面図である。

図８に示した変形例は、図５などに示した上記の例と比較して、対向基板ＣＴが第３共通電極を備えていない点で相違しており、他の構成については図５に示した例と同一であるため、詳細な説明を省略する。

すなわち、対向基板ＣＴにおいて、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側の面のほぼ全体は、第２配向膜ＡＬ２によって覆われている。

このような変形例によれば、透過領域の液晶分子は、画素電極ＰＥと第２主共通電極ＣＡ２との間に形成される電界によって配向制御されるため、表示に寄与する。

このような変形例においても、上記の例と同様の効果が得られる。

なお、本実施形態では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、第２方向Ｙを斜めに交差する斜め方向であっても良い。

また、本実施形態では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。

また、本実施形態では、第１半導体層ＳＣ１にコンタクトした第１コンタクト部ＰＣ１と第２半導体層ＳＣ２にコンタクトした第２コンタクト部ＰＣ２とを接続部ＣＮによって電気的に接続した構成について説明したが、第１コンタクト部ＰＣ１及び第２コンタクト部ＰＣ２を省略し、第３絶縁膜１３の上の接続部ＣＮが第１半導体層ＳＣ１及び第２半導体層ＳＣ２に直接コンタクトし、第１半導体層ＳＣ１と第２半導体層ＳＣ２とを電気的に接続しても良い。

また、本実施形態において、ゲート配線Ｇからの不所望な漏れ電界が液晶分子の配向に影響を及ぼさない構成であれば、副共通電極を省略しても良い。また、ソース配線Ｓからの不所望な漏れ電界が液晶分子の配向に影響を及ぼさない構成であれば、第１主共通電極を省略しても良い。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
Ｇ…ゲート配線 Ｓ…ソース配線 Ｃ…補助容量線
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＳＣ１…第１半導体層 ＳＣ２…第２半導体層
ＰＣ１…第１コンタクト部 ＰＣ２…第２コンタクト部 ＣＮ…接続部
ＰＥ…画素電極 ＰＡ…主画素電極 ＰＢ１…第１副画素電極 ＰＢ２…第２副画素電極
ＣＥ…共通電極 ＣＡ１…第１主共通電極 ＣＡ２…第２主共通電極 ＣＡ３…第３主共通電極 ＣＢ…副共通電極

Claims (8)

1. 第１半導体層と、前記第１半導体層から離間した第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜と、前記第１絶縁膜上で第１方向に延出し前記第１半導体層と交差するゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上で第１方向に交差する第２方向に延出し前記第１半導体層にコンタクトしたソース配線と、前記第２絶縁膜上で島状に形成され前記第１半導体層にコンタクトした第１コンタクト部と、前記第２絶縁膜上で島状に形成され前記第２半導体層にコンタクトした第２コンタクト部と、前記ソース配線、前記第１コンタクト部及び前記第２コンタクト部を覆う第３絶縁膜と、前記第３絶縁膜上で第２方向に延出し前記第１コンタクト部と前記第２コンタクト部とを電気的に接続する透明な導電材料によって形成された接続部と、前記第３絶縁膜上で第１方向に延出し前記ゲート配線と対向し前記ソース配線と交差する副共通電極と、前記第３絶縁膜上で前記副共通電極に繋がり前記ソース配線に沿って第２方向に延出した第１主共通電極と、前記接続部、前記副共通電極及び前記第１主共通電極を覆う第４絶縁膜と、前記第４絶縁膜上で第２方向に延出し前記ソース配線と対向し前記第１主共通電極と同電位の第２主共通電極と、前記第４絶縁膜上で前記接続部と対向する領域を通り第２方向に延出し前記第２主共通電極から離間した主画素電極を含み前記接続部に電気的に接続された画素電極と、前記第２主共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１基板に対向配置された第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
2. 前記第２基板は、第２方向に延出し前記第２主共通電極と対向し前記第２主共通電極と同電位の第３主共通電極と、前記第３主共通電極を覆う第２配向膜と、を備えた、請求項１に記載の液晶表示装置。
3. 前記第１半導体層は、第２方向に延出し前記ソース配線と対向しその一端部で前記ソース配線にコンタクトし前記ゲート配線と交差する第１直線部と、前記第１直線部の他端部に繋がり前記ゲート配線と対向しない領域を第１方向に延出した第２直線部と、その一端部で前記第２直線部に繋がり第２方向に延出し前記主画素電極と対向し前記ゲート配線と交差しその他端部で前記第１コンタクト部にコンタクトした第３直線部と、を有し、
   前記第２半導体層は、前記第３直線部と同一直線上に位置する、請求項１または２に記載の液晶表示装置。
4. 前記第１基板は、さらに、それぞれ第１方向に延出した第１補助容量線及び第２補助容量線を備え、
   前記ゲート配線は、前記第１補助容量線と前記第２補助容量線との中間に位置する、請求項１乃至３のいずれか１項に記載の液晶表示装置。
5. 前記第１基板は、さらに、前記主画素電極の一端部に繋がり前記第１補助容量線上に位置し前記コンタクト部に電気的に接続され第１方向に延出した第１副画素電極と、前記主画素電極の他端部に繋がり前記第２補助容量線上に位置し第１方向に延出した第２副画素電極と、を備えた請求項４に記載の液晶表示装置。
6. 前記副共通電極、前記第１主共通電極、及び、前記接続部は、透明な導電材料によって形成された、請求項１乃至５のいずれか１項に記載の液晶表示装置。
7. 前記第１主共通電極は、前記ソース配線と重なる位置よりも前記主画素電極側に形成され、
   前記第２主共通電極は、前記ソース配線の線幅よりも小さい電極幅を有し、前記ソース配線と重なる位置に形成された、請求項１乃至６のいずれか１項に記載の液晶表示装置。
8. 第１半導体層と、前記第１半導体層から離間した第２半導体層と、前記第１半導体層及び前記第２半導体層を覆う第１絶縁膜と、前記第１絶縁膜上で第１方向に延出し前記第１半導体層と交差するゲート配線と、前記ゲート配線を覆う第２絶縁膜と、前記第２絶縁膜上で第１方向に交差する第２方向に延出し前記第１半導体層にコンタクトしたソース配線と、前記ソース配線を覆う第３絶縁膜と、前記第３絶縁膜上で第２方向に延出し前記第１半導体層と前記第２半導体層とを電気的に接続する接続部と、前記接続部を覆う第４絶縁膜と、前記第４絶縁膜上で第２方向に延出し前記ソース配線と対向した主共通電極と、前記第４絶縁膜上で前記接続部と対向する領域を通り第２方向に延出し前記主共通電極から離間した主画素電極を含み前記接続部に電気的に接続された画素電極と、前記主共通電極及び前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１基板に対向配置された第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。

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