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JP2017079330A - 半導体装置の作製方法 - Google Patents

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Abstract

【課題】導電率の高く、透過率の高い酸化物導電体を有する半導体装置を提供する。【解決手段】第１の絶縁体上に酸化物半導体を形成し、第１の絶縁体上および酸化物半導体上に第２の絶縁体を成膜し、第２の絶縁体上に第１の導電体を成膜し、第１の導電体上にエッチングマスクを形成し、エッチングマスクをマスクとして第１の導電体をエッチングすることで、酸化物半導体と重なる領域を有する第２の導電体を形成し、エッチングマスクを除去し、第２の絶縁体上および第２の導電体上に水素含有層を成膜した後、加熱処理を行う半導体装置の作製方法である。【選択図】図１

Description

本発明の一態様は、半導体装置およびその作製方法に関する。
または、本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの作製方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の作製方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、作製方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、撮像装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路と画素回路とを同一基板上に形成するような高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。
酸化物半導体の歴史は古く、１９８８年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物を半導体素子へ利用することが開示された（特許文献１参照。）。また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示された（特許文献２参照。）。
２０１０年には、非晶質Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタと比べ、優れた電気特性および信頼性を有する、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタが開発された（特許文献３参照。）。該結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物は、ｃ軸配向性を有することから、ＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ−Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などとも呼ばれている。
特開昭６３−２３９１１７号公報 特表平１１−５０５３７７号公報 特開２０１１−８６９２３
導電率の高い酸化物導電体を提供することを課題の一とする。または、透過率の高い酸化物導電体を提供することを課題の一とする。または、安定な酸化物導電体を提供することを課題の一とする。または、該酸化物導電体を有するトランジスタを提供することを課題の一とする。または、電気特性の優れたトランジスタを提供することを課題の一とする。または、安定な電気特性を有するトランジスタを提供することを課題の一とする。または、寄生容量の小さいトランジスタを提供することを課題の一とする。または、微細な構造を有するトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、可視光透過性を有する容量素子を提供することを課題の一とする。または、該トランジスタまたは該容量素子を有する半導体装置を提供することを課題の一とする。または、該半導体装置または該容量素子を有するモジュールを提供することを課題の一とする。または、該半導体装置、該容量素子または該モジュールを有する電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）
本発明の一態様は、第１の絶縁体上に酸化物半導体を形成し、第１の絶縁体上および酸化物半導体上に第２の絶縁体を成膜し、第２の絶縁体上に第１の導電体を成膜し、第１の導電体上にエッチングマスクを形成し、エッチングマスクをマスクとして第１の導電体をエッチングすることで、酸化物半導体と重なる領域を有する第２の導電体を形成し、エッチングマスクを除去し、第２の絶縁体上および第２の導電体上に水素含有層を成膜した後、加熱処理を行う半導体装置の作製方法である。
（２）
本発明の一態様は、（１）において、水素含有層の形成前に、第２の導電体の側面に接する第３の絶縁体を形成する半導体装置の作製方法である。
（３）
本発明の一態様は、（１）または（２）において、第２の絶縁体は酸化シリコンを有する半導体装置の作製方法である。
（４）
本発明の一態様は、第１の絶縁体上に第１の導電体を形成し、第１の絶縁体上および第１の導電体上に第２の絶縁体を成膜し、第２の絶縁体上に第１の酸化物半導体および第２の酸化物半導体を形成し、第２の絶縁体上および第１の酸化物半導体上に第３の絶縁体を形成し、第２の酸化物半導体上および第３の絶縁体上に第４の絶縁体を成膜し、第４の絶縁体上に水素含有層を成膜した後、加熱処理を行う半導体装置の作製方法である。
（５）
本発明の一態様は、（４）において、加熱処理の後、水素含有層を除去し、第４の絶縁体上に第２の導電体を成膜し、第２の導電体上にエッチングマスクを形成し、エッチングマスクをマスクとして第２の導電体をエッチングすることで、第２の酸化物半導体と重なる領域を有する第３の導電体を形成する半導体装置の作製方法である。
（６）
本発明の一態様は、（４）において、加熱処理の後、水素含有層上にエッチングマスクを形成し、エッチングマスクをマスクとして水素含有層をエッチングすることで、第２の酸化物半導体と重なる領域を有する水素含有層を形成する半導体装置の作製方法である。
（７）
本発明の一態様は、（１）乃至（６）のいずれか一において、水素含有層は、二次イオン質量分析法において水素濃度が１×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３以下である半導体装置の作製方法である。
（８）
本発明の一態様は、（１）乃至（７）のいずれか一において、水素含有層は、非晶質シリコンを有する半導体装置の作製方法である。
導電率の高い酸化物導電体を提供することができる。または、透過率の高い酸化物導電体を提供することができる。または、安定な酸化物導電体を提供することができる。または、該酸化物導電体を有するトランジスタを提供することができる。または、電気特性の優れたトランジスタを提供することができる。または、安定な電気特性を有するトランジスタを提供することができる。または、寄生容量の小さいトランジスタを提供することができる。または、微細な構造を有するトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、可視光透過性を有する容量素子を提供することができる。または、該トランジスタまたは該容量素子を有する半導体装置を提供することができる。または、該半導体装置または該容量素子を有するモジュールを提供することができる。または、該半導体装置、該容量素子または該モジュールを有する電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る酸化物導電体の形成方法を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の回路図およびタイミングチャート。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様を説明するためのブロック図、回路図および波形図。 本発明の一態様に係る半導体装置を説明するための回路図およびタイミングチャート。 本発明の一態様に係る半導体装置を説明するための回路図。 本発明の一態様に係る半導体装置を説明するための回路図。 本発明の一態様に係る半導体装置を説明するための回路図。 本発明の一態様に係る半導体装置を説明するための回路図。 本発明の一態様に係る半導体装置を説明するための回路図。 本発明の一態様に係る電子機器を示す斜視図。 本発明の一態様に係る電子機器を示す斜視図。 水素含有層のＴＤＳの結果を示す図。 本発明に係る酸化物の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係るＥＬ表示装置を示す断面図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。なお、異なる符合の構成要素の記載を参照する場合、参照された構成要素の厚さ、組成、構造または形状などについての記載を適宜用いることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。ただし、不純物以外にも、過剰に含まれた主成分の元素がＤＯＳの原因となる場合もある。その場合、微量（例えば０．００１原子％以上３原子％未満）の添加物によってＤＯＳを低くできる場合がある。なお、該添加物としては、上述した不純物となりうる元素を用いることもできる。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、各図に上面図と断面図とが示され、かつ図中にＡ１、Ｂ１、Ａ２等の記号、およびそれらの間に破線が示されている場合、これら各図内にて各記号や破線の位置は対応している。また、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
なお、明細書において、単に半導体と記載される場合、様々な半導体に置き換えることができる場合がある。例えば、シリコン、ゲルマニウムなどの第１４族半導体、酸化物半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなどの化合物半導体、および有機半導体に置き換えることができる。
ここで、本発明の一態様に係る半導体装置を作製する際に、構成要素の一部をエッチングする方法の一例を説明する。まず、構成要素上に感光性を有する有機物または無機物の層を、スピンコート法などを用いて形成する。次に、フォトマスクを用いて、感光性を有する有機物または無機物の層に光を照射する。当該光としては、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、感光性を有する有機物または無機物の層に照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。次に、現像液を用いて、感光性を有する有機物または無機物の層の露光された領域を、除去または残存させてレジストなどを有するエッチングマスクを形成する。
なお、エッチングマスクの下には、反射防止層（ＢＡＲＣ：Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ）を形成してもよい。ＢＡＲＣを用いる場合、まずエッチングマスクによってＢＡＲＣをエッチングする。次に、エッチングマスクおよびＢＡＲＣを用いて、構成要素をエッチングする。ただし、ＢＡＲＣに代えて、反射防止層の機能を有さない有機物または無機物を用いてもよい場合がある。
構成要素のエッチング後には、用いたエッチングマスクなどを除去する。エッチングマスクなどの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。エッチングマスクなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したエッチングマスクなどを除去してもよい。本明細書では、以上の工程をフォトリソグラフィ工程と呼ぶことがある。
また、本明細書において、導電体、絶縁体および半導体の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、熱酸化法またはプラズマ酸化法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
＜酸化物導電体の形成方法＞
以下では、図１を用いて、本発明の一態様に係る酸化物導電体の形成方法について説明する。
図１（Ａ）は、酸化物半導体１０６と、絶縁体１１４と、水素含有層１０３と、の積層構造を示す。なお、図１（Ａ）では、下から順に酸化物半導体１０６、絶縁体１１４および水素含有層１０３が積層されているが、上と下とが逆であってもよい。
酸化物半導体１０６は、欠陥１０５ａを有する。例えば、欠陥１０５ａが酸素欠損である場合、欠陥１０５ａに水素が入ることで、ドナー準位を形成する場合がある。
絶縁体１１４は、水素透過性を有する絶縁体である。
水素は、原子半径が小さいため拡散係数が大きい。拡散係数が大きいため、例えば、密度の低い絶縁体は、水素透過性が十分高くなる。密度の低い絶縁体は、絶縁体全体の密度が低い必要はなく、部分的に密度が低い物質も含む。これは、密度の低い領域が水素の経路となるためである。水素が透過しうる物質の密度は一意には定まらないが、代表的には２．６ｇ／ｃｍ３未満などが挙げられる。密度の低い絶縁体としては、例えば、酸化シリコンおよび酸化窒化シリコンなどの無機絶縁体、ならびにポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートおよびアクリルなどの有機絶縁体などがある。なお、密度の低い絶縁体は、上述の絶縁体に限定されない。例えば、これらの絶縁体に、ホウ素、窒素、フッ素、ネオン、リン、塩素またはアルゴンから選ばれた一種以上の元素が含まれていてもよい。
また、結晶粒界を有する絶縁体は、水素透過性が高い場合がある。例えば、多結晶絶縁体は、非多結晶絶縁体（非晶質絶縁体など）と比べて水素透過性が高くなる場合がある。
水素含有層１０３は、過剰水素１０７を有する層である。水素含有層１０３は、絶縁体、半導体または導電体のいずれであってもよい。過剰水素は、加熱処理などによって容易に脱離する水素である。ただし、過剰水素とそのほかの水素とが区別できない場合もある。
水素含有層１０３は、例えば、表面温度が５０℃から５８０℃までで行う昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）によって、質量電荷比が２であるガスの放出量が１×１０１６／ｃｍ２以上、好ましくは５×１０１６／ｃｍ２以上、さらに好ましくは１×１０１７／ｃｍ２以上である領域を有する層である。または、水素含有層１０３は、例えば、表面温度が５０℃から５８０℃までで行うＴＤＳによって、質量電荷比が１８であるガスの放出量が１×１０１４／ｃｍ２以上、好ましくは５×１０１４／ｃｍ２以上、さらに好ましくは１×１０１５／ｃｍ２以上である領域を有する層である。または、水素含有層１０３は、例えば、表面温度が５０℃から２５０℃までで行うＴＤＳによって、質量電荷比が２であるガスの放出量が１×１０１５／ｃｍ２以上、好ましくは５×１０１５／ｃｍ２以上、さらに好ましくは１×１０１６／ｃｍ２以上である領域を有する層である。または、水素含有層１０３は、例えば、表面温度が５０℃から２５０℃までで行うＴＤＳによって、質量電荷比が１８であるガスの放出量が１×１０１４／ｃｍ２以上、好ましくは５×１０１４／ｃｍ２以上、さらに好ましくは１×１０１５／ｃｍ２以上である領域を有する層である。
水素含有層１０３は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によって、水素濃度が１×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０２２ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３以下である領域を有する層である。
水素含有層１０３としては、例えば、非晶質シリコン、微結晶シリコン、多結晶シリコン、窒化シリコン、窒化酸化シリコン、酸化シリコンまたは酸化窒化シリコンなどを用いればよい。または、水素含有層１０３が、例えば、金属の水素化合物であってもよい。または、水素含有層１０３が、例えば、さらにホウ素、窒素、フッ素、ネオン、リン、塩素またはアルゴンから選ばれた一種以上の元素を有していてもよい。水素含有層１０３が、金属の水素化合物、または不純物を有する非晶質シリコン、微結晶シリコンもしくは多結晶シリコンである場合、水素含有層１０３は導電性を有する。また、水素含有層１０３が、窒化シリコン、窒化酸化シリコン、酸化シリコンまたは酸化窒化シリコンである場合、水素含有層１０３は絶縁性を有する。
水素含有層１０３から加熱処理などによって脱離した過剰水素１０７は、図１（Ｂ）に示すように、絶縁体１１４を介して酸化物半導体１０６の欠陥１０５ａに入り、欠陥１０５ｂを形成する。欠陥１０５ｂは、酸化物半導体１０６にドナー準位を形成する。ドナー準位が形成され、キャリア密度が高くなることで、酸化物半導体１０６は酸化物導電体１０９となる。なお、酸化物導電体１０９は、導電性が高いという点では導電体と呼ばれるが、エネルギーギャップを有する。
不純物を熱拡散などによって添加するため、酸化物導電体１０９の形成の際に絶縁体１１４にダメージが生じにくい。また、過剰水素１０７によって絶縁体１１４の欠陥を低減させることができる場合がある。よって、絶縁体１１４は、そのまま半導体素子または容量素子などの一部として好適に用いることができる。例えば、絶縁体１１４を半導体素子の一部に用いた場合、安定で、優れた電気特性を有する半導体素子を作製することができる。また、例えば、絶縁体１１４を容量素子の一部に用いた場合、リーク電流が小さく、高電圧でも破壊されにくい容量素子を作製することができる。
＜トランジスタの作製方法＞
本発明の一態様に係る酸化物導電体をトランジスタに適用することができる。以下では、その一例を示す。
まず、基板４００を準備する。
次に、導電体を成膜する。次に、導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部をエッチングすることで導電体４１３を形成する。なお、本発明の一態様に係るトランジスタは、導電体４１３を有さなくてもよい場合がある。その場合は、この工程を省略すればよい。
次に、絶縁体４０２を成膜する。
次に、酸化物半導体を成膜する。次に、酸化物半導体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして酸化物半導体の一部をエッチングすることで酸化物半導体４０６を形成する（図２参照。）。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、１５０℃以上６５０℃以下、好ましくは２５０℃以上６００℃以下、さらに好ましくは３５０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、または酸化性ガス雰囲気で行う。酸化性ガスとは、酸素原子を有するガスである。例えば、酸素、オゾンまたは窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など）を有するガスは、酸化性ガスである。酸化性ガス雰囲気とは、酸化性ガスを０．１％以上、１％以上または１０％以上有する雰囲気をいう。なお、酸化性ガス雰囲気には、窒素または希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノンなど）の不活性ガスが含まれてもよい。また、不活性ガス雰囲気とは、不活性ガスを有し、酸化性ガスなどの反応性ガスが０．１％未満である雰囲気をいう。第１の加熱処理は減圧状態で行ってもよい。または、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガス雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、水素原子または炭素原子などを有する不純物（水、炭化水素など）や欠陥を低減することができる。
上記加熱処理において、加熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であってもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。
なお、第１の加熱処理として、基板を加熱した高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸化性ガス雰囲気で行うと好ましい。または、不活性ガス雰囲気で高密度プラズマ処理をした後に、脱離した酸素を補うために酸化性ガス雰囲気で高密度プラズマ処理を行ってもよい。このように高密度プラズマ処理を行うことによって、例えば水素原子または炭素原子などを有する不純物（水、炭化水素など）を被処理物から脱離させることができる。高密度プラズマを用いることで、単に加熱した場合と比べて低温でも効果的に不純物の低減や欠陥の低減などが可能となる。
高密度プラズマの生成には、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下、０．７ＧＨｚ以上１．１ＧＨｚ以下、または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、例えば、圧力を１０Ｐａ以上５０００Ｐａ以下、２００Ｐａ以上１５００Ｐａ以下、または３００Ｐａ以上１０００Ｐａ以下とすればよい。また、例えば、基板温度を１００℃以上６００℃以下（代表的には４００℃）とすればよい。酸化性雰囲気としては、例えば、酸素とアルゴンとの混合ガスを用いればよい。なお、プラズマの密度を高くするためには、十分な量のガスを供給することが好ましい。ガスの量が十分でないと、ラジカルの生成速度よりも失活速度が高くなる場合がある。例えば、ガスの量を１００ｓｃｃｍ以上、３００ｓｃｃｍ以上または８００ｓｃｃｍ以上とすればよい。
高密度プラズマ処理は、電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下、またはイオンエネルギーが５ｅＶ以下で行うと好ましい。このような高密度プラズマ処理は、ラジカルの運動エネルギーが小さく、低密度プラズマと比較してプラズマによる被処理物へのダメージが小さい。そのため、欠陥の少ない膜を形成することができる。プラズマによるダメージを低減するためには、マイクロ波を発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０ｍｍ以上６０ｍｍ以下とするとよい。高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
高密度プラズマ処理の際に、被処理物側にバイアスを印加してもよい。バイアスの印加は、例えば１３．５６ＭＨｚまたは２７．１２ＭＨｚのＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電源を用いればよい。基板側にバイアスを印加することで、高密度プラズマによって生成されたイオンを効率よく被処理物に導くことができる。
高密度プラズマ処理の後、大気に暴露することなく連続して加熱処理を行ってもよい。また、加熱処理の後、大気に暴露することなく連続して高密度プラズマ処理を行ってもよい。加熱処理の方法は、第１の加熱処理の記載を参照すればよい。高密度プラズマ処理と加熱処理とを連続して行うことによって、より効果的に不純物の低減や欠陥の低減などが可能となる。また、処理の間で不純物が混入することを抑制できる。
次に、絶縁体を成膜する。次に、導電体を成膜する。次に、導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部、および絶縁体の一部をエッチングすることで導電体４０４および絶縁体４１２を形成する（図３参照。）。
次に、絶縁体を成膜する。次に、異方性エッチングにより絶縁体の一部をエッチングすることで絶縁体４１０を形成する（図４参照。）。絶縁体４１０は、導電体４０４および絶縁体４１２の側面に接して形成されるため、側壁絶縁体と呼ぶこともできる。なお、本発明の一態様に係るトランジスタは、絶縁体４１０を有さなくてもよい場合がある。その場合は、この工程を省略すればよい。
次に、酸化物半導体４０６に欠陥を形成する処理を行うことが好ましい。該処理としては、例えば、イオン注入法を用いればよい。以下では、図５に示すようにイオン注入法によってイオン４３０を酸化物半導体４０６に添加する方法を説明する。なお、酸化物半導体４０６に欠陥を形成する処理を行わなくてもよい。
イオン注入法には、イオン化された原料ガスを質量分離して添加する方法と、イオン化された原料ガスを質量分離せずに添加する方法などがある。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオン注入法を用いてもよい。なお、イオン４３０を、ドーパント、ドナー、アクセプター、不純物または元素と言い換えてもよい。
イオン４３０の添加工程は、加速電圧、ドーズ量などの注入条件を適宜設定して制御すればよい。イオン４３０のドーズ量は、例えば、１×１０１２ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃｍ２以下、好ましくは１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１５ｉｏｎｓ／ｃｍ２以下とすればよい。イオン４３０添加時の加速電圧は２ｋＶ以上５０ｋＶ以下、好ましくは５ｋＶ以上３０ｋＶ以下とすればよい。
また、加熱しながらイオン４３０を添加してもよい。例えば、２００℃以上７００℃以下、好ましくは３００℃以上５００℃以下、より好ましくは３５０℃以上４５０℃以下に加熱しながらイオン４３０を添加してもよい。
イオン４３０としては、例えば、ヘリウム、ネオン、アルゴン、クリプトン、キセノン、窒素、フッ素、リン、塩素、ヒ素、ホウ素、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、亜鉛、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが挙げられる。これらの元素の中でも、ヘリウム、アルゴン、クリプトン、キセノン、窒素、リンまたはホウ素は、酸化物半導体４０６以外の構成要素への影響が小さいため好適である。
イオン４３０の添加はイオン注入法に限定されない。例えば、イオン４３０を有するプラズマに曝すことでイオン４３０を添加することができる。または、例えば、イオン４３０を有する絶縁体などを成膜し、イオン４３０を熱などで拡散させてもよい。特に、これらのイオン４３０の添加方法を二以上組み合わせるとよい。
また、イオン４３０の添加処理後、加熱処理を行ってもよい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下とし、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
イオン４３０を添加することにより、酸化物半導体４０６の一部に欠陥が形成される。ここでは、導電体４０４、絶縁体４１２および絶縁体４１０とで保護された領域以外に欠陥が形成される。
次に、絶縁体４１４を成膜する。次に、水素含有層４０３を成膜する（図６参照。）。なお、本発明の一態様に係るトランジスタは、絶縁体４１４を有さなくてもよい場合がある。その場合は、この工程を省略すればよい。
次に、第２の加熱処理を行う。第２の加熱処理は、第１の加熱処理で説明した方法と同様の方法で行ってもよい。特に、１５０℃以上４５０℃以下、または２００℃以上３００℃以下の温度で行うことが好ましい。第２の加熱処理によって、酸化物半導体４０６に絶縁体４１４を介して水素含有層４０３から過剰水素が移動する。そして、過剰水素が酸化物半導体４０６の欠陥に入ることで、ドナー準位が形成される。その結果、酸化物半導体４０６の一部が低抵抗化する。ここでは、低抵抗化した領域を領域４０６ｎ１および領域４０６ｎ２と表記し、低抵抗化していない領域を領域４０６ｉと表記する。これは、図１で説明した原理と同様である。
次に、水素含有層４０３を除去することでトランジスタが完成する（図７参照。）。
図７に示すトランジスタにおいて、導電体４０４はゲート電極の機能を有する。絶縁体４１２はゲート絶縁体の機能を有する。酸化物半導体の領域４０６ｎ１および領域４０６ｎ２は、ソース領域およびドレイン領域の機能を有する。酸化物半導体の領域４０６ｉは、チャネル形成領域の機能を有する。導電体４１３は、第２のゲート電極の機能を有する。絶縁体４０２は、第２のゲート絶縁体の機能を有する。ただし、導電体４１３および絶縁体４０２と、導電体４０４および絶縁体４１２と、の機能が入れ替わっていてもよい。また、導電体４１３を形成しなくてもよい。その場合、導電体４０４でトランジスタのスイッチングを制御すればよい。または、導電体４０４を形成しなくてもよい。その場合、導電体４１３でトランジスタのスイッチングを制御すればよい。
過剰水素は、酸化物半導体４０６の欠陥に入ることで安定化する。したがって、欠陥に入った過剰水素は、第２の加熱処理の間に他の領域まで拡散することが少ない。また、領域４０６ｎ１および領域４０６ｎ２は、絶縁体４１４で保護される。即ち、領域４０６ｎ１および領域４０６ｎ２は、安定な低抵抗領域となる。よって、オン電流が高く、劣化の小さいトランジスタを提供することができる。また、酸化物半導体４０６が、導電体４０４および絶縁体４１０と重なる領域は、酸化物半導体４０６の欠陥が少ないため、過剰水素が入りにくい。したがって、チャネル形成領域のキャリア密度を低くすることができる。チャネル形成領域のキャリア密度を低くすることができるため、チャネル長が小さい場合でもトランジスタの電気特性のばらつきを小さくすることができる。また、オフ電流を小さくすることができる。また、欠陥に起因した劣化を小さくすることができる。尚、上記重なる領域は領域４０６ｉより僅かに広い領域である。
＜トランジスタの作製方法の変形例＞
以下では、本発明の一態様に係るトランジスタの作製方法の変形例について説明する。
まず、基板４００を準備する。
次に、導電体を成膜する。次に、導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部をエッチングすることで導電体４１３を形成する。なお、本発明の一態様に係るトランジスタは、導電体４１３を有さなくてもよい場合がある。その場合は、この工程を省略すればよい。
次に、絶縁体４０２を成膜する。
次に、酸化物半導体を成膜する。次に、酸化物半導体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして酸化物半導体の一部をエッチングすることで酸化物半導体４０６を形成する（図８参照。）。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理については、上述した記載を参照する。
次に、絶縁体４１２を成膜する。次に、導電体を成膜する。次に、導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部をエッチングすることで導電体４０４を形成する（図９参照。）。
次に、絶縁体を成膜する。次に、異方性エッチングにより絶縁体の一部をエッチングすることで絶縁体４１０を形成する（図１０参照。）。絶縁体４１０は、導電体４０４の側面に接して形成されるため、側壁絶縁体と呼ぶこともできる。なお、本発明の一態様に係るトランジスタは、絶縁体４１０を有さなくてもよい場合がある。その場合は、この工程を省略すればよい。
次に、酸化物半導体４０６に欠陥を形成する処理を行うことが好ましい。該処理としては、例えば、イオン注入法を用いてイオン４３０を添加すればよい（図１１参照。）。イオン４３０の添加方法については、上述した記載を参照する。
また、イオン４３０の添加処理後、加熱処理を行ってもよい。加熱処理は、例えば、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下とし、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
イオン４３０を添加することにより、酸化物半導体４０６の一部に欠陥が形成される。ここでは、導電体４０４および絶縁体４１０とで保護された領域以外に欠陥が形成される。
次に、水素含有層４０３を成膜する（図１２参照。）。
次に、第２の加熱処理を行う。第２の加熱処理は、第１の加熱処理で説明した方法と同様の方法で行ってもよい。特に、１５０℃以上４５０℃以下、または２００℃以上３００℃以下の温度で行うことが好ましい。第２の加熱処理によって、酸化物半導体４０６に絶縁体４１２を介して水素含有層４０３から過剰水素が移動する。そして、過剰水素が酸化物半導体４０６の欠陥に入ることで、ドナー準位が形成される。その結果、酸化物半導体４０６の一部が低抵抗化する。ここでは、低抵抗化した領域を領域４０６ｎ１および領域４０６ｎ２と表記し、低抵抗化していない領域を領域４０６ｉと表記する。これは、図１で説明した原理と同様である。
次に、水素含有層４０３を除去することでトランジスタが完成する（図１３参照。）。
図１３に示すトランジスタにおいて、導電体４０４はゲート電極の機能を有する。絶縁体４１２はゲート絶縁体の機能を有する。酸化物半導体の領域４０６ｎ１および領域４０６ｎ２は、ソース領域およびドレイン領域の機能を有する。酸化物半導体の領域４０６ｉは、チャネル形成領域の機能を有する。導電体４１３は、第２のゲート電極の機能を有する。絶縁体４０２は、第２のゲート絶縁体の機能を有する。ただし、導電体４１３および絶縁体４０２と、導電体４０４および絶縁体４１２と、の機能が入れ替わっていてもよい。また、導電体４１３を形成しなくてもよい。その場合、導電体４０４でトランジスタのスイッチングを制御すればよい。または、導電体４０４を形成しなくてもよい。その場合、導電体４１３でトランジスタのスイッチングを制御すればよい。
過剰水素は、酸化物半導体４０６の欠陥に入ることで安定化する。したがって、欠陥に入った過剰水素は、第２の加熱処理の間に他の領域まで拡散することが少ない。また、領域４０６ｎ１および領域４０６ｎ２は、絶縁体４１２で保護される。即ち、領域４０６ｎ１および領域４０６ｎ２は、安定な低抵抗領域となる。よって、オン電流が高く、劣化の小さいトランジスタを提供することができる。また、酸化物半導体４０６が、導電体４０４および絶縁体４１０と重なる領域は、酸化物半導体４０６の欠陥が少ないため、過剰水素が入りにくい。したがって、チャネル形成領域のキャリア密度を低くすることができる。チャネル形成領域のキャリア密度を低くすることができるため、チャネル長が小さい場合でもトランジスタの電気特性のばらつきを小さくすることができる。また、オフ電流を小さくすることができる。また、欠陥に起因した劣化を小さくすることができる。尚、上記重なる領域は領域４０６ｉより僅かに広い領域である。
＜トランジスタの構成要素＞
以下では、トランジスタの構成要素について説明する。
水素含有層４０３は、水素含有層１０３についての記載を参照する。
基板４００としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４００として、可とう性基板を用いてもよい。なお、可とう性基板上に装置を設ける方法としては、非可とう性の基板上に装置を作製した後、装置を剥離し、可とう性基板である基板４００に転置する方法もある。その場合には、非可とう性基板と装置との間に剥離層を設けるとよい。なお、基板４００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板４００が伸縮性を有してもよい。また、基板４００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板４００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板４００を薄くすると、半導体装置を軽量化することができる。また、基板４００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板４００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板４００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板４００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板４００として好適である。
絶縁体４０２、絶縁体４１０および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
絶縁体４０２および絶縁体４１２は過剰酸素を有する絶縁体であることが好ましい。過剰酸素は、酸化物半導体のチャネル形成領域における酸素欠損を低減するために用いることができる。なお、過剰酸素とは、絶縁体中などに存在し、かつ絶縁体などと結合していない（遊離した）酸素、または絶縁体などとの結合エネルギーの低い酸素をいう。
過剰酸素を有する絶縁体は、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上の酸素（酸素原子数換算）を放出することもある。
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
絶縁体４１０は、水素などの不純物および酸素をブロックする機能（透過させない）を有する絶縁体を有することが好ましい。上述したように、本発明の一態様に係るトランジスタは、水素含有層４０３から水素を拡散させることで酸化物半導体４０６の一部を低抵抗化させる。一方、トランジスタのチャネル形成領域が低抵抗化すると、ノーマリーオンの電気特性となってしまう場合があるため、トランジスタのチャネル領域まで水素を拡散させないことが好ましい。したがって、トランジスタのチャネル領域近傍に配置される絶縁体４１０が水素をブロックする機能を有することが好ましい。また、絶縁体４１２が過剰酸素を有する場合、絶縁体４１０が酸素をブロックする機能を有することによって、過剰酸素の外方拡散を抑制することができる。そのため、効率よくチャネル形成領域における酸素欠損を低減することができる。
水素は、原子半径などが小さいため絶縁体中を拡散しやすい（拡散係数が大きい）。例えば、密度の低い絶縁体は、水素透過性が高くなる。言い換えれば、密度の高い絶縁体は水素透過性が低くなる。密度の低い絶縁体は、絶縁体全体の密度が低い必要はなく、部分的に密度が低い物質も含む。これは、密度の低い領域が水素の経路となるためである。水素を透過しうる密度は一意には定まらないが、代表的には２．６ｇ／ｃｍ３未満などが挙げられる。密度の低い絶縁体としては、例えば、酸化シリコンおよび酸化窒化シリコンなどの無機絶縁体、ならびにポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートおよびアクリルなどの有機絶縁体などがある。密度の高い絶縁体としては、例えば、酸化マグネシウム、酸化アルミニウム、酸化ゲルマニウム、酸化ガリウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルなどがある。なお、密度の低い絶縁体および密度の高い絶縁体は、上述の絶縁体に限定されない。例えば、これらの絶縁体に、ホウ素、窒素、フッ素、ネオン、リン、塩素またはアルゴンから選ばれた一種以上の元素が含まれていてもよい。
また、結晶粒界を有する絶縁体は、水素透過性が高い場合がある。言い換えれば、結晶粒界を有さない（または結晶粒界が少ない）絶縁体は水素を透過させにくい。例えば、非多結晶絶縁体（非晶質絶縁体など）は、多結晶絶縁体と比べて水素透過性が低くなる。
また、水素との結合エネルギーが高い絶縁体は、水素透過性が低い場合がある。例えば、水素と結合して水素化合物を作る絶縁体が、装置の作製工程または装置の動作における温度で水素を脱離しない程度の結合エネルギーを有すれば、水素透過性の低い絶縁体といえる。例えば、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００℃以上１０００℃以下で水素化合物を作る絶縁体は、水素透過性が低い場合がある。また、例えば、水素の脱離温度が、２００℃以上１０００℃以下、３００℃以上１０００℃以下、または４００℃以上１０００℃以下である水素化合物を作る絶縁体は、水素透過性が低い場合がある。一方、水素の脱離温度が、２０℃以上４００℃以下、２０℃以上３００℃以下、または２０℃以上２００℃以下である水素化合物を作る絶縁体は、水素透過性が高い場合がある。また、容易に脱離する水素、および遊離した水素を過剰水素と呼ぶ場合がある。
導電体４１３および導電体４０４としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金や化合物であってもよく、アルミニウムを含む合金、銅およびチタンを含む合金、銅およびマンガンを含む合金、インジウム、スズおよび酸素を含む化合物、チタンおよび窒素を含む化合物などを用いてもよい。
導電体４０４としては、酸化物導電体を用いてもよい。また、導電体４０４として、酸化物半導体を形成し、その後の処理によって酸化物導電体としたものを用いてもよい。例えば、水素含有層４０３から過剰水素を移動させる工程にて、酸化物半導体を酸化物導電体に変質させることができる。酸化物半導体は、後述する酸化物半導体４０６についての記載を参酌する。
＜酸化物半導体＞
以下では酸化物半導体４０６に適用可能な酸化物について説明する。
酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図４２（Ａ）、図４２（Ｂ）、および図４２（Ｃ）を用いて、本発明に係る酸化物が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図４２には、酸素の原子数比については記載しない。また、酸化物が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
図４２（Ａ）、図４２（Ｂ）、および図４２（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
図４２（Ａ）および図４２（Ｂ）では、本発明の一態様の酸化物が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図４３に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図４３は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図４３に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図４３に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
ただし、酸化物中において、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が非整数である場合、Ｉｎ層が１層に対し、（Ｍ，Ｚｎ）層の層数が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
また、酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物のキャリア移動度（電子移動度）を高くすることができる。。したがって、インジウムの含有率が高い酸化物はインジウムの含有率が低い酸化物と比較してキャリア移動度が高くなる。
一方、酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図４２（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
従って、本発明の一態様の酸化物は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図４２（Ａ）の領域Ａで示される原子数比を有することが好ましい。
また、図４２（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物である。
なお、酸化物が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
続いて、上記酸化物をトランジスタに用いる場合について説明する。
なお、上記酸化物をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物を用いることが好ましい。例えば、酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０９／ｃｍ３以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物中の不純物濃度を低減することが有効である。また、酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物中における各不純物の影響について説明する。
酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物において欠陥準位が形成される。このため、酸化物におけるシリコンや炭素の濃度と、酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物において、窒素はできる限り低減されていることが好ましい、例えば、酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物中の水素はできる限り低減されていることが好ましい。具体的には、酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物を２層構造、または３層構造とした場合について述べる。即ち、酸化物半導体４０６の上または／および下に新たな酸化物半導体または酸化物絶縁体を有する構造とした場合について述べる。ここでは、酸化物半導体４０６を酸化物Ｓ２と表記し、酸化物半導体４０６の下にある酸化物を酸化物Ｓ１と表記し、酸化物半導体４０６の上にある酸化物を酸化物Ｓ３と表記する。酸化物Ｓ１は、上面から見たとき酸化物半導体４０６と同様の形状をしていてもよいし、絶縁体４０２と同様の形状をしていてもよい。また、酸化物Ｓ３は、上面から見たとき酸化物半導体４０６と同様の形状をしていてもよいし、絶縁体４１２と同様の形状をしていてもよい。酸化物Ｓ１、酸化物Ｓ２、および酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、酸化物Ｓ２および酸化物Ｓ３の積層構造に接する絶縁体のバンド図と、について、図４４を用いて説明する。
図４４（Ａ）は、絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図４４（Ｂ）は、絶縁体Ｉ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物Ｓ２の伝導帯下端のエネルギー準位と、酸化物Ｓ１、酸化物Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物Ｓ１、酸化物Ｓ３の電子親和力よりも、酸化物Ｓ２の電子親和力が大きく、酸化物Ｓ１、Ｓ３の電子親和力と、酸化物Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
図４４（Ａ）、および図４４（Ｂ）に示すように、酸化物Ｓ１、酸化物Ｓ２、酸化物Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物Ｓ１と酸化物Ｓ２との界面、または酸化物Ｓ２と酸化物Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物Ｓ１と酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物Ｓ１、酸化物Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物Ｓ２となる。酸化物Ｓ１と酸化物Ｓ２との界面、および酸化物Ｓ２と酸化物Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物Ｓ１、酸化物Ｓ３を設けることにより、トラップ準位を酸化物Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物Ｓ１、酸化物Ｓ３は、酸化物Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物Ｓ２、酸化物Ｓ２と酸化物Ｓ１との界面、および酸化物Ｓ２と酸化物Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物Ｓ１、酸化物Ｓ３には、図４２（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物を用いればよい。なお、図４２（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
特に、酸化物Ｓ２に領域Ａで示される原子数比の酸化物を用いる場合、酸化物Ｓ１および酸化物Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物を用いることが好ましい。また、酸化物Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物を用いることが好適である。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図４５（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図４５（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図４５（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図４５（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図４５（Ｅ）に示す。図４５（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図４５（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図４５（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図４６（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図４６（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図４６（Ｂ）および図４６（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図４６（Ｄ）および図４６（Ｅ）は、それぞれ図４６（Ｂ）および図４６（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図４６（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図４６（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図４６（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４７（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４７（Ｂ）に示す。図４７（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４７（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図４７（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図４８に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図４８（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４８（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図４８（Ａ）および図４８（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図４９は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図４９より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図４９より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図４９より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜半導体装置の作製方法＞
以下では、本発明の一態様に係る、トランジスタおよび容量素子を有する半導体装置の作製方法について説明する。
まず、基板５００を準備する。
次に、導電体を成膜する。次に、導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部をエッチングすることで導電体５０４および導電体５０５を形成する。なお、本発明の一態様に係る半導体装置は、導電体５０４および導電体５０５を有さなくてもよい場合がある。その場合は、この工程を省略すればよい。
次に、絶縁体５１２を成膜する（図１４参照。）。
次に、酸化物半導体を成膜する。次に、酸化物半導体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして酸化物半導体の一部をエッチングすることで酸化物半導体５０６および酸化物半導体５０７を形成する（図１５参照。）。
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理については、上述した記載を参照する。
次に、導電体を成膜する。次に導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部をエッチングすることで導電体５１６ａおよび導電体５１６ｂを形成する（図１６参照。）。導電体５１６ａおよび導電体５１６ｂは、電気的に分離されている。図１６では、導電体５１６ｂを介して、酸化物半導体５０６と酸化物半導体５０７とが電気的に接続した例を示す。なお、本発明の一態様に係る半導体装置は、図１６に示す構造に限定されない。例えば、導電体５１６ａおよび導電体５１６ｂを有さなくてもよい。その場合は、この工程を省略すればよい。また、例えば、酸化物半導体５０６と酸化物半導体５０７が一続きの酸化物半導体であってもよい。
図１６において、導電体５０４はトランジスタのゲート電極の機能を有する。絶縁体５１２はトランジスタのゲート絶縁体の機能を有する。酸化物半導体５０６はトランジスタのチャネル形成領域の機能を有する。導電体５１６ａおよび導電体５１６ｂは、トランジスタのソース電極およびドレイン電極の機能を有する。即ち、図１６までの工程にて、トランジスタ５５０が作製されたとすることもできる。
次に、絶縁体５１８となる絶縁体を成膜する。次に、絶縁体５２０となる絶縁体を成膜する。次に、保護層５０８となる保護層を成膜する。次に、保護層５０８となる保護層上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして保護層５０８となる保護層、絶縁体５２０となる絶縁体および絶縁体５１８となる絶縁体の一部をエッチングすることで、保護層５０８、絶縁体５２０および絶縁体５１８を形成する（図１７参照。）。なお、絶縁体５１８、絶縁体５２０および保護層５０８は、トランジスタ５５０のチャネル形成領域が覆われるように形成すればよい。また、絶縁体５１８、絶縁体５２０および保護層５０８は、酸化物半導体５０７の少なくとも一部を露出するように形成すればよい。保護層５０８は、水素をブロックする機能を有する。さらに、保護層５０８は、酸素をブロックする機能を有することが好ましい。
絶縁体５２０は、過剰酸素を有する絶縁体であることが好ましい。該過剰酸素は、絶縁体５１８を介して酸化物半導体５０６に移動させることができる。その結果、酸化物半導体５０６の酸素欠損を低減することができる。このとき、保護層５０８が酸素をブロックするため、過剰酸素の外方拡散を抑制することができる。絶縁体５１８は、欠陥準位密度の低い絶縁体であることが好ましい。絶縁体５１８として欠陥準位密度の低い絶縁体を用いることで、酸化物半導体５０６と絶縁体５１８との界面に形成される界面準位密度を低くすることができる。絶縁体５１８として欠陥準位密度の低い絶縁体を用いた場合、絶縁体５２０が欠陥準位を有していたとしても、その影響を小さくすることができる。なお、絶縁体５１８または／および絶縁体５２０を形成しなくてもよい。その場合、この工程を省略することができる。
次に、イオン５３０を添加することが好ましい（図１８参照。）。イオン５３０の添加方法については、イオン４３０の添加方法についての記載を参照する。イオン５３０は、酸化物半導体５０７には添加されるが、酸化物半導体５０６には添加されないような条件で行えばよい。なお、イオン５３０の添加は行わなくてもよい。イオン５３０の添加によって、酸化物半導体５０７に欠陥が形成される。
次に、水素透過性を有する絶縁体５２２を成膜する。次に、過剰水素を有する水素含有層５０３を成膜する（図１９参照。）。
次に、加熱処理を行う。加熱処理は、上述した第１の加熱処理の条件を参照すればよい。例えば、不活性ガス雰囲気において、１５０℃以上２５０℃以下の温度で行えばよい。加熱処理によって、水素含有層５０３の過剰水素が絶縁体５２２中を拡散し、酸化物半導体５０７に移動させることができる。酸化物半導体５０７は、導電体５１６ｂなどの影響によって水素が入った領域５０７ｎと、水素が入らなかった領域５０７ｉと、が形成される（図２０参照。）。領域５０７ｎは、水素が入ることによって低抵抗化されるため、導電性を有する。一方、領域５０７ｉは、酸化物半導体のままとなる。
一方、酸化物半導体５０６と水素含有層５０３との間には、保護層５０８が配置されるため、酸化物半導体５０６には水素が入らない。
次に、水素含有層５０３を除去する。
次に、導電体を成膜する。次に、導電体上にエッチングマスクを形成する。次に、エッチングマスクをマスクとして導電体の一部をエッチングすることで導電体５１３および導電体５１４を形成することでトランジスタ５５０および容量素子５６０を作製する（図２１参照。）。導電体５１３は、酸化物半導体５０６と重なる領域を有する。導電体５１４は領域５０７ｎと重なる領域を有する。
導電体５０４は、トランジスタ５５０の第１のゲート電極の機能を有する。絶縁体５１２は、トランジスタ５５０の第１のゲート絶縁体の機能を有する。酸化物半導体５０６は、トランジスタ５５０のチャネル形成領域の機能を有する。導電体５１６ａおよび導電体５１６ｂは、トランジスタ５５０のソース電極およびドレイン電極の機能を有する。導電体５１３は、トランジスタ５５０の第２のゲート電極の機能を有する。絶縁体５１８、絶縁体５２０、保護層５０８および絶縁体５２２は、トランジスタ５５０の第２のゲート絶縁体の機能を有する。なお、第１のゲート電極と第２のゲート電極との役割が入れ替わってよい。または、いずれか一方がしきい値電圧を調整するために用いられてもよい。
導電体５０５は、容量素子５６０の一方の電極の機能を有する。絶縁体５１２は、容量素子５６０の誘電体の機能を有する。領域５０７ｎは、容量素子５６０の他方の電極の機能を有する。絶縁体５２２は容量素子５６０の誘電体の機能を有する。導電体５１４は、容量素子５６０の一方の電極の機能を有する。したがって、導電体５０５と導電体５１４とが、電気的に接続されていることが好ましい。
上述の工程では、水素含有層５０３を除去し、導電体５１３および導電体５１４となる導電体を別途形成したが、水素含有層５０３を活用することもできる。例えば、水素含有層５０３を導電体５１３および導電体５１４と同様に加工し、導電体５０３ａおよび導電体５０３ｂを形成すればよい（図２２参照。）。導電体５０３ａおよび導電体５０３ｂは、水素含有層５０３自体が導電性を有する場合、そのまま用いることができる。ただし、水素含有層５０３の導電性が低い場合は、水素含有層５０３に対し導電性を高くする処理を行ってもよい。
例えば、水素含有層５０３が非晶質シリコン、微結晶シリコンまたは多結晶シリコンなどである場合、第１３族元素または第１５族元素を有するドーパントを添加することで導電率を高くすることができる。水素含有層５０３を加工してトランジスタ５５０の第２のゲート電極、および容量素子５６０の他方の電極として用いることによって、半導体装置を作製する工程を短縮することが可能となる。即ち、半導体装置の生産性を高くすることができる。また、半導体装置の歩留りを高くすることができる。
＜フォトセンサ＞
以下では、上述した半導体装置の一例として、フォトセンサを構成する場合について説明する。
図２３（Ａ）は、フォトセンサを有する半導体装置の一部を示す回路図である。フォトセンサは、トランジスタ５５０と、トランジスタ５５１と、トランジスタ５５２と、容量素子５６０と、フォトダイオード５８０と、を有する。
フォトダイオード５８０の第１の端子は、配線ＰＲと電気的に接続される。フォトダイオード５８０の第２の端子は、トランジスタ５５０の第１の端子と電気的に接続される。トランジスタ５５０のゲート端子は、配線ＴＸと電気的に接続される。トランジスタ５５０の第２の端子は、ノードＶ１と電気的に接続される。容量素子５６０の電極の一方は、ノードＶ１と電気的に接続される。容量素子５６０の電極の他方は、配線ＣＬと電気的に接続される。トランジスタ５５１の第１の端子は、配線ＰＣ１と電気的に接続される。トランジスタ５５１のゲート端子は、ノードＶ１と電気的に接続される。トランジスタ５５１の第２の端子は、トランジスタ５５２の第１の端子と電気的に接続される。トランジスタ５５２のゲート端子は、配線ＰＳＥＬと電気的に接続される。トランジスタ５５２の第２の端子は、配線ＰＣ２と電気的に接続される。
図２３（Ｂ）は、フォトセンサが置かれた環境が明るい場合（明と表記する。）と、暗い場合（暗と表記する。）と、中間の場合（中間と表記する。）におけるフォトセンサの動作を示すタイミングチャートの一例である。縦軸は電位を示し、横軸は時間を示すが、その縮尺は厳密でない場合がある。
図２４は、フォトセンサを有する半導体装置の断面図の一例である。トランジスタ５５０および容量素子５６０については、図２１で説明した半導体装置の記載を参照する。
図２４に示す半導体装置は、図２１に示した半導体装置に加えて、フォトダイオード５８０を有する。フォトダイオード５８０は、導電体５２５と、導電体５１６ｃと、導電体５２４と、層５２３ｐと、層５２３ｉと、層５２３ｎと、を有する。
導電体５２５は、導電体５０４および導電体５０５と同一工程を経て形成することができる。ただし、導電体５０４および導電体５０５と異なる工程を経て形成されてもよい。
導電体５１６ｃは、導電体５１６ａおよび導電体５１６ｂと同一工程を経て形成することができる。ただし、導電体５１６ａおよび導電体５１６ｂと異なる工程を経て形成されてもよい。導電体５１６ｃは、絶縁体５１２の開口部を介して導電体５２５と電気的に接続される。
層５２３ｐは、例えば、ｐ型半導体を用いればよい。層５２３ｉは、例えば、ｉ型半導体を用いればよい。層５２３ｎは、例えば、ｎ型半導体を用いればよい。ただし、層５２３ｐがｎ型半導体であってもよい。また、層５２３ｉがｎ型半導体またはｐ型半導体であってもよい。また、層５２３ｎがｐ型半導体であってもよい。また、層５２３ｐ、層５２３ｉまたは層５２３ｎを有さなくてもよい。
層５２３ｐ、層５２３ｉおよび層５２３ｎの一以上が水素含有層としての機能を有することが好ましい。層５２３ｐ、層５２３ｉおよび層５２３ｎの一以上が水素含有層としての機能を有する場合、大幅に工程数を増加させなくても、酸化物半導体５０７に導電性を有する領域５０７ｎを形成することができる。
層５２３ｐ、層５２３ｉおよび層５２３ｎとしては、例えば、非晶質シリコン、微結晶シリコンまたは多結晶シリコンを用いることが好ましい。また、特に、非晶質シリコンは、水素濃度が高く、かつ水素放出量が多いため好ましい。なお、層５２３ｐ、層５２３ｉおよび層５２３ｎとして、シリコン以外の元素半導体、酸化物半導体、または窒化物半導体を用いてもよい。または、層５２３ｐ、層５２３ｉおよび層５２３ｎとして、有機物半導体を用いてもよい。層５２３ｐ、層５２３ｉおよび層５２３ｎとしては、例えば、インジウム、スズ、亜鉛、ガリウム、アルミニウム、フッ素、ホウ素、チタン、窒素、酸素、シリコン、リン、セレン、ゲルマニウム、ニッケルおよびタングステンから選ばれた一種以上を有する半導体を用いればよい。具体的には、セレン（非晶質セレンまたは結晶質セレン）、酸化スズ、窒化ガリウム、酸化亜鉛、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物またはＧａ−Ｚｎ酸化物などを用いればよい。
導電体５２４は、層５２３ｎと接する領域を有する。
ここで、図２４に示す導電体５２５は図２３に示す配線ＰＲに相当する。同様に導電体５１６ｃは、フォトダイオード５８０の第１の端子に相当する。層５２３ｐ、層５２３ｉおよび層５２３ｎは、フォトダイオード５８０の光電変換層に相当する。導電体５２４は、フォトダイオード５８０の第２の端子に相当する。
したがって、層５２３ｐ、層５２３ｉおよび層５２３ｎに光が入射すると、導電体５１６ｃと導電体５２４との間に、入射光量に応じた電流が流れる。
トランジスタ５５０上、容量素子５６０上およびフォトダイオード５８０上には、絶縁体５２８が形成される。絶縁体５２８は、層５２３ｎに達する開口部と、導電体５１６ａに達する開口部と、を有する。導電体５２４は、絶縁体５２８上にも形成され、上述した開口部を介して、トランジスタ５５０とフォトダイオード５８０とを電気的に接続している。
絶縁体５２８は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンまたは樹脂などを有することが好ましい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
導電体５２４は、透光性を有する導電体を用いることが好ましい。透光性を有する導電体としては、例えば、インジウム、スズ、亜鉛、ガリウム、アルミニウム、フッ素、ホウ素、チタン、窒素、酸素、シリコン、リン、ニッケルおよびタングステンから選ばれた一種以上を有する導電体を用いればよい。具体的には、酸化スズ、Ｉｎ−Ｓｎ酸化物、Ｉｎ−Ｓｎ−Ｓｉ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物またはＧａ−Ｚｎ酸化物などを用いればよい。
以上のように、本発明の一態様に係るフォトセンサは、フォトダイオードと、トランジスタと、容量素子と、を共通する工程によって作製することができる。したがって、フォトセンサを生産性高く作製することができる。また、フォトセンサを歩留り高く作製することができる。
＜回路＞
以下では、本発明の一態様に係る半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図２５（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
トランジスタ２２００は、半導体基板を用いたトランジスタである。半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの化合物半導体基板などを用いればよい。好ましくは、半導体基板として単結晶シリコン基板を用いる。
半導体基板は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板がｉ型であっても構わない。
半導体基板の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
トランジスタ２１００は、例えば、酸化物半導体を用いたトランジスタである。酸化物半導体を用いたトランジスタについては、上述した酸化物半導体を用いたトランジスタの説明を参照する。
トランジスタ２１００は、トランジスタ２２００の上方に配置することができる。トランジスタ２１００とトランジスタ２２００とが、互いに重なる領域を有するように配置することで半導体装置の面積を縮小することができる。そのため、集積度の高い半導体装置を提供することができる。
＜ＣＭＯＳアナログスイッチ＞
また図２５（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２６に示す。
図２６（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。また、容量素子３４００としては、上述した容量素子を用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２６（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２６（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
＜記憶装置２＞
図２６（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２６（Ａ）に示した半導体装置と異なる。この場合も図２６（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２６（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリとは異なり書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜ＦＰＧＡ＞
また本発明の一態様は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも適用可能である。
図２７（Ａ）には、ＦＰＧＡのブロック図の一例を示す。ＦＰＧＡは、ルーティングスイッチエレメント１５２１と、ロジックエレメント１５２２とによって構成される。また、ロジックエレメント１５２２は、コンフィギュレーションメモリに記憶したコンフィギュレーションデータに応じて、組み合わせ回路の機能、または順序回路の機能といった論理回路の機能を切り替えることができる。
図２７（Ｂ）は、ルーティングスイッチエレメント１５２１の役割を説明するための模式図である。ルーティングスイッチエレメント１５２１は、コンフィギュレーションメモリ１５２３に記憶したコンフィギュレーションデータに応じて、ロジックエレメント１５２２間の接続を切り替えることができる。なお図２７（Ｂ）では、スイッチを一つ示し、端子ＩＮと端子ＯＵＴの間の接続を切り替える様子を示しているが、実際には複数あるロジックエレメント１５２２間にスイッチが設けられる。
図２７（Ｃ）には、コンフィギュレーションメモリ１５２３として機能する回路構成の一例を示す。コンフィギュレーションメモリ１５２３は、酸化物半導体を用いたトランジスタで構成されるトランジスタＭ１１と、シリコンを用いたトランジスタで構成されるトランジスタＭ１２と、によって構成される。ノードＦＮＳＷには、トランジスタＭ１１を介してコンフィギュレーションデータＤＳＷが与えられる。このコンフィギュレーションデータＤＳＷの電位は、トランジスタＭ１１を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＳＷの電位によって、トランジスタＭ１２の導通状態が切り替えられ、端子ＩＮと端子ＯＵＴの間の接続を切り替えることができる。
図２７（Ｄ）は、ロジックエレメント１５２２の役割を説明するための模式図である。ロジックエレメント１５２２は、コンフィギュレーションメモリ１５２７に記憶したコンフィギュレーションデータに応じて、端子ＯＵＴｍｅｍの電位を切り替えることができる。ルックアップテーブル１５２４は、端子ＯＵＴｍｅｍの電位に応じて、端子ＩＮの信号を処理する組み合わせ回路の機能を切り替えることができる。またロジックエレメント１５２２は、順序回路であるレジスタ１５２５と、端子ＯＵＴの信号を切り替えるためのセレクタ１５２６を有する。セレクタ１５２６は、コンフィギュレーションメモリ１５２７から出力される端子ＯＵＴｍｅｍの電位に応じて、ルックアップテーブル１５２４の信号の出力か、レジスタ１５２５の信号の出力か、を選択することができる。
図２７（Ｅ）には、コンフィギュレーションメモリ１５２７として機能する回路構成の一例を示す。コンフィギュレーションメモリ１５２７は、酸化物半導体を用いたトランジスタで構成されるトランジスタＭ１３、トランジスタＭ１４と、シリコンを用いたトランジスタで構成されるトランジスタＭ１５、トランジスタＭ１６と、によって構成される。ノードＦＮＬＥには、トランジスタＭ１３を介してコンフィギュレーションデータＤＬＥが与えられる。ノードＢＦＮＬＥには、トランジスタＭ１４を介してコンフィギュレーションデータＢＤＬＥが与えられる。コンフィギュレーションデータＢＤＬＥは、コンフィギュレーションデータＤＬＥの論理が反転した電位に相当する。このコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＢＤＬＥの電位は、トランジスタＭ１３、トランジスタＭ１４を非導通状態とすることで、保持することができる。保持したコンフィギュレーションデータＤＬＥ、コンフィギュレーションデータＢＤＬＥの電位によって、トランジスタＭ１５またはトランジスタＭ１６の一方の導通状態が切り替えられ、端子ＯＵＴｍｅｍには電位ＶＤＤまたは電位ＶＳＳを与えることができる。
図２７の構成に対して、上述したトランジスタ、論理回路および記憶装置などを適用することができる。例えばトランジスタＭ１２、トランジスタＭ１５、トランジスタＭ１６を、シリコンを用いたトランジスタで構成し、トランジスタＭ１１、トランジスタＭ１３、トランジスタＭ１４を、酸化物半導体を用いたトランジスタで構成する。この場合、シリコン基板上にシリコンを用いたトランジスタを作製し、その後、シリコンを用いたトランジスタの上方に酸化物半導体を用いたトランジスタを作製することで、ＦＰＧＡのチップサイズを縮小することができる。また、酸化物半導体を用いたトランジスタの低いオフ電流を有する特性と、シリコンを用いたトランジスタの高いオン電流を有する特性と、を組み合わせることによって、消費電力が小さく、動作速度の高いＦＰＧＡとすることができる。
＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。
図２８は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図２８に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２８に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図２８に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図２８に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図２９は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２９では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図２９では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図２９において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図２９における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８に保持された信号によって、トランジスタ１２１０の導通状態、または非導通状態が切り替わり、その状態に応じて信号を回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
＜表示装置＞
以下では、本発明の一態様に係る表示装置について、図３０、図３１および図５１を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図３０は、本発明の一態様に係るＥＬ表示装置の一例である。図３０（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３０（Ｂ）は、ＥＬ表示装置全体を示す上面図である。
図３０（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図３０（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図３０（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３０（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。なお、トランジスタ７４１及び容量素子７４２の拡大図を図５０に示す。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図３０（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図３０（Ｃ）は、図３０（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図３０（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７１３ａと、導電体７１３ａ上の絶縁体７０２と、絶縁体７０２上にあり導電体７１３ａと重なる酸化物絶縁体７０６ａおよび酸化物半導体７０６ｂと、酸化物半導体７０６ｂ上の酸化物絶縁体７０６ｃと、酸化物絶縁体７０６ｃ上の絶縁体７１２ａと、絶縁体７１２ａ上にあり酸化物半導体７０６ｂと重なる導電体７０４と、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図３０（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図３０（Ｃ）に示すトランジスタ７４１において、導電体７１３ａはゲート電極としての機能を有し、絶縁体７０２はゲート絶縁体としての機能を有し、絶縁体７１２ａはゲート絶縁体としての機能を有し、導電体７０４はゲート電極としての機能を有する。なお、酸化物半導体７０６ｂは、光が当たることで電気特性が変動する場合がある。したがって、導電体７１３ａまたは／および導電体７０４が遮光性を有すると好ましい。
図３０（Ｃ）には、容量素子７４２として、基板上の導電体７１３ｂと、導電体７１３ｂ上の絶縁体７０２と、絶縁体７０２上の酸化物導電体７０７ａと、酸化物導電体７０７ａ上の酸化物導電体７０７ｂと、酸化物導電体７０７ｂ上の酸化物導電体７０７ｃと、酸化物導電体７０７ｃ上の絶縁体７１２ｂと、絶縁体７１２ｂ上の導電体７０５と、を有する構造を示す。
酸化物導電体７０７ａ、酸化物導電体７０７ｂおよび酸化物導電体７０７ｃは、酸化物絶縁体７０６ａ、酸化物半導体７０６ｂおよび酸化物絶縁体７０６ｃと同一工程を経て形成され、水素などの不純物の添加によって導電体化されたものである。また、導電体７１３ｂ、導電体７０５および絶縁体７１２ｂは、それぞれ導電体７１３ａ、導電体７０４および絶縁体７１２ａと同一工程を経て形成されたものである。したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。
トランジスタ７４１および容量素子７４２上には、絶縁体７１８が配置される。ここで、絶縁体７１８は、トランジスタ７４１に達する開口部、および容量素子７４２に達する開口部を有してもよい。絶縁体７１８上には、導電体７８１が配置される。導電体７８１は、絶縁体７１８の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
なお、ＥＬ表示装置を高精細化するために、トランジスタ、容量素子または／および配線層などを積層させてもよい。
図５１は、半導体基板上に作製したＥＬ表示装置の画素を示す断面図の一例である。
図５１に示すＥＬ表示装置は、半導体基板８０１と、基板８０２と、絶縁体８０３と、絶縁体８０４と、絶縁体８０５と、接着層８０６と、フィルタ８０７と、フィルタ８０８と、フィルタ８０９と、絶縁体８１１と、絶縁体８１２と、絶縁体８１３と、絶縁体８１４と、絶縁体８１５と、絶縁体８１６と、絶縁体８１７と、絶縁体８１８と、絶縁体８１９と、絶縁体８２０と、絶縁体８２１と、導電体８３１と、導電体８３２と、導電体８３３と、導電体８３４と、導電体８３５と、導電体８３６と、導電体８３７と、導電体８３８と、導電体８３９と、導電体８４０と、導電体８４１と、導電体８４２と、導電体８４３と、導電体８４４と、導電体８４５と、導電体８４６と、導電体８４７と、導電体８４８と、導電体８４９と、導電体８５０と、導電体８５１、導電体８５２と、導電体８５３と、導電体８５４と、導電体８５５と、導電体８５６と、導電体８５７と、導電体８５８と、導電体８５９と、導電体８６０と、導電体８６１と、導電体８６２と、絶縁体８７１と、導電体８７２と、絶縁体８７３と、絶縁体８７４と、領域８７５と、領域８７６と、絶縁体８７７と、絶縁体８７８と、絶縁体８８１と、導電体８８２と、絶縁体８８３と、絶縁体８８４と、領域８８５と、領域８８６と、層８８７と、層８８８と、発光層８９３と、を有する。
また、半導体基板８０１と、絶縁体８７１と、導電体８７２と、絶縁体８７３と、絶縁体８７４と、領域８７５と、領域８７６と、によって、トランジスタ８９１が構成される。半導体基板８０１は、チャネル形成領域としての機能を有する。絶縁体８７１は、ゲート絶縁体としての機能を有する。導電体８７２は、ゲート電極としての機能を有する。絶縁体８７３は、側壁絶縁体としての機能を有する。絶縁体８７４は、側壁絶縁体としての機能を有する。領域８７５は、ソース領域または／およびドレイン領域としての機能を有する。領域８７６は、ソース領域または／およびドレイン領域としての機能を有する。
導電体８７２は、絶縁体８７１を介して半導体基板８０１の一部と重なる領域を有する。領域８７５および領域８７６は、半導体基板８０１に不純物が添加された領域である。または、半導体基板８０１がシリコン基板である場合、シリサイドの形成された領域であってもよい。例えば、タングステンシリサイド、チタンシリサイド、コバルトシリサイドまたはニッケルシリサイドなどを有する領域であってもよい。領域８７５および領域８７６は、導電体８７２、絶縁体８７３および絶縁体８７４などによって、自己整合的に形成することができる。したがって、半導体基板８０１のチャネル形成領域を挟む位置に、それぞれ領域８７５および領域８７６が配置される。
トランジスタ８９１は、絶縁体８７３を有することにより、領域８７５とチャネル形成領域との間を空けることができる。したがって、絶縁体８７３を有することにより、領域８７５から生じる電界に起因してトランジスタ８９１が破壊または劣化することを抑制することができる。また、トランジスタ８９１は、絶縁体８７４を有することにより、領域８７６とチャネル形成領域との間を空けることができる。したがって、絶縁体８７４を有することにより、領域８７６から生じる電界に起因してトランジスタ８９１が破壊または劣化することを抑制することができる。なお、トランジスタ８９１は、領域８７５とチャネル形成領域との間隔よりも、領域８７６とチャネル形成領域との間隔が広い構造を有する。例えば、トランジスタ８９１の動作時において、領域８７５とチャネル形成領域との電位差よりも、領域８７６とチャネル形成領域との電位差のほうが大きくなることが多い場合、高いオン電流および高い信頼性を両立することができる構造である。
また、半導体基板８０１と、絶縁体８８１と、導電体８８２と、絶縁体８８３と、絶縁体８８４と、領域８８５と、領域８８６と、によって、トランジスタ８９２が構成される。半導体基板８０１は、チャネル形成領域としての機能を有する。絶縁体８８１は、ゲート絶縁体としての機能を有する。導電体８８２は、ゲート電極としての機能を有する。絶縁体８８３は、側壁絶縁体としての機能を有する。絶縁体８８４は、側壁絶縁体としての機能を有する。領域８８５は、ソース領域または／およびドレイン領域としての機能を有する。領域８８６は、ソース領域または／およびドレイン領域としての機能を有する。
導電体８８２は、絶縁体８８１を介して半導体基板８０１の一部と重なる領域を有する。領域８８５および領域８８６は、半導体基板８０１に不純物が添加された領域である。または、半導体基板８０１がシリコン基板である場合、シリサイドの形成された領域である。領域８８５および領域８８６は、導電体８８２、絶縁体８８３および絶縁体８８４などによって、自己整合的に形成することができる。したがって、半導体基板８０１のチャネル形成領域を挟む位置に、それぞれ領域８８５および領域８８６が配置される。
トランジスタ８９２は、絶縁体８８３を有することにより、領域８８５とチャネル形成領域との間を空けることができる。したがって、絶縁体８８３を有することにより、領域８８５から生じる電界に起因してトランジスタ８９２が破壊または劣化することを抑制することができる。また、トランジスタ８９２は、絶縁体８８４を有することにより、領域８８６とチャネル形成領域との間を空けることができる。したがって、絶縁体８８４を有することにより、領域８８６から生じる電界に起因してトランジスタ８９２が破壊または劣化することを抑制することができる。なお、トランジスタ８９２は、領域８８５とチャネル形成領域との間隔よりも、領域８８６とチャネル形成領域との間隔が広い構造を有する。例えば、トランジスタ８９２の動作時において、領域８８５とチャネル形成領域との電位差よりも、領域８８６とチャネル形成領域との電位差のほうが大きくなることが多い場合、高いオン電流および高い信頼性を両立することができる構造である。
絶縁体８７７は、トランジスタ８９１およびトランジスタ８９２を覆うように配置される。したがって、絶縁体８７７は、トランジスタ８９１およびトランジスタ８９２の保護膜としての機能を有する。絶縁体８０３、絶縁体８０４および絶縁体８０５は、素子を分離する機能を有する。例えば、トランジスタ８９１とトランジスタ８９２とは、絶縁体８０３および絶縁体８０４を間に有することによって素子分離される。
導電体８５１、導電体８５２、導電体８５３、導電体８５４、導電体８５５、導電体８５６、導電体８５７、導電体８５８、導電体８５９、導電体８６０、導電体８６１および導電体８６２は、素子と素子、素子と配線、配線と配線などを電気的に接続する機能を有する。よって、これらの導電体を配線またはプラグと言い換えることもできる。
導電体８３１、導電体８３２、導電体８３３、導電体８３４、導電体８３５、導電体８３６、導電体８３７、導電体８３８、導電体８３９、導電体８４０、導電体８４１、導電体８４２、導電体８４３、導電体８４４、導電体８４５、導電体８４６、導電体８４７、導電体８４９、導電体８５０は、配線、電極または／および遮光層としての機能を有する。
例えば、導電体８３６および導電体８４４は、絶縁体８１７を有する容量素子の電極としての機能を有する。例えば、導電体８３８および導電体８４５は、絶縁体８１８を有する容量素子の電極としての機能を有する。例えば、導電体８４０および導電体８４６は、絶縁体８１９を有する容量素子の電極としての機能を有する。例えば、導電体８４２および導電体８４７は、絶縁体８２０を有する容量素子の電極としての機能を有する。なお、導電体８３６と導電体８３８とが電気的に接続していてもよい。また、導電体８４４と導電体８４５とが電気的に接続していてもよい。また、導電体８４０と導電体８４２とが電気的に接続していてもよい。また、導電体８４６と導電体８４７とが電気的に接続してもよい。
絶縁体８１１、絶縁体８１２、絶縁体８１３、絶縁体８１４、絶縁体８１５および絶縁体８１６は、層間絶縁体としての機能を有する。絶縁体８１１、絶縁体８１２、絶縁体８１３、絶縁体８１４、絶縁体８１５および絶縁体８１６は、表面が平坦化されていると好ましい。
導電体８３１、導電体８３２、導電体８３３および導電体８３４は、絶縁体８１１上に配置される。導電体８５１は、絶縁体８１１の開口部に配置される。導電体８５１は、導電体８３１と領域８７５とを電気的に接続する。導電体８５２は、絶縁体８１１の開口部に配置される。導電体８５２は、導電体８３３と領域８８５とを電気的に接続する。導電体８５３は、絶縁体８１１の開口部に配置される。導電体８５３は、導電体８３４と領域８８６とを電気的に接続する。
導電体８３５、導電体８３６、導電体８３７および導電体８３８は、絶縁体８１２上に配置される。導電体８３６上には絶縁体８１７が配置される。絶縁体８１７上には導電体８４４が配置される。導電体８３８上には絶縁体８１８が配置される。絶縁体８１８上には導電体８４５が配置される。導電体８５４は、絶縁体８１２の開口部に配置される。導電体８５４は、導電体８３５と導電体８３１とを電気的に接続する。導電体８５５は、絶縁体８１２の開口部に配置される。導電体８５５は、導電体８３７と導電体８３３とを電気的に接続する。
導電体８３９、導電体８４０、導電体８４１および導電体８４２は、絶縁体８１３上に配置される。導電体８４０上には絶縁体８１９が配置される。絶縁体８１９上には導電体８４６が配置される。導電体８４２上には絶縁体８２０が配置される。絶縁体８２０上には導電体８４７が配置される。導電体８５６は、絶縁体８１３の開口部に配置される。導電体８５６は、導電体８３９と導電体８３５とを電気的に接続する。導電体８５７は、絶縁体８１３の開口部に配置される。導電体８５７は、導電体８４０と導電体８４４とを電気的に接続する。導電体８５８は、絶縁体８１３の開口部に配置される。導電体８５８は、導電体８４１と導電体８３７とを電気的に接続する。導電体８５９は、絶縁体８１３の開口部に配置される。導電体８５９は、導電体８４２と導電体８４５とを電気的に接続する。
導電体８４３は、絶縁体８１４上に配置される。導電体８６０は、絶縁体８１４の開口部に配置される。導電体８６０は、導電体８４３と導電体８４６とを電気的に接続する。導電体８６０は、導電体８４３と導電体８４７とを電気的に接続する。
導電体８４８は、絶縁体８１５上に配置される。導電体８４８は、電気的に浮いていてもよい。なお、導電体８４８は、遮光層としての機能を有すれば、導電体に限定されない。例えば、遮光性を有する絶縁体または半導体であってもよい。
導電体８４９は、絶縁体８１６上に配置される。絶縁体８２１は、絶縁体８１６上および導電体８４９上に配置される。絶縁体８２１は、導電体８４９を露出する開口部を有する。発光層８９３は、導電体８４９上および絶縁体８２１上に配置される。導電体８５０は、発光層８９３上に配置される。
したがって、導電体８４９と導電体８５０とに電位差を与えることで、発光層８９３から発光が生じる。そのため、導電体８４９と、導電体８５０と、発光層８９３と、は発光素子としての機能を有する。なお、絶縁体８２１は、隔壁としての機能を有する。
絶縁体８７８は、導電体８５０上に配置される。絶縁体８７８は、発光素子を覆うため、保護絶縁体としての機能を有する。例えば、絶縁体８７８がバリア性を有する絶縁体であってもよい。また、バリア性を有する絶縁体で、発光素子を囲む構造としてもよい。
基板８０２は、透光性を有する基板を用いればよい。例えば、基板７５０についての記載を参照する。基板８０２には、層８８７および層８８８が設けられる。層８８７および層８８８は、遮光層としての機能を有する。遮光層としては、例えば、樹脂や金属などを用いればよい。層８８７および層８８８を有することによって、ＥＬ表示装置のコントラストを向上させることや色のにじみを低減させることなどができる。
フィルタ８０７、フィルタ８０８およびフィルタ８０９は、カラーフィルタとしての機能を有する。例えば、フィルタ２０５４についての記載を参照する。フィルタ８０８は、層８８８、基板８０２および層８８７にまたがって配置される。フィルタ８０７は、層８８８においてフィルタ８０８と重なる領域を有する。フィルタ８０９は、層８８７においてフィルタ８０８と重なる領域を有する。フィルタ８０７、フィルタ８０８およびフィルタ８０９は、それぞれ厚さが異なっていてもよい。フィルタの厚さが異なることによって、発光素子からの光取り出し効率が高くなる場合がある。
フィルタ８０７、フィルタ８０８およびフィルタ８０９と、絶縁体８７８と、の間には、接着層８０６が配置される。
図５１に示したＥＬ表示装置は、トランジスタ、容量素子または／および配線層などが積層した構造を有するため、画素を縮小することができる。そのため、高精細なＥＬ表示装置を実現することができる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図３１（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３１（Ａ）に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３０（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３１（Ｂ）に示す。図３１（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図３１（Ｂ）には、図３０（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７１８が配置される。ここで、絶縁体７１８は、トランジスタ７５１に達する開口部を有する。絶縁体７１８上には、導電体７９１が配置される。導電体７９１は、絶縁体７１８の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ素子、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、エレクトロウェッティング素子、カーボンナノチューブを用いた表示素子、量子ドットなどの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。各画素に量子ドットを有する表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子の一部、バックライトの一部、またはバックライトと表示素子との間に配置すればよい。量子ドットを用いることにより、色純度の高い表示装置を作製することができる。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
また、ＭＥＭＳを用いた表示装置は、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤によって水分を除去できるため、ＭＥＭＳなどが動きにくくなることや劣化することを防止することができる。
＜単一電源化＞
以下では、単一の電源から電源電圧を昇圧または降圧し、各回路に分配する機能を有する半導体装置の一例について、図３２乃至図３８を用いて説明する。
図３２（Ａ）は、半導体装置９００のブロック図である。半導体装置９００は、電源回路９０１、回路９０２と、電圧生成回路９０３と、回路９０４と、電圧生成回路９０５と、回路９０６と、を有する。
電源回路９０１は、半導体装置９００の外部から与えられる単一の電源電圧Ｖ０などを基に、基準となる電位ＶＯＲＧを生成する回路である。電位ＶＯＲＧは、単一の電位ではなく、複数の電位でもよい。
回路９０２、回路９０４および回路９０６は、異なる電源電圧で動作する回路である。例えば回路９０２の電源電圧は、電位ＶＯＲＧと電位ＶＳＳ（ＶＯＲＧ＞ＶＳＳ）とを基に印加される電圧である。また、例えば回路９０４の電源電圧は、電位ＶＰＯＧと電位ＶＳＳ（ＶＰＯＧ＞ＶＯＲＧ）とを基に印加される電圧である。また、例えば回路９０６の電源電圧は、電位ＶＯＲＧと電位ＶＳＳと電位ＶＮＥＧ（ＶＯＲＧ＞ＶＳＳ＞ＶＮＥＧ）とを基に印加される電圧である。なお、電位ＶＳＳは、接地電位（ＧＮＤ）と等電位とすれば、電源回路９０１で生成する電位の種類を削減できる。
電圧生成回路９０３は、電位ＶＰＯＧを生成する回路である。電圧生成回路９０３は、電源回路９０１から与えられる電位ＶＯＲＧを基に電位ＶＰＯＧを生成できる。電圧生成回路９０５は、電位ＶＮＥＧを生成する回路である。電圧生成回路９０５は、電源回路９０１から与えられる電位ＶＯＲＧを基に電位ＶＮＥＧを生成できる。そのため、半導体装置９００は、異なる電源電圧で動作する回路９０４および回路９０６を有する場合でも、外部から与えられる単一の電源電圧を基に動作することができる。
図３２（Ｂ）は電位ＶＰＯＧで動作する回路９０４の一例であり、図３２（Ｃ）は回路９０４を動作させるための信号の波形の一例である。
図３２（Ｂ）に、トランジスタ９１１を示す。トランジスタ９１１のゲートに与える信号は、例えば、電位ＶＰＯＧと電位ＶＳＳを基に生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電位ＶＰＯＧ、非導通状態とする動作時に電位ＶＳＳとする。電位ＶＰＯＧは、図３２（Ｃ）に図示するように、電位ＶＯＲＧより大きい。そのため、トランジスタ９１１は、ソース（Ｓ）とドレイン（Ｄ）との間をより確実に導通状態にできる。その結果、回路９０４は、誤動作が低減された回路とすることができる。
図３２（Ｄ）は電位ＶＮＥＧで動作する回路９０６の一例、図３２（Ｅ）は回路９０６を動作させるための信号の波形の一例である。
図３２（Ｄ）では、バックゲートを有するトランジスタ９１２を示している。トランジスタ９１２のゲートに与える信号は、例えば、電位ＶＯＲＧと電位ＶＳＳを基にして生成される。当該信号は、トランジスタ９１１を導通状態とする動作時に電位ＶＯＲＧ、非導通状態とする動作時に電位ＶＳＳを基に生成される。また、トランジスタ９１２のバックゲートに与える信号は、電位ＶＮＥＧを基に生成される。電位ＶＮＥＧは、図３２（Ｅ）に図示するように、電位ＶＳＳ（ＧＮＤ）より小さい。そのため、トランジスタ９１２のしきい値電圧をプラス方向に変動させることができる。そのため、トランジスタ９１２をより確実に非導通状態とすることができ、ソース（Ｓ）とドレイン（Ｄ）との間を流れる電流を小さくできる。その結果、回路９０６は、誤動作が低減され、かつ低消費電力化が図られた回路とすることができる。
なお電位ＶＮＥＧを、トランジスタ９１２のバックゲートに直接印加する構成としてもよい。または、電位ＶＯＲＧと電位ＶＮＥＧを基に、トランジスタ９１２のゲートに与える信号を生成し、当該信号をトランジスタ９１２のバックゲートに印加する構成としてもよい。
また図３３（Ａ）、図３３（Ｂ）には、それぞれ図３２（Ｄ）、図３２（Ｅ）の変形例を示す。
図３３（Ａ）に示す回路図では、電圧生成回路９０５と、回路９０６と、の間に制御回路９２１によって導通状態が制御できるトランジスタ９２２を示す。トランジスタ９２２は、ｎチャネル型のトランジスタとする。制御回路９２１が出力する制御信号ＳＢＧは、トランジスタ９２２の導通状態を制御する信号である。また回路９０６が有するトランジスタ９１２Ａ、９１２Ｂは、トランジスタ９２２と同様のトランジスタである。
図３３（Ｂ）のタイミングチャートには、制御信号ＳＢＧの電位の変化を示し、トランジスタ９１２Ａ、９１２Ｂのバックゲートの電位の状態をノードＮＢＧの電位の変化で示す。制御信号ＳＢＧがハイレベルのときにトランジスタ９２２が導通状態となり、ノードＮＢＧが電位ＶＮＥＧとなる。その後、制御信号ＳＢＧがローレベルのときにノードＮＢＧが電気的にフローティングとなる。トランジスタ９２２のオフ電流が小さい場合、ノードＮＢＧが電気的にフローティングであっても、電位ＶＮＥＧを印加し続けることができる。
また図３４（Ａ）には、上述した電圧生成回路９０３に適用可能な回路構成の一例を示す。図３４（Ａ）に示す電圧生成回路９０３は、ダイオードＤ１乃至ダイオードＤ５、容量素子Ｃ１乃至容量素子Ｃ５、およびインバータＩＮＶを有する５段のチャージポンプである。クロック信号ＣＬＫは、容量素子Ｃ１乃至容量素子Ｃ５に直接、またはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電位ＶＯＲＧと電位ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、電位ＶＯＲＧの５倍の正電位に昇圧された電位ＶＰＯＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電位ＶＰＯＧを得ることができる。
また図３４（Ｂ）には、上述した電圧生成回路９０５に適用可能な回路構成の一例を示す。図３４（Ｂ）に示す電圧生成回路９０５は、ダイオードＤ１乃至ダイオードＤ５、容量素子Ｃ１乃至容量素子Ｃ５、およびインバータＩＮＶを有する４段のチャージポンプである。クロック信号ＣＬＫは、容量素子Ｃ１乃至容量素子Ｃ５に直接、またはインバータＩＮＶを介して与えられる。インバータＩＮＶの電源電圧を、電位ＶＯＲＧと電位ＶＳＳとを基に印加される電圧とすると、クロック信号ＣＬＫを与えることによって、グラウンド、即ち電位ＶＳＳから電位ＶＯＲＧの４倍の負電位に降圧された電位ＶＮＥＧを得ることができる。なお、ダイオードＤ１乃至ダイオードＤ５の順方向電圧は０Ｖとしている。また、チャージポンプの段数を変更することで、所望の電位ＶＮＥＧを得ることができる。
なお、上述した電圧生成回路９０３の回路構成は、図３４（Ａ）で示す回路図の構成に限らない。電圧生成回路９０３の変形例を図３５（Ａ）、図３５（Ｂ）、図３５（Ｃ）、図３６（Ａ）および図３６（Ｂ）に示す。
図３５（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０、容量素子Ｃ１１乃至容量素子Ｃ１４、およびインバータＩＮＶ１を有する。クロック信号ＣＬＫは、トランジスタＭ１乃至トランジスタＭ１０のゲートに直接、またはインバータＩＮＶ１を介して与えられる。クロック信号ＣＬＫを与えることによって、電位ＶＯＲＧの４倍の正電位に昇圧された電位ＶＰＯＧを得ることができる。なお、段数を変更することで、所望の電位ＶＰＯＧを得ることができる。図３５（Ａ）に示す電圧生成回路９０３Ａは、トランジスタＭ１乃至トランジスタＭ１０を上述したトランジスタとすることでオフ電流を小さくでき、容量素子Ｃ１１乃至容量素子Ｃ１４に保持した電荷の漏れを抑制できる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
また図３５（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４、容量素子Ｃ１５、容量素子Ｃ１６、およびインバータＩＮＶ２を有する。クロック信号ＣＬＫは、トランジスタＭ１１乃至トランジスタＭ１４のゲートに直接、またはインバータＩＮＶ２を介して与えられる。クロック信号ＣＬＫを与えることによって、電位ＶＯＲＧの２倍の正電位に昇圧された電位ＶＰＯＧを得ることができる。図３５（Ｂ）に示す電圧生成回路９０３Ｂは、トランジスタＭ１１乃至トランジスタＭ１４を上述したトランジスタとすることでオフ電流を小さくでき、容量素子Ｃ１５、容量素子Ｃ１６に保持した電荷の漏れを抑制できる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
また図３５（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１、トランジスタＭ１５、ダイオードＤ６、および容量素子Ｃ１７を有する。トランジスタＭ１５は、制御信号ＥＮによって、導通状態が制御される。制御信号ＥＮによって、電位ＶＯＲＧが昇圧された電位ＶＰＯＧを得ることができる。図３５（Ｃ）に示す電圧生成回路９０３Ｃは、インダクタＩ１を用いて昇圧を行うため、変換効率よく昇圧を行うことができる。
また図３６（Ａ）に示す電圧生成回路９０３Ｄは、図３４（Ａ）に示す電圧生成回路９０３のダイオードＤ１乃至ダイオードＤ５をダイオード接続したトランジスタＭ１６乃至トランジスタＭ２０に置き換えた構成に相当する。図３６（Ａ）に示す電圧生成回路９０３Ｄは、トランジスタＭ１６乃至トランジスタＭ２０を上述したトランジスタとすることでオフ電流を小さくでき、容量素子Ｃ１乃至容量素子Ｃ５に保持した電荷の漏れを抑制できる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
また図３６（Ｂ）に示す電圧生成回路９０３Ｅは、図３６（Ａ）に示す電圧生成回路９０３ＤのトランジスタＭ１６乃至トランジスタＭ２０を、バックゲートを有するトランジスタＭ２１乃至トランジスタＭ２５に置き換えた構成に相当する。図３６（Ｂ）に示す電圧生成回路９０３Ｅは、バックゲートにゲートと同じ電位を与えることができるため、トランジスタのオン電流を増やすことができる。そのため、効率的に電位ＶＯＲＧから電位ＶＰＯＧへの昇圧を図ることができる。
なお電圧生成回路９０３の変形例は、図３４（Ｂ）に示した電圧生成回路９０５にも適用可能である。この場合の回路図の構成を図３７（Ａ）、図３７（Ｂ）、図３７（Ｃ）、図３８（Ａ）および図３８（Ｂ）に示す。図３７（Ａ）に示す電圧生成回路９０５Ａは、クロック信号ＣＬＫを与えることによって、電位ＶＳＳから電位ＶＯＲＧの３倍の負電位に降圧された電位ＶＮＥＧを得ることができる。また図３７（Ｂ）に示す電圧生成回路９０５Ｂは、クロック信号ＣＬＫを与えることによって、電位ＶＳＳから電位ＶＯＲＧの２倍の負電位に降圧された電位ＶＮＥＧを得ることができる。
図３７（Ａ）、図３７（Ｂ）、図３７（Ｃ）、図３８（Ａ）および図３８（Ｂ）に示す電圧生成回路９０５Ａ、電圧生成回路９０５Ｂ、電圧生成回路９０５Ｃ、電圧生成回路９０５Ｄおよび電圧生成回路９０５Ｅでは、図３５（Ａ）、図３５（Ｂ）、図３５（Ｃ）、図３６（Ａ）および図３６（Ｂ）に示す電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｅにおいて、各配線に与える電位を変更すること、または素子の配置を変更した構成に相当する。図３７（Ａ）、図３７（Ｂ）、図３７（Ｃ）、図３８（Ａ）および図３８（Ｂ）に示す電圧生成回路９０５Ａ乃至９０５Ｅは、電圧生成回路９０３Ａ乃至電圧生成回路９０３Ｅと同様に、効率的に電位ＶＳＳから電位ＶＮＥＧへの降圧を図ることができる。
上述した半導体装置は、半導体装置が有する回路に必要な複数の電源電圧を内部で生成することができる。そのため半導体装置は、外部から与える電源電圧の種類を削減できる。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３９に示す。
図３９（Ａ）は携帯型ゲーム機であり、筐体１６０１、筐体１６０２、表示部１６０３、表示部１６０４、マイクロフォン１６０５、スピーカー１６０６、操作キー１６０７、スタイラス１６０８等を有する。なお、図３９（Ａ）に示した携帯型ゲーム機は、２つの表示部１６０３と表示部１６０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３９（Ｂ）は携帯データ端末であり、第１筐体１６１１、第２筐体１６１２、第１表示部１６１３、第２表示部１６１４、接続部１６１５、操作キー１６１６等を有する。第１表示部１６１３は第１筐体１６１１に設けられており、第２表示部１６１４は第２筐体１６１２に設けられている。そして、第１筐体１６１１と第２筐体１６１２とは、接続部１６１５により接続されており、第１筐体１６１１と第２筐体１６１２の間の角度は、接続部１６１５により変更が可能である。第１表示部１６１３における映像を、接続部１６１５における第１筐体１６１１と第２筐体１６１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部１６１３および第２表示部１６１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３９（Ｃ）はノート型パーソナルコンピュータであり、筐体１６２１、表示部１６２２、キーボード１６２３、ポインティングデバイス１６２４等を有する。
図３９（Ｄ）は電気冷凍冷蔵庫であり、筐体１６３１、冷蔵室用扉１６３２、冷凍室用扉１６３３等を有する。
図３９（Ｅ）はビデオカメラであり、第１筐体１６４１、第２筐体１６４２、表示部１６４３、操作キー１６４４、レンズ１６４５、接続部１６４６等を有する。操作キー１６４４およびレンズ１６４５は第１筐体１６４１に設けられており、表示部１６４３は第２筐体１６４２に設けられている。そして、第１筐体１６４１と第２筐体１６４２とは、接続部１６４６により接続されており、第１筐体１６４１と第２筐体１６４２の間の角度は、接続部１６４６により変更が可能である。表示部１６４３における映像を、接続部１６４６における第１筐体１６４１と第２筐体１６４２との間の角度にしたがって切り替える構成としてもよい。
図３９（Ｆ）は自動車であり、車体１６５１、車輪１６５２、ダッシュボード１６５３、ライト１６５４等を有する。
＜表示領域または発光領域に曲面を有する電子機器＞
以下では、本発明の一態様に係る電子機器の一例である表示領域または発光領域に曲面を有する電子機器について、図４０を参照しながら説明する。なお、ここでは、電子機器の一例として、情報機器、特に携帯性を有する情報機器（携帯機器）について説明する。携帯性を有する情報機器としては、例えば、携帯電話機（ファブレット、スマートフォン（スマホ））、タブレット端末（スレートＰＣ）なども含まれる。
図４０（Ａ−１）は、携帯機器１３００Ａの外形を説明する斜視図である。図４０（Ａ−２）は、携帯機器１３００Ａの上面図である。図４０（Ａ−３）は、携帯機器１３００Ａの使用状態を説明する図である。
図４０（Ｂ−１）および図４０（Ｂ−２）は、携帯機器１３００Ｂの外形を説明する斜視図である。
図４０（Ｃ−１）および図４０（Ｃ−２）は、携帯機器１３００Ｃの外形を説明する斜視図である。
＜携帯機器＞
携帯機器１３００Ａは、例えば電話、電子メール作成閲覧、手帳または情報閲覧などの機能から選ばれた一つまたは複数の機能を有する。
携帯機器１３００Ａは、筐体の複数の面に沿って表示部が設けられている。例えば、可とう性を有する表示装置を、筐体の内側に沿うように配置することで表示部を設ければよい。これにより、文字情報や画像情報などを第１の領域１３１１または／および第２の領域１３１２に表示することができる。
例えば、３つの操作の用に供する画像を第１の領域１３１１に表示することができる（図４０（Ａ−１）参照。）。また、図中に破線の矩形で示すように文字情報などを第２の領域１３１２に表示することができる（図４０（Ａ−２）参照。）。
携帯機器１３００Ａの上部に第２の領域１３１２を配置した場合、携帯機器１３００Ａを洋服の胸ポケットに収納したままの状態で、携帯機器１３００Ａの第２の領域１３１２に表示された文字や画像情報を、使用者は容易に確認することができる（図４０（Ａ−３）参照。）。例えば、着信した電話の発信者の電話番号または氏名などを、携帯機器１３００Ａの上方から観察できる。
なお、携帯機器１３００Ａは、表示装置と筐体との間、表示装置内または筐体上に入力装置などを有してもよい。入力装置は、例えば、タッチセンサー、光センサー、超音波センサーなどを用いればよい。入力装置を表示装置と筐体との間または筐体上に配置する場合、マトリクススイッチ方式、抵抗膜方式、超音波表面弾性波方式、赤外線方式、電磁誘導方式、静電容量方式などのタッチパネルを用いればよい。また、入力装置を表示装置内に配置する場合、インセルタイプのセンサー、またはオンセルタイプのセンサーなどを用いればよい。
なお、携帯機器１３００Ａは、振動センサーなどと、当該振動センサーなどに検知された振動に基づいて、着信を拒否するモードに移行するプログラムを記憶した記憶装置を備えることができる。これにより、使用者は携帯機器１３００Ａを洋服の上から軽く叩いて振動を与えることにより着信を拒否するモードに移行させることができる。
携帯機器１３００Ｂは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える最も長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｂは、最も長い屈曲部に沿って設けられた第２の領域１３１２を側面に向けて使用することができる。
携帯機器１３００Ｃは、第１の領域１３１１および第２の領域１３１２を有する表示部と、表示部を支持する筐体１３１０を有する。
筐体１３１０は複数の屈曲部を備え、筐体１３１０が備える二番目に長い屈曲部が、第１の領域１３１１と第２の領域１３１２に挟まれる。
携帯機器１３００Ｃは、第２の領域１３１２を上部に向けて使用することができる。
本実施例では、酸化物半導体上に酸化シリコンを介して水素含有層を形成した試料を作製し、加熱処理後の電気特性を測定した。
以下に試料の作製方法を示す。
まず、ガラス基板上に、酸化物半導体である厚さが５０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を成膜した。Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（４：２：４．１［原子数比］）ターゲットを用いたスパッタリング法によって行った。成膜ガスは、酸素ガスを３０体積％含むアルゴンガスおよび酸素ガスの混合ガスを用いた。成膜圧力は０．６Ｐａとした。電源には交流（ＡＣ）電源を用い、２５００Ｗの電力を印加した。
次に、フォトリソグラフィ工程によってＩｎ−Ｇａ−Ｚｎ酸化物の一部をエッチングすることで、上面から見たときに略正方形状となるＩｎ−Ｇａ−Ｚｎ酸化物を形成した。
次に、窒素ガス雰囲気において４５０℃１時間の加熱処理を行った。次に、大気に暴露することなく、酸素ガス雰囲気において４５０℃１時間の加熱処理を行った。
次に、厚さが５０ｎｍのタングステンと、厚さが４００ｎｍのアルミニウムと、厚さが１００ｎｍのチタンと、を順にスパッタリング法によって成膜した。
次に、フォトリソグラフィ工程によってタングステン、アルミニウムおよびチタンの一部をエッチングすることで電極を４つ形成した。なお、４つの電極は、略正方形状のＩｎ−Ｇａ−Ｚｎ酸化物の四隅に、最近接距離が１０ｍｍとなるように配置した。
次に、厚さが５０ｎｍの第１の酸化シリコンと、厚さが４００ｎｍの第２の酸化シリコンと、を順にＰＥＣＶＤ法によって成膜した。
第１の酸化シリコンは、成膜ガスは、モノシランガスを３０ｓｃｃｍおよび亜酸化窒素ガスを４０００ｓｃｃｍの混合ガスを用いた。成膜圧力は４０Ｐａとした。電源にはＲＦ電源（１３．５６ＭＨｚ）を用い、１５０Ｗの電力を印加した。基板温度は２２０℃とした。
第２の酸化シリコンは、成膜ガスは、モノシランガスを１６０ｓｃｃｍおよび亜酸化窒素ガスを４０００ｓｃｃｍの混合ガスを用いた。成膜圧力は２００Ｐａとした。電源にはＲＦ電源（１３．５６ＭＨｚ）を用い、１５００Ｗの電力を印加した。基板温度は２２０℃とした。
次に、窒素ガスを８０体積％、および酸素ガスを２０体積％含む雰囲気において３５０℃１時間の加熱処理を行うことで試料Ａを作製した。
次に、試料Ａと同じ条件の試料に対し、さらに厚さが４００ｎｍの非晶質シリコンをＰＥＣＶＤ法によって成膜した。
非晶質シリコンは、成膜ガスは、モノシランガスを１５０ｓｃｃｍおよび水素ガスを４００ｓｃｃｍの混合ガスを用いた。成膜圧力は８０Ｐａとした。電源にはＲＦ電源（１３．５６ＭＨｚ）を用い、２００Ｗの電力を印加した。基板温度は２２０℃とした。
次に、フォトリソグラフィ工程によって非晶質シリコンの設けられる領域が１０ｍｍ×１０ｍｍとなるように、その一部をエッチングすることで試料Ｂを作製した。
なお、測定のため、試料Ａおよび試料Ｂには、４つの電極の一部が露出するように開口部を形成した。また、測定前には、試料Ａおよび試料Ｂに対して、窒素ガス雰囲気で２５０℃１時間の加熱処理を行った。
次に、各試料における電気特性の評価を行った。電気特性の評価は、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔ８３００シリーズを用いて行った。結果を表１に示す。
表１より、非晶質シリコンを形成した試料Ｂは、試料Ａと比べてキャリア密度が高く、抵抗率が低くなった。以下では、試料間でキャリア密度および抵抗率に差が生じた要因について調査した結果を示す。
まず、石英基板上に厚さが４００ｎｍの非晶質シリコンをＰＥＣＶＤ法によって成膜した。
非晶質シリコンは、成膜ガスは、モノシランガスを１５０ｓｃｃｍおよび水素ガスを４００ｓｃｃｍの混合ガスを用いた。成膜圧力は８０Ｐａとした。電源にはＲＦ電源（１３．５６ＭＨｚ）を用い、２００Ｗの電力を印加した。基板温度は２２０℃とした。即ち、試料Ｂで用いた非晶質シリコンと同じ条件とした。
次に、非晶質シリコンの形成された石英基板を１０ｍｍ×１０ｍｍに分断することで試料Ｃを作製した。
次に、試料ＣのＴＤＳを行った。ＴＤＳは、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用いた。
結果を図４１に示す。なお、図４１（Ａ）は質量電荷比（Ｍ／Ｚ）が２（Ｈ２など）の結果であり、図４１（Ｂ）は質量電荷比が１７（ＯＨ、ＮＨ３など）の結果であり、図４１（Ｃ）は質量電荷比が１８（Ｈ２Ｏなど）の結果である。
図４１（Ａ）より、試料Ｃは、水素ガスを放出することがわかった。また、試料Ｅは試料Ｄよりも水素ガスの放出量が低減していることがわかった。具体的には、温度範囲５３℃以上５８４℃以下の範囲で１．２×１０１７／ｃｍ２、温度範囲５３℃以上２５０℃以下の範囲で１．３×１０１６／ｃｍ２であった。図４１（Ｂ）および図４１（Ｃ）より、試料Ｃは、ＯＨ，ＮＨ３およびＨ２Ｏなどの放出が水素ガスと比べてほとんどないことがわかった。
したがって、試料Ｂに用いられている非晶質シリコンが、水素含有層として水素を放出する機能を有することがわかる。非晶質シリコン中の水素がＩｎ−Ｇａ−Ｚｎ酸化物まで拡散することでキャリア密度が増大した可能性が高い。
なお、該非晶質シリコンは、ＳＩＭＳで測定した水素濃度が６×１０２１ａｔｏｍｓ／ｃｍ３であった。
１０３ 水素含有層
１０５ａ 欠陥
１０５ｂ 欠陥
１０６ 酸化物半導体
１０７ 過剰水素
１０９ 酸化物導電体
１１４ 絶縁体
４００ 基板
４０２ 絶縁体
４０３ 水素含有層
４０４ 導電体
４０６ 酸化物半導体
４０６ｉ 領域
４０６ｎ１ 領域
４０６ｎ２ 領域
４１０ 絶縁体
４１２ 絶縁体
４１３ 導電体
４１４ 絶縁体
４３０ イオン
５００ 基板
５０３ 水素含有層
５０３ａ 導電体
５０３ｂ 導電体
５０４ 導電体
５０５ 導電体
５０６ 酸化物半導体
５０７ 酸化物半導体
５０７ｉ 領域
５０７ｎ 領域
５０８ 保護層
５１２ 絶縁体
５１３ 導電体
５１４ 導電体
５１６ａ 導電体
５１６ｂ 導電体
５１６ｃ 導電体
５１８ 絶縁体
５２０ 絶縁体
５２２ 絶縁体
５２３ｉ 層
５２３ｎ 層
５２３ｐ 層
５２４ 導電体
５２５ 導電体
５２８ 絶縁体
５３０ イオン
５５０ トランジスタ
５５１ トランジスタ
５５２ トランジスタ
５６０ 容量素子
５８０ フォトダイオード
７００ 基板
７０２ 絶縁体
７０４ 導電体
７０５ 導電体
７０６ａ 酸化物絶縁体
７０６ｂ 酸化物半導体
７０６ｃ 酸化物絶縁体
７０７ａ 酸化物導電体
７０７ｂ 酸化物導電体
７０７ｃ 酸化物導電体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１３ａ 導電体
７１３ｂ 導電体
７１８ 絶縁体
７１９ 発光素子
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
８０１ 半導体基板
８０２ 基板
８０３ 絶縁体
８０４ 絶縁体
８０５ 絶縁体
８０６ 接着層
８０７ フィルタ
８０８ フィルタ
８０９ フィルタ
８１１ 絶縁体
８１２ 絶縁体
８１３ 絶縁体
８１４ 絶縁体
８１５ 絶縁体
８１６ 絶縁体
８１７ 絶縁体
８１８ 絶縁体
８１９ 絶縁体
８２０ 絶縁体
８２１ 絶縁体
８３１ 導電体
８３２ 導電体
８３３ 導電体
８３４ 導電体
８３５ 導電体
８３６ 導電体
８３７ 導電体
８３８ 導電体
８３９ 導電体
８４０ 導電体
８４１ 導電体
８４２ 導電体
８４３ 導電体
８４４ 導電体
８４５ 導電体
８４６ 導電体
８４７ 導電体
８４８ 導電体
８４９ 導電体
８５０ 導電体
８５１ 導電体
８５２ 導電体
８５３ 導電体
８５４ 導電体
８５５ 導電体
８５６ 導電体
８５７ 導電体
８５８ 導電体
８５９ 導電体
８６０ 導電体
８６１ 導電体
８６２ 導電体
８７１ 絶縁体
８７２ 導電体
８７３ 絶縁体
８７４ 絶縁体
８７５ 領域
８７６ 領域
８７７ 絶縁体
８７８ 絶縁体
８８１ 絶縁体
８８２ 導電体
８８３ 絶縁体
８８４ 絶縁体
８８５ 領域
８８６ 領域
８８７ 層
８８８ 層
８９１ トランジスタ
８９２ トランジスタ
８９３ 発光層
９００ 半導体装置
９０１ 電源回路
９０２ 回路
９０３ 電圧生成回路
９０３Ａ 電圧生成回路
９０３Ｂ 電圧生成回路
９０３Ｃ 電圧生成回路
９０３Ｄ 電圧生成回路
９０３Ｅ 電圧生成回路
９０４ 回路
９０５ 電圧生成回路
９０５Ａ 電圧生成回路
９０５Ｂ 電圧生成回路
９０５Ｃ 電圧生成回路
９０５Ｄ 電圧生成回路
９０５Ｅ 電圧生成回路
９０６ 回路
９１１ トランジスタ
９１２ トランジスタ
９１２Ａ トランジスタ
９１２Ｂ トランジスタ
９２１ 制御回路
９２２ トランジスタ
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１３００Ａ 携帯機器
１３００Ｂ 携帯機器
１３００Ｃ 携帯機器
１３１０ 筐体
１３１１ 領域
１３１２ 領域
１５２１ ルーティングスイッチエレメント
１５２２ ロジックエレメント
１５２３ コンフィギュレーションメモリ
１５２４ ルックアップテーブル
１５２５ レジスタ
１５２６ セレクタ
１５２７ コンフィギュレーションメモリ
１６０１ 筐体
１６０２ 筐体
１６０３ 表示部
１６０４ 表示部
１６０５ マイクロフォン
１６０６ スピーカー
１６０７ 操作キー
１６０８ スタイラス
１６１１ 筐体
１６１２ 筐体
１６１３ 表示部
１６１４ 表示部
１６１５ 接続部
１６１６ 操作キー
１６２１ 筐体
１６２２ 表示部
１６２３ キーボード
１６２４ ポインティングデバイス
１６３１ 筐体
１６３２ 冷蔵室用扉
１６３３ 冷凍室用扉
１６４１ 筐体
１６４２ 筐体
１６４３ 表示部
１６４４ 操作キー
１６４５ レンズ
１６４６ 接続部
１６５１ 車体
１６５２ 車輪
１６５３ ダッシュボード
１６５４ ライト
２０５４ フィルタ
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子

Claims (8)

  1. 第１の絶縁体上に酸化物半導体を形成し、
    前記第１の絶縁体上および前記酸化物半導体上に第２の絶縁体を成膜し、
    前記第２の絶縁体上に第１の導電体を成膜し、
    前記第１の導電体上にエッチングマスクを形成し、
    前記エッチングマスクをマスクとして前記第１の導電体をエッチングすることで、前記酸化物半導体と重なる領域を有する第２の導電体を形成し、
    前記エッチングマスクを除去し、
    前記第２の絶縁体上および前記第２の導電体上に水素含有層を成膜した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
  2. 請求項１において、
    前記水素含有層の形成前に、前記第２の導電体の側面に接する第３の絶縁体を形成することを特徴とする半導体装置の作製方法。
  3. 請求項１または請求項２において、
    前記第２の絶縁体は酸化シリコンを有することを特徴とする半導体装置の作製方法。
  4. 第１の絶縁体上に第１の導電体を形成し、
    前記第１の絶縁体上および前記第１の導電体上に第２の絶縁体を成膜し、
    前記第２の絶縁体上に第１の酸化物半導体および第２の酸化物半導体を形成し、
    前記第２の絶縁体上および前記第１の酸化物半導体上に第３の絶縁体を形成し、
    前記第２の酸化物半導体上および前記第３の絶縁体上に第４の絶縁体を成膜し、
    前記第４の絶縁体上に水素含有層を成膜した後、加熱処理を行うことを特徴とする半導体装置の作製方法。
  5. 請求項４において、
    前記加熱処理の後、前記水素含有層を除去し、
    前記第４の絶縁体上に第２の導電体を成膜し、
    前記第２の導電体上にエッチングマスクを形成し、
    前記エッチングマスクをマスクとして前記第２の導電体をエッチングすることで、前記第２の酸化物半導体と重なる領域を有する第３の導電体を形成することを特徴とする半導体装置の作製方法。
  6. 請求項４において、
    前記加熱処理の後、前記水素含有層上にエッチングマスクを形成し、
    前記エッチングマスクをマスクとして前記水素含有層をエッチングすることで、前記第２の酸化物半導体と重なる領域を有する水素含有層を形成することを特徴とする半導体装置の作製方法。
  7. 請求項１乃至請求項６のいずれか一において、
    前記水素含有層は、二次イオン質量分析法において水素濃度が１×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする半導体装置の作製方法。
  8. 請求項１乃至請求項７のいずれか一において、
    前記水素含有層は、非晶質シリコンを有することを特徴とする半導体装置の作製方法。
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