JP2017055024A - 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法 - Google Patents

Abstract

【課題】フリップチップ実装に適し、チップサイズの小型化が可能で、外部端子部の樹脂の密着性等品質不具合が少なく、かつ、生産性が高い半導体素子実装用基板及び半導体装置、並びにそれらの製造方法を提供する。【解決手段】半導体素子実装領域１１に半導体素子が実装され、樹脂封止された後に除去可能な導電性基板１０と、導電性基板１０の表面上の、半導体素子実装領域１１及び前記半導体素子の電極が接続可能な内部端子部３１を含む領域に層状に設けられ、導電性基板１０と同時に除去可能な内部端子支持部２０と、内部端子支持部２０内の内部端子部３１となる領域と導電性基板１０とに跨がるように内部端子支持部２０及び導電性基板１０の表面上に段差を有して連続して形成され、導電性基板１０が除去されたときに露出した底面が外部端子部３２となる層状のリード部３０と、を有する。【選択図】図１

Description

本発明は、半導体素子実装用基板及び半導体装置、並びにそれらの製造方法に関する。

近年、携帯電話に代表されるように、電子機器の小型化・軽量化が急速に進み、それら電子機器に用いられる半導体装置も小型化・軽量化・高機能化が要求されている。特に、半導体装置の厚みについて、薄型化が要求されている。かかる要求に応えるため、ＱＦＰ（Quad Flat Package）等の金属材料を加工したリードフレームを用いた半導体装置から、以下のような導電性基板を最終的に除去する半導体装置が開発されてきている。

具体的には、導電性を有する基板の一面側に、所定のパターニングを施したレジストマスクを形成する。レジストマスクから露出した基板に導電性金属をめっきし、半導体素子実装用のダイパッド部と外部と接続するためのリード部とを形成し、そのレジストマスクを除去することで、半導体素子実装用基板を形成する。形成した半導体素子実装用基板に半導体素子を実装し、ワイヤボンディングした後に樹脂封止を行い、導電性基板を除去してダイパッド部やリード部を露出させ、半導体装置を完成させる。また、導電性基板の一部に凹部を形成し、その部分に導電性金属をめっきする方法も提案されている。（例えば、特許文献１、２参照）。

特開平１０−１１６９３５号公報 特開２００６−９３５７５号公報

ところで、半導体素子とリード部を連結する際には、一般的に、金線を使用したワイヤボンディング方式が採用されていた。しかし、近年のAu価格の高騰で金線を使用せず、半導体素子とリード部を直接接続するフリップチップ方式の採用が増えてきている。この、フリップチップ方式では、外部機器と接続する外部端子部と、半導体素子と接続する内部端子部の位置が異なっている。外部端子部の配置は、標準化された指定のピッチで配置される。一方、内部端子部は、フリップチップ方式では、ほぼチップサイズの外周部近辺に配置され、チップサイズはコストダウンのため集積化され、小さくなる傾向にある。このため、特許文献１や特許文献２に記載の半導体装置では、外部端子部と内部端子部をめっき層で連結し、配線部を形成している。例えば、特許文献１の図２７や特許文献２の図１がこれに該当する。

上述の半導体装置において、特許文献１に記載された半導体装置は、外部端子部を樹脂の突起で形成し、その表面層をめっきしている。このため、めっき層と樹脂との密着性が弱く、めっきが剥がれる等の不具合が発生することがある。特許文献２に記載された半導体装置においては、導電性基板の一部に凹部を形成し、この凹部に配線基板等で使用するビアフィリング液を使用し、穴埋め電気銅めっきを施している。しかし、ビアフィリング液を用いた穴埋め電気銅めっきは、めっき電流が凹部底面に集中して凹部のめっきが厚くなり易く、穴埋めを行った際には、凹部と配線部の先端部でめっき厚さに差が生じやすく、かつめっき厚さを制御することが難しいという問題があった。

そこで、本発明は、特にフリップチップ実装に適し、チップサイズの小型化が可能で、外部端子部の樹脂の密着性等品質不具合が少なく、かつ、生産性が高い半導体素子実装用基板及び半導体装置、並びにそれらの製造方法を提供することを目的とする。

上記目的を達成するため、本発明の一態様に係る半導体素子実装用基板は、半導体素子を実装可能な半導体素子実装領域を有し、該半導体素子実装領域に前記半導体素子が実装され、樹脂封止された後に除去可能な導電性基板と、
該導電性基板の表面上の、前記半導体素子実装領域及び前記半導体素子の電極が接続可能な内部端子部を含む領域に層状に設けられ、前記導電性基板と同時に除去可能な内部端子支持部と、
該内部端子支持部内の前記内部端子部となる領域と前記導電性基板とに跨がるように前記内部端子支持部及び前記導電性基板の表面上に段差を有して連続して形成され、前記導電性基板が除去されたときに露出した底面が外部端子部となる層状のリード部と、を有する。

本発明の他の態様に係る半導体装置は、所定の半導体実装領域に設けられた半導体素子と、
該半導体素子と対向して設けられ、上面視にて前記半導体素子実装領域を含むように設けられた層状の第１の樹脂と、
該第１の樹脂上と該第１の樹脂の外部に跨るように、段差を有して連続的に層状に形成され、前記第１の樹脂の外部の領域の底面は前記第１の樹脂の底面と連続した同一面を形成するように設けられ、前記第１の樹脂上に内部端子部、前記第１の樹脂の外部の底面に外部端子部を有するリード部と、
前記半導体素子と前記内部端子部とを電気的に接続する接続手段と、
前記第１の樹脂の底面及び前記外部端子部を除く前記半導体素子、前記リード部の上面及び側面、及び前記接続手段を封止する第２の樹脂と、を有する。

本発明の他の態様に係る半導体素子実装用基板の製造方法は、導電性基板上に、半導体素子実装領域及び内部端子部となるべき領域を含むように第１のめっき層を形成する工程と、
該第１のめっき層内の前記内部端子部となるべき領域の表面と前記第１のめっき層の外部の前記導電性基板の表面とに、連続的に段差を有して跨がるように第２のめっき層を形成することにより、リード部を形成する工程と、を有する。

本発明の他の態様に係る半導体装置の製造方法は、前記半導体素子実装用基板の製造方法により製造された半導体素子実装用基板の前記半導体素子実装領域に半導体素子を実装し、該半導体素子の電極を前記内部端子に所定の接続手段を用いて電気的に接続する工程と、
前記導電性基板上を、前記第１のめっき層、前記第２のめっき層、前記接続手段及び前記半導体素子を含めて第１の樹脂で樹脂封止する工程と、
前記導電性基板及び前記第１のめっき層を除去する工程と、
前記第１のめっき層が形成されていた領域を第２の樹脂で封止する工程と、を有する。

本発明によれば、チップサイズを小型化できるとともに、生産性を高めることができる。

本発明の実施形態に係る半導体素子実装用基板の一例を示す断面図である。 内部端子支持部の端部及びリード部が形成された部分を拡大して示した部分拡大断面図である。 本発明の実施形態に係る半導体装置の一例の断面図である。 本発明の実施形態に係る半導体素子実装用基板の構成例を示した図である。図４（ａ）は、本発明の実施形態に係る半導体素子実装用基板の一例を示す断面図である。図４（ｂ）は、本発明の実施形態に係る半導体素子実装用基板の一例を示す平面図である。 本発明の実施形態に係る半導体素子実装用基板の製造方法の一例の前半の一連の工程を示した図である。図５（ａ）は、導電性基板用意工程の一例を示した図である。図５（ｂ）は、内部端子支持部めっき用レジスト形成工程の一例を示した図である。図５（ｃ）は、内部端子支持部めっき工程の一例を示した図である。図５（ｄ）は、内部端子支持部めっき用レジスト剥離工程の一例を示した図である。 本発明の実施形態に係る半導体素子実装用基板の製造方法の一例の後半の一連の工程を示した図である。図６（ａ）は、リード部めっき用レジスト形成工程の一例を示した図である。図６（ｂ）は、リード部めっき工程の一例を示した図である。図６（ｃ）は、リード部めっき用レジスト剥離工程の一例を示した図である。 本発明の実施形態に係る半導体装置の製造方法の一例の前半の一連の工程を示した図である。図７（ａ）は、バンプ形成工程の一例を示した図である図７（ｂ）は、半導体素子実装工程の一例を示した図である。図７（ｃ）は、第１の樹脂封止工程の一例を示した図である。 本発明の実施形態に係る半導体装置の製造方法の一例の後半の一連の工程を示した図である。図８（ａ）は、導電性基板除去工程の一例を示した図である。図８（ｂ）は、第２の樹脂封止工程の一例を示した図である。図８（ｃ）は、個片化工程の一例を示した図である。

以下、図面を参照して、本発明を実施するための形態の説明を行う。

［半導体素子実装用基板及び半導体装置］
図１は、本発明の実施形態に係る半導体素子実装用基板の一例を示す断面図である。本実施形態に係る半導体素子実装用基板５０は、導電性基板１０と、その表面上に配置された内部端子支持部２０と、リード部３０とで構成されている。導電性基板１０の表面上には、半導体素子を実装するための半導体素子実装領域１１が設けられ、半導体素子実装領域１１を含むように内部端子支持部２０が設けられる。リード部３０は、内部端子支持部２０の端部の表面と、内部端子支持部２０の外部の導電性基板１０の表面とに跨るように、段差を有して連続して設けられる。

半導体素子実装領域１１は、導電性基板１０の表面上の半導体素子を実装可能な領域であり、例えば導電性基板１０の中央領域に設けられる。

導電性基板１０は、表面上に内部端子支持部２０及びリード部３０が形成される基板であり、電気めっきにより内部端子支持部２０及びリード部３０を形成することが可能なように、導電性を有する材料から構成される。使用する導電性基板１０の材質は、導電性が得られれば特に限定はないが、一般的には金属材料が用いられる。また、導電性基板１０は、半導体装置製造過程で、半導体素子等を樹脂封止後溶解除去される。一般的には、選択除去が可能なＣｕまたはＣｕ合金等が用いられる。

リード部３０は、導電性基板１０の表面上にめっき加工により形成されためっき層である。リード部３０は、内部端子部３１と外部端子部３２とを有する。内部端子部３１は、内部端子支持部２０の上に形成されためっき層である。外部端子部３２は、導電性基板１０と底面が接触しためっき層である。内部端子部３１と外部端子部３２とは、同時にめっき加工され、連続した１つのめっき層として形成される。内部端子支持部２０の端部を跨ぐように連続的に形成されるため、内部端子支持部２０と導電性基板１０との間に形成される段差を跨ぐように形成され、段差を有するめっき層として形成される。なお、リード部３０の詳細については、後述する。

内部端子支持部２０は、リード部３０のうち、内部端子部３１を支持するために形成されためっき層である。内部端子部３１は、フリップチップ方式により半導体素子の電極がはんだバンプにより接続されるとともに、半導体素子が直接実装されるため、外部端子部３２よりも高い位置に配置されることが好ましい。内部端子支持部２０は、所定の厚さを有して導電性基板１０の表面よりも高い表面を有し、内部端子部３１を導電性基板１０の表面よりも高い位置で支持する。

なお、内部端子支持部２０は、半導体素子実装領域１１を含み、更に内部端子部３１の少なくとも一部が形成される領域を含む大きさに設定される。フリップチップ方式の場合、半導体素子実装領域１１と内部端子部３１の少なくとも一部は上面視で重なる位置に配置される必要があり、内部端子支持部２０は、半導体実装領域１１と内部端子部３１とが上面視で重なる位置を含むように形成される。

図２は、内部端子支持部２０の端部及びリード部３０が形成された部分を拡大して示した部分拡大断面図である。図２に示されるように、導電性基板１０の表面上に内部端子支持部２０が形成され、内部端子支持部２０の外周境界線を横切って覆うようにリード部３０が形成されている。リード部３０のうち、内部端子支持部２０上に形成された箇所が内部端子部３１となり、導電性基板１０の表面上に形成された箇所が外部端子部３２となる。内部端子部３１と外部端子部３２は、形成される面の高さが異なるので、両者の間には段差が生じ、段差部３３が形成される。段差部３３は、内部端子部３１の表面よりもやや高く隆起し、なだらかに外部端子部３２の方に下降して傾斜面を形成する。

内部端子支持部２０は、内部端子部３１を外部端子部３２よりも高く支持できれば種々の高さに設定可能であるが、例えば、２０μｍ以上１００μｍ以下に設定されることが好ましく、２０μｍ以上４０μｍ以下に設定されることが更に好ましい。内部端子支持部２０は、種々の材料で構成されてよいが、半導体装置の製造過程で、導電性基板１０とともに除去可能な材料で構成されることが好ましい。例えば、導電性基板１０がＣｕ又はＣｕ合金で構成された場合、内部端子支持部２０をＣｕで構成すれば、導電性基板１０の溶解除去に用いる溶剤で内部端子支持部２０も同時に溶解除去することが可能であり、製造工程を簡素にすることができる。

内部端子部３１は、表面上にはんだバンプが形成され、表面上に半導体素子が実装される。一方、外部端子部３２は、導電性基板１０が除去されたときに底面が露出し、底面が外部端子部３２の接続面として機能する。よって、リード部３０は、端子として接続されるのに適した材料から構成されることが好ましく、例えば、はんだバンプの濡れ性が良好になるような金属材料が選択されることが好ましい。このような金属としては、Ａｕ、Ｎｉ、Ｐｄ等の貴金属が挙げられる。例えば、Ａｕ、Ｎｉ、Ｐｄのめっき層又はこれらの積層めっき層でリード部３０を構成してもよい。

次に、図３を用いて、本発明の実施形態に係る半導体素子実装用基板を用いた半導体装置の一例について説明する。図３は、本発明の実施形態に係る半導体装置の一例の断面図である。

図３に示すように、本発明の実施形態に係る半導体装置１００は、半導体素子６０が、半導体素子６０の電極６１とリード部３０の内部端子部３１とをフリップチップ方式にて、バンプ７０等を介して接続されている。また、半導体素子６０及びバンプ７０等の接続部、リード部３０の内部端子部３１を含めて全体が第１の封止樹脂８０により樹脂封止されている。また、少なくともリード部３０の内部端子部３１の下面は、第２の封止樹脂９０で樹脂封止されている。外部端子部３２の底面は、第１の封止樹脂８０及び第２の封止樹脂９０から露出し、外部機器とはんだ接合するための外部接続端子となる。

また、図１で存在していた導電性基板１０及び内部端子支持部２０は存在しない。導電性基板１０及び内部端子支持部２０は、第１の封止樹脂８０により樹脂封止が行われた後、溶解除去されている。つまり、図１で示した半導体素子実装用基板５０のリード部３０と半導体素子６０の電極６１とがフリップチップ実装によりバンプ７０を介して接続された後、半導体素子実装用基板５０上で第１の封止樹脂８０により樹脂封止が行われる。樹脂封止の後、導電性基板１０及び内部端子支持部２０が除去される。

本発明の実施形態に係る半導体素子実装用基板５０及び半導体装置１００の特徴は、少なくとも、リード部３０の内部端子部３１の下面に内部端子支持部２０が形成され、その後、導電性基板１０と同時に除去されることにある。

内部端子支持部２０は、導電性基板上１０にリード部３０をめっき加工する前に形成する。その後、リード部３０は、外部端子部３２が導電性基板１０上に、内部端子部３１が内部端子支持部２０上に位置するように、１つの連続するめっき層としてめっき加工にて形成される。その後、半導体素子６０と内部端子部３１とを接続する。例えば、フリップチップ方式で半導体素子６０を実装する場合、内部端子部３１の下側部には内部端子支持部２０があるため、加熱や加圧等を加えても問題なく実施できる。その後、内部端子部３１、外部端子部３２、半導体素子６０、バンプ７０を含め導電性基板１０の上面が樹脂封止され、更にその後、導電性基板１０を溶解除去する時、内部端子支持部２０も同時に溶解除去される。内部端子支持部２０を除去することにより、内部端子部３１がバンプ７０を除き各々独立し、また、内部端子部３１の下面は、内部端子支持部２０の厚さ分窪んだ位置で、第１の封止樹脂８０から露出する。その後、この窪み部に第２の封止樹脂９０が樹脂封止され、前工程で露出していた内部端子部３１の下面は第２の封止樹脂９０で覆われる。よって、最終的には、外部端子部３２の下面のみが第１の封止樹脂８０、第２の封止樹脂９０から露出する。これにより、内部端子部３１の下面を外部に露出させず、外部機器と接触するリスクをなくしている。

また、本発明の実施形態においては、リード部３０をめっき加工で形成する際、ほぼ平面上にめっき加工することで、めっき厚さのばらつきを抑える効果がある。上述した特許文献２において、導電性基板１０に凹部を設け、その後凹部を含めてめっき用レジストを作製し、レジストのない導電性基板が露出している部分を穴埋めめっきにてめっき層を形成する旨の記載がある。この穴埋めめっきについては、配線基板等で使用するビアフィリング液を使用すると良いと記載されている。ビアフィリング液を用いると、めっき電流が凹部底面に集中して凹部のめっきが厚くなり穴埋めを行うことができる。但し、凹部と導電性基板上の配線部とを同時にめっきを行うため、凹部と配線部の先端部にはめっき厚さに差が生じ、凹部が高くなる傾向にある。また、ビアフィリング液を使用した穴埋めめっきのため、配線部のめっき厚さを個々に制御することは難しくばらつきが生じる。このため、接続部の平坦性を確保すること（配線部のめっき厚さのばらつきを抑えること）が難しい場合がある。接続方法がワイヤボンディング方式の場合には、ある程度のめっき厚みを確保できれば良いが、フリップチップ実装では、一つの半導体装置内で各内部端子部を同時に実装するため、個々の内部端子部の接続部のめっき厚の高さが同一でないと未着不具合が発生する。フリップチップ方式の接続方法では、一般的に一つの半導体装置内のめっき厚の差を少なくとも３μｍ以下、好ましくは２μｍに抑える必要があり、上述の製造方法では、フリップチップ方式による半導体素子の実装は非常に難しい。

本発明は、上述の問題点を踏まえて提案されたものである。本発明の実施形態においては、特許文献２にあるような、導電性基板に凹部を設け、その部分に穴埋めめっきを施す工程を行わない。本実施形態では、半導体装置１００を形成した時に内部端子部３１が封止樹脂８０、９０から露出しない様に、内部端子部３１と外部端子部３２に段差を付けるべく、まず、内部端子部３１の下方に内部端子支持部２０を形成し、導電性基板１０と段差を付ける。そして、その後内部端子部３１と外部端子部３２との段差に跨るように連続した所定の形状のリード部３０を形成する。外部端子部３２は導電性基板１０の表面上に、内部端子部３１は内部端子支持部２０の上に、めっき加工で形成する。それぞれ、平坦面上に形成されるため、めっき厚さのばらつきは、穴埋めめっき等に比べ最小限に抑えられる。また、凹部にめっき加工する場合、エッジ効果により側面のある凹部端部のめっき厚が厚くなる現象が起きるが、本発明の実施形態では、内部端子部３１と外部端子部３２の境界部の段差部３３だけであり、エッジ効果によるめっき厚が厚くなる現象の影響は小さい。なお、図２に示したように、段差部３３のめっき形状は緩やかなＲ形状に形成される。

これらより、本発明の実施形態に係る半導体素子実装用基板では、リード部３０のめっき厚さのばらつきを抑えることが出来る。かかる構成は、特に、フリップチップ方式の接続方法により有効である。

次に、図４を用いて、本発明の実施形態に係る半導体素子実装用基板５０の特徴である、導電性基板１０上に形成するリード部３０及び内部端子支持部２０の構成について説明する。図４は、本発明の実施形態に係る半導体素子実装用基板の構成例を示した図である。図４（ａ）は、本発明の実施形態に係る半導体素子実装用基板の一例を示す断面図である。図４（ｂ）は、本発明の実施形態に係る半導体素子実装用基板の一例を示す平面図である。

図４（ａ）、（ｂ）に示されるように、内部端子支持部２０の範囲は、少なくとも内部端子部３１の下面の範囲とする。また、図４（ｂ）に示すように半導体装置毎に半導体素子６０及び内部端子部３１を含めた形状としても良い。また、隣接する半導体装置の内部端子支持部３１と連結していても良い。内部端子支持部２０を溶解除去後、除去して窪んだ部分が第２の封止樹脂９０で樹脂封止される。よって、この第２の封止樹脂９０の加工性を考慮すると、内部端子部３１毎に個々に放射状に範囲を設定するより、半導体装置毎に半導体素子６０及び内部端子部３１を含めた四角形等の広くて簡素な形状等の範囲に設定することが好ましい。図４（ｂ）においては、半導体素子６０が実装される半導体素子実装領域１１と、内部端子部３１が形成される領域２２を包含するように、それよりも広い長方形の領域を有する内部端子支持部２０が形成されている。このように、内部端子支持部２０は、製造工程を複雑化させないように、やや広い簡素な形状に構成されることが好ましい。

内部端子支持部２０のめっきの種類は、上述したように、半導体素子６０を実装後、樹脂封止し、導電性基板１０を溶解除去する時、同時に内部端子支持部２０も溶解除去できるように、導電性基板１０と同種の金属を選定することが好ましい。例えば、導電性基板１０がＣｕ又はＣｕ合金の場合、内部端子支持部２０は、Ｃｕめっき層とすることが好ましい。

内部端子支持部２０の厚さは、０．０２ｍｍ以上０．１ｍｍ以下（２０μｍ以上１００μｍ以下）であることが好ましい。０．０２ｍｍ未満では、第２の封止樹脂９０の厚さが薄く第１の封止樹脂８０と密着が不十分で、剥がれが生じる可能性が高い。一方、内部端子支持部２０が厚くなると、内部端子支持部２０形成後に全面をドライフィルムレジストで覆う場合、段差により空気が入り込むおそれがある。よって、リード部めっき用レジスト形成を考慮すると、内部端子支持部２０の厚さは、０．０２ｍｍ〜０．０４ｍｍ（２０μｍ以上４０μｍ以下）であることがより好ましい。

次に、リード部３０を構成するめっき層ついて説明する。リード部３０のめっき層は、外部端子部３２と内部端子部３１を同時にめっき加工し形成する。外部端子部３２は導電性基板１０上に、内部端子部３１は内部端子部支持部２０上に形成される。

リード部３０を構成するめっき層の種類は、特に限定はない。外部端子部３２の下面は、外部接続端子になるため、はんだ合金と接続性の良いめっきの種類を選定する。内部端子部３１の上面は、半導体素子６０と接続されるため、Ａｕ、Ａｇ、Ｐｄ等貴金属めっきが好ましい。例えば、下面よりＡｕめっき、Ｐｄめっき、Ｎｉめっき、Ｐｄめっき、Ａｕめっきの順で行う５層めっき層でリード部３０を形成してもよい。

［半導体素子実装用基板の製造方法］
次に、図５を参照して本発明の実施形態に係る半導体素子実装用基板の製造方法について説明する。図５は、本発明の実施形態に係る半導体素子実装用基板の製造方法の一例の前半の一連の工程を示した図である。

図５（ａ）は、導電性基板用意工程の一例を示した図である。図５（ａ）に示されるように、本発明の実施形態に係る半導体素子実装用基板を製造するに当たり、まずは導電性基板１０を用意する。使用する導電性基板１０の材質は、導電性が得られるものであれば特に限定はないが、一般的にＣｕ合金又はＣｕが使用される。

図５（ｂ）は、内部端子支持部めっき用レジスト形成工程の一例を示した図である。内部端子支持部めっき用レジスト形成工程では、詳細には、レジスト被覆、露光、現像を行い、内部端子支持部めっき用レジストマスク４２を形成する。導電性基板１０の表・裏面全体を、レジスト４０で被う。使用するレジスト４０としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に、露光では、前のレジスト被覆工程で導電性基板１０の表・裏面にレジスト４０を被覆した後、そのレジスト４０上に表面は内部端子支持部２０となる位置に所望のパターンを、裏面は全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。

現像では、マスクを除去してレジスト４０を現像することにより、表面に凹部を形成する部分（未硬化部分）を除去して開口４１を形成し、導電性基板１０の表面を露出させる。これにより、硬化して残留したレジスト４０と開口部からなる内部端子支持部めっき用マスク４２が形成される。

図５（ｃ）は、内部端子支持部めっき工程の一例を示した図である。図５（ｃ）に示されるように、形成したレジストマスク４２を内部端子支持部めっき用マスクとして、導電性基板１０の表面上にめっき加工を行い、内部端子支持部２０を形成する。めっき層の厚さは０．０２ｍｍ以上０．１ｍｍ以下で、好ましくは、０．０２ｍｍ〜０．０４ｍｍである。

図５（ｄ）は、内部端子支持部めっき用レジスト剥離工程の一例を示した図である。内部端子支持部めっき用レジスト剥離工程では、硬化しているレジスト４０を剥離する。これにより、導電性基板１０の表面上に内部端子支持部２０が形成される。

図６は、本発明の実施形態に係る半導体素子実装用基板の製造方法の一例の後半の一連の工程を示した図である。

図６（ａ）は、リード部めっき用レジスト形成工程の一例を示した図である。リード部めっき用レジスト形成工程では、詳細には、レジスト被覆、露光、現像を行い、リード部めっき用レジストマスク４５を形成する。図５（ｄ）で導電性基板１０に内部端子支持部２０が形成された表面と導電性基板１０の裏面全体を、レジスト４３で被う。使用するレジスト４３としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。なお、ラミネート方式で行う場合、内部端子支持部２０に厚みがあると境界部に気泡が入ることがあるため、真空ラミネーター等を使用し、気泡の発生を防止する。次に露光では、前のレジスト被覆で導電性基板１０の表・裏面にレジスト４３を被覆した後、表面側では、外部端子部３２は導電性基板１０上に、内部端子部３１内部端子支持部２０上にめっき層が形成可能なように所定のパターンを形成する。一方、導電性基板１０の裏面には、全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。

現像では、マスクを除去してレジスト４３を現像することにより、リード部３０を形成する部分（未硬化部分）を除去して開口４４を形成し、導電性基板１０及び内部端子支持部２０の表面を露出させる。これにより、硬化して残留したレジスト４３と開口部４４からなるリード部めっき用マスク４５が形成される。
図６（ｂ）は、リード部めっき工程の一例を示した図である。リード部めっき工程では、図６（ａ）で形成したリード部めっき用レジストマスク４５を使用し、導電性基板１０の表面上に外部端子部３２、内部端子支持部２０の表面上に内部端子部３１を同時にめっき加工により形成する。めっき金属の種類には、特に限定はない。また、めっき厚さも、特に制限はない。例えば、Ａｕめっき０．００３μｍ〜０．１μｍ、Ｐｄめっき０．０１μｍ〜０．２μｍ、Ｎｉめっき５．０μｍ〜４０．０μｍ、Ｐｄめっき０．０１μｍ〜０．２μｍ、Ａｕめっき０．００３μｍ〜０．１μｍの順で行う積層めっき等でもよい。リード部３０は、内部端子部３１及び外部端子部３２となり、接続端子として機能するので、接続端子に適しためっき材料を用いて、用途に応じて形成することができる。

図６（ｃ）は、リード部めっき用レジスト剥離工程の一例を示した図である。リード部めっき用レジスト剥離工程では、硬化しているレジスト４３を剥離する。

これにより、半導体素子実装用基板５０が完成する。なお、必要に応じ、所定の寸法に切断しシート状にしても良い。

このように、上述の各工程を順に経ることにより、本発明の実施形態に係る半導体素子実装用基板５０が作製される。

［半導体装置の製造方法］
次に、図７及び図８を用いて、上述の製造方法によって作製された半導体素子実装用基板５０を用いて半導体装置１００を製造する半導体装置１００の製造方法の一例について説明する。なお、図７及び図８では、半導体素子６０とリード部３０の接続方法がフリップチップ方式である例について説明する。この接続方法は、公知のワイヤボンディング方式でも可能である。

図７は、本発明の実施形態に係る半導体装置の製造方法の一例の前半の一連の工程を示した図である。

図７（ａ）は、バンプ形成工程の一例を示した図である。バンプ形成工程においては、半導体素子実装用基板５０のリード部３０の内部端子部３１の表面上に、半導体素子６０と接続するためのバンプ７０を形成する。

図７（ｂ）は、半導体素子実装工程の一例を示した図である。半導体素子６０の電極部６１は、図７（ａ）で形成されたバンプ７０に接続され、リード部３０の内部端子部３１の上側に半導体素子６０が実装される。

図７（ｃ）は、第１の樹脂封止工程の一例を示した図である。第１の樹脂封止工程では、半導体素子実装用基板５０の半導体素子６０を実装した面全体を第１の封止樹脂８０により樹脂封止する。

図８は、本発明の実施形態に係る半導体装置の製造方法の一例の後半の一連の工程を示した図である。

図８（ａ）は、導電性基板除去工程の一例を示した図である。導電性基板除去工程では、第１の封止樹脂８０による樹脂封止部分から、導電性基板１０と内部端子部支持部２０を同時に除去する。導電性基板１０と内部端子支持部２０とは同種の金属で形成されており、除去は同種の溶解液を用いて、溶解除去する。これにより、内部端子支持部２０が形成されていた箇所が窪み部１２０となり、リード部３０の底面が露出する。

図８（ｂ）は、第２の樹脂封止工程の一例を示した図である。第２の樹脂封止工程では、図８（ａ）で内部端子支持部２０が除去され、第１の封止樹脂８０より露出している内部端子部３１の下面を、第２の封止樹脂９０により樹脂封止する。これにより、第１の封止樹脂８０及び第２の封止樹脂９０より外部端子部３２の底面のみが露出した半導体装置１００が得られる。

図８（ｃ）は、個片化工程の一例を示した図である。最後に、個片化工程において、図８（ｃ）に示すように、所定の半導体装置１００の寸法になるように切断し、半導体装置を１００完成させる。

このように、本実施形態に係る半導体装置の製造方法によれば、導電性基板１０と内部端子支持部２０を溶解除去し、内部端子支持部２０があった窪み部１２０を第２の封止樹脂９０で封止しればよく、外部接続端子を形成するための複雑なエッチング工程を行う必要が無くなり、生産コストを低減できるとともに、生産性を高めることができる。

以下、本発明の実施形態に係る半導体素子実装用基板及び半導体装置を作製して実施した実施例について説明する。

［実施例１］
導電性基材として板厚０．２ｍｍのＣｕ板（古河電気工業株式会社製：ＥＦＴＥＣ６４−Ｔ）を幅１４０ｍｍの長尺板状に加工し、次に厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、導電性基材の両面に貼り付けた。

次に、半導体素子を実装する領域及び内部端子部を含む領域を内部端子支持部とする所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次にレジスト層が除去された開口部の導電性基材の露出部表面にＣｕめっきを０．０２ｍｍの厚さで施した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離した。これにより、導電性基板上に内部端子支持部が形成された。

次に、再度、厚み０．０５ｍｍの感光性ドライフィルムレジスト（旭化成イーマテリアルズ社製ＡＱ−５０３８）をラミネートロールで、導電性基材の両面に貼り付けた。ここでは、真空ラミネーター装置を使用し、内部端子支持部境界部の気泡防止を行った。

次に、リード部に該当する所望のパターンを形成したガラスマスクをドライフィルムレジストの上に被せ、紫外光で露光した。

その後、炭酸ナトリウム溶液を用いて、紫外光の照射が遮られ、感光しなかった未硬化のドライフィルムレジストを溶かす現像処理を行った。

次に、レジスト層が除去された開口部に、リード部のめっきを施した。Ａｕめっきを約０．００３μｍ、Ｐｄめっきを０．０１μｍ、Ｎｉめっきを３０μｍ、Ｐｄめっきを０．０１μｍ、Ａｕめっきを約０．００３μｍの順番に施した。その後、水酸化ナトリウム溶液でドライフィルムレジストを剥離して、導電性基板上にリード部を形成した。

その後、所定寸法に切断することにより、本発明の実施例１に係る半導体素子実装用基板を得た。

次いで、作製した半導体素子実装用基板の内部端子部の接続領域にフリップチップ用のバンプを形成した。次に、半導体素子の電極部と前記バンプをフリップチップ方式にて実装し、半導体素子とリード部を接続した。次に、半導体素子が実装されている面を第１の封止樹脂で樹脂封止した後、樹脂封止部分から導電性基板及び内部端子支持部を同時に溶解除去した。その後、第１の封止樹脂より露出している内部端子部の下面を含む内部端子支持部に相当する窪み部分を第２の封止樹脂により樹脂封止した。

最後に、所定の半導体装置の寸法になるように切断し、半導体装置を完成させた。

［実施例２］
実施例２は、実施例１において、内部端子支持部の範囲を隣接する半導体装置の内部端子支持部と連結した設定とした。その他は実施例１同様である。

上記実施１乃至２において、リード部のめっき時間を確認した結果、数十分であることが確認できた。

半導体装置製作工程において、フリップチップ方式で実装したが、めっき厚のばらつきが少なく、フリップチップ実装未着等不具合の発生はなかった。また、最終的に半導体装置にはんだ接合を行い外部端子の接合状況を顕微鏡にて確認を行った。外部接続端子部の接続不具合や、端子の脱落等不具合の発生はなく良好であった。

また、各実施例の半導体素子実装用基板において、各半導体装置単位内の内部端子部の接続領域のめっき厚さのばらつきを確認した所、実施例はほぼ±２μｍ以内であり、フリップチップ実装に十分使用できる範囲であることが確認できた。

このように、本発明の実施形態及び実施例に係る半導体素子実装用基板及び半導体装置、並びにそれらの製造方法によれば、特に、フリップチップ実装に適したもので、チップサイズの小型化が可能で、外部端子部の樹脂の密着性等品質不具合が少なく、かつ、生産性が高い半導体素子実装用基板及び半導体装置を提供することができる。

以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。

１０ 導電性基板
１１ 半導体素子実装領域
２０ 内部端子支持部
３０ リード部
３１ 内部端子部
３２ 外部端子部
５０ 半導体素子実装用基板
６０ 半導体素子
６１ 電極
７０ バンプ
８０、９０ 封止樹脂
１００ 半導体装置

Claims (15)

1. 半導体素子を実装可能な半導体素子実装領域を有し、該半導体素子実装領域に前記半導体素子が実装され、樹脂封止された後に除去可能な導電性基板と、
   該導電性基板の表面上の、前記半導体素子実装領域及び前記半導体素子の電極が接続可能な内部端子部を含む領域に層状に設けられ、前記導電性基板と同時に除去可能な内部端子支持部と、
   該内部端子支持部内の前記内部端子部となる領域と前記導電性基板とに跨がるように前記内部端子支持部及び前記導電性基板の表面上に段差を有して連続して形成され、前記導電性基板が除去されたときに露出した底面が外部端子部となる層状のリード部と、を有する半導体素子実装用基板。
2. 前記導電性基板は銅合金からなり、
   前記内部端子支持部は銅からなる請求項１に記載の半導体素子実装用基板。
3. 前記半導体素子がフリップチップ方式で前記内部端子部に接続可能なように、前記内部端子部は、前記半導体素子実装領域に包含される部分を含む請求項１又は２に記載の半導体素子実装用基板。
4. 前記内部端子支持部及び前記リード部は、めっき層からなる請求項１乃至３のいずれか一項に記載された半導体素子実装用基板。
5. 前記内部端子支持部の厚さは、２０μｍ以上１００μｍ以下である請求項１乃至４のいずれか一項に記載の半導体素子実装用基板。
6. 所定の半導体素子実装領域に設けられた半導体素子と、
   該半導体素子と対向して設けられ、上面視にて前記半導体素子実装領域を含むように設けられた層状の第１の樹脂と、
   該第１の樹脂上と該第１の樹脂の外部に跨るように、段差を有して連続的に層状に形成され、前記第１の樹脂の外部の領域の底面は前記第１の樹脂の底面と連続した同一面を形成するように設けられ、前記第１の樹脂上に内部端子部、前記第１の樹脂の外部の底面に外部端子部を有するリード部と、
   前記半導体素子と前記内部端子部とを電気的に接続する接続手段と、
   前記第１の樹脂の底面及び前記外部端子部を除く前記半導体素子、前記リード部の上面及び側面、及び前記接続手段を封止する第２の樹脂と、を有する半導体装置。
7. 前記内部端子部は、上面視にて前記半導体素子と重なる部分を有し、
   前記半導体素子と前記内部端子部は、フリップチップ方式で接続さる請求項６に記載の半導体装置。
8. 前記リード部はめっき層からなる請求項６又は７に記載の半導体装置。
9. 導電性基板上に、半導体素子実装領域及び内部端子部となるべき領域を含むように第１のめっき層を形成する工程と、
   該第１のめっき層内の前記内部端子部となるべき領域の表面と前記第１のめっき層の外部の前記導電性基板の表面とに、連続的に段差を有して跨がるように第２のめっき層を形成することにより、前記リード部を形成する工程と、を有する半導体素子実装用基板の製造方法。
10. 前記導電性基板は銅合金からなり、
    前記第１のめっき層は銅めっき層である請求項９に記載の半導体素子実装用基板の製造方法。
11. 前記内部端子部となるべき領域の少なくとも一部が、前記半導体素子実装領域に含まれるように前記第１のめっき層を形成する請求項９又は１０に記載の半導体素子実装用基板の製造方法。
12. 前記第１のめっき層は、２０μｍ以上１００μｍ以下の厚さに形成する請求項９乃至１１のいずれか一項に記載の半導体素子実装用基板の製造方法。
13. 請求項９乃至１２のいずれか一項に記載のされた半導体素子実装用基板の製造方法により製造された半導体素子実装用基板の前記半導体素子実装領域に半導体素子を実装し、該半導体素子の電極を前記内部端子部に所定の接続手段を用いて電気的に接続する工程と、
    前記導電性基板上を、前記第１のめっき層、前記第２のめっき層、前記接続手段及び前記半導体素子を含めて第１の樹脂で樹脂封止する工程と、
    前記導電性基板及び前記第１のめっき層を除去する工程と、
    前記第１のめっき層が形成されていた領域を第２の樹脂で封止する工程と、を有する半導体装置の製造方法。
14. 前記半導体素子の電極は、前記内部端子部にフリップチップ方式で接続される請求項１３に記載の半導体装置の製造方法。
15. 前記導電性基板及び前記第１のめっき層は、溶解により除去される請求項１３又は１４に記載の半導体装置の製造方法。

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