JP2016508670A - ３ｄメモリ - Google Patents

Abstract

概略として３次元メモリセル及びメモリセルを作製及び使用する方法がここに開示される。１以上の実施形態において、３次元縦型メモリはメモリ積層体を含む。そのようなメモリ積層体は、メモリセル及び隣接メモリセル間の誘電体を含み、各メモリセルは制御ゲート及び電荷蓄積構造体を含む。メモリセルは、電荷蓄積構造体と制御ゲートとの間のバリア材料をさらに含み、電荷蓄積構造体及びバリア材料は実質的に等しい寸法を有する。【選択図】図１１

Description

本願は、２０１３年１月２４日出願のＵ．Ｓ．Ａｐｐｌｉｃａｔｉｏｎ１３／７４８７４７の優先権の利益を主張し、その全体が参照としてここに取り込まれる。

メモリセルは、フローティングゲート及びそのフローティングゲートの３側部の周囲を覆う窒化物を含むことがある。不要な電荷が、窒化物、特に制御ゲートとフローティングゲートの間に直接位置しない窒化物の部分にトラップされ得る。窒化物にトラップされた不要な電荷によってセルの閾値電圧（Ｖ_ｔ）が変わってしまう。

図１は、フローティングゲートの周囲を部分的に覆うゲート間誘電体（ＩＧＤ）を有するメモリセルの一実施例の断面図を示す。 図２は、メモリセルの一実施例の断面図を示す。 図３は、メモリセルの一実施例の断面図を示す。 図４は、例示として、異なるメモリセルにおける制御ゲートバイアス電圧に対するピラー電流のグラフを示す。 図５Ａは、縦型メモリを作製する手法の一実施例を示す。 図５Ｂは、縦型メモリを作製する手法の一実施例を示す。 図５Ｃは、縦型メモリを作製する手法の一実施例を示す。 図５Ｄは、縦型メモリを作製する手法の一実施例を示す。 図５Ｅは、縦型メモリを作製する手法の一実施例を示す。 図５Ｆは、縦型メモリを作製する手法の一実施例を示す。 図５Ｇは、縦型メモリを作製する手法の一実施例を示す。 図６Ａは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｂは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｃは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｄは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｅは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｆは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｇは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｈは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｉは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｊは、縦型メモリを作製する他の手法の他の実施例を示す。 図６Ｋは、縦型メモリを作製する他の手法の他の実施例を示す。 図７Ａは、縦型メモリを作製する手法の他の実施例を示す。 図７Ｂは、縦型メモリを作製する手法の他の実施例を示す。 図７Ｃは、縦型メモリを作製する手法の他の実施例を示す。 図７Ｄは、縦型メモリを作製する手法の他の実施例を示す。 図８Ａは、縦型メモリを作製する手法の他の実施例を示す。 図８Ｂは、縦型メモリを作製する手法の他の実施例を示す。 図８Ｃは、縦型メモリを作製する手法の他の実施例を示す。 図８Ｄは、縦型メモリを作製する手法の他の実施例を示す。 図８Ｅは、縦型メモリを作製する手法の他の実施例を示す。 図８Ｆは、縦型メモリを作製する手法の他の実施例を示す。 図９は、縦型メモリの一実施例の断面図を示す。 図１０Ａは、縦型メモリを作製する手法の一実施例を示す。 図１０Ｂは、縦型メモリを作製する手法の一実施例を示す。 図１１は、メモリアレイの一実施例を示す。

以降の詳細な説明は、本発明を実施することができる特定の形態及び実施形態を説明のために示す添付図面を参照する。これらの実施形態が充分に詳細に記載され、当業者が本発明を実施することを可能とする。

本願で使用される用語「横」は、ウエハまたは基板の実際の向きにかかわらず、基板などのウエハの通常の平面または表面に平行な面として定義される。用語「縦」とは、上記のように定義される、横、に垂直な方向をいう。「上（ｏｎ）」、「側部」、「高い」、「低い」、「上（ｏｖｅｒ）」及び「下」のような位置は、ウエハまたは基板の実際の向きにかかわらず、ウエハまたは基板の最上面にある通常の平面または表面に対して定義される。用語「ウエハ」及び「基板」とは、ここでは、集積回路が形成されるあらゆる構造体を一般にいい、集積回路作製の種々の段階における構造体などのこともいう。したがって、以降の詳細な説明は、限定的な意味で捉えられるべきではなく、本発明の範囲は、付随する特許請求の範囲のみによって、その特許請求の範囲が権利を付与される均等の全範囲とともに、規定される。

概略として、３次元（３Ｄ）メモリ、メモリセル並びにそれらを作製及び使用する方法をここに説明する。１以上の実施形態において、３Ｄ縦型メモリはメモリ積層体を含む。メモリ積層体は、少なくとも２つのメモリセル及び隣接メモリセル間の誘電体の積層体を含み、各メモリセルは、制御ゲート（ＣＧ）、及びそこに蓄積される電子またはホールを蓄えるように構成されたフローティングゲート（ＦＧ）または電荷トラップ（ＣＴ）などの電荷蓄積構造体を含む。情報は、セルに蓄えられた電子またはホールの量によって表される。メモリ積層体は、酸化物-窒化物-酸化物（ＯＮＯ）の複合体からなるゲート間誘電体（ＩＧＤ）における窒化物などのバリア材料をさらに含み、ＩＧＤは電荷蓄積構造体とＣＧの間に設けられる。バリア材料及び電荷蓄積構造体は、左右に隣接して配置され、相互に水平に配列され、すなわち実質的に同じ高さを有する。

ＮＡＮＤアレイアーキテクチャはメモリセルのアレイであり、アレイを構成するメモリセルが論理行に結合されて、通常はワード列といわれる（メモリセルのＣＧに結合され、場合によってはメモリセルのＣＧによって少なくとも部分的に形成される）列にアクセスするように配置されるようなメモリセルのアレイである。アレイの一部のメモリセルは、ソースラインと、通常はビットラインといわれるデータラインとの間に直列に結合される。

ＮＡＮＤアレイアーキテクチャにおけるメモリセルは、所望のデータ状態にプログラムされることができる。例えば、セルを多数のデータ状態のうちの所望の１つにプログラムするように、電荷がメモリセルのＦＧに蓄積され（例えば、割り当てられ）、またはそこから除去されることができる。単一レベルセル（ＳＬＣ）と通常いわれるようなメモリセルは、２つのデータ状態、例えば、「１」または「０」状態のうちの所望の１つにプログラムされることができる。マルチレベルセル（ＭＬＣ）と通常いわれるようなメモリセルは、２より多いデータ状態のうちの所望の１つにプログラムされることができる。

電子がＦＧに蓄えられると、それらはセルのＶ_ｔを変える。したがって、特定の電圧をＣＧに割り当てることによって（例えば、セルに結合されたアクセスラインを読出し電圧で駆動することによって）セルが「読み出される」と、セルのＶ_ｔ及びＣＧに割り当てられた特定の電圧に応じて、電流がセルのチャネルに流れたり、流れなかったりする。この電流の有無が検知されて１及び０に変換され、蓄積されたデータを再生する。

各メモリセルは、ソースライン及びデータラインに直接結合していなくてもよい。その代わりに、例示のアレイのメモリセルは、通常は４、８、１６、３２またはそれより多いセルのストリング各々にまとめて配置され、ストリングにおけるメモリセルは共通ソースラインとデータラインとの間に直列に結合される。

ＮＡＮＤアレイは、メモリセルの行を活性化する行デコーダによって、それらのセルに結合されたアクセスラインを電圧で駆動することによってアクセスされることができる。さらに、各ストリングの非選択メモリセルに結合されたアクセスラインは、異なる電圧で駆動されることができる。例えば、各ストリングの非選択メモリセルは、それらを通過トランジスタとして動作させて、それらのプログラムされたデータ状態によっては制限されない態様でそれらが電流を通過させることを可能とするように通過電圧で駆動されることができる。そして、電流は、ソースラインからデータラインへ、直列結合されたストリングの各メモリセルを介して流れ、選択されて読み出される各ストリングのメモリセルによって制限される。これによって、選択されたメモリセルの行について現在符号化され、蓄えられたデータ値が、データラインに割り当てられる。データラインのページが選択及び検知されてから、個々のデータワードがページからの検知データワードから選択され、メモリ装置から送信される。

ＮＡＮＤアレイなどのフラッシュメモリは、１より多いメモリセルの積層体を有する３Ｄメモリとして形成されることがある。メモリセルに対するＣＧは、ＣＧ凹部に隣接することになる。

図１に、ＦＧ１０２Ａのような電荷蓄積構造体、誘電体（例えば、酸化物）１０８、バリア膜（例えば、窒化物）１０４Ａ、ＣＧ１０６及びピラー１１０を含む３Ｄメモリ内のメモリセルの積層体のうちのメモリセル１００の一実施例を示す。図示する実施例では、バリア膜１０４Ａは、ＦＧ１０２ＡとＣＧ１０６の間にある。バリア膜１０４Ａは、概略的に図示されるように実質的に直線に囲まれていればよく、略長方形でなくてもよい。電荷は、ＦＧ１０２ＡとＣＧ１０６とを直接分離しないバリア膜１０４Ａの部分など、バリア膜１０４Ａの一部分にトラップされ得る。

図２に、縦型メモリセル２００の一実施例の断面図を示す。メモリセル２００は、ＦＧ１０２Ｂ、誘電体１０８、バリア膜１０４Ｂ及びＣＧ１０６を含む。縦型メモリセル２００は、ＮＡＮＤストリング、ＮＯＲストリングまたは他のタイプのストリングに使用できる。バリア膜１０４は、図２に示すように略長方形であればよい。

図３に、ＦＧ１０２Ｂ、バリア膜１０４Ｂ、ＣＧ１０６、誘電体１０８及び半導体ピラー１１０を含む縦型メモリセルなどのメモリセル３００の一実施例の断面図を示す。ＦＧ１０２Ｂは、導電可能にドープされたポリシリコンなどの半導体材料からなっていればよい。ＦＧ１０２Ｂは、図３に示すように、バリア膜１０４Ｂの第１の寸法３１２Ｂに実質的に等しい第１の寸法３１２Ａ（例えば、高さ）を有していればよい（例えば、メモリセルを作製するのに使用される製造工程における標準的なばらつきの１または２倍以内）。ＦＧ１０２Ｂの第１の寸法３１２Ａは、バリア膜１０４Ｂの第１の寸法３１２Ｂよりも大きくてもよい。ＦＧ１０２Ｂは、図２に示すように、ＦＧ１０２Ｂの第１の寸法３１２Ａ全体にわたってバリア膜１０４Ｂの第２の寸法３１４Ｂより大きくかつ第１の寸法３１２Ａに垂直な第２の寸法（例えば、長さ）３１４Ａを有していればよい。ＦＧ１０２Ｂの第１の寸法３１２Ａは、ＣＧ１０６の第１の寸法３１２Ｃよりも小さいか、またはＣＧ１０６の第１の寸法３１２Ｃに実質的に等しければよい。ＣＧ１０６の第２の寸法３１４Ｃは、ＦＧ１０２Ｂの第１の寸法３１２Ａ全体にわたってＦＧ１０２Ｂの第２の寸法３１４Ａよりも大きければよい。ＣＧ１０６、酸化物１０８、ＦＧ１０２またはバリア膜１０４は、ＰＥＣＶＤプロセスを用いて蒸着できる。

バリア膜１０４Ｂは、図３に示すように、その第１の寸法３１２Ｂにわたって実質的に等しい第２の寸法３１４Ｂを含んでいればよい（例えば、バリア膜１０４Ｂは、その第１の寸法３１２Ｂにわたって実質的に均一な厚さを含む）。バリア膜１０４Ｂは、図３に示すように、縦型メモリセル３００の縦断面において略長方形であればよい。バリア膜１０４Ｂは、図３に示すように、ＦＧ１０２Ｂの表面積（例えば、第２の寸法３１４Ａ×第１の寸法３１２Ａ）よりも小さい表面積（例えば、第２の寸法３１４Ｂ×第１の寸法３１２Ｂ）を含んでいればよい。バリア膜１０４Ｂは全体として、図３に示すように、ＦＧ１０２Ｂの側部に対応する平面３１６Ａと、ＦＧ１０２Ｂの側部に対向するＣＧ１０６の側部に対応する平面３１６Ｂとの間にあればよい。バリア膜１０４Ｂは、図３に示すように、ＦＧ１０２Ｂの一側部のみに隣接していればよい。

バリア膜１０４Ｂは面を含み、ＦＧ１０２Ｂは面を有し、その面は平面３１６Ａに対応し、バリア膜１０４Ｂの面に対向し、バリア膜１０４Ｂの面に実質的に平行となるような面となっていればよい。バリア膜１０４Ｂの面の各部は、図３に示すように、フローティングゲート１０２Ｂの面から実質的に等しい距離で離隔されていればよい。

ＦＧ１０２Ｂは、バリア膜１０４Ｂに対向する平坦な側部（例えば、平面３１６Ａに対応する側部）を有していればよい。ＣＧ１０６は、バリア膜１０４Ｂに対向する平坦な側部（例えば、平面３１６Ｂに対応する側部）を有していればよい。バリア膜１０４Ｂは、ＦＧ１０２Ｂの平坦な側部に対向して実質的に平行な第１の平坦な側部、及びＣＧ１０６の平坦な側部に対向して実質的に平行な第２の平坦な側部を有していればよい。ＣＧ１０６の第１の寸法３１２Ｃは、図３に示すように、バリア膜１０４Ｂの対応する第１の寸法３１２Ｂに実質的に等しければよい。

図４に、ＣＧバイアスに対するピラー電流のグラフの一例を示す。線４１８は、図２に示すバリア膜１０４Ｂのようなバリア膜１０４を含むメモリセルにおけるＣＧバイアスに対するピラー電流の一例である。線４２０は、図１に示すような、３側部でＦＧ１０２に隣接するバリア膜１０４を含むセルにおけるＣＧバイアスに対するピラー電流の一例である。同じピラー電流に対して、線４１８におけるＣＧ１０６バイアスは、線４２０におけるＣＧ１０６バイアスよりも小さくなる。例えば、図４に示すように、バイアス電圧差は約２．９ボルトとなる。他の電圧差も実現できる。例えば、バイアス電圧差は約７ボルトまで上げられてもよい。電圧差は、電荷がどれだけバリア膜１０４にトラップされるのか、またはＣＧ１０６に対するＦＧ１０２の配列の関数となる。例えば、より低いＣＧバイアスは、バリア膜１０４Ａにトラップされる電荷に対するバリア膜１０４Ｂにトラップされる電荷の量の減少に、少なくともある程度起因し得る。また、より低いＣＧバイアスは、ＦＧ１０２ＢとＣＧ１０６の間の配列に少なくともある程度起因し得る。

ここで使用される「縦型メモリストリング」は、誘電体１０８、ＦＧ１０２及びバリア膜１０４が充填されてピラー１１０（例えば、ポリシリコンで充填されたトレンチなどの充填トレンチ５２８）を含むＣＧ凹部５３０を有する「縦型メモリ積層体」（例えば、ＣＧ凹部５３０が段状誘電体５２４層間にある状態で交互に存在するＣＧ１０６及び段状誘電体５２４層）を意味する。また、用語「縦型メモリ」は、最終形態を示すのに使用される。

図５Ａ−Ｇに、平坦なバリア膜１０４を有する縦型メモリ５００を作製する手法の一実施例を示す。図５Ａに、基板５２２上の第１のＣＧ１０６Ａ−Ｂ、第１のＣＧ１０６Ａ−Ｂ上の第１の段状誘電体５２４Ａ−Ｂ、第１の段状誘電体５２４Ａ−Ｂ上の第２のＣＧ１０６Ｃ−Ｄ、第２のＣＧ１０６Ｃ−Ｄ上の第２の段状誘電体５２４Ｃ−Ｄ、及び第２の段状誘電体５２４Ｃ−Ｄ上のマスク材料（例えば、酸化物、窒化物またはポリシリコンなどの誘電体）５２６を示す。縦型メモリ５００は、トレンチ５２８及び複数のＣＧ凹部５３０を含む。図５Ａに示すように、酸化物などの誘電体１０８の第１層が、トレンチ５２８の側壁上及びＣＧ凹部５３０におけるＣＧ１０６の露出表面上に形成される。ＣＧ凹部５３０は、段状誘電体層５２４間に形成されたＣＧ１０６に隣接する、段状誘電体層５２４間のギャップであればよい。

図５Ｂに示すように、トレンチ５２８及びＣＧ凹部５３０がバリア材料５３２で少なくとも部分的に充填される。例えば、バリア材料５３２は窒化物であればよい。バリア材料５３２は、トレンチ５２８及びＣＧ凹部５３０に蒸着され、あるいは形成されてもよい。バリア材料５３２は、機械的、化学的、レーザ、蒸気またはフォトエッチングプロセスを用いるなどして、部分的に除去されることができる。図５Ｃに示すように、バリア材料５３２がトレンチ５２８及びＣＧ凹部５３０から部分的に除去されてＣＧ凹部５３０にバリア材料５３２の少なくとも一部を残し、ＣＧ１０６に隣接するバリア膜１０４を形成する。除去されるバリア材料５３２の部分は、高温リン酸を用いて除去することができる。プロセス後に残るバリア材料５３２の大きさまたは形状は、異なる温度または濃度で高温リン酸を用いることによって、または様々な時間量でバリア材料５３２を高温リン酸に曝すことによって制御できる。

図５Ｄに示すように、誘電体１０８の第２層（第１層と同じ誘電体材料であってもそうでなくてもよい）が、バリア膜１０４上にインサイチュ蒸気発生プロセス（ＩＳＳＧ）を用いて誘電体１０８を成長させるなどして形成される。図５Ｅに示すように、トレンチ５２８及びＣＧ凹部５３０が電荷蓄積材料５３４で少なくとも部分的に充填される。電荷蓄積材料５３４は、導電可能にドープされたポリシリコンであればよい。電荷蓄積材料５３４は、ＣＧ凹部５３０を少なくとも部分的に充填するように蒸着されればよい。図５Ｆに示すように、電荷蓄積材料５３４が少なくとも部分的に除去される。電荷蓄積材料５３４がトレンチ５２８及びＣＧ凹部５３０から少なくとも部分的に除去され、電荷蓄積材料５３４の残余の部分は、ＦＧ１０２を形成するようにＣＧ凹部５３０に残される。電荷蓄積材料５３４の部分は、Ｃｅｒｔａｓ（登録商標）（例えば、蒸気アンモニア）、フッ化アンモニアと窒素酸の混合物（ＮＨ４Ｆ−ＨＮＯ３）、オゾン（Ｏ３）若しくはフッ化水素酸（ＨＦ）の混合物または素環（例えば、露出表面がオゾンに曝されて酸化物を生成し（例えば、表面を酸化し）、酸化された表面がフッ化水素酸に曝されて酸化物を除去する）、フッ化水素酸と窒素酸の混合物（ＨＦ−ＨＮＯ３）、フッ化水素酸と過酸化水素の混合物（ＨＦ−Ｈ２Ｏ２）またはテトラメチル水酸化アンモニウム（ＴＭＡＨ）プロセスを用いて除去できる。電荷蓄積材料５３４の部分を除去するのに使用されるプロセスは、電荷蓄積材料５３４のドーピングの関数となる。例えば、電荷蓄積材料５３４がｎ型ポリシリコンである場合、電荷蓄積材料５３４の部分を除去するのにＴＭＡＨプロセスを用いることができる。

図５Ｇに示すように、トンネル酸化物などの誘電体１０８の第３層がＦＧ１０２上に形成され（例えば、成長され）、ピラー１１０がトレンチ５２８に形成される。ピラー１１０を形成することは、トレンチ５２８の側壁などのトレンチ５２８の露出表面上にポリシリコンライナーなどのライナーを形成することなどを含んでいればよい。ライナーは、誘電体１０８を下流側プロセスから保護または被覆することができる。トレンチ５２８の底部における誘電体１０８（例えば、ポリライナー）は、打ち抜かれ、あるいは除去されて、基板５２２またはチャネル１１３８（図１１参照）への電気的接触を可能とする。図５Ｇに示すように、ピラー１１０は、トレンチ５２８を少なくとも部分的に充填するように形成されればよい。その手法によって形成された縦型メモリ５００は、ＣＧ１０６の第１の寸法３１２Ｃよりも小さいＦＧ１０２の第１の寸法３１２Ａ及びバリア膜１０４の第１の寸法３１２Ｂを有する、図３に示す縦型メモリセル３００とほぼ同様のメモリセルを含む。図５Ｇは、各縦型メモリストリングが２つのメモリセルを含む２つの縦型メモリストリングを有する縦型メモリ５００を示す。

図６Ａ−Ｊに、縦型メモリ６００を作成する手法の一実施例を示す。図６Ａの縦型メモリ６００は、図５Ａに示す縦型メモリ６００の誘電体１０８がないものと実質的に同様なものとなる。誘電体１０８の層は、トレンチ５２８の側壁上及び凹部５３０に隣接するＣＧ１０６の露出表面上に形成される。図６Ｂに示すように、誘電体１０８の部分が、トレンチ５２８の側壁及びＣＧ凹部５３０の露出表面の部分から、フッ化水素酸を用いるなどして除去される。代替的に、誘電体１０８は、インサイチュ蒸気発生（ＩＳＳＧ）プロセスなどによってＣＧ１０６の露出部分に成長されてもよい。そのような手法は、ＣＧ１０６の対応する寸法（例えば、高さ）に実質的に等しい寸法（例えば、高さ）を有するそれぞれのＣＧ凹部５３０においてＣＧ１０６に隣接する誘電体１０８を残すことができる。図６Ｃに示すように、トレンチ５２８及びＣＧ凹部５３０がバリア材料５３２で少なくとも部分的に充填されて、ＣＧ凹部５３０の露出表面及びトレンチ５２８の側壁にバリア材料５３２を設けることができる。

トレンチ５２８及びＣＧ凹部５３０が、犠牲材料６３６で少なくとも部分的に充填される。図６Ｄに示すように、犠牲材料６３６が、トレンチ５２８及びＣＧ凹部５３０においてバリア材料５３２上に蒸着され、あるいは形成される。犠牲材料６３６は、原子層蒸着（ＡＬＤ）プロセス、高アスペクト比プロセス（ＨＡＲＰ）または他のプロセスを用いて蒸着することができる。犠牲材料６３６は、ポリシリコン、酸化物、オルトケイ酸テトラエチル（ＴＥＯＳ）、炭素などを含む有機底面反射防止コーティング（ＢＡＲＣ）若しくはレジスト、窒化物、そのドーピングされたもの、またはこれらの組合せであればよい。リン酸バリア材料除去などの下流側プロセスが、犠牲材料６３６が使用されないとした場合にＦＧ１０２となる材料にダメージを与え得るような手法において、犠牲材料６３６は有用なものとなる。図６Ｅに示すように、犠牲材料６３６が、ＣＧ凹部５３０にいくらかの犠牲材料６３６を残してトレンチ５２８から少なくとも部分的に除去される。犠牲材料６３６がポリシリコンからなる場合、犠牲材料６３６を少なくとも部分的に除去するのにＴＭＡＨ、アンモニア（ＮＨ４ＯＨ）または蒸気アンモニアプロセスが使用することができる。犠牲材料６３６が、ＡＬＤまたは他のプロセスによって蒸着された酸化物または窒化物からなる場合、犠牲材料６３６を少なくとも部分的に除去するのにフッ化水素酸または高温リン酸を使用することができる。犠牲材料６３６がＴＥＯＳまたはＨＡＲＰ材料からなる場合、犠牲材料６３６を少なくとも部分的に除去するのにフッ化水素酸を使用できる。犠牲材料がＢＡＲＣまたはレジストからなる場合、犠牲材料６３６を少なくとも部分的に除去するのに異方性ドライエッチングまたはプラズマドライストリップ（例えば、「ディスカム」）を使用することができる。

トレンチ５２８及びＣＧ凹部５３０からバリア材料５３２を少なくとも部分的に除去するようにバリア材料５３２がエッチングされる。図６Ｆに示すように、エッチングによって、凹部５３０に隣接するＣＧ１０６の対応する寸法（例えば、高さ）に実質的に等しい寸法（例えば、高さ）を有するそれぞれのＣＧ凹部５３０において誘電体１０８に隣接するバリア膜１０４を形成することができる。犠牲材料６３６は、除去プロセスから保護されるように除去プロセスに対して耐性を有していればよい。除去プロセスは、バリア材料５３２の一部分を選択的に除去するとともに誘電体１０８または縦型メモリ６００の他の部分を除去しない高温リン酸などの化学物質を含む化学エッチングを含むことができる。図６Ｇに示すように、犠牲材料６３６は除去される。

図６Ｈに示すように、誘電体１０８の第２層がバリア膜１０４の露出表面上に成長させられる。それぞれのＣＧ凹部５３０において成長した誘電体１０８は、当該凹部５３０に隣接するＣＧ１０６の対応する寸法（例えば、高さ）に実質的に等しい寸法（例えば、高さ）を有していればよい。

図６Ｉに示すように、トレンチ５２８及びＣＧ凹部５３０が電荷蓄積材料５３４で少なくとも部分的に充填される。トレンチ５２８及びＣＧ凹部５３０は、等角蒸着プロセスを用いて充填することができる。電荷蓄積材料５３４が、トレンチ５２８及びＣＧ凹部５３０から少なくとも部分的に除去される。いくらかの電荷蓄積材料５３４がＣＧ凹部５３０に残り得る。残存する電荷蓄積材料５３４がＦＧ１０２を形成することになる。それぞれのＣＧ凹部５３０におけるＦＧ１０２は、図６Ｊに示すように、ＣＧ凹部５３０に隣接するＣＧ１０６の対応する寸法（例えば、高さ）に実質的に等しい寸法（例えば、高さ）を有していればよい。図６Ｋに示すように、誘電体１０８の第３層（第１層及び／または第２層で使用される誘電体と同型であってもなくてもよい）及びピラー１１０がトレンチ５２８に形成される（例えば、成長される）。この手法によって形成された縦型メモリ６００は、図３に示す縦型メモリセル３００と実質的に同様なメモリセルを含むことができる。

図７Ａ−Ｄに、縦型メモリ７００を形成する他の手法を示す。この手法は、図６Ａ−Ｃに関して説明したプロセスを含む。図６Ｃに図示する縦型メモリ６００などの縦型メモリは、トレンチ５２８及びＣＧ凹部５３０においてバリア材料５３２上に形成された誘電体１０８の第２層を有する。図７Ａに示すように、誘電体１０８の第２層が少なくとも部分的に除去される。図７Ｂに示すように、トレンチ５２８及びＣＧ凹部５３０が（例えば、電荷蓄積材料５３４が誘電体１０８の第２層上となるように）電荷蓄積材料５３４で少なくとも部分的に充填される。図７Ｃに示すように、電荷蓄積材料５３４が、トレンチ５２８から少なくとも部分的に除去されてＦＧ１０２を形成することになる。図７Ｄに示すように、バリア材料５３２が、高温リン酸を用いるなどして少なくとも部分的に除去され、誘電体１０８の第３層がトレンチ５２８及びＣＧ凹部５３０の露出表面上に形成される。高温酸化物などの誘電体１０８の第３層が、蒸着プロセスを用いて形成される。誘電体１０８はトンネル酸化物を形成する。図５Ｇに示したように、ピラー１１０がトレンチ５２８に形成されることができる。

図６Ｃに図示する縦型メモリ６００は、ＡＬＤプロセスを用いるなどして充填されることができる。ＡＬＤプロセスによって、図８Ａに示すように、誘電体１０８ＡでＣＧ凹部５３０が充填され、トレンチ５２８が少なくとも部分的に充填される。トレンチ５２８における誘電体１０８Ａの少なくとも一部が除去される。図８Ｂに示すように、誘電体１０８Ａが、トレンチ５２８においてバリア材料５３２と実質的に面一に残される。図８Ｃは、バリア材料５３２が、それをインサイチュ蒸気生成（ＩＳＳＧ）プロセスを介して誘電体に変換することによって除去された後の縦型メモリ８００を示す。そのような処理によって、バリア材料５３２の部分を誘電体１０８に変換するなどしてバリア材料５３２の部分を除去することができる。図８Ｄは、ウェットエッチング（例えば、フッ化水素酸）を用いて誘電体１０８Ａがエッチングされた後の縦型メモリ８００を示す。ＩＳＳＧプロセスから生成された誘電体１０８は、ＣＧ凹部５３０における誘電体材料１０８Ａに選択的にエッチングされる。側壁上の誘電体１０８（例えば、ＩＳＳＧプロセスを用いて酸化物に変換された窒化物）は、他の誘電体１０８Ａよりも遅くエッチング除去される。ＦＧ１０２は、図１のメモリと実質的に同様のメモリセルを含む縦型メモリ８００を形成するようにＣＧ凹部５３０に形成される。そのような縦型メモリは、より大きな寸法（例えば、高さ）を含むＦＧ１０２を含み、トレンチ５２８において誘電体１０８と面一となるトレンチ５２８に拡張する。

代替的に、図８Ｃに示す縦型メモリ８００は、高温リン酸を用いてエッチングされてもよい。高温リン酸によって、図８Ｅに示すように、ＣＧ凹部５３０にバリア膜１０４を形成するように、誘電体１０８Ａ及び１０８並びにバリア材料５３２がエッチングされる。誘電体１０８は、誘電体１０８Ａよりも高温リン酸エッチングに対する耐性が高ければよい。例えば、誘電体１０８を高温リン酸に１分間曝して除去される誘電体１０８は、誘電体１０８Ａが同じ高温リン酸に同じ時間だけ曝されることによって除去されるものよりも少ない。誘電体１０８はバリア膜１０４に隣接して形成され、ＦＧ１０２は誘電体１０８に隣接して形成される。結果として得られる構造を図８Ｆに図示する。

図９は縦型メモリ９００の一実施例を示し、これは図７Ａ−Ｄに対応するメモリセルと実質的に同じ手法を用いて形成することができる。トンネル酸化物を形成する誘電体１０８が成長させられる。そのような成長は、ＩＳＳＧプロセスを用いることを含んでいればよい。そのようなプロセスを用いれば、ＦＧ１０２の一部を酸化物に変換するなど、シリコンを酸化物に変換することができる。そのようなプロセスによって、図９に示すように、ＦＧ１０２の角を丸くし、または段状誘電体５２４に隣接するＦＧ１０２の部分を除去することができる。そのようなプロセスによって、図９に示すように、誘電体１０８及びピラー１１０などのＦＧ１０２上に形成された後続の材料の幾何学配置を変えることができる。

図１０Ａ−Ｂに、縦型メモリ１０００を形成する手法の一実施例を示す。縦型メモリ１０００は、図６Ｂに図示する縦型メモリ６００と実質的に同様の構成を含む。図１０Ａに示すように、バリア材料５３２がトレンチ５２８の側壁及びＣＧ凹部５３０内に蒸着される。メモリセル１０００は、バリア材料５３２の部分を酸窒化誘電体などの誘電体１０８に変換するようにＩＳＳＧプロセスを用いるなどして酸化されればよい。結果として得られる構造の一例を図１０Ｂに示す。図６Ｇに示したように、バリア膜１０４を形成するように誘電体１０８が除去され、残りのバリア材料５３２の一部が除去される。メモリセル１０００の残りの部分は、図６Ｋに図示する縦型メモリ６００と実質的に同様の縦型メモリ１０００を形成するように、図６Ｈ−Ｋに図示する手法と実質的に同様の手法を用いて形成される。

図１１に、メモリアレイ１１００の一実施例を示す。メモリアレイ１１００において、メモリセル１１４２Ａ−Ｃは、チャネル１１３８を介して電気的に結合される。チャネル１１３８は、１以上のデータライン接触子１１４０Ａ−Ｂに電気的に結合される。メモリアレイ１１００のメモリセル１１４２Ａ−Ｄは、図２、５Ｇ、６Ｋ、７Ｄ、９または１０Ｂなどに示したような上述のメモリセルと実質的に同様であればよい。

２以上の側部のＦＧに隣接する窒化物などのバリア膜を含むメモリセルに関連する問題は、ＦＧ及びＣＧを分離しない窒化物の部分に（例えば、ＦＧとＣＧの間には直接存在しない窒化物の部分において）電荷がトラップされることである。また、プログラム、消去または温度サイクリングなどを介して、トラップされた電荷はＩＧＤに沿って移動し得る。そのような電荷のトラップまたは移動は、メモリセルの閾値電圧（Ｖ_ｔ）を変え、またはそのような窒化物における電荷のトラップを有しないメモリセルと比べて増分ステップ・パルス・プログラミング（ＩＳＰＰ）を劣化させてしまう。

そのような窒化物上の電荷のトラップまたは移動は、ＦＧの１表面のみに隣接する窒化物を含むことによって（例えば、略長方形であってコの字型ではない窒化物を含むことによって）少なくとも部分的になくなる。そのような構成は、窒化物ではなくＦＧにトラップされる電荷を含むことになる。

１以上の実施形態の有利な効果は、メモリセルにおける消去飽和の発生を減少させることを含む。他の有利な効果は、ＣＧ凹部または段状酸化物の角周辺の不規則な形状における窒化物被覆などといった製造でのばらつきの発生源をなくすことによって、ＦＧとＣＧの間の配列の改善を含む。ＦＧの形状及び大きさは、実質的に均一な積層蒸着プロセスであるプラズマＣＶＤ（ＰＥＣＶＤ）プロセスによって規定される。

メモリセルのプログラム及び消去の特性は、ゲート結合比の関数であり、それはメモリセルのＦＧとＣＧの間の容量の関数である。図１に示すような被覆された窒化物があると、図１において矢印によって示すように、容量は、ＣＧ１０６とＦＧ１０２Ａの対向面間の距離並びにＦＧの上面及び底面とそれに隣接する窒化物との距離の関数となる。図２に示すような平坦なバリア膜１０４Ｂを含むメモリセル２００の場合、ＩＧＤとＦＧの間にできる容量が低減または除外され、容量はＦＧ１０２Ｂの表面とＣＧ１０６の対向面との間の距離の関数となる。そのような構成によって、メモリセルのプログラム及び消去性能における均一性を向上するように、ゲート結合比におけるばらつき発生源を減少させることができる。ＦＧ対ＣＧ配列が改善されたデバイスは、改善されたＶ_ｇＶ_ｔを含むことになる。他の有利な効果は、窒化物にトラップされた電荷を減少させることによるサイクリングによってもたらされるＶ_ｔのずれを減少させることなどによって、ＩＳＰＰ劣化問題を軽減し、充分に低いＶｔを維持することを含む。

他の有利な効果は、メモリセルの第１の寸法に対するチャネル長の比の増加を含み、そのような構成によってそれぞれのメモリセルの信頼性が増加する。

上記説明及び図面は、当業者が本発明の実施形態を実施可能とするように発明のいくつかの実施形態を説明するものである。他の実施形態は、構造的な、論理的な、電気的な、プロセスの、及び他の変化を含むことができる。実施例は、可能な変形例を単に標準化するものである。いくつかの実施形態の部分及び特徴は、他のものに含まれ、または置換されることができる。上記説明を読み、理解すれば、当業者には他の多くの実施形態が明らかなものとなる。

Claims (47)

1. 縦型メモリであって、
   メモリセルの積層体を備え、該積層体のセルが、
   制御ゲート、
   寸法を有する電荷蓄積構造体、及び
   前記電荷蓄積構造体と前記制御ゲートとの間のバリア膜
   を備え、前記バリア膜が、前記電荷蓄積構造体の前記寸法に対応する寸法を有し、前記電荷蓄積構造体の前記寸法が前記バリア膜の前記寸法と実質的に等しいかそれ以上である、メモリ。
2. 請求項１に記載のメモリにおいて、前記バリア膜が面を有し、前記電荷蓄積構造体が、
   前記バリア膜の前記面に対向して前記バリア膜の前記面に実質的に平行な面を有し、前記バリア膜の前記面の各部が、前記電荷蓄積構造体の前記面から実質的に等しい距離で離隔されている、前記メモリ。
3. 請求項１に記載のメモリにおいて、前記電荷蓄積構造体が、前記バリア膜に対向する実質的に平坦な側部を有し、前記制御ゲートが、前記バリア膜に対向する実質的に平坦な側部を有し、前記バリア膜が、前記電荷蓄積構造体の前記実質的に平坦な側部に対向して実質的に平行な第１の実質的に平坦な側部及び前記制御ゲートの前記実質的に平坦な側部に対向して実質的に平行な第２の実質的に平坦な側部を有する、前記メモリ。
4. 請求項１に記載のメモリにおいて、前記バリア膜の前記寸法と実質的に等しいかそれ以上である前記電荷蓄積構造体の前記寸法が、前記バリア膜の前記寸法に実質的に等しい前記電荷蓄積構造体の前記寸法である、前記メモリ。
5. 請求項１に記載のメモリであって、前記電荷蓄積構造体に隣接するピラーをさらに備え、前記誘電体が前記ピラーと前記電荷蓄積構造体の間にもある、前記メモリ。
6. 請求項５に記載のメモリにおいて、前記ピラーがポリシリコンからなり、前記電荷蓄積構造体がポリシリコンからなり、前記誘電体が酸化物からなり、前記バリア膜が窒化物からなる、前記メモリ。
7. 請求項１に記載のメモリにおいて、前記メモリセルの積層体がメモリセルのＮＡＮＤストリングからなる、前記メモリ。
8. 請求項１に記載のメモリにおいて、前記バリア膜が全体として、前記電荷蓄積構造体の側部に対応する平面と、前記電荷蓄積構造体の前記側部に対向する前記制御ゲートの側部に対応する平面との間にある、前記メモリ。
9. 請求項１に記載のメモリにおいて、前記電荷蓄積構造体及び前記バリア膜が、前記制御ゲートに隣接する制御ゲート凹部に形成された、前記メモリ。
10. 縦型のピラーを備えたメモリセルの縦型積層体であって、前記積層体のセルが、
    ある寸法に沿って前記ピラーに隣接する電荷蓄積構造体、
    前記寸法に沿って前記電荷蓄積構造体に隣接する誘電体及びバリア膜、及び
    前記寸法に沿って前記誘電体及び前記バリア膜に隣接する制御ゲート
    を備え、前記メモリセルの前記バリア膜が前記寸法全体にわたって実質的に均一な厚さを有する、積層体。
11. 請求項１０に記載の積層体において、前記電荷蓄積構造体が略長方形である、前記積層体。
12. 請求項１０に記載の積層体において、前記制御ゲートが、ドーピングされたポリシリコンからなる、前記積層体。
13. 請求項１０に記載の積層体において、前記ピラーがポリシリコンからなり、前記電荷蓄積構造体がポリシリコンからなり、前記誘電体が酸化物からなり、前記バリア膜が窒化物からなる、前記積層体。
14. 請求項１０に記載の積層体において、メモリセルのＮＡＮＤストリングからなる前記積層体。
15. 請求項１０に記載の積層体において、前記誘電体が前記電荷蓄積構造体及び前記バリア膜を囲む、前記積層体。
16. 請求項１０に記載の積層体において、前記電荷蓄積構造体及び前記バリア膜が制御ゲート凹部に形成された、前記積層体。
17. メモリセルの縦型積層体であって、前記積層体のセルが、
    寸法を有する電荷蓄積構造体、及び
    前記電荷蓄積構造体の前記寸法に対応する寸法を有する制御ゲート
    を備え、前記制御ゲートの前記寸法と前記電荷蓄積構造体の前記対応する寸法とが実質的に等しい、積層体。
18. 請求項１７に記載の積層体において、前記セルが、前記電荷蓄積構造体と前記制御ゲートとの間に誘電体及びバリア膜をさらに備え、前記制御ゲートの前記寸法が前記バリア膜の対応する寸法と実質的に等しい、前記積層体。
19. 請求項１８に記載の積層体において、前記バリア膜が略長方形である、前記積層体。
20. 請求項１９に記載の積層体において、前記メモリセルの縦断面において、前記セルの前記バリア膜の表面積が前記セルの前記電荷蓄積構造体の表面積よりも小さい、前記積層体。
21. 請求項１８に記載の積層体において、前記電荷蓄積構造体がポリシリコンからなり、前記制御ゲートがポリシリコンからなり、前記バリア膜が窒化物からなる、前記積層体。
22. 請求項１８に記載の積層体において、前記誘電体が前記電荷蓄積構造体と前記バリア膜の間にあり、前記誘電体が前記制御ゲートと前記バリア膜の間にある、前記積層体。
23. 請求項１８に記載の積層体において、前記誘電体が前記電荷蓄積構造体及び前記バリア膜を囲む、前記積層体。
24. 請求項１８に記載の積層体において、前記電荷蓄積構造体及び前記バリア膜が、前記セルを前記積層体の隣接セルから分離する段状誘電体層間で前記制御ゲートに隣接する制御ゲート凹部に少なくとも部分的に形成された、前記積層体。
25. 縦型メモリアレイであって、
    複数の縦型メモリストリングを備え、該複数の縦型メモリストリングの各ストリングが、
    縦型ピラー、
    少なくとも２つの段状誘電体層、及び
    前記少なくとも２つの段状誘電体層のうちの隣接する２つの段状誘電体層間のメモリセルを備え、該メモリセルが、
    寸法を有する電荷蓄積構造体、
    制御ゲート、
    前記電荷蓄積構造体と前記縦型ピラーの間の誘電体層、及び
    前記電荷蓄積構造体と前記制御ゲートの間のバリア膜を備え、該バリア膜が前記電荷蓄積構造体の前記寸法に対応する寸法を有し、前記バリア膜の前記寸法と前記電荷蓄積構造体の前記寸法とが実質的に等しい、縦型メモリアレイ。
26. 請求項２５に記載のメモリアレイにおいて、前記バリア膜が面を有し、前記電荷蓄積構造体が、前記バリア膜の前記面に対向して前記バリア膜の前記面に実質的に平行な面を有し、前記バリア膜の前記面の各部が前記電荷蓄積構造体の前記面から実質的に等しい距離で離隔された、前記メモリアレイ。
27. 請求項２５に記載のメモリアレイにおいて、前記電荷蓄積構造体が前記バリア膜に対向する平坦な側部を有し、前記制御ゲートが前記バリア膜に対向する平坦な側部を有し、前記バリア膜が、前記電荷蓄積構造体の前記平坦な側部に対向して実質的に平行な第１の平坦な側部及び前記制御ゲートの前記平坦な側部に対向して実質的に平行な第２の平坦な側部を有する、前記メモリアレイ。
28. 請求項２５に記載のメモリアレイにおいて、前記制御ゲートが、前記電荷蓄積構造体の前記寸法に対応する寸法を有し、前記制御ゲートの前記寸法が前記電荷蓄積構造体の前記寸法に実質的に等しい、前記メモリアレイ。
29. 請求項２５に記載のメモリアレイにおいて、前記ピラーがポリシリコンからなり、前記電荷蓄積構造体がポリシリコンからなり、前記制御ゲートがポリシリコンからなり、前記バリア膜が窒化物からなる、前記メモリアレイ。
30. 請求項２５に記載のメモリアレイにおいて、前記メモリストリングがＮＡＮＤメモリストリングである、前記メモリアレイ。
31. 請求項２５に記載のメモリアレイにおいて、前記制御ゲートが、前記電荷蓄積構造体の前記寸法に対応する寸法を有し、前記制御ゲートの前記寸法が前記電荷蓄積構造体の前記対応する寸法よりも大きい、前記メモリアレイ。
32. 請求項２５に記載のメモリアレイにおいて、前記電荷蓄積構造体及び前記バリア膜が、前記隣接段状誘電体層間で前記制御ゲートに隣接する制御ゲート凹部に形成された、前記メモリアレイ。
33. メモリ積層体の形成方法であって、
    段状誘電体層間に複数の制御ゲート及び制御ゲート凹部を形成すること、
    前記制御ゲート凹部における前記複数の制御ゲート上に誘電体材料の第１層を形成すること、
    前記制御ゲート凹部において前記誘電体材料の第１層上にバリア材料を形成すること、
    前記バリア材料の一部分を除去して前記制御ゲートに隣接するバリア膜を形成すること、
    前記バリア膜上に誘電体材料の第２層を形成すること、
    前記誘電体材料の第２層上に電荷蓄積構造体材料を形成すること、及び
    前記電荷蓄積構造体材料の一部分を除去して、各々が前記バリア膜のそれぞれの対応する寸法に実質的に等しい寸法を有する電荷蓄積構造体を形成すること
    を備える方法。
34. 請求項３３に記載の方法であって、
    前記バリア材料の前記一部分を除去する前に、前記バリア材料上に犠牲材料を形成し、前記犠牲材料の一部分を除去すること、及び
    前記誘電体材料の第２層を形成する前に、残存する前記犠牲材料を除去すること
    をさらに備える前記方法。
35. 請求項３３に記載の方法において、前記バリア材料の一部分を除去して前記バリア膜を形成することが、前記バリア材料の前記一部分を除去して、前記制御ゲートのそれぞれの対応する寸法に実質的に等しい寸法を有するように前記バリア膜の各々を形成することを含む、前記方法。
36. 請求項３３に記載の方法において、前記複数の制御ゲートを形成することが、複数のポリシリコン制御ゲートを形成することからなる、前記方法。
37. 請求項３３に記載の方法において、バリア材料を形成することが、窒化物を形成することからなる、前記方法。
38. 請求項３３に記載の方法において、電荷蓄積構造体材料を形成することが、ポリシリコンを形成することからなる、前記方法。
39. 請求項３３に記載の方法において、前記メモリ積層体を形成することが、ＮＡＮＤメモリ積層体を形成することを含む、前記方法。
40. メモリ積層体の形成方法であって、
    段状誘電体層間に複数の制御ゲート及び制御ゲート凹部を形成すること、
    前記制御ゲート凹部において前記複数の制御ゲート上に誘電体材料の第１層を形成すること、
    前記制御ゲート凹部において前記誘電体材料の第１層上にバリア材料を形成すること、
    前記バリア材料上に誘電体材料の第２層を形成すること、
    前記誘電体材料の第２層上に電荷蓄積構造体材料を形成すること、
    前記電荷蓄積構造体材料の一部分を除去して、各々が前記バリア膜のそれぞれの対応する寸法に実質的に等しい寸法を有する電荷蓄積構造体を形成すること、及び
    前記バリア材料の一部分を除去して前記制御ゲートに隣接するバリア膜を形成すること、及び
    前記複数の制御ゲート凹部の露出表面上に誘電体材料の第３層を形成すること
    を備える方法。
41. 請求項４０に記載の方法であって、
    前記バリア材料の前記一部分を除去する前に、前記バリア材料上に犠牲材料を形成し、該犠牲材料の一部分を除去すること、及び
    前記誘電体材料の第２層を形成する前に、残存する前記犠牲材料を除去すること
    をさらに備える前記方法。
42. 請求項４０に記載の方法において、前記バリア材料の一部分を除去して前記バリア膜を形成することが、前記バリア材料の前記一部分を除去して、前記制御ゲートのそれぞれの対応する寸法に実質的に等しい寸法を有するように前記バリア膜の各々を形成することを含む、前記方法。
43. 請求項４０に記載の方法において、前記複数の制御ゲートを形成することが、複数のポリシリコン制御ゲートを形成することからなる、前記方法。
44. 請求項４０に記載の方法において、バリア材料を形成することが、窒化物を形成することからなる、前記方法。
45. 請求項４０に記載の方法において、電荷蓄積構造体材料を形成することが、ポリシリコンを形成することからなる、前記方法。
46. 請求項４０に記載の方法において、前記メモリ積層体を形成することが、ＮＡＮＤメモリ積層体を形成することを含む、前記方法。
47. 請求項４０に記載の方法において、前記バリア材料の一部分を除去することが、インサイチュ蒸気生成プロセスによって前記バリアの一部分を誘電体に変換することを含み、
    前記方法が、前記バリア材料を覆う誘電体材料をエッチングすることをさらに備える、前記方法。

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