JP2016111239A - 半導体装置 - Google Patents

Abstract

【課題】破壊耐量の低下を抑制することができるとともに、半導体素子のオン抵抗の増加を抑制することができる半導体装置を提供すること。【解決手段】半導体素子１には、活性領域２に複数の単位セルが配置され、活性領域２のほぼ全面にわたって単位セルに共通のおもて面電極が設けられる。おもて面電極上には、活性領域２の中央部よりも外周部側に片寄って複数の電極パッド３が配置される。電極パッド３には、略中心に異なるワイヤー４が接合される。おもて面電極を流れる電流の経路に沿って並ぶように活性領域２を２つ以上に区分けし、各区分（第１〜４区分２ａ〜２ｄ）にそれぞれに通電能力の異なる単位セルが配置される。ワイヤー４と電極パッド３との各接合部６から最も遠い第１区分２ａに最も通電能力の低い単位セルが配置され、ワイヤー４と電極パッド３との各接合部６から離れるほど通電能力の低い単位セルが配置される。【選択図】図１Ａ

Description

この発明は、半導体装置に関する。

従来、リードフレーム上のアイランド部に半導体素子（半導体チップ）を搭載し、半導体素子上の電極パッドとリードフレーム上のリード部とをワイヤーボンディング（接続）したパッケージ型半導体装置が公知である。電極パッドには、半導体素子を構成する複数の単位セル（素子の機能単位）が電気的に接続され、各単位セルに流れる電流はボンディングワイヤーおよびリード部を介して外部へ引き出される。各単位セル内に均一に電流を流すために、電極パッドおよびワイヤーボンディングの位置から半導体素子の外側へ向かって均等に複数の単位セルが配置される。従来の半導体装置の平面レイアウトについて説明する。

図１６は、従来の半導体装置の平面レイアウトを示す平面図である。図１６（ａ）〜１６（ｃ）には、各単位セル内に均一に電流が流れるように、半導体素子（半導体チップ）１０１の表面（おもて面）に半導体素子１０１の表面積で均等（以下、単に均等と記載）にワイヤーボンディングされている場合の一例を示す（以下、従来例１〜３とする）。図１６に示す従来例１〜３は、リードフレーム１００上のアイランド部１００ａに半導体素子１０１を固定（マウント）し裏面電極を接続したパッケージ型半導体装置である。活性領域（点線の矩形枠で囲む部分）１０２において、半導体素子１０１には、複数の単位セル（不図示）が配置されている。活性領域１０２は、オン状態のときに電流が流れる領域である。

また、活性領域１０２において、半導体素子１０１上には、活性領域１０２とほぼ同じ寸法で略矩形状の平面形状を有する例えば電極パッド１０３が配置されている。電極パッド１０３には、複数のワイヤー１０４が電極パッド１０３の表面積で均等に位置する（以下、単に均等に位置すると記載）ようにワイヤーボンディング（接合）されている。各ワイヤー１０４は、それぞれ、電極パッド１０３との接合部を中心とする所定範囲内に配置された複数の単位セルから電流を引き抜く。すなわち、活性領域１０２を複数の区分に等分すると仮定した場合、ワイヤー１０４と電極パッド１０３との各接合部は、それぞれ、電極パッド１０３の、活性領域１０２の対応する区分に位置する部分の略中心に位置する。各ワイヤー１０４は、それぞれ活性領域１０２の各区分のうち、対応する区分の電流を受けもつ。

具体的には、図１６（ａ）に示す従来例１は、活性領域１０２を１つの頂点を共有する２辺にそれぞれ平行で、かつ矩形中心を通って互いに直交する２つの直線でほぼ同じ寸法の４つの矩形状の区分１０２ａ〜１０２ｄに区分け（４等分）した一例である。電極パッド１０３には、２つのワイヤー１０４が接合されている。ワイヤー１０４と電極パッド１０３との各接合部は、それぞれ、電極パッド１０３の、活性領域１０２の各区分１０２ａ〜１０２ｄ内に位置する部分の略中心に位置する。各ワイヤー１０４は、それぞれ電極パッド１０３に２箇所ずつ接合されている（例えば一方のワイヤー１０４を区分１０２ａ，１０２ｂに対応する部分に接合し、他方のワイヤー１０４を区分１０２ｃ，１０２ｄに対応する部分に接合）。

図１６（ｂ）に示す従来例２は、活性領域１０２を１辺に平行な２つの直線でほぼ等しい幅でストライプ状に３つ区分１０２ｅ〜１０２ｇに区分け（３等分）した一例である。電極パッド１０３には、３つのワイヤー１０４が接合されている。ワイヤー１０４と電極パッド１０３との各接合部は、それぞれ、電極パッド１０３の、活性領域１０２の各区分１０２ｅ〜１０２ｇ内に位置する部分の略中心に位置する。図１６（ｃ）に示す従来例３では、電極パッド１０３に４つのワイヤー１０４が接合されている。ワイヤー１０４と電極パッド１０３との各接合部の位置は、従来例１と同様である。電極パッド１０３との各接合部には、それぞれ異なるワイヤー１０４が接合されている。

各ワイヤー１０４の曲線状に図示した部分が半導体素子１０１の周辺部に接触しないようにループ状になっている部分であり、電極パッド１０３上に短い縦線で図示した部分が電極パッド１０３との接合部である（図１７においても同様）。従来例１〜３ともに、各ワイヤー１０４は、リードフレーム１００上のリード部１００ｂに接続され、リード部１００ｂと電極パッド１０３とを電気的に接続している。各ワイヤー１０４は、活性領域１０２に配置された各単位セルに流れる電流を外部へ引き出す機能を有する。活性領域１０２の外周付近には、例えば制御電極パッド１０５が配置されている。制御電極パッド１０５は、リードフレーム１００上の他のリード部１００ｃとワイヤー１０６で接続されている。

また、半導体装置には大電流化とともに高機能化が求められ、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によるセンシングや制御が行われている。このセンシングや制御を行うＩＣは半導体装置上に配置されるため、電極パッドの配置やワイヤーボンディングの位置などに制約が生じる。したがって、各単位セル内に均一に電流が流れるように半導体素子上における電極パッドの配置やワイヤーボンディングの位置を均等にすることが難しく、半導体素子のおもて面電極（各単位セルに共通の電極）内を流れる電流の大きさに偏りが生じる。近年、微細化加工技術などの進歩により単位セルのチャネル抵抗が低下し、電流が流れやすくなっている。このため、単位面積当たりの電流容量が増えて、電流集中箇所での電流密度が大幅に増加し、破壊耐量が低下するという問題がある。

半導体素子１０１上におけるワイヤーボンディングの位置が電極パッド１０３の表面積で均等でない（以下、単に均等でないと記載）ことにより、半導体素子１０１のおもて面電極内に流れる電流の大きさに偏りが生じる場合の一例を、図１７（ａ）〜１７（ｃ）に示す（以下、従来例４〜６とする）。図１７は、従来の半導体装置の平面レイアウトの別の一例を示す平面図である。図１７（ａ）に示す従来例４が従来例３（図１６（ｃ）参照）と異なる点は、半導体素子１０１上に、電極パッド１０３の他にＩＣ１０７を配置した点である。従来例４では、半導体素子１０１上に、活性領域（不図示）の外周付近に活性領域の外周に沿って、従来例３よりも表面積の小さい電極パッド１０３を並列に複数配置している。活性領域のほぼ全体にわたって各単位セルの電極（不図示）が設けられ、この電極に各電極パッド１０３が接合されている。

この従来例４では、半導体素子１０１上の大部分を遮蔽物（ＩＣ１０７）が占めるため、半導体素子１０１上における電極パッド１０３の配置可能範囲が狭く制限され、電極パッド１０３は、半導体素子１０１の中央部よりも外周部側に片寄って配置されている。すなわち、半導体素子１０１上に複数の電極パッド１０３を均等に配置することができない。このため、ワイヤー１０４と電極パッド１０３との各接合部も半導体素子１０１上に均等に位置しておらず、ワイヤーボンディングの位置は半導体素子１０１の中央部よりも外周部側に寄っている。したがって、ＩＣ１０７の直下（半導体部側）に配置された単位セルは、ＩＣ１０７の直下以外の部分に配置された単位セルに比べて、ワイヤー１０４と電極パッド１０３との各接合部までの距離が長い。

図１７（ｂ），１７（ｃ）に示す従来例５，６が従来例２（図１６（ｂ）参照）と異なる点は、ワイヤー１０４と電極パッド１０３との各接合部の位置が電極パッド１０３の一方に寄っている点である。従来例５では、ワイヤー１０４との各接合部の位置が、電極パッド１０３の、制御電極パッド１０５に対向する側に対して反対側（図面右側）に寄っている。このため、活性領域１０２の各区分１０２ｅ〜１０２ｇのうち、最も制御電極パッド１０５側（図面左側）の区分１０２ｅは、他の区分１０２ｆ，１０２ｇに比べて大きく、単位セルの数が多い。すなわち、最も制御電極パッド１０５側の区分１０２ｅの単位セルは、他の区分１０２ｆ，１０２ｇの単位セルに比べて、ワイヤー１０４と電極パッド１０３との各接合部までの距離が長い。

従来例６では、活性領域１０２の各区分１０２ｅ〜１０２ｇの幅は、従来例２と同様にすべてほぼ等しいが、ワイヤー１０４と電極パッド１０３との各接合部の位置がリード部１００ｂ側（図面下側）に寄っている。このため、活性領域１０２の各区分１０２ｅ〜１０２ｇともに、ワイヤー１０４よりもリード部１００ｂ側に比べて、ワイヤー１０４よりもリード部１００ｂから離れた側（図面上側）で単位セルの数が多い。すなわち、ワイヤー１０４よりリード部１００ｂから離れた側の単位セルは、ワイヤー１０４よりもリード部１００ｂ側の単位セルに比べて、ワイヤー１０４と電極パッド１０３との各接合部までの距離が長い。この従来例５，６のようなワイヤーボンディングの位置の片寄りは、例えば作業性の向上を図ることや組立時の諸要因に起因して生じる。

このように半導体素子１０１上における電極パッドの配置やワイヤーボンディングの位置が均等でない場合、単位セルからワイヤー１０４に向って流れる電流が部分的に大きくなり、半導体素子１０１のおもて面電極内に流れる電流の大きさに偏りが生じる。その理由は、次の通りである。図１８は、半導体素子のおもて面電極内に流れる電流の大きさに偏りが生じている状態を模式的に示す説明図である。図１９は、図１８の単位セルの構造を示す説明図である。ここでは、単位セルとして、トレンチゲート構造の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例に示す。図１８には、例えば実施例５，６のように活性領域１０２のほぼ全面に電極パッド１０３を兼ねるソース電極（おもて面電極）１２０が設けられた一例において、当該ソース電極１２０に接合された１つのワイヤー１０４付近の状態を示す。

また、図１８には、単位セル内からソース電極１２０を通ってワイヤー１０４から外部へ引き抜かれる電流の流れを順に符号１２１〜１２４を付した矢印で示す。矢印の大きさは電流の大きさをあらわしている。図１９（ａ）には単位セルの半導体部の平面構造を示し、図１９（ｂ）には図１９（ａ）の切断線ＡＡ−ＡＡ’における断面構造を示す。図１８，１９に示すように、各単位セルには、それぞれ、ドレイン側から、ｐ^-型ベース領域１１２のトレンチ１１５に沿った部分に形成されるｎ型の反転層（チャネル）を通ってソース側に電流１２１が流れる。この単位セルのチャネルを通る電流１２１は、ソース電極１２０に達し、ソース電極１２０を通ってワイヤー１０４から外部へ引き抜かれるため、ワイヤー１０４とソース電極１２０との接合部１０４ａに集まる。

具体的には、各単位セルはすべて同じ構成であるため、これら半導体素子１０１の半導体部の全体にわたって均一に電流１２１が流れる。また、各単位セルは、ストライプ状の平面レイアウトで配置された隣り合うトレンチ１１５間に挟まれた領域（以下、メサ部とする）において、トレンチがストライプ状に延びる方向に直列に配置されている。メサ部においてｐ^-型ベース領域１１２の内部には、トレンチ１１５がストライプ状に延びる方向に連続してｎ⁺型ソース領域１１３が設けられているため、メサ部全面にチャネルが形成される。このため、各単位セルのチャネルを通る電流１２１はほぼ抑制されずに、メサ部全面から、半導体部（メサ部）よりも低抵抗なソース電極１２０に達する。半導体素子１０１が微細化されている場合、半導体素子１０１に配置される単位セルの数が増えるため、各単位セルからソース電極１２０に達する電流１２１は増加する。

ソース電極１２０に達した電流１２２は、ソース電極１２０内をワイヤー１０４へ向って流れる。このとき、ソース電極１２０内を流れる電流１２３は、電流経路の直下に配置された他の単位セルからソース電極１２０に達した電流１２２を集めながらワイヤー１０４へ向うため、ワイヤー１０４に近づくほど大きくなる。また、最も外側（活性領域１０２の外周付近）に配置された単位セルから、ワイヤー１０４とソース電極１２０との接合部１０４ａまでの距離が長いほど、すなわちソース電極１２０内を流れる電流１２３の電流経路が長いほど、電流経路の直下に配置された他の単位セルの数が多くなる。このため、ソース電極１２０内を流れる電流１２３は、電流経路が長くなるほど、他の単位セルからソース電極１２０に達した電流１２２を集めて大きくなる。

すなわち、従来例４では、ＩＣ１０７側からワイヤー１０４に向って流れる電流が、他の部分からワイヤー１０４へ向って流れる電流よりも大きくなる。従来例５では、最も制御電極パッド１０５側（図面左側）の区分１０２ｅからワイヤー１０４に向って流れる電流が、他の区分１０２ｆ，１０２ｇからワイヤー１０４へ向って流れる電流よりも大きくなる。従来例６では、ワイヤー１０４よりもリード部１００ｂから離れた側（図面上側）の部分からワイヤー１０４に向って流れる電流が、ワイヤー１０４よりもリード部１００ｂ側（図面下側）からワイヤー１０４に向って流れる電流よりも大きくなる。このように、従来例４〜６では、一部のワイヤー１０４の接合部付近に電流が集中し、破壊耐量が低下してしまう。図１８において、符号１１１，１１４，１１６〜１１９は、それぞれ、ｎ^-型ドリフト層、ｐ⁺型コンタクト領域、ゲート絶縁膜、ゲート電極、酸化膜および層間絶縁膜である。

電流集中による破壊耐量の低下を抑制する構成として、次の３つの構成が一般的である。図２０は、従来の半導体装置の回路構成を示す回路図である。第１の構成は、図２０に示すように、各単位セル１３１のドレインにバラスト抵抗１３２を接続することで、半導体素子１３０のおもて面電極内を流れる電流の大きさに偏りが生じることを防止することで電流集中を抑制した構成である。半導体素子の内部（ｎ^-型ドリフト層の内部）にバラスト抵抗を設けた構成も提案されている（例えば、下記特許文献１参照。）。第２の構成は、半導体素子のサイズ（チップサイズ）を大きくすることで、電流集中箇所での電流密度を低下させた構成である。第３の構成は、電流が流れにくい（通電能力の低い）単位セルを用いることで電流集中を抑制した構成である。

通電能力の低い単位セルを用いた装置として、エミッタワイヤの接合部の直下に位置するセル構造の通電能力を、エミッタワイヤの接合部の直下以外に位置する他のセル構造の通電能力よりも低くした装置が提案されている（例えば、下記特許文献２（第００６０〜００６１段落）参照。）。また、別の装置として、ボンディングパッド部に近い領域における電流密度をボンディングパッド部から離れた領域における電流密度よりも小さくした装置が提案されている（例えば、下記特許文献３（第０００８段落）参照。）。下記特許文献２，３では、電流密度が高くなるワイヤーの接合部の直下に通電能力の低い単位セルを配置することで電流密度を低下させ、ワイヤーの接合部の直下での電流集中を緩和させている。

通電能力を調整した装置として、ｎ⁺型ソース領域およびｐ型ベース領域とエミッタ電極とが直接コンタクトするセルと、層間絶縁膜の被覆により直接コンタクトしないセルと、を備えた装置が提案されている（例えば、下記特許文献４（第００１６〜００１７段落、第１図）参照。）。下記特許文献４では、直接コンタクトしないセルの比率を最適化し、電子注入促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ）効果によってオン電圧を低下させるとともに、チャネルにおける電流密度が低下することを防止している。

また、別の装置として、トレンチゲート構造の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）において、ストライプ状の平面レイアウトで配置されたトレンチと、ストライプ状の平面レイアウトで配置されたｐ型ベース領域とが直交するように設けられた装置が提案されている（例えば、下記特許文献５（第００４９段落、第６図）参照。）。下記特許文献５では、トレンチがストライプ状に延びる方向に所定の間隔で単位セルを配置し、単位セルの占有面積を減らすことで通電能力を低下させている。

また、別の装置として、ストライプ状の平面レイアウトで配置された隣り合うトレンチ間において、トレンチがストライプ状に延びる方向に隣り合うＩＧＢＴ単位セル間に、トレンチを挟んでＩＧＢＴ単位セルと対向しないように、ｐ⁺型コンタクト領域のみで構成されたダミーセルを設けた装置が提案されている（例えば、下記特許文献６（第００２９〜００３０段落、第１，２図）参照。）。下記特許文献６では、ｎ⁺型エミッタ領域を設けないことでＩＧＢＴとして機能しないダミーセルを選択的に配置することにより、キャリアが集中したときに電流遮断不能になることを防止している。

また、別の装置として、ストライプ状の平面レイアウトで配置された隣り合うトレンチ間において、各トレンチに沿って設けられた２本のストライプ状のｎ⁺型ソース領域をそれぞれ一定の間隔で間歇的に、両ストライプ間では相互に互い違いになるように切り取った非連続な形状にした装置が提案されている（例えば、下記特許文献７（第００１２，００１５段落、第１，２図）、下記特許文献８（第００３９段落、図２）参照。）。下記特許文献７では、トレンチの側壁全面に接しない平面パターン形状のｎ⁺型ソース領域を設けることで、オン抵抗の上昇と帰還容量の増加を抑制するように、チャネルにおける実効的な電流密度を低下させている。

特開平５−０６３１８５号公報 特開２０１０−００４００３号公報 特開平５−０６３２０２号公報 特開２００１−３０８３２７号公報 特開２０００−２２８５１９号公報 特開２００７−２２１０１２号公報 特開２００９−２８９９８８号公報 特開２００４−１１１７７２号公報

しかしながら、上記第１〜３の構成では、電流集中による破壊耐量の低下を抑制することができるが、新たな問題が生じる。具体的には、上記第１，３の構成では、単位セルのチャネルにおける電流密度が低くなることで半導体素子全体のオン抵抗が増加し、導通損失が増加してしまう。第２の構成では、半導体素子のサイズ（チップサイズ）が大きくなることで、コストが増大したり、ゲート容量が増加してスイッチング損失が増加してしまう。

この発明は、上述した従来技術による問題点を解消するため、破壊耐量の低下を抑制することができるとともに、半導体素子のオン抵抗の増加を抑制することができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板に複数のセルが設けられている。前記半導体基板のおもて面に、前記半導体基板の全体にわたって、複数の前記セルに共通のおもて面電極が設けられている。前記半導体基板の中央部よりも外周部側に片寄って電極パッドが配置されている。前記電極パッドは、前記おもて面電極に接する。前記電極パッドは、前記おもて面電極よりも前記半導体基板の表面積に対する占有面積が小さい。前記電極パッドに、前記セルに流れる電流を外部へ引き出すワイヤーが接合されている。そして、前記ワイヤーと前記電極パッドとの接合部の付近に通電能力の高い前記セルが配置され、前記接合部から離れた位置に通電能力の低い前記セルが配置されている。

また、この発明にかかる半導体装置は、上述した発明において、前記接合部から離れた位置から前記接合部へ向かって前記おもて面電極を流れる電流の経路に沿って、通電能力の異なる２種類以上の前記セルが配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記接合部から離れるほど通電能力の低い前記セルが配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記おもて面電極を流れる電流の経路に沿って並ぶ複数の区分にそれぞれ通電能力の異なる前記セルが配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記セルは金属−酸化膜−半導体からなる絶縁ゲート構造を備え、チャネルにおける電流密度を調整することにより前記セルの通電能力が設定されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記セルは、前記おもて面電極を流れる電流の経路に沿う方向に延びるストライプ状に設けられたトレンチと、前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極が設けられたトレンチゲート構造を有することを特徴とする。

上述した発明によれば、ワイヤーと電極パッドとの接合部から離れた位置において、各セルに流れる電流を小さくすることができる。これにより、ワイヤーボンディングの位置が半導体素子の中央部よりも外周部側に片寄っていることで、おもて面電極内を流れる電流の経路が長く、電流経路の直下に配置されたセルの数が多くなっている場合であっても、おもて面電極内を流れる電流が大きくなることを抑制することができる。このため、電極パッドの端部での電流集中を緩和させることができ、電流集中による破壊耐量の低下を抑制することができる。また、上述した本発明によれば、セルのドレインにバラスト抵抗を接続したり、すべてのセルの通電能力を低くすることなく、半導体素子（半導体チップ）の中央側の、ワイヤーと電極パッドとの接合部の端部でのおもて電極から流れる電流の集中を緩和させることができる。このため、チャネルにおける電流密度が低くなることを防止することができるとともに、電流集中による破壊耐量の低下を抑制することができる。

本発明にかかる半導体装置によれば、単位セルのドレインにバラスト抵抗を接続したり、半導体素子のサイズを大きくすることなく、破壊耐量の低下を抑制することができるとともに、半導体素子のオン抵抗の増加を抑制することができるという効果を奏する。

実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図１Ａの切断線Ａ−Ａ’におけるセルの断面位置を示す断面図である。 図１Ａの切断線Ａ−Ａ’、図１Ｂの切断線Ｂ−Ｂ’における断面構造を示す断面図である。 実施の形態１にかかる半導体装置の別の一例の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置の別の一例の平面レイアウトを示す平面図である。 実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。 図４の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図４の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 図７の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 図７の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。 図１０の切断線Ｇ−Ｇ’における断面構造を示す断面図である。 図１０の切断線Ｈ−Ｈ’における断面構造を示す断面図である。 実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。 図１３の切断線Ｉ−Ｉ’における断面構造を示す断面図である。 図１３の切断線Ｊ−Ｊ’における断面構造を示す断面図である。 従来の半導体装置の平面レイアウトを示す平面図である。 従来の半導体装置の平面レイアウトの別の一例を示す平面図である。 半導体素子のおもて面電極内に流れる電流の大きさに偏りが生じている状態を模式的に示す説明図である。 図１８の単位セルの構造を示す説明図である。 従来の半導体装置の回路構成を示す回路図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、単位セル（素子の機能単位：不図示）をＭＯＳＦＥＴとする場合を例に説明する。図１Ａは、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図１Ｂは、図１Ａの切断線Ａ−Ａ’におけるセルの断面位置を示す断面図である。図１Ｃは、図１Ａの切断線Ａ−Ａ’、図１Ｂの切断線Ｂ−Ｂ’における断面構造を示す断面図である。図１Ａに示すように、実施の形態１にかかる半導体装置において、略矩形状の平面形状を有する半導体素子（半導体チップ）１には、活性領域２に、半導体素子１を構成する複数の単位セルが所定の平面レイアウトで配置されている。図１Ａの切断線Ａ−Ａ’を通るセルの断面位置は、図１Ｂの切断線Ｂ−Ｂ’の位置である。切断線Ｂ−Ｂ’は、ソース電極３０、ｐ⁺型コンタクト領域２４、ｎ⁺型ソース領域２３、ｐ^-型ベース領域２２、およびｎ^-型ドリフト層２１を縦断する位置にある。

図１Ｃには、ワイヤーボンディング位置（ワイヤー４の接合位置）から離れた位置からワイヤーボンディング位置までの間の活性領域２の第１区分２ａと第２区分２ｂとの境界領域Ｘ、活性領域２の第２区分２ｂと第３区分２ｃとの境界領域Ｙ、および第３区分２ｃと第４区分２ｄとの境界領域Ｚの断面構造を示す。ワイヤーボンディング位置から離れた境界領域Ｘには、ｎ⁺型ソース領域２３の個数を少なくした通電能力の低い単位セルが配置される。ワイヤーボンディング位置に近づくに従いｎ⁺型ソース領域２３の個数を多くした通電能力の高い単位セルが配置される。ワイヤーボンディング位置の中心付近である境界領域Ｚには、最もｎ⁺型ソース領域２３の個数を多くして最も通電能力の高い単位セルが配置される。単位セルの平面レイアウトについては後述する。活性領域２は、オン状態のときに電流が流れる領域である。

半導体素子１のおもて面上には、活性領域２のほぼ全面にわたって、半導体素子１のおもて面電極（各単位セルに共通のおもて面電極：不図示）が設けられている。このおもて面電極上には、活性領域２の中央部よりも外周部側に片寄って、かつ活性領域２の外周側に沿って複数の電極パッド３が並列に配置されている。電極パッド３の、おもて面電極側の面全体がおもて面電極の表面に接合されている。電極パッド３は、おもて面電極よりも半導体素子１の表面積に対する占有面積が小さい。各電極パッド３には、それぞれ、例えば略中心に異なるワイヤー４が接合（ボンディング）されている。各ワイヤー４は、リードフレーム（不図示）上の例えば同一のリード部に接続され、リード部と電極パッド３とを電気的に接続している。各ワイヤー４は、活性領域２に配置された各単位セルに流れる電流を外部へ引き出す機能を有する。

ワイヤー４の曲線状に図示した部分は、半導体素子１の周辺部に接触しないようにループ状になっている部分であり、電極パッド３上に短い縦線で図示した部分が電極パッド３との接合部６である（図２においても同様）。半導体素子１上の、電極パッド３が配置された部分以外の部分には、例えばセンシングや制御を行うためのＩＣ（不図示）などの遮蔽物や、ゲート電極パッドや、電流検出用電極パッド、温度検出用電極パッドなどの各種の電極パッド５などが配置されている。すなわち、半導体素子１上に遮蔽物を配置することで電極パッド３を半導体素子１の表面積で均等に配置することができず、半導体素子１上における電極パッド３の配置可能範囲が狭く制限されている。

半導体素子１の中央部よりも外周部側に片寄って電極パッド３が配置される（電極パッド３の位置が半導体素子１の表面積で均等でない）ことで、おもて面電極内に流れる電流の大きさに偏りが生じる。これにより、半導体素子１のおもて面電極に流れる電流は、ワイヤー４と電極パッド５との接合部の端部６ａの直下（半導体部側）の部分に集中し、電極パッド３の、ＩＣなどの遮蔽物が配置される中央側の端部３ａに電流が集中する。このため、活性領域２に通電能力の異なる２種類以上の単位セルを配置し、電極パッド３内の半導体素子１の中央側の、ワイヤーと電極パッドとの接合部の端部６ａの近傍である電極パッドの端部３ａでの電流集中を緩和している。

通電能力の異なる２種類以上の単位セルは、単位セルからワイヤー４と電極パッド３との各接合部６までの距離に基づいて配置される。具体的には、ワイヤー４と電極パッド３との各接合部６の付近には、通電能力の高い単位セルが配置されている。そして、ワイヤー４と電極パッド３との各接合部６から離れた位置に、通電能力の低い単位セルが配置されている。より好ましくは、ワイヤー４と電極パッド３との各接合部６から離れるほど、通電能力の低い単位セルが配置されていることがよい。

通電能力が高いとは、チャネルにおける電流密度が高い、電流容量が大きいなどにより、単位セル内に電流が流れやすいことである。通電能力が低いとは、チャネルにおける電流密度が低い、電流容量が小さいなどにより、単位セル内に電流が流れにくいことである。単位セルの通電能力は、例えば、ＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造（不図示）を構成するソース領域やコンタクト領域の平面レイアウトを種々変更することによって調整可能である。通電能力を調整可能な単位セルの構造および単位セルの断面構造については、後述する実施の形態２〜５で説明する。上述したように、活性領域２に通電能力の異なる２種類以上の単位セルを配置する理由は、次の通りである。

オン状態のときに各単位セルに流れる電流の経路は、通常、半導体部内を流れる経路と、半導体部からおもて面電極へ向かって流れる経路とに分岐される。単位セルのチャネルを通る電流（チップおもて面側を流れる電流）は、半導体部よりも低抵抗なおもて面電極に達し、おもて面電極内を電極パッド３に向って流れ、ワイヤー４から外部へ引き抜かれる。このとき、ワイヤー４と電極パッド３との各接合部６の付近においては、半導体部からおもて面電極に達した電流は、電極パッド３を介してすぐにワイヤー４に引き抜かれる。このため、ワイヤー４と電極パッド３との各接合部６の付近においては、おもて面電極内にほぼ均一に電流が流れ、局所的に集中しにくい。このため、上述したようにワイヤー４と電極パッド３との各接合部６の付近に通電能力の高い単位セルを配置することで、半導体素子１全体の通電能力を高めている。

一方、ワイヤー４と電極パッド３との各接合部６から離れた位置に配置された単位セルの半導体部からおもて面電極に達した電流は、おもて面電極内を、より低抵抗な電極パッド３（ワイヤー４との接合部６）に向ってほぼ直線的に流れる。このようにおもて面電極内を電極パッド３に向って流れる電流（以下、おもて面電極内を流れる電流とする）は、電流経路の直下に配置された他の単位セルの半導体部からおもて面電極に達した電流を集めながらワイヤー４へ向うため、ワイヤー４に近づくほど大きくなる。これにより、電極パッド３内の半導体素子１の中央側の、ワイヤー４と電極パッド３との接合部の端部６ａに電流が集中し、電極パッドの端部３ａでの電流密度が大きくなるため、発熱が生じたり、破壊に至る虞がある。このため、本発明においては、上述したようにワイヤー４と電極パッド３との各接合部６から離れるほど、通電能力の低い単位セルを配置する。これにより、おもて面電極内を流れる電流は、通電能力の低い単位セルの半導体部内を流れる電流を集めて電極パッド３に達する。このため、電極パッドの端部３ａでの電界集中を緩和させることができる。

より具体的には、活性領域２を、例えば電極パッド３が並ぶ方向（図面横方向、以下、第１方向とする）に延びるストライプ状に２つ以上に区分けし、活性領域２の各区分のそれぞれに通電能力の異なる単位セルが配置されている。ここでは、活性領域２を、例えば４つの区分（以下、第１〜４区分とする）２ａ〜２ｄに区分けした場合を例に説明する。第１区分２ａは、ワイヤー４と電極パッド３との接合部６から最も遠い位置にある。第２区分２ｂ、第３区分２ｃおよび第４区分２ｄは、電極パッド３が並ぶ方向（第１方向）と直交する方向（図面縦方向、以下、第２方向）に、第１区分２ａからワイヤー４と電極パッド３との接合部６に向って順に位置する。第３区分２ｃには、例えば、最も電流が集中しやすい電極パッド３内の半導体素子１の中央側の、ワイヤー４と電極パッド３との接合部の端部６ａの直下近傍に電極パッド３の第３区分２ｃ側の端部３ａが位置する。第３区分２ｃに、ワイヤー４と電極パッド３との各接合部６の、第１区分２ａ側の端部６ａが位置してもよい。第４区分２ｄは、ワイヤー４と電極パッド３との接合部６に最も近い位置にある。

第４区分２ｄには、各電極パッド３の、第３区分２ｃに位置する部分以外の部分が位置する。第４区分２ｄには、ワイヤー４と電極パッド３との各接合部６のほぼ全体が位置する。このように区分けされた活性領域２において、ワイヤー４と電極パッド３との各接合部６から最も遠い第１区分２ａには、最も通電能力の低い単位セルが配置されている。第２〜４区分２ｂ〜２ｄには、ワイヤー４と電極パッド３との各接合部６に近いほど通電能力の高い単位セルが配置され、ワイヤー４と電極パッド３との各接合部６に最も近い第４区分２ｄに最も通電能力の高い単位セルが配置される。すなわち、おもて面電極を流れる電流の経路に沿って並ぶように区分けされた第１〜４区分２ａ〜２ｄには、第１区分２ａの通電能力＜第２区分２ｂの通電能力＜第３区分２ｃの通電能力＜第４区分２ｄの通電能力となるようにそれぞれ通電能力の異なる単位セルが配置される。

また、パッケージ型半導体装置の制約など設計条件にも依るが、単位セルに流れる電流のうち、チャネルを通っておもて面電極に流れた電流以外の電流（以下、半導体部内を流れる電流とする）は、おもて面電極内を流れる電流と同じ方向（すなわち第２方向）に流れることが好ましい。具体的には、各単位セルは、おもて面電極内を流れる電流の流れる方向に沿って直列に接続されることがよい。より具体的には、例えば、単位セルをトレンチゲート構造とする場合、第２方向に延びるストライプ状の平面レイアウトにトレンチ（不図示）を配置し、隣り合うトレンチ間に挟まれた領域（メサ部）に、第２方向に沿って複数の単位セルを配置する。そして、同一のメサ部内に、ワイヤー４と電極パッド３との各接合部６に近づくほど通電能力が高くなるように、第２方向に沿って複数の単位セルを配置すればよい。すなわち、おもて面電極内を流れる電流と同じ方向に延びるストライプ状にゲート電極を設ければよい。

おもて面電極内を流れる電流と同じ方向に沿って直列に各単位セルを配置する理由は、次の通りである。仮に、おもて面電極内を流れる電流と直交する方向（すなわち第１方向）に沿って直列に各単位セルを配置する場合、半導体部内を流れる電流は、ワイヤー４に向って流れるため、直列に接続された単位セル間を流れず、おもて面電極に流れてしまう。このため、おもて面電極の電流密度が大きくなり、おもて面電極内を流れる電流の大きさの偏りが大きくなる虞がある。また、おもて面電極内を流れる電流と直交する方向に沿って直列に各単位セルを配置する場合、ワイヤー４と電極パッド３との各接合部６が延びる方向（図面では縦方向）と直交する方向にゲート電極が延びる。このため、ワイヤー４をボンディングする際に、ゲート電極の延びる方向と直交する方向にゲート電極に圧力をかけることとなり、ゲート電極がつぶれてしまう虞がある。これにより、素子不良となりやすい。この問題は、特に単位セルを半導体基板上に平板状にＭＯＳゲートを設けたプレーナゲート構造とした場合に顕著にあらわれる。一方、おもて面電極内を流れる電流と同じ方向に沿って直列に各単位セルを配置した場合、半導体部内を流れる電流は、直列に接続された単位セル間を流れるため、半導体部内を流れる電流によっておもて面電極の電流密度が大きくなることを抑制することができるからである。

また、例えば長方形状の半導体チップを用いる場合、おもて面電極内を電極パッド３へ向って流れる電流がチップ短辺に平行な方向に流れるように、電極パッド３を配置することが好ましい。その理由は、ゲート抵抗が上昇することを抑制することができるからである。具体的には、半導体チップを略同形状の平面形状を有する活性領域２の長辺に沿って複数の電極パッド３を配置すればよい。これにより、電極パッド３に接続されたおもて面電極には、活性領域２の短辺に平行（すなわち第２方向）に、電極パッド３に向って電流が流れる（図面下側から上側へ向う縦方向）。

単位セルのおもて面電極の厚さは、例えば５μｍ以下程度であることが好ましい。その理由は、次の通りである。おもて面電極は、例えばアルミニウム（Ａｌ）を主成分とする金属、例えばアルミニウム−シリコン（Ｓｉ）からなる。このおもて面電極の厚さが厚い場合、本発明を適用しなくても、おもて面電極の厚さによっておもて面電極内を流れる電流の大きさの偏りが緩和されやすい。それに対して、おもて面電極の厚さが薄いほど、おもて面電極内を流れる電流の大きさの偏りが緩和されにくく、おもて面電極に電流が集中しやすいため、本発明の効果を得やすいからである。また、おもて面電極を厚く形成することは、設備能力や製造コストなどの面で限界があるからである。おもて面電極の厚さを徐々に薄くし、四角錐台状や、電極パッド３との接合面側に段差を有する形状のおもて面電極とした場合においても、矩形板状のおもて面電極と同様の効果を有する。おもて面電極に流れる電流は大きくなるほど本発明の効果が大きく、例えば２００Ａ程度となるように半導体素子１の電流特性を設定することで本発明の効果をより得やすくなるため、好ましい。

また、活性領域２を複数の区分に区分けせずに、ワイヤー４と電極パッド３との各接合部６から離れるほど通電能力が低くなる勾配を有する分布で複数の単位セルを配置してもよい。また、破壊耐量が要求される部分において活性領域２をさらに細かく区分けし、通電能力の低い単位セルを配置してもよいし、破壊耐量が要求されない部分においては活性領域２の区分の占有面積を大きくし、通電能力の高い単位セルを配置することで、半導体素子１全体の電流密度を高くしてもよい。

また、例えば最も電流集中しやすい電極パッド３内の半導体素子１の中央側の、ワイヤー４と電極パッド３との接合部の端部６ａの近傍に電極パッド３の第３区分２ｃ側の端部３ａ付近をさらに細分化し、各区分に通電能力の異なる単位セルを配置してもよい。図２は、実施の形態１にかかる半導体装置の別の一例の平面レイアウトを示す平面図である。具体的には、例えば、図２に示すように、最も電流集中しやすいワイヤーと電極パッドとの接合部の端部６ａの近傍の電極パッド３の第３区分２ｃ側の端部３ａを境界に、第３区分２ｃを、第２区分２ｂ側の区分２ｅと第４区分２ｄ側の区分２ｆとに区分してもよい（すなわち、活性領域２を５つの区分２ａ，２ｂ，２ｅ，２ｆ，２ｄに区分け）。この場合、第３区分２ｃのうち、第４区分２ｄ側の区分２ｆに、第２区分２ｂ側の区分２ｅよりも通電能力の高い単位セルが配置される。図２に示す実施の形態１にかかる半導体装置の別の一例の第３区分２ｃ以外の構成は、図１Ａ〜１Ｃに示す実施の形態１にかかる半導体装置と同様である。

また、電極パッド３（ワイヤー４）が半導体素子１上にほぼ均等に配置されている場合においても本発明を適用可能である。図３は、実施の形態１にかかる半導体装置の別の一例の平面レイアウトを示す平面図である。図３には、半導体素子１の中央部にワイヤー４と電極パッド３との接合部６が位置する場合を示す。図３に示すように、例えば、半導体素子１の略中心に電極パッド３が配置され、電極パッド３を中心とする同心円状（図３では矩形環状）に活性領域２を例えば３つに第１〜３区分１２ａ〜１２ｃに区分けされている。この場合、活性領域２の外周付近に配置された各単位セル（最も外側の各単位セル）は、それぞれ電極パッド３までの距離がほぼ等しい。このため、おもて面電極内を流れる電流の大きさに偏りが生じにくく、本発明の効果は小さいが、本発明を適用しない場合よりも電極パッド３での電界集中を緩和させることができる。

以上、説明したように、実施の形態１によれば、ワイヤーと電極パッドとの各接合部から離れるほど通電能力の低い単位セルを配置することで、ワイヤーと電極パッドとの各接合部から離れた位置において、各単位セルに流れる電流を小さくすることができる。これにより、ワイヤーボンディングの位置が半導体素子の中央部よりも外周部側に片寄っていることで、おもて面電極内を流れる電流の経路が長く、電流経路の直下に配置された単位セルの数が多くなっている場合であっても、おもて面電極内を流れる電流が大きくなることを抑制することができる。このため、ワイヤーと電極パッドとの接合部の端部６ａの近傍の電極パッドの第３区分側の端部での電流集中を緩和させることができ、電流集中による破壊耐量の低下を抑制することができる。

また、実施の形態１によれば、単位セルのドレインにバラスト抵抗を接続したり（第１の構成）、すべての単位セルの通電能力を低くする（第３の構成）ことなく、ワイヤーと電極パッドとの接合部の端部６ａの近傍の電極パッドの第３区分側の端部での電流集中を緩和させることができる。このため、チャネルにおける電流密度が低くなることを防止して半導体素子のオン抵抗が増加することを抑制することができるとともに、電流集中による破壊耐量の低下を抑制することができる。また、実施の形態１によれば、ワイヤーと電極パッドとの各接合部付近に通電能力の高い単位セルを配置することで、従来構造（例えば上記特許文献２，３）よりもワイヤーと電極パッドとの各接合部付近での単位セルのチャネルにおける電流密度を高くすることができる。これにより、半導体素子全体の電流密度を高くすることができるため、オン抵抗が上昇することを抑制することができ、導通損失を低減させることができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置として、上述した活性領域２に配置される単位セルの構造の一例について説明する。図４は、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。図５は、図４の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図６は、図４の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図４には、半導体基板（半導体チップ）のおもて面（半導体部の表面）に露出された各半導体部の平面レイアウトを示す（図７，１０においても同様）。図５，６には、オン状態のときに単位セルに流れる電流を順に符号３１，３２を付した矢印で示す（図８，９，１１，１２においても同様）。図４〜６に示すように、ｎ^-型ドリフト層２１となるｎ^-型半導体基板（半導体チップ）のおもて面側には、トレンチゲート型のＭＯＳゲート構造が設けられている。

ＭＯＳゲート構造は、ｐ^-型ベース領域２２、ｎ⁺型ソース領域２３、ｐ⁺型コンタクト領域２４、トレンチ２５、ゲート絶縁膜２６およびゲート電極２７からなる。具体的には、ｎ^-型ドリフト層２１の、基板おもて面（第１主面）側の表面層には、ｐ^-型ベース領域２２が設けられている。ｐ^-型ベース領域２２を貫通してｎ^-型ドリフト層２１に達するトレンチ２５が設けられている。トレンチ２５は、例えば第２方向（図面縦方向）に延びるストライプ状の平面レイアウトで配置されている。トレンチ２５の内部には、トレンチ２５の内壁に沿ってゲート絶縁膜２６が設けられ、ゲート絶縁膜２６の内側にゲート電極２７が設けられている。ｐ^-型ベース領域２２の内部には、基板おもて面側の表面層に、ｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４がそれぞれ選択的に設けられている。ｎ⁺型ソース領域２３は、第２方向に所定の間隔で配置されている。

ｎ⁺型ソース領域２３の第１方向の幅（最も広い部分の幅）ｗ１は、隣り合うトレンチ２５間の距離ｗ２に等しい。各ｎ⁺型ソース領域２３は、それぞれトレンチ２５の側壁に設けられたゲート絶縁膜２６を介してゲート電極２７に対向する。各ｎ⁺型ソース領域２３は、例えばｐ⁺型コンタクト領域２４を囲む略矩形枠状の平面形状で設けられていてもよい。ｐ^-型ベース領域２２の基板おもて面側の表面層において、ｎ⁺型ソース領域２３以外の部分はすべてｐ⁺型コンタクト領域２４である。すなわち、隣り合うトレンチ２５間に挟まれた領域（メサ部）には、ｎ⁺型ソース領域２３とｐ⁺型コンタクト領域２４とが第２方向に交互に繰り返し配置されている。ｎ⁺型ソース領域２３が設けられていない部分において、ｐ⁺型コンタクト領域２４は、トレンチ２５の側壁に設けられたゲート絶縁膜２６を介してゲート電極２７に対向する。

各メサ部の構成は同一であり、隣り合うメサ部にそれぞれ配置されたｎ⁺型ソース領域２３同士はトレンチ２５を挟んで第１方向（図面横方向）に対向する。すなわち、ｎ⁺型ソース領域２３は、第１方向にストライプ状に配置されている。ｐ^-型ベース領域２２の、ｎ⁺型ソース領域２３とｎ^-型ドリフト層２１とに挟まれた部分（すなわちトレンチ２５の側壁に沿った部分）には、オン状態においてｎ型の反転層（チャネル）が形成される。すなわち、同一のメサ部内において、ｎ⁺型ソース領域２３が設けられた部分にはチャネルが形成され、第２方向に隣り合うｎ⁺型ソース領域２３間に挟まれた部分（ｐ⁺型コンタクト領域２４）にはチャネルが形成されない。

これによって、ｐ^-型ベース領域２２の、トレンチ２５に沿った部分に形成されたチャネルを通ってソース電極（各単位セルに共通のおもて面電極）３０に達する電流３１は、ｐ⁺型コンタクト領域２４を通る、または、ｐ⁺型コンタクト領域２４の直下（ドレイン側）を通るときに小さくなる。すなわち、ｐ⁺型コンタクト領域２４は抵抗として機能し、チャネルを通ってソース電極３０に達する電流３１を流れにくくすることができる。単位セルの通電能力（チャネルにおける電流密度）を調整するには、ｎ⁺型ソース領域２３の第２方向の幅ｔ１と、ｎ⁺型ソース領域２３の第２方向のピッチ（ｐ⁺型コンタクト領域２４の第２方向の幅）ｔ２とを種々変更すればよい。ｐ⁺型コンタクト領域２４の占有面積を増加させるほど、通電能力を低くすることができる。

ゲート電極２７の上には、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜２８および層間絶縁膜２９が順に設けられている。層間絶縁膜２９は、例えば、ボロンリンガラス（ＢＰＳＧ：Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）からなる。高温酸化膜２８および層間絶縁膜２９を貫通し、ｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４を露出するコンタクトホールが設けられている。コンタクトホールは、第２方向に延びる直線状の平面形状でメサ部（ｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４）をほぼ露出する。層間絶縁膜２９上には、コンタクトホールを埋め込むように、活性領域２のほぼ全面に各単位セルに共通のソース電極３０となるおもて面電極が設けられている。

ソース電極３０は、コンタクトホールを介してｎ⁺型ソース領域２３およびｐ⁺型コンタクト領域２４に接し、層間絶縁膜２９によってゲート電極２７と電気的に絶縁されている。ソース電極３０の表面には、複数の電極パッド（ソース電極パッド）３が接合されている（図４〜１２には不図示、電極パッド３については図１Ａ〜３を参照）。ｎ^-型ドリフト層２１の、基板裏面（第２主面）側には、各単位セルに共通の図示省略するｎ⁺型ドレイン領域およびドレイン電極が基板裏面全面にわたって設けられている。ドレイン電極となる裏面電極は、例えば、リードフレーム（不図示）上のアイランド部に接合されている。

以上、説明したように、実施の形態２によれば、トレンチがストライプ状に延びる方向（第２方向）に所定の間隔でｎ⁺型ソース領域を配置することで、単位セルの通電能力を調整することができる。この単位セルを活性領域に配置する通電能力の異なる２種類以上の単位セルのうちの１種類として用いることで、実施の形態１にかかる半導体装置を作製（製造）することができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置として、上述した活性領域２に配置する単位セルの構造の一例について説明する。図７は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。図８は、図７の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図９は、図７の切断線Ｆ−Ｆ’における断面構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、隣り合うメサ部にそれぞれ配置されたｎ⁺型ソース領域２３同士がトレンチ２５を挟んで第１方向に対向しないように配置されている点である。すなわち、ｎ⁺型ソース領域２３は、市松模様状の平面レイアウトで配置されている。

市松模様状の平面レイアウトでｎ⁺型ソース領域２３を配置することで、隣り合うメサ部にわたって、トレンチ２５を挟んで第２方向にほぼ連続してチャネルが形成される部分を配置することができる。これによって、ｐ^-型ベース領域２２に形成されたチャネルを通ってソース電極３０に達する電流３１は、ｐ⁺型コンタクト領域２４を通らずに、トレンチ２５に沿ってｐ^-型ベース領域２２内を流れ、隣り合うメサ部に配置されたｎ⁺型ソース領域２３へと向う。このため、第１方向にストライプ状にｎ⁺型ソース領域２３を配置した場合に比べて、ソース電極３０内に均一に電流３２を流すことができるため、半導体素子１のオン抵抗が上昇することを抑制することができる。

以上、説明したように、実施の形態３によれば、実施の形態２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置として、上述した活性領域２に配置する単位セルの構造の一例について説明する。図１０は、実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。図１１は、図１０の切断線Ｇ−Ｇ’における断面構造を示す断面図である。図１２は、図１０の切断線Ｈ−Ｈ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、メサ部を挟んで対向するトレンチ２５の各側壁にそれぞれ設けられたゲート絶縁膜２６に、それぞれ第２方向に交互に接するようにｐ⁺型コンタクト領域３３が選択的に配置されている点である。

具体的には、メサ部を挟んで対向するトレンチ２５の各側壁のうち、一方の側壁（図面ではトレンチ２５の右側の側壁）側には、ゲート絶縁膜２６に接するように、かつ第２方向に所定の間隔でｐ⁺型コンタクト領域（以下、第１ｐ⁺型コンタクト領域とする）３３ａが選択的に設けられている。一方、他方の側壁（図面ではトレンチ２５の左側の側壁）側には、ゲート絶縁膜２６に接するように、かつ第２方向に所定の間隔でｐ⁺型コンタクト領域（以下、第２ｐ⁺型コンタクト領域とする）３３ｂが選択的に設けられている。第２ｐ⁺型コンタクト領域３３ｂは、第１ｐ⁺型コンタクト領域３３ａと離して配置されている。第２ｐ⁺型コンタクト領域３３ｂは、ｎ⁺型ソース領域３４を挟んで第１方向に第１ｐ⁺型コンタクト領域３３ａと対向しない。

第１ｐ⁺型コンタクト領域３３ａの第１方向の幅（最も広い部分の幅）ｗ３は、隣り合うトレンチ２５間の距離ｗ２よりも狭い。すなわち、第１ｐ⁺型コンタクト領域３３ａは、メサ部を挟んで対向するトレンチ２５の各側壁のうち、他方の側壁に設けられたゲート絶縁膜２６に接していない。第２ｐ⁺型コンタクト領域３３ｂは、第１方向に平行な直線を軸として、第１ｐ⁺型コンタクト領域３３ａと線対称な平面レイアウトで、かつ第２方向に所定の距離分ずらして配置されている。すなわち、第２ｐ⁺型コンタクト領域３３ｂは、メサ部を挟んで対向するトレンチ２５の各側壁のうち、一方の側壁に設けられたゲート絶縁膜２６に接していない。すなわち、同一のメサ部内において、第１ｐ⁺型コンタクト領域３３ａと第２ｐ⁺型コンタクト領域３３ｂとは、第２方向に交互に繰り返し配置されている。

したがって、メサ部を挟んで対向するトレンチ２５のうち、一方のトレンチ２５の側壁付近には、第１ｐ⁺型コンタクト領域３３ａとｎ⁺型ソース領域３４とが第２方向に交互に繰り返し配置される。他方のトレンチの側壁付近には、第２ｐ⁺型コンタクト領域３３ｂとｎ⁺型ソース領域３４とが第２方向に交互に繰り返し配置される。このため、メサ部の中央部付近には、第２方向に連続してｎ⁺型ソース領域３４が配置される。このように、第２方向に連続してｎ⁺型ソース領域３４が配置されることで、半導体部内を流れる電流を、第２方向に隣り合う単位セル間にほぼ均一に流すことができる。これによって、半導体部からおもて面電極に達する電流を半導体素子１の全体においてほぼ均一にすることができるため、ソース電極３０内にほぼ均一に電流３２を流すことができる。また、第１，２ｐ⁺型コンタクト領域３３ａ，３３ｂは、それぞれ、メサ部の中央部側に一部が突出した段差状の平面形状を有していてもよい。

単位セルの通電能力（チャネルにおける電流密度）を調整するには、第１，２ｐ⁺型コンタクト領域３３ａ，３３ｂの第２方向の幅ｔ３および第１方向の幅ｗ３を種々変更すればよい。例えば、第１，２ｐ⁺型コンタクト領域３３ａ，３３ｂの第２方向の幅ｔ３および第１方向の幅ｗ３を種々変更し、第１，２ｐ⁺型コンタクト領域３３ａ，３３ｂの占有面積を増加させるほど、通電能力を低くすることができる。各メサ部の構成は同一であり、第１，２ｐ⁺型コンタクト領域３３ａ，３３ｂは、それぞれトレンチ２５を挟んで第１方向（図面横方向）にｎ⁺型ソース領域３４と対向する。第１ｐ⁺型コンタクト領域３３ａの第２方向の端部と、第２ｐ⁺型コンタクト領域３３ａの第２方向の端部とが、トレンチ２５を挟んで対向していてもよい。

以上、説明したように、実施の形態４によれば、実施の形態２，３と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる半導体装置として、上述した活性領域２に配置する単位セルの構造の一例について説明する。図１３は、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。図１４は、図１３の切断線Ｉ−Ｉ’における断面構造を示す断面図である。図１５は、図１３の切断線Ｊ−Ｊ’における断面構造を示す断面図である。図１４，１５には、オン状態のときに単位セルに流れる電流を順に符号５１，５２を付した矢印で示す。実施の形態５にかかる半導体装置は、実施の形態４にかかる半導体装置をプレーナゲート型ＭＯＳＦＥＴに適用した一例である。図１３〜１５に示すように、ｎ^-型ドリフト層４１となるｎ^-型半導体基板（半導体チップ）のおもて面側にはプレーナゲート型のＭＯＳゲート構造が設けられている。ＭＯＳゲート構造は、例えば、ｐ^-型ベース領域４２、ｎ⁺型ソース領域４３、ゲート絶縁膜４４およびゲート電極４５からなる。

具体的には、ｎ^-型ドリフト層４１の、基板おもて面（第１主面）側の表面層には、ｐ^-型ベース領域４２が選択的に設けられている。ｐ^-型ベース領域４２の内部には、基板おもて面側の表面層に、ｎ⁺型ソース領域４３が選択的に設けられている。ｎ⁺型ソース領域４３は、第２方向に所定の間隔で配置されている。具体的には、ｎ⁺型ソース領域４３の第１方向の一方の端部側（図面左側の端部）には、第２方向に所定の間隔でｎ⁺型ソース領域（以下、第１ｎ⁺型ソース領域とする）４３ａが選択的に設けられている。ｎ⁺型ソース領域４３の第１方向の他方の端部側（図面右側の端部）には、第２方向に所定の間隔でｎ⁺型ソース領域（以下、第２ｎ⁺型ソース領域とする）４３ｂが選択的に設けられている。第２ｎ⁺型ソース領域４３ｂは、第１ｎ⁺型ソース領域４３ａと離して配置されている。

第１ｎ⁺型ソース領域４３ａと第２ｎ⁺型ソース領域４３ｂとは、同一のメサ部内において第２方向に交互に繰り返し配置されている。すなわち、第１ｎ⁺型ソース領域４３ａと第２ｎ⁺型ソース領域４３ｂとは、第１方向に重ならないように配置されている。第１，２ｎ⁺型ソース領域４３ａ，４３ｂは例えば略矩形状（図１３では第２方向に長い略長方形状）の平面形状を有し、第１，２ｎ⁺型ソース領域４３ａ，４３ｂの第１方向の幅ｗ４は例えばｐ^-型ベース領域４２の第１方向の幅ｗ５の半分よりも狭い。このため、ｐ^-型ベース領域４２の中央部には、第１方向にわたって、第１，２ｎ⁺型ソース領域４３ａ，４３ｂのいずれも設けられていない部分が存在する。実施の形態４と同様に、第１，２ｎ⁺型ソース領域４３ａ，４３ｂの一部をｐ^-型ベース領域４２の中央部側に突出させた段差状の平面形状としてもよい。

ｐ^-型ベース領域４２の内部に、図示省略するｐ⁺型コンタクト領域を選択的に設けてもよい。ｐ^-型ベース領域４２の、ｎ^-型ドリフト層４１とｎ⁺型ソース領域４３とに挟まれた部分の表面上には、隣り合うｐ^-型ベース領域４２上にわたって、ゲート絶縁膜４４を介してゲート電極４５が設けられている。すなわち、ゲート電極４５は、ゲート絶縁膜４４を介して、ｎ^-型ドリフト層４１の、隣り合うｐ^-型ベース領域４２間に挟まれた部分（ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域）の表面上にも設けられている。ゲート電極４５の上には、層間絶縁膜４６が設けられている。層間絶縁膜４６を貫通してｐ^-型ベース領域４２およびｎ⁺型ソース領域４３を露出するコンタクトホールが設けられている。コンタクトホールは、第２方向に延びる直線状の平面形状を有する。

層間絶縁膜４６上には、コンタクトホールを埋め込むように、活性領域２のほぼ全面に各単位セルに共通のソース電極４７となるおもて面電極が設けられている。ソース電極４７は、コンタクトホールを介してｐ^-型ベース領域４２およびｎ⁺型ソース領域４３に接し、層間絶縁膜４６によってゲート電極４５と電気的に絶縁されている。ソース電極４７の表面には、複数の電極パッド（ソース電極パッド）３が接合されている（図１３〜１５には不図示、電極パッド３については図１Ａ〜３を参照）。ｎ^-型ドリフト層４１の、基板裏面側には、実施の形態４と同様に、各単位セルに共通の図示省略するｎ⁺型ドレイン領域およびドレイン電極が基板裏面全面にわたって設けられている。

以上、説明したように、実施の形態５によれば、プレーナゲート型のＭＯＳゲート構造とした場合においても実施の形態４と同様の効果を得ることができる。

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明はＩＧＢＴにも適用可能である。おもて面電極の表面に形成される金属めっきやワイヤーの材質によって半導体素子内に流れる電流の大きさに偏りが生じる半導体装置においても本発明を適用可能である。また、上述した実施の形態２〜５においては、デバイスを構成するすべての領域を半導体基板の内部に形成した拡散領域とした場合を例に説明しているが、これに限らず、半導体基板上にエピタキシャル層を堆積したエピタキシャル基板を用いた場合においても同様の効果を奏する。また、上述した各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、複数の単位セルからなる半導体素子（半導体チップ）を搭載し、かつ半導体素子上におけるワイヤーボンディングの位置が均等でないパッケージ型半導体装置に有用であり、特に、半導体素子の電流容量が大きい半導体装置に適している。

１ 半導体素子
２ 活性領域
２ａ〜２ｆ，１２ａ〜１２ｃ 活性領域の区分
３，５ 電極パッド
３ａ 電極パッドの端部
４ ワイヤー
６ ワイヤーと電極パッドとの接合部
６ａ ワイヤーと電極パッドとの接合部の端部
２１，４１ ｎ^-型ドリフト層
２２，４２ ｐ^-型ベース領域
２３，３４，４３，４３ａ，４３ｂ ｎ⁺型ソース領域
２４，３３，３３ａ，３３ｂ ｐ⁺型コンタクト領域
２５ トレンチ
２６，４４ ゲート絶縁膜
２７，４５ ゲート電極
２８ 高温酸化膜
２９，４６ 層間絶縁膜
３０，４７ ソース電極
３１，３２ 単位セルに流れる電流
Ｘ，Ｙ，Ｚ 境界領域
ｔ１ ｎ⁺型ソース領域の第２方向の幅
ｔ２ ｎ⁺型ソース領域の第２方向のピッチ
ｔ３ ｐ⁺型コンタクト領域の第２方向の幅
ｗ１，ｗ４ ｎ⁺型ソース領域の第１方向の幅
ｗ２ 隣り合うトレンチ間の距離
ｗ３ ｐ⁺型コンタクト領域の第１方向の幅
ｗ５ ｐ^-型ベース領域の第１方向の幅

Claims (6)

1. 半導体基板に設けられた複数のセルと、
   前記半導体基板のおもて面に、前記半導体基板の全体にわたって設けられた、複数の前記セルに共通のおもて面電極と、
   前記半導体基板の中央部よりも外周部側に片寄って配置され、前記おもて面電極に接し、前記おもて面電極よりも前記半導体基板の表面積に対する占有面積が小さい電極パッドと、
   前記電極パッドに接合され、前記セルに流れる電流を外部へ引き出すワイヤーと、
   を備え、
   前記ワイヤーと前記電極パッドとの接合部の付近に通電能力の高い前記セルが配置され、前記接合部から離れた位置に通電能力の低い前記セルが配置されていることを特徴とする半導体装置。
2. 前記接合部から離れた位置から前記接合部へ向かって前記おもて面電極を流れる電流の経路に沿って、通電能力の異なる２種類以上の前記セルが配置されていることを特徴とする請求項１に記載の半導体装置。
3. 前記接合部から離れるほど通電能力の低い前記セルが配置されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記おもて面電極を流れる電流の経路に沿って並ぶ複数の区分にそれぞれ通電能力の異なる前記セルが配置されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 前記セルは金属−酸化膜−半導体からなる絶縁ゲート構造を備え、
   チャネルにおける電流密度を調整することにより前記セルの通電能力が設定されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記セルは、
   前記おもて面電極を流れる電流の経路に沿う方向に延びるストライプ状に設けられたトレンチと、
   前記トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極が設けられたトレンチゲート構造を有することを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。

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