JP2016178197A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体装置の中でツェナーダイオードが占める平面積を小さくしてもＥＳＤ耐量が小さくなり難い半導体装置を提供する。
【解決手段】セル部Ｒ１と、ゲートパッド部Ｒ２とを備え、ゲートパッド部Ｒ２の外縁には、第１半導体層１５１と第２半導体層１５２と第３半導体層１５３とを有するツェナーダイオード１５０が形成され、トレンチ１６６が形成されたトレンチ領域１６２及びトレンチ１６６が形成されていない非トレンチ領域１６４がゲートパッド部Ｒ２の外縁に沿って交互に形成された凹凸構造１６０を有し、第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３は、凹凸構造１６０全体にわたって連続して形成され、かつ、第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３の上面の高さ位置が、トレンチ領域１６２においても半導体基体１１０の表面の高さ位置よりも高い半導体装置１００。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

従来、ソース電極層を有するセル部と、ゲートパッド電極層を有するゲートパッド部とを備え、ソース電極層及びゲートパッド電極層がツェナーダイオードを介して接続されている半導体装置が知られている（例えば、特許文献１参照。）。

従来の半導体装置９００は、図１３に示すように、半導体基体９１０の一方の表面に形成されたソース電極層９２８（第１電極層）を有するセル部Ｒ１と、半導体基体９１０の一方の表面に形成されたゲートパッド電極層９４０を有するゲートパッド部Ｒ２とを備える。ゲートパッド部Ｒ２の外縁には、ゲートパッド部Ｒ２の外縁に沿って形成され、ソース電極層９２８と電気的に接続されているｎ型の第１半導体層９５１と、ゲートパッド部Ｒ２の外縁に沿って、かつ、第１半導体層９５１のゲートパッド部Ｒ２側に形成され、ゲートパッド電極層９４０と電気的に接続されているｎ型の第２半導体層９５２と、第１半導体層９５１及び第２半導体層９５２の間に形成されたｐ型の第３半導体層９５３とを有するツェナーダイオード９５０が形成され、ソース電極層９２８及びゲートパッド電極層９４０が、ツェナーダイオード９５０を介して接続されている。なお、ツェナーダイオード９５０は、ゲートパッド部Ｒ２の外縁を構成する四角形形状のうちの４辺に対応する領域に形成されており、フィールド絶縁層９３８を介して半導体基体９１０の表面に形成されている。

従来の半導体装置９００によれば、ソース電極層９２８とゲートパッド電極層９４０とがツェナーダイオード９５０を介して接続されているため、静電気が生じたときにセル部Ｒ１におけるゲート絶縁層９７６にかかる電圧を低くすることが可能となり、ＥＳＤ耐量を大きくすることが可能となる。

特開２００９−４３９５３号公報

ところで、近年、半導体装置の技術の分野において、電子機器の小型化に対する要求を満たす半導体装置が求められている。しかしながら、このような要求を満たすために、従来の半導体装置９００において、半導体装置の中でツェナーダイオード９５０が占める平面積を小さくすると、ツェナーダイオード９５０のｐｎ接合面積が小さくなることに起因してツェナーダイオード９５０を流れる電流量が小さくなるため、静電気が生じたときにゲート絶縁層９７６にかかる電圧が高くなり、ＥＳＤ耐量が小さくなるという問題がある。

そこで、本発明はこのような問題を解決するためになされたもので、半導体装置の中でツェナーダイオードが占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い半導体装置を提供することを目的とする。また、そのような半導体装置を製造するための半導体装置の製造方法を提供することを目的とする。

［１］本発明の半導体装置は、半導体基体の一方の表面に形成された第１電極層を有するセル部と、前記半導体基体の一方の表面に形成されたゲートパッド電極層を有するゲートパッド部とを備え、前記ゲートパッド部の外縁の少なくとも一部には、前記ゲートパッド部の外縁に沿って形成され、前記第１電極層と電気的に接続されている第１導電型の第１半導体層と、前記ゲートパッド部の外縁に沿って、かつ、前記第１半導体層の前記ゲートパッド部側に形成され、前記ゲートパッド電極層と電気的に接続されている第１導電型の第２半導体層と、前記第１半導体層及び前記第２半導体層の間に形成された第２導電型の第３半導体層とを有するツェナーダイオードが形成され、前記第１電極層及び前記ゲートパッド電極層が、前記ツェナーダイオードを介して接続されている半導体装置であって、前記半導体装置は、前記ゲートパッド部の外縁とは垂直な方向に沿って前記半導体基体にトレンチが形成されたトレンチ領域、及び、前記トレンチが形成されていない非トレンチ領域が前記ゲートパッド部の外縁に沿って交互に形成された凹凸構造を有し、前記第１半導体層、前記第２半導体層及び前記第３半導体層は、前記凹凸構造全体にわたって連続して形成され、前記第１半導体層、前記第２半導体層及び前記第３半導体層の上面の高さ位置が、前記トレンチ領域においても、前記半導体基体の一方の表面の高さ位置よりも高いことを特徴とする。

［２］本発明の半導体装置においては、前記半導体基体の一方の表面の高さ位置から前記トレンチの最底部の高さ位置までの長さは、前記トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第１半導体層、前記第２半導体層及び前記第３半導体層の上面の高さ位置までの長さ、及び、前記非トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第１半導体層、前記第２半導体層及び前記第３半導体層の上面の高さ位置までの長さ、のどちらよりも長いことが好ましい。

［３］本発明の半導体装置においては、前記ツェナーダイオードにおいては、前記第３半導体層と前記第２半導体層との間に、前記第３半導体層側に形成された第１導電型の第４半導体層及び前記第２半導体層側に形成された第２導電型の第５半導体層からなる組が前記ゲートパッド部の外縁とは垂直な方向に沿って１組以上形成されていることが好ましい。

［４］本発明の半導体装置においては、前記半導体基体の一方の表面の高さ位置から前記トレンチの最底部の高さ位置までの長さは、前記トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第４半導体層及び前記第５半導体層の上面の高さ位置までの長さ、及び、前記非トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第４半導体層及び前記第５半導体層の上面の高さ位置までの長さ、のどちらよりも長いことが好ましい。

［５］本発明の半導体装置においては、前記トレンチの幅は、０．３μｍ〜０．７μｍの範囲内にあることが好ましい。

［６］本発明の半導体装置においては、前記半導体装置は、前記セル部に、前記半導体基体の一方の表面に形成されたゲートトレンチの内部にゲート絶縁層を介して埋め込まれたゲート電極層を有するトレンチ型の半導体装置であり、前記トレンチの深さと前記ゲートトレンチの深さとが同じであることが好ましい。

［７］本発明の半導体装置においては、前記半導体装置は、前記セル部に、前記半導体基体上にゲート絶縁層を介して形成されたゲート電極層を有するプレーナー型の半導体装置であり、前記セル部におけるゲート電極層の厚さと、前記非トレンチ領域における前記第１半導体層、前記第２半導体層及び前記第３半導体層の厚さとが同じであることが好ましい。

［８］本発明の半導体装置においては、前記ゲート電極層、前記第１半導体層、前記第２半導体層及び前記第３半導体層は、一括して形成されたポリシリコン層にそれぞれ第１導電型不純物又は第２導電型不純物を導入することによって形成されたものであることが好ましい。

［９］本発明の半導体装置の製造方法は、［１］〜［８］のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、ゲートパッド部の外縁の少なくとも一部に前記ゲートパッド部を形成する予定の領域の外縁とは垂直な方向に沿って半導体基体にトレンチを形成することにより、前記トレンチが形成されたトレンチ領域及び前記トレンチが形成されていない非トレンチ領域が前記ゲートパッド部の外縁に沿って交互に形成された凹凸構造を形成する凹凸構造形成工程と、前記凹凸構造全体にわたって連続して、かつ、前記トレンチ領域においても、上面の高さ位置が、半導体基体の一方の表面の高さ位置よりも高くなるようにポリシリコン層を形成した後、前記ゲートパッド部の外縁に沿って前記ポリシリコン層の所定の領域にそれぞれ第１導電型不純物又は第２導電型不純物を導入することにより前記第１半導体層、前記第２半導体層及び前記第３半導体層を有するツェナーダイオードを形成するツェナーダイオード形成工程とをこの順序で含むことを特徴とする。

本発明の半導体装置によれば、第１半導体層、第２半導体層及び第３半導体層が凹凸構造全体にわたって連続して形成され、かつ、第１半導体層、第２半導体層及び第３半導体層の上面の高さ位置が、トレンチ領域においても半導体基体の一方の表面の高さ位置よりも高いため、半導体基体の一方の表面の高さ位置から各半導体層の上面までの間だけでなく、トレンチ内にもｐｎ接合が形成されることとなる。従って、半導体装置の中でツェナーダイオードが占める平面積を従来よりも小さくした場合であっても、ツェナーダイオードのｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオードを流れる電流量が小さくなり難く、静電気が生じたときにゲート絶縁層にかかる電圧が高くなり難い。その結果、本発明の半導体装置は、半導体装置の中でツェナーダイオードが占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い半導体装置となる。

本発明の半導体装置の製造方法によれば、凹凸構造全体にわたって連続して、かつ、トレンチ領域においても、上面の高さ位置が半導体基体の一方の表面の高さ位置よりも高くなるようにポリシリコン層を形成した後、ゲートパッド部の外縁に沿ってポリシリコン層の所定の領域にそれぞれ第１導電型不純物又は第２導電型不純物を導入することにより第１半導体層、第２半導体層及び第３半導体層を有するツェナーダイオードを形成するツェナーダイオード形成工程を含むため、製造される半導体装置においては、半導体基体の一方の表面の高さ位置から各半導体層の上面までの間だけでなく、トレンチ内にもツェナーダイオードのｐｎ接合が形成されることとなる。従って、半導体装置の中でツェナーダイオードが占める平面積を従来よりも小さくした場合であっても、ツェナーダイオードのｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオードを流れる電流量が小さくなり難く、静電気が生じたときにゲート絶縁層にかかる電圧が高くなり難い。その結果、半導体装置の中でツェナーダイオードが占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い半導体装置を製造することができる。

また、本発明の半導体装置の製造方法によれば、ツェナーダイオード形成工程においては、不純物が拡散しやすいポリシリコン層を形成した後、当該ポリシリコン層の所定の領域にそれぞれ第１導電型不純物又は第２導電型不純物を導入するため、トレンチの最底部付近まで第１導電型不純物又は第２導電型不純物を拡散することができ、トレンチの最底部にも、ツェナーダイオードのｐｎ接合面を形成することができる。

実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）の破線で囲んだ領域の拡大図であり、図１（ｃ）は図１（ｂ）のＣ−Ｃ断面図であり、図１（ｄ）は図１（ａ）のＡ−Ａ断面図である。なお、図１中、ソース電極層１２８及びゲートパッド電極層１４０の上面の凹凸の図示は省略している（以下、図２，図６〜図８，図１０〜図１２において同じ。）。また、フィールド絶縁層１３８及び層間絶縁層１４２は、複数の絶縁層を重ねたものであるが、説明を簡単にするために各絶縁層を区別せず一括して図示している（以下、図２〜図８，図１０〜図１２において同じ。）。 実施形態１に係る半導体装置１００の要部を説明するために示す図である。図２（ａ）は図１（ｂ）のＢ−Ｂ断面の模式斜視図であり、図２（ｂ）は図１（ｂ）のＣ−Ｃ断面図（トレンチ領域１６２の断面図）であり、図２（ｃ）は図１（ｂ）のＤ−Ｄ断面図（非トレンチ領域１６４の断面図）である。なお、図２においては、半導体基体内部の構成の図示を省略している。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ−１）〜図３（ｄ−１）及び図３（ａ−２）〜図３（ｄ−２）は各工程図である。なお、図３（ａ−１）〜図３（ｄ−１）は各工程における凹凸構造１６０（トレンチ領域１６２）の断面図であり、図３（ａ−２）〜図３（ｄ−２）は各工程におけるセル部Ｒ１の断面図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。図４（ａ−１）〜図４（ｃ−１）及び図４（ａ−２）〜図４（ｃ−２）は各工程図である。なお、図４（ａ−１）〜図４（ｃ−１）は各工程における凹凸構造１６０（トレンチ領域１６２）の断面図であり、図４（ａ−２）〜図４（ｃ−２）は各工程におけるセル部Ｒ１の断面図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。図５（ａ−１）〜図５（ｃ−１）及び図５（ａ−２）〜図５（ｃ−２）は各工程図である。なお、図５（ａ−１）〜図５（ｃ−１）は各工程における凹凸構造１６０（トレンチ領域１６２）の断面図であり、図５（ａ−２）〜図５（ｃ−２）は各工程におけるセル部Ｒ１の断面図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。図６（ａ−１）〜図６（ｃ−１）及び図６（ａ−２）〜図６（ｃ−２）は各工程図である。なお、図６（ａ−１）〜図６（ｃ−１）は各工程における凹凸構造１６０（トレンチ領域１６２）の断面図であり、図６（ａ−２）〜図６（ｃ−２）は各工程におけるセル部Ｒ１の断面図である。 実施形態２に係る半導体装置１０１における要部拡大断面図である。なお、図７においては、半導体基体内部の構成の図示を省略している。 実施形態３に係る半導体装置１０２を説明するために示す図である。図８（ａ）は半導体装置１０２におけるツェナーダイオード１５０を示す断面図であり、図８（ｂ）は半導体装置１０２におけるセル部Ｒ１を示す断面図である。 変形例１に係る半導体装置１０３を説明するために示す平面図である。 変形例２に係る半導体装置１０４の要部を説明するために示す図である。図１０（ａ）は半導体装置１０４におけるトレンチ領域１６２を示す断面図であり、図１０（ｂ）は半導体装置１０４における非トレンチ領域１６４を示す断面図である。なお、図１０においては、半導体基体内部の構成の図示を省略している。 変形例３に係る半導体装置１０５を説明するために示す図である。図１１（ａ）は半導体装置１０５におけるツェナーダイオード１５０を示す断面図であり、図１１（ｂ）は半導体装置１０５におけるセル部Ｒ１を示す断面図である。 変形例４に係る半導体装置１０６を説明するために示す図である。図１２（ａ）は半導体装置１０６におけるツェナーダイオード１５０を示す断面図であり、図１２（ｂ）は半導体装置１０６におけるセル部Ｒ１を示す断面図である。 従来の半導体装置９００を説明するために示す図である。図１３（ａ）は半導体装置９００の平面図であり、図１３（ｂ）は図１３（ａ）のＡ−Ａ断面図である。図１３中、符号９１２は低抵抗半導体層を示し、符号９１４はドリフト層を示し、符号９３６は導電体層を示し、符号９３８はフィールド絶縁層を示し、符号９４２，９８０は層間絶縁層を示し、符号９７２はベース領域を示し、符号９７４はｎ型拡散領域を示し、符号９７６はゲート絶縁層を示し、符号９７８はゲート電極層を示す。

以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る半導体装置１００の構成
実施形態１に係る半導体装置１００は、図１に示すように、半導体基体１１０の一方の表面に形成されたソース電極層１２８（第１電極層）を有するセル部Ｒ１と、半導体基体１１０の一方の表面に形成されたゲートパッド電極層１４０を有するゲートパッド部Ｒ２とを備え、ソース電極層１２８及びゲートパッド電極層１４０がツェナーダイオード１５０を介して接続されている。

実施形態１に係る半導体装置１００は、図１（ａ）に示すように、セル部Ｒ１を囲む位置に形成されたゲートフィンガー１４４をさらに備える。ゲートフィンガー１４４は、ゲートパッド電極層１４０と接続されている。

セル部Ｒ１は、図１（ｄ）に示すように、第１導電型（ｎ型）の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ型のドリフト層１１４と、ドリフト層１１４の表面に形成された第２導電型（ｐ型）のベース領域１１６と、ベース領域１１６を開口しドリフト層１１４に達して形成してなる複数のゲートトレンチ１１８と、ベース領域１１６内に配置されるとともに一部をゲートトレンチ１１８の内周面に露出させて形成してなるｎ型拡散領域（ソース領域１２０）と、ゲートトレンチ１１８の内周面に形成してなるゲート絶縁層１２２と、ゲート絶縁層１２２を介してゲートトレンチ１１８の内部に充填されてなるゲート電極層１２４と、ゲート電極層１２４とは層間絶縁層１２６を介して絶縁された状態でソース領域１２０及びベース領域１１６の表面に接して形成されているソース電極層１２８と、低抵抗半導体層１１２の表面に形成されたドレイン電極層１３０とを有する。ゲートトレンチ１１８の深さは、例えば１．２μｍである。

ゲートパッド部Ｒ２は、図１（ａ）に示すように、セル部Ｒ１の外縁からセル部Ｒ１側に張り出した状態で形成されている。ゲートパッド部Ｒ２の形状は、四角形形状である。ゲートパッド部Ｒ２は、図１（ｃ）に示すように、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型拡散領域１３４と、ドリフト層１１４上にフィールド絶縁層１３８を介して形成された導電体層１３６と、導電体層１３６の上方に層間絶縁層１４２を介して形成され、かつ、ゲート電極層１２４と電気的に接続されているゲートパッド電極層１４０とを有する。

ゲート電極層１２４、導電体層１３６及び後述する導電体層１３５，１３７は、ポリシリコンにｎ型不純物を導入することによって形成されたものである。ソース電極層１２８、ゲートパッド電極層１４０及びゲートフィンガー１４４はいずれも金属（例えば、アルミニウム）からなる。

実施形態１に係る半導体装置１００においては、図１（ｂ）及び図２に示すように、ゲートパッド部Ｒ２の外縁とは垂直な方向に沿って半導体基体１１０にトレンチ１６６が所定のピッチで互いに離間した状態で形成されており、実施形態１に係る半導体装置１００は、トレンチ１６６が形成されたトレンチ領域１６２（図２（ｂ）参照。）、及び、トレンチ１６６が形成されていない非トレンチ領域１６４（図２（ｃ）参照。）がゲートパッド部Ｒ２の外縁に沿って交互に形成された凹凸構造１６０を有する。凹凸構造１６０の表面には絶縁層１６８が形成されている。

トレンチ領域１６２の幅（トレンチ１６６の幅）は、例えば０．３μｍ〜０．７μｍの範囲内にある。なお、上記範囲は、絶縁層１６８が形成されていないときのトレンチ領域１６２の幅の範囲である。

非トレンチ領域１６４の幅（隣り合うトレンチ１６６の間隔）は、短い方が好ましく、例えば、トレンチ領域１６２の幅よりも短い。

トレンチ１６６の深さ（半導体基体１１０の一方の表面の高さ位置からトレンチ１６６の最底部までの深さ）は、絶縁層１６８によって埋まることがない適宜の深さとすることができ、例えば０．５μｍ〜２μｍの範囲内にあり、好ましくは１．０μｍ〜１．５μｍの範囲内にあり、例えば、１．２μｍである。

ツェナーダイオード１５０は、図１（ａ）に示すように、ゲートパッド部Ｒ２の外縁に沿って形成されている。具体的には、ゲートパッド部Ｒ２の外縁を構成する四角形形状のうちの２辺に対応する領域に形成されており、ツェナーダイオードが当該四角形形状のうちの４辺に対応する領域に形成されている従来の半導体装置９００（図１３（ａ）参照。）より、半導体装置の中でツェナーダイオード１５０が占める平面積が小さくなっている。

ツェナーダイオード１５０は、図１（ｃ）に示すように、ｐ型拡散領域１３４上に絶縁層１６８を介して形成されている。

ツェナーダイオード１５０は、図１（ｂ）及び図１（ｃ）に示すように、ゲートパッド部Ｒ２の外縁に沿って形成され、導電体層１３５を介してソース電極層１２８と電気的に接続されているｎ型の第１半導体層１５１と、ゲートパッド部Ｒ２の外縁に沿って、かつ、第１半導体層１５１のゲートパッド部Ｒ２側に形成され、導電体層１３７を介してゲートパッド電極層１４０と電気的に接続されているｎ型の第２半導体層１５２と、第１半導体層１５１及び第２半導体層１５２の間に形成されたｐ型の第３半導体層１５３とを有する。また、ツェナーダイオード１５０は、第３半導体層１５３と第２半導体層１５２との間に、第３半導体層１５３側に形成されたｎ型の第４半導体層１５４及び第２半導体層１５２側に形成されたｐ型の第５半導体層１５５からなる組がゲートパッド部Ｒ２の外縁とは垂直な方向に沿って１組形成されている。

すなわち、ツェナーダイオード１５０は、セル部Ｒ１側からゲートパッド部Ｒ２側に向かって、ｎ型の第１半導体層１５１、ｐ型の第３半導体層１５３、ｎ型の第４半導体層１５４、ｐ型の第５半導体層１５５及びｎ型の第２半導体層１５２の順序で配列されている、いわゆるｎｐｎｐｎ構造のツェナーダイオードである。

第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５は、図２に示すように、凹凸構造１６０全体にわたって連続して形成されている。従って、ツェナーダイオード１５０のｐｎ接合面の面積は、トレンチがない場合のツェナーダイオードのｐｎ接合面の接合面積よりも大きい。また、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５の上面の高さ位置はいずれも、非トレンチ領域１６４においてだけでなく、トレンチ領域１６２においても、半導体基体１１０の一方の表面の高さ位置よりも高い。

半導体基体１１０の一方の表面の高さ位置からトレンチ１６６の最底部の高さ位置までの長さは、トレンチ領域１６２における半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４又は第５半導体層１５５の上面の高さ位置までの長さ、及び、非トレンチ領域１６４における半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４又は第５半導体層１５５の上面の高さ位置までの長さ、のどちらよりも長い。

ゲート電極層１２４、導電体層１３５，１３６，１３７、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５は、一括して形成されたポリシリコン層（後述するポリシリコン層１５０’）の所定の領域にそれぞれｎ型不純物又はｐ型不純物を導入することによって形成されたものである。

２．実施形態１に係る半導体装置の製造方法
次に、実施形態１に係る半導体装置１００を製造する方法（実施形態１に係る半導体装置の製造方法）を、各工程に沿って説明する。

（１）半導体基体１１０準備工程
まず、ｎ型の低抵抗半導体層１１２と低抵抗半導体層１１２よりも低濃度のｎ型のドリフト層１１４とが積層された半導体基体１１０を準備する（図３（ａ−１）及び図３（ａ−２）参照。）。

（２）ｐ型拡散領域１３４形成工程
次に、ｐ型拡散領域１３４に対応する領域に開口を有するマスク（図示せず。）を形成し、当該マスクを介してｐ型不純物（例えばボロン）をイオン注入してｐ型拡散領域１３４に対応する領域にｐ型不純物を導入する。

次に、マスクを除去した後、酸素ガス含有雰囲気下において、半導体基体１１０の熱処理を行うことによりｐ型不純物の拡散化アニール処理を行ってｐ型拡散領域１３４を形成する。このとき、ドリフト層１１４及びｐ型拡散領域１３４の表面が熱酸化されて、フィールド絶縁層１３８が形成される。次に、セル部Ｒ１の全域及びゲートパッド部Ｒ２の所定の領域におけるフィールド絶縁層１３８をエッチングで除去する（図３（ｂ−１）及び図３（ｂ−２）参照。）。

（３）ゲートトレンチ１１８及び凹凸構造１６０形成工程
次に、ゲートパッド部Ｒ２を形成する予定の領域の外縁とは垂直な方向に沿って半導体基体１１０にトレンチ１６６を形成する。このことにより、トレンチ１６６が形成されたトレンチ領域１６２及びトレンチ１６６が形成されていない非トレンチ領域１６４がゲートパッド部Ｒ２の外縁に沿って交互に形成された凹凸構造１６０を形成する。

具体的には、まず、ゲートトレンチ１１８及びトレンチ１６６を形成する領域に対応する領域に開口を有するマスクＭ１を形成する。次に、マスクＭ１を用いてドリフト層１１４及びｐ型拡散領域１３４をエッチング法により開口してゲートトレンチ１１８及びトレンチ１６６を形成する（図３（ｃ−１）及び図３（ｃ−２）参照。）。

次に、マスクＭ１を除去し、酸素ガス含有雰囲気下において、半導体基体１１０の熱処理を行うことによりドリフト層１１４及びｐ型拡散領域１３４の表面を熱酸化して、セル部Ｒ１にゲート絶縁層１２２を形成するとともに、ゲートパッド部Ｒ２に絶縁層１６８を形成する（図３（ｄ−１）及び図３（ｄ−２）参照。）。

（４）ゲート電極層１２４及び導電体層１３６形成工程
次に、半導体基体１１０のゲートトレンチ１１８及びトレンチ１６６の内部を完全にポリシリコンで埋めることができるように第１主面側(一方の表面側)の全面に堆積法（ＣＶＤ法、スパッタリング法等）によりポリシリコン層１５０’を形成する（図４（ａ−１）及び図４（ａ−２）参照。）。このとき、ポリシリコン層１５０’は、凹凸構造１６０全体にわたって連続して、かつ、トレンチ領域１６２においても、非トレンチ領域１６４の場合と同様に、上面の高さ位置が、半導体基体１１０の一方の表面の高さ位置よりも高くなる。

（５）ソース領域１２０、ベース領域１１６及びツェナーダイオード１５０形成工程
次に、ツェナーダイオード１５０を形成する予定の領域にマスクＭ２を形成した後、ｎ型不純物（例えば、リン）を全面に導入する（図４（ｂ−１）及び図４（ｂ−２）参照。）。次に、マスクＭ２を除去した後、酸素ガス含有雰囲気下において、半導体基体１１０の熱処理を行うことによりｎ型不純物の活性化アニール処理を行ってゲート電極層１２４及び導電体層１３６’を形成する（図４（ｃ−１）及び図４（ｃ−２）参照。）。

次に、セル部Ｒ１の全ての領域に対応する領域とゲートパッド部Ｒ２の所定の領域に対応する領域とが開口されたマスクＭ３を形成する。次に、エッチング法により、マスクＭ３を用いてゲート電極層１２４をエッチバックするとともに、導電体層１３６’の所定の領域を開口（図５（ａ−１）及び図５（ａ−２）参照。）して、導電体層１３５，１３６，１３７とする。

次に、マスクＭ３を除去した後、半導体基体１１０の熱酸化をすることにより、導電体層１３５，１３６，１３７、ポリシリコン層１５０’及びゲート電極層１２４の表面に、この後の工程において不純物のアウトディフュージョン（外方拡散）を防ぐための絶縁層１３９を形成する。

次に、セル部Ｒ１及びゲートパッド部Ｒ２の全域にｐ型不純物を導入する（図５（ｂ−１）及び図５（ｂ−２）参照。）。次に、酸素ガス含有雰囲気下においてｐ型不純物の活性化アニール処理を行ってベース領域１１６を形成する。このとき、ポリシリコン層１５０’はｐ型不純物が導入されている状態となる(ポリシリコン層１５０’’)。

次に、ソース領域１２０、第１半導体層１５１、第２半導体層１５２及び第４半導体層１５４に対応する領域に開口を有するマスクＭ４を形成し、マスクＭ４を用いてソース領域１２０、第１半導体層１５１、第２半導体層１５２及び第４半導体層１５４に対応する領域にｎ型不純物を導入する（図５（ｃ−１）及び図５（ｃ−２）参照。）。

次に、マスクＭ４を除去した後、酸素ガス含有雰囲気下において、半導体基体１１０の熱処理を行うことによりｎ型不純物の活性化アニール処理を行ってソース領域１２０、ツェナーダイオード１５０の第１半導体層１５１、第２半導体層１５２及び第４半導体層１５４を形成する。このとき、ポリシリコン層１５０’のうちｎ型不純物が導入されなかった部分が、第３半導体層１５３及び第５半導体層１５５となる（図６（ａ−１）及び図６（ａ−２）参照。）。

（６）層間絶縁層１２６，１４２形成工程
次に、半導体基体１１０の第１主面側の全面にＣＶＤ法により例えば１０００ｎｍの厚さのＰＳＧからなる絶縁層を形成する。次に、セル部Ｒ１においては、層間絶縁層１２６となる部分以外の部分、ゲートパッド部Ｒ２においては、第１半導体層１５１に接続されている導電体層１３５とソース電極層１２８とがコンタクトする部分、ゲートパッド電極層１４０に接続されている導電体層１３７と第２半導体層１５２とがコンタクトする部分及び導電体層１３６がゲートパッド電極層１４０とコンタクトする部分にそれぞれ開口を有するマスク（図示せず。）を形成し、当該マスクを用いてエッチング法により絶縁層を開口する（図６（ｂ−１）及び図６（ｂ−２）参照。）。このことにより層間絶縁層１２６，１４２を形成する。

（７）ソース電極層１２８及びゲートパッド電極層１４０形成工程
次に、半導体基体１１０の第１主面側の表面の上方からスパッタ法又は蒸着法によりアルミニウムからなる金属層を形成する。次に、ソース電極層１２８、ゲートパッド電極層１４０及びゲートフィンガー１４４となる領域以外の領域の金属層をエッチング法により除去して、ソース電極層１２８、ゲートパッド電極層１４０及びゲートフィンガー１４４を形成する。ソース電極層１２８、ゲートパッド電極層１４０及びゲートフィンガー１４４の厚さは例えば４μｍとする。

次に、半導体基体１１０の第２主面側の表面（低抵抗半導体層１１２の表面）に、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜からなる金属膜を成膜しドレイン電極層１３０を形成する（図６（ｃ−１）及び図６（ｃ−２）参照。）。

以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。

３．実施形態１に係る半導体装置１００及び半導体装置の製造方法の効果
実施形態１に係る半導体装置１００によれば、第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３（並びに第４半導体層１５４及び第５半導体層１５５）が凹凸構造１６０全体にわたって連続して形成され、かつ、第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３（並びに第４半導体層１５４及び第５半導体層１５５）の上面の高さ位置が、トレンチ領域１６２においても半導体基体１１０の一方の表面の高さ位置よりも高いため、半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３（並びに第４半導体層１５４及び第５半導体層１５５）の上面までの間だけでなく、トレンチ１６６内にもｐｎ接合が形成されることとなる。従って、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりも小さくした場合であっても、ツェナーダイオード１５０のｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオード１５０を流れる電流量が小さくなり難く、静電気が生じたときにゲート絶縁層１２２にかかる電圧が高くなり難い。その結果、実施形態１に係る半導体装置１００は、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い半導体装置となる。

また、実施形態１に係る半導体装置１００によれば、半導体基体１１０の一方の表面の高さ位置からトレンチ１６６の最底部の高さ位置までの長さは、トレンチ領域１６２における半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１及び第２半導体層１５２及び第３半導体層１５３の上面の高さ位置までの長さ、及び、非トレンチ領域１６４における半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３の上面の高さ位置までの長さ、のどちらよりも長いため、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりもより一層小さくした場合であっても、ツェナーダイオード１５０のｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオード１５０を流れる電流量が確実に小さくなり難く、静電気が生じたときにゲート絶縁層１２２にかかる電圧が確実に高くなり難くなる。

また、実施形態１に係る半導体装置１００によれば、第３半導体層１５３と第２半導体層１５２との間に、第３半導体層１５３側に形成されたｎ型の第４半導体層１５４及び第２半導体層１５２側に形成されたｐ型の第５半導体層１５５からなる組がゲートパッド部Ｒ２の外縁とは垂直な方向に沿って１組形成されていることから、ツェナーダイオードがｎｐｎｐｎ型のツェナーダイオードとなり、ツェナーダイオードがｎｐｎ型のツェナーダイオードよりもツェナー電圧を高くすることができる。

また、実施形態１に係る半導体装置１００によれば、半導体基体１１０の一方の表面の高さ位置からトレンチ１６６の最底部の高さ位置までの長さは、トレンチ領域１６２における半導体基体１１０の一方の表面の高さ位置から第４半導体層１５４及び第５半導体層１５５の上面の高さ位置までの長さ、並びに、非トレンチ領域１６４における半導体基体１１０の一方の表面の高さ位置から第４半導体層１５４及び第５半導体層１５５の上面の高さ位置までの長さ、のどちらよりも長いため、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりもより一層小さくした場合であっても、ツェナーダイオード１５０のｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオード１５０を流れる電流量がより確実に小さくなり難く、静電気が生じたときにゲート絶縁層１２２にかかる電圧がより確実に高くなり難くなる。

また、実施形態１に係る半導体装置１００によれば、トレンチ１６６の幅が、０．３μｍ〜０．７μｍの範囲内にあるため、ツェナーダイオード１５０を形成する過程において、トレンチ１６６の最深部までポリシリコンを充填することが可能となり、かつ、トレンチ１６６内全体をポリシリコンで埋めることが可能となる。

ここで、トレンチ１６６の幅（トレンチ領域１６２の幅）を０．３μｍ以上としたのは、トレンチ１６６の幅（トレンチ領域１６２の幅）を０．３μｍ未満とした場合には、ツェナーダイオード１５０を形成する過程において、トレンチ１６６の最深部までポリシリコンを充填することが難しいからであり、トレンチ１６６の幅（トレンチ領域１６２の幅）を０．７μｍ以下としたのは、トレンチ１６６の幅（トレンチ領域１６２の幅）が０．７μｍを超える場合には、トレンチ１６６内全体をポリシリコンで埋めることが難しいからである。この観点からすれば、トレンチ１６６の幅（トレンチ領域１６２の幅）は、０．６μｍ〜０．６５μｍの範囲内にあることが好ましい。

また、実施形態１に係る半導体装置１００によれば、トレンチ１６６の深さとゲートトレンチ１１８の深さとが同じであるため、トレンチ１６６とゲートトレンチ１１８を一括して形成することが可能となる。よって、トレンチ１６６及びゲートトレンチ１１８を別々の工程で形成する場合と比較して生産性が高い半導体装置となる。

また、実施形態１に係る半導体装置１００によれば、ゲート電極層１２４、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５、導電体層１３５，１３６，１３７は、一括して形成されたポリシリコン層１５０’の所定の領域にそれぞれｎ型不純物又はｐ型不純物を導入することによって形成されたものであるため、ポリシリコン層１５０’を別々の工程で形成する場合と比較して生産性が高い半導体装置となる。

実施形態１に係る半導体装置の製造方法によれば、凹凸構造１６０全体にわたって連続して、かつ、トレンチ領域１６２においても、上面の高さ位置が、半導体基体１１０の一方の表面の高さ位置よりも高くなるようにポリシリコン層１５０’を形成した後、ゲートパッド部Ｒ２の外縁に沿ってポリシリコン層１５０’の所定の領域にそれぞれｎ型不純物又はｐ型不純物を導入することにより第１半導体層１５１、第２半導体層１５２、第３半導体層１５３（並びに第４半導体層１５４及び第５半導体層１５５）を有するツェナーダイオード１５０を形成するツェナーダイオード形成工程を含むため、製造される半導体装置においては、半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２、第３半導体層１５３（並びに第４半導体層１５４及び第５半導体層１５５）の上面までの間だけでなく、トレンチ１６６内にもツェナーダイオード１５０のｐｎ接合が形成されることとなる。従って、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりも小さくした場合であっても、ツェナーダイオード１５０のｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオード１５０を流れる電流量が小さくなり難く、静電気が生じたときにゲート絶縁層１２２にかかる電圧が高くなり難い。その結果、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い、半導体装置を製造することができる。

また、実施形態１に係る半導体装置の製造方法によれば、ツェナーダイオード形成工程においては、不純物を拡散しやすいポリシリコン層１５０’を形成した後、当該ポリシリコン層１５０’の所定の領域にそれぞれｎ型不純物又はｐ型不純物を導入するため、トレンチ１６６の最底部付近までｎ型不純物又はｐ型不純物を拡散することができ、トレンチ１６６の最底部にも、ツェナーダイオード１５０のｐｎ接合面を形成することができる。

［実施形態２］
実施形態２に係る半導体装置１０１は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ツェナーダイオードがｎｐｎｐｎｐｎ構造のツェナーダイオードである点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態２に係る半導体装置１０１におけるツェナーダイオード１５０ａにおいては、図７に示すように、第３半導体層１５３と第２半導体層１５２との間に、第３半導体層１５３側に形成されたｎ型の第４半導体層及び第２半導体層１５２側に形成されたｐ型の第５半導体層からなる組がゲートパッド部Ｒ２の外縁とは垂直な方向に沿って２組形成されている。従って、実施形態２に係る半導体装置１０１においては、ツェナーダイオード１５０ａは、セル部Ｒ１側からゲートパッド部Ｒ２側に向かって、第１半導体層１５１、第３半導体層１５３、第４半導体層１５４、第５半導体層１５５、第６半導体層１５６(２組目の第４半導体層)、第７半導体層１５７(２組目の第５半導体層)及び第２半導体層１５２の順序で配列されている。

このように、実施形態２に係る半導体装置１０１は、ツェナーダイオードがｎｐｎｐｎｐｎ構造のツェナーダイオードである点が実施形態１に係る半導体装置１００の場合とは異なるが、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４、第５半導体層１５５、第６半導体層１５６及び第７半導体層１５７が凹凸構造１６０全体にわたって連続して形成され、かつ、第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３、第４半導体層１５４、第５半導体層１５５、第６半導体層１５６及び第７半導体層１５７の上面の高さ位置が、トレンチ領域１６２においても半導体基体１１０の一方の表面の高さ位置よりも高いため、半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４、第５半導体層１５５、第６半導体層１５６及び第７半導体層１５７の上面までの間だけでなく、トレンチ１６６内にもｐｎ接合が形成されることとなる。従って、半導体装置の中でツェナーダイオード１５０ａが占める平面積を従来よりも小さくした場合であっても、ツェナーダイオード１５０ａのｐｎ接合面積を従来よりも小さくしなくても済むため、ツェナーダイオード１５０ａを流れる電流量が小さくなり難く、静電気が生じたときにゲート絶縁層１２２にかかる電圧が高くなり難い。その結果、実施形態２に係る半導体装置１０１は、半導体装置の中でツェナーダイオード１５０ａが占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い半導体装置となる。

また、実施形態２に係る半導体装置１０１によれば、ツェナーダイオード１５０ａにおいては、第３半導体層１５３と第２半導体層１５２との間に、第３半導体層１５３側に形成されたｎ型の第４半導体層及び第２半導体層１５２側に形成されたｐ型の第５半導体層からなる組がゲートパッド部Ｒ２の外縁とは垂直な方向に沿って２組（第４半導体層１５４及び第５半導体層１５５の組、並びに、第６半導体層１５６及び第７半導体層１５７の組の２組）形成されているため、ツェナーダイオードがｎｐｎｐｎｐｎ型のツェナーダイオードとなり、ツェナー電圧をより一層高くすることができる。

なお、実施形態２に係る半導体装置１０１は、ツェナーダイオードがｎｐｎｐｎｐｎ構造のツェナーダイオードである点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

［実施形態３］
実施形態３に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、トレンチ型半導体装置ではなくプレーナー型半導体装置である点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態３に係る半導体装置１０２は、図８に示すように、セル部Ｒ１に、半導体基体１１０上にゲート絶縁層１７６を介して形成されたゲート電極層１７８を有するプレーナー型の半導体装置である。

実施形態３に係る半導体装置１０２において、セル部Ｒ１は、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１７２と、ベース領域１７２の表面に形成されたｎ型拡散領域１７４と、ｎ型拡散領域１７４とドリフト層１１４とに挟まれたベース領域１７２上においてゲート絶縁層１７６を介して形成されたゲート電極層１７８と、ゲート電極層１７８とは層間絶縁層１８０を介して絶縁された状態でｎ型拡散領域１７４及びベース領域１７２の表面に接して形成されたソース電極層１２８と、低抵抗半導体層１１２の表面に形成されたドレイン電極層１３０とを有する。

実施形態３に係る半導体装置１０２において、セル部Ｒ１におけるゲート電極層１７８、ゲートパッド部Ｒ２における導電体層１３５，１３６，１３７、第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５は、一括して形成されたポリシリコン層の所定の領域にそれぞれｎ型不純物又はｐ型不純物を導入することによって形成されたものである。従って、セル部Ｒ１におけるゲート電極層１７８の厚さは、非トレンチ領域１６４（図２（ｃ）参照。）における第１半導体層１５１、第２半導体層１５２及び第３半導体層１５３、第４半導体層１５４、第５半導体層１５５及び導電体層１３５，１３６，１３７の厚さと同じ厚さである。

このように、実施形態３に係る半導体装置１０２は、トレンチ型半導体装置ではなくプレーナー型半導体装置である点が実施形態１に係る半導体装置１００の場合とは異なるが、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５が凹凸構造１６０全体にわたって連続して形成され、かつ、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５の上面の高さ位置が、トレンチ領域１６２においても半導体基体１１０の一方の表面の高さ位置よりも高いため、実施形態１に係る半導体装置１００の場合と同様に、半導体基体１１０の一方の表面の高さ位置から第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４及び第５半導体層１５５の上面までの間だけでなく、トレンチ１６６内にもｐｎ接合が形成されることとなる。従って、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりも小さくした場合であっても、ツェナーダイオード１５０のｐｎ接合面積が従来よりも小さくならないため、ツェナーダイオード１５０を流れる電流量が小さくなり難く、静電気が生じたときにゲート絶縁層１７６にかかる電圧が高くなり難い。その結果、実施形態３に係る半導体装置１０２は、半導体装置の中でツェナーダイオード１５０が占める平面積を従来よりも小さくした場合であってもＥＳＤ耐量が従来よりも小さくなり難い半導体装置となる。

また、実施形態３に係る半導体装置１０２によれば、セル部Ｒ１におけるゲート電極層１７８の厚さと、非トレンチ領域１６４における第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４、第５半導体層１５５及び導電体層１３５，１３６，１３７の厚さとが同じ厚さであるため、一括して形成されたポリシリコン層１５０’から、ゲート電極層１７８、第１半導体層１５１、第２半導体層１５２、第３半導体層１５３、第４半導体層１５４、第５半導体層１５５及び導電体層１３５，１３６，１３７をそれぞれ形成することができ、ポリシリコン層１５０’を別々の工程で形成する場合と比較して生産性が高い半導体装置となる。

なお、実施形態３に係る半導体装置１０２は、トレンチ型半導体装置ではなくプレーナー型半導体装置である点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。

（２）上記各実施形態においては、ツェナーダイオードをゲートパッド部Ｒ２の外縁のうちの２辺に形成したが、本発明はこれに限定されるものではない。ツェナーダイオードをゲートパッド部Ｒ２の外縁のうちの１辺に形成してもよい。この場合、半導体装置の中でツェナーダイオードが占める平面積を従来よりも小さくすることができるという効果を得ることができる。

（３）上記各実施形態においては、ツェナーダイオードをゲートパッド部Ｒ２の外縁のうちの２辺に形成したが、本発明はこれに限定されるものではない。ツェナーダイオードをゲートパッド部Ｒ２の外縁のうちの３辺以上に形成してもよい（図９の変形例１に係る半導体装置１０３参照。）。この場合、従来の半導体装置よりもツェナーダイオードの電流容量を大きくすることができ、その結果、ＥＳＤ耐量を大きくすることができるという効果を得ることができる。

（４）上記実施形態１においては、第３半導体層１５３と第２半導体層１５２との間に、第４半導体層及び第５半導体層からなる組を１組形成し、上記実施形態２においては、当該組を２組形成したが、第３半導体層１５３と第２半導体層１５２との間に、当該組を３組以上形成してもよいし、当該組を形成しなくてもよい（図１０の変形例２に係る半導体装置１０４参照。）。このように第４半導体層及び第５半導体層からなる組の数を調整することでツェナー電圧を調整することができる。

（５）上記各実施形態においては、半導体装置としてＭＯＳＦＥＴを用いたが、本発明はこれに限定されるものではない。半導体装置として、ＩＧＢＴ（図１１の変形例３に係る半導体装置１０５及び図１２の変形例４に係る半導体装置１０６参照。）、サイリスタ、トライアック等適宜の半導体装置を用いることができる。半導体装置としてＩＧＢＴを用いる場合には、図１１及び図１２で示すように、ｎ型の低抵抗半導体層の代わりにｐ型の低抵抗半導体層１１２ａを有し、ソース電極層の代わりにエミッタ電極層１２８ａを有し、ドレイン電極層の代わりにコレクタ電極層１３０ａを有する。

（６）上記実施形態１及び２並びに変形例２及び３においては、トレンチ１６６とゲートトレンチ１１８とを一括して形成したが、トレンチ１６６とゲートトレンチ１１８とを別々に形成してもよい。

（７）上記実施形態１及び２並びに変形例２及び３においては、トレンチ１６６の深さとゲートトレンチ１１８の深さとを同じ深さにしたが、トレンチ１６６の深さとゲートトレンチ１１８の深さとを別々の深さにしてもよい。

１００，１０１，１０２，１０３，１０４，１０５，１０６…半導体装置、１１０，１１０ａ…半導体基体、１１２，１１２ａ…低抵抗半導体層、１１４…ドリフト層、１１６，１７２…ベース領域、１１８…ゲートトレンチ、１２０，１７４…ｎ型拡散領域（ソース領域、エミッタ領域）、１２２，１７６…ゲート絶縁層、１２４，１７８…ゲート電極層、１２８…ソース電極層、１２８ａ…エミッタ電極層、１３０…ドレイン電極層，１３０ａ…コレクタ電極層、１３４…ｐ型拡散領域、１３５，１３６，１３７…導電体層、１３８…フィールド絶縁層、１３９，１６８…絶縁層、１４０…ゲートパッド電極層、１２６，１４２，１８０…層間絶縁層、１４４…ゲートフィンガー、１５０，１５０ａ，１５０ｂ，１５０ｃ…ツェナーダイオード、１５０’…ポリシリコン層、１５０’’…（ｐ型不純物が導入された）ポリシリコン層、１５１，１５１ｂ…第１半導体層、１５２，１５２ｂ…第２半導体層、１５３，１５３ｂ…第３半導体層、１５４，１５４ｂ…第４半導体層、１５５，１５５ｂ…第５半導体層、１５６…第６半導体層、１５７…第７半導体層、１６０…凹凸構造、１６２…トレンチ領域、１６４…非トレンチ領域、１６６…トレンチ、Ｒ１…セル部、Ｒ２…ゲートパッド部

Claims (9)

1. 半導体基体の一方の表面に形成された第１電極層を有するセル部と、
   前記半導体基体の一方の表面に形成されたゲートパッド電極層を有するゲートパッド部とを備え、
   前記ゲートパッド部の外縁の少なくとも一部には、前記ゲートパッド部の外縁に沿って形成され、前記第１電極層と電気的に接続されている第１導電型の第１半導体層と、前記ゲートパッド部の外縁に沿って、かつ、前記第１半導体層の前記ゲートパッド部側に形成され、前記ゲートパッド電極層と電気的に接続されている第１導電型の第２半導体層と、前記第１半導体層及び前記第２半導体層の間に形成された第２導電型の第３半導体層とを有するツェナーダイオードが形成され、
   前記第１電極層及び前記ゲートパッド電極層が、前記ツェナーダイオードを介して接続されている半導体装置であって、
   前記半導体装置は、前記ゲートパッド部の外縁とは垂直な方向に沿って前記半導体基体にトレンチが形成されたトレンチ領域、及び、前記トレンチが形成されていない非トレンチ領域が前記ゲートパッド部の外縁に沿って交互に形成された凹凸構造を有し、
   前記第１半導体層、前記第２半導体層及び前記第３半導体層は、前記凹凸構造全体にわたって連続して形成され、
   前記第１半導体層、前記第２半導体層及び前記第３半導体層の上面の高さ位置が、前記トレンチ領域においても、前記半導体基体の一方の表面の高さ位置よりも高いことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記半導体基体の一方の表面の高さ位置から前記トレンチの最底部の高さ位置までの長さは、前記トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第１半導体層、前記第２半導体層及び前記第３半導体層の上面の高さ位置までの長さ、及び、前記非トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第１半導体層、前記第２半導体層及び前記第３半導体層の上面の高さ位置までの長さ、のどちらよりも長いことを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記ツェナーダイオードにおいては、前記第３半導体層と前記第２半導体層との間に、前記第３半導体層側に形成された第１導電型の第４半導体層及び前記第２半導体層側に形成された第２導電型の第５半導体層からなる組が前記ゲートパッド部の外縁とは垂直な方向に沿って１組以上形成されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記半導体基体の一方の表面の高さ位置から前記トレンチの最底部の高さ位置までの長さは、前記トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第４半導体層及び前記第５半導体層の上面の高さ位置までの長さ、及び、前記非トレンチ領域における前記半導体基体の一方の表面の高さ位置から前記第４半導体層及び前記第５半導体層の上面の高さ位置までの長さ、のどちらよりも長いことを特徴とする半導体装置。
5. 請求項１〜４のいずれかに記載の半導体装置において、
   前記トレンチの幅は、０．３μｍ〜０．７μｍの範囲内にあることを特徴とする半導体装置。
6. 請求項１〜５のいずれかに記載の半導体装置において、
   前記半導体装置は、前記セル部に、前記半導体基体の一方の表面に形成されたゲートトレンチの内部にゲート絶縁層を介して埋め込まれたゲート電極層を有するトレンチ型の半導体装置であり、
   前記トレンチの深さと前記ゲートトレンチの深さとが同じであることを特徴とする半導体装置。
7. 請求項１〜６のいずれかに記載の半導体装置において、
   前記半導体装置は、前記セル部に、前記半導体基体上にゲート絶縁層を介して形成されたゲート電極層を有するプレーナー型の半導体装置であり、
   前記セル部におけるゲート電極層の厚さと、前記非トレンチ領域における前記第１半導体層、前記第２半導体層及び前記第３半導体層の厚さとが同じであることを特徴とする半導体装置。
8. 請求項１〜７のいずれかに記載の半導体装置において、
   前記ゲート電極層、前記第１半導体層、前記第２半導体層及び前記第３半導体層は、一括して形成されたポリシリコン層にそれぞれ第１導電型不純物又は第２導電型不純物を導入することによって形成されたものであることを特徴とする半導体装置。
9. 請求項１〜８のいずれかに記載の半導体装置を製造するための半導体装置の製造方法であって、
   ゲートパッド部の外縁の少なくとも一部に前記ゲートパッド部を形成する予定の領域の外縁とは垂直な方向に沿って半導体基体にトレンチを形成することにより、前記トレンチが形成されたトレンチ領域及び前記トレンチが形成されていない非トレンチ領域が前記ゲートパッド部の外縁に沿って交互に形成された凹凸構造を形成する凹凸構造形成工程と、
   前記凹凸構造全体にわたって連続して、かつ、前記トレンチ領域においても、上面の高さ位置が、半導体基体の一方の表面の高さ位置よりも高くなるようにポリシリコン層を形成した後、前記ゲートパッド部の外縁に沿って前記ポリシリコン層の所定の領域にそれぞれ第１導電型不純物又は第２導電型不純物を導入することにより前記第１半導体層、前記第２半導体層及び前記第３半導体層を有するツェナーダイオードを形成するツェナーダイオード形成工程とをこの順序で含むことを特徴とする半導体装置の製造方法。

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