JP2016171375A - Solid-state imaging device - Google Patents
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Abstract
Description
本実施形態は、固体撮像装置に関する。 The present embodiment relates to a solid-state imaging device.
従来、固体撮像装置において、画素領域を備える基板と回路部を備える基板との積層構造を採用する技術が提案されている。基板における回路部のレイアウトは、固体撮像装置への小型化の要請、および固体撮像装置の駆動性能の向上に適したものであることが求められている。 Conventionally, in a solid-state imaging device, a technique has been proposed that employs a stacked structure of a substrate having a pixel region and a substrate having a circuit unit. The layout of the circuit portion on the substrate is required to be suitable for reducing the size of the solid-state imaging device and improving the driving performance of the solid-state imaging device.
一つの実施形態は、小型かつ高い駆動性能を備える固体撮像装置を提供することを目的とする。 An object of one embodiment is to provide a solid-state imaging device having a small size and high driving performance.
一つの実施形態によれば、固体撮像装置は、積層構造を備える。積層構造は、第１の基板および第２の基板を含む。第１の基板は、画素領域を備える。画素領域には、行列状に画素が配列されている。画素は、受光素子を含む。第２の基板は、回路部を備える。回路部は、第１画素駆動回路、第２画素駆動回路、第１カラム処理回路および第２カラム処理回路を備える。第１画素駆動回路および第２画素駆動回路は、画素領域の画素行ごとに駆動信号を供給する。駆動信号は、各画素から入射光量に応じた信号を読み出すための信号である。第１カラム処理回路および第２カラム処理回路は、駆動信号に応じて各画素から読み出された信号を画素領域の画素列ごとに処理する。第１画素駆動回路は、第１領域に含まれる画素行に接続されている。第１領域は、画素領域が列方向において２つの領域に区分されたうちの一方である。第２画素駆動回路は、第２領域に含まれる画素行に接続されている。第２領域は、第１領域以外の領域である。第１カラム処理回路は、第３領域に含まれる画素列に接続されている。第３領域は、画素領域が行方向において２つの領域に区分されたうちの一方である。第２カラム処理回路は、第４領域に含まれる画素列に接続されている。第４領域は、第３領域以外の領域である。第１画素駆動回路は、選択された画素行における画素ごとへの駆動信号の供給による読み出し走査の向きを、第１の向きとする。第２画素駆動回路は、選択された画素行における画素ごとへの駆動信号の供給による読み出し走査の向きを、第２の向きとする。第２の向きは、第１の向きとは逆の向きである。 According to one embodiment, the solid-state imaging device includes a stacked structure. The stacked structure includes a first substrate and a second substrate. The first substrate includes a pixel region. Pixels are arranged in a matrix in the pixel area. The pixel includes a light receiving element. The second substrate includes a circuit unit. The circuit unit includes a first pixel driving circuit, a second pixel driving circuit, a first column processing circuit, and a second column processing circuit. The first pixel driving circuit and the second pixel driving circuit supply a driving signal for each pixel row in the pixel region. The drive signal is a signal for reading a signal corresponding to the amount of incident light from each pixel. The first column processing circuit and the second column processing circuit process the signal read from each pixel according to the drive signal for each pixel column in the pixel region. The first pixel driving circuit is connected to the pixel row included in the first region. The first area is one of the pixel areas divided into two areas in the column direction. The second pixel driving circuit is connected to the pixel row included in the second region. The second area is an area other than the first area. The first column processing circuit is connected to the pixel column included in the third region. The third region is one of the pixel regions divided into two regions in the row direction. The second column processing circuit is connected to the pixel column included in the fourth region. The fourth area is an area other than the third area. The first pixel driving circuit sets the direction of readout scanning by supplying a driving signal to each pixel in the selected pixel row as the first direction. The second pixel drive circuit sets the direction of readout scanning by supplying a drive signal to each pixel in the selected pixel row as the second direction. The second direction is opposite to the first direction.
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。 Exemplary embodiments of a solid-state imaging device will be described below in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment.
（実施形態）
図１は、実施形態の固体撮像装置の概略構成を示す模式図である。図２は、実施形態の固体撮像装置のブロック構成を示す図である。図３は、実施形態の固体撮像装置を備えるカメラシステムのブロック構成を示す図である。
(Embodiment)
FIG. 1 is a schematic diagram illustrating a schematic configuration of a solid-state imaging device according to an embodiment. FIG. 2 is a diagram illustrating a block configuration of the solid-state imaging device according to the embodiment. FIG. 3 is a diagram illustrating a block configuration of a camera system including the solid-state imaging device according to the embodiment.
図３に示すカメラシステム１は、カメラモジュール２を備える電子機器である。カメラシステム１は、例えばカメラ付き携帯端末である。カメラシステム１は、デジタルカメラ等の電子機器であっても良い。
A camera system 1 illustrated in FIG. 3 is an electronic device including a
カメラシステム１は、カメラモジュール２および後段処理部３を備える。カメラモジュール２は、撮像光学系４および固体撮像装置５を備える。後段処理部３は、イメージシグナルプロセッサ（ＩＳＰ）６、記憶部７および表示部８を備える。
The camera system 1 includes a
撮像光学系４は、被写体からの光を取り込む。撮像光学系４は、被写体像を結像させるレンズを備える。固体撮像装置５は、ＣＭＯＳイメージセンサである。固体撮像装置５は、被写体像を撮像する。ＩＳＰ６は、固体撮像装置５での撮像により得られた画像信号の信号処理を実施する。記憶部７は、ＩＳＰ６での信号処理を経た画像を格納する。記憶部７は、ユーザの操作等に応じて、表示部８へ画像信号を出力する。
The imaging optical system 4 captures light from the subject. The imaging optical system 4 includes a lens that forms a subject image. The solid-
表示部８は、ＩＳＰ６あるいは記憶部７から入力される画像信号に応じて、画像を表示する。表示部８は、例えば、液晶ディスプレイである。カメラシステム１は、ＩＳＰ６での信号処理を経たデータに基づき、カメラモジュール２のフィードバック制御を実施する。
The display unit 8 displays an image according to the image signal input from the
図２に示す固体撮像装置５は、画素領域２１、制御回路２２、行走査回路２３、カラム処理回路２４、列走査回路２５および信号処理回路２６を備える。行走査回路２３は、後述する２つの行走査回路２３−１，２３−２を含む。カラム処理回路２４は、後述する２つのカラム処理回路２４−１，２４−２を含む。
The solid-
画素領域２１は、行列状に配列された画素を備える領域である。各画素は、受光素子であるフォトダイオードを備える。受光素子は、入射光量に応じた信号電荷を生成する。画素は、入射光量に応じて生成された信号電荷を蓄積する。画素領域２１の入射側には、カラーフィルタ（図示省略）が設けられている。各画素は、カラーフィルタの色配列に応じた色光を分担して検出する。
The
制御回路２２は、固体撮像装置５の外部から供給されるクロック信号等に応じて、各種パルス信号を生成する。制御回路２２は、駆動タイミングを指示するためのパルス信号を、行走査回路２３、カラム処理回路２４、列走査回路２５および信号処理回路２６のそれぞれに供給する。
The control circuit 22 generates various pulse signals according to a clock signal or the like supplied from the outside of the solid-
行走査回路２３は、シフトレジスタおよびアドレスデコーダ等を備える。画素駆動回路である行走査回路２３は、画素領域２１の画素へ駆動信号を供給する。制御回路２２は、垂直同期信号に応じたパルス信号を、行走査回路２３へ供給する。行走査回路２３は、画素信号が読み出される画素行を、制御回路２２からのパルス信号に応じて順次選択する。行走査回路２３は、選択された画素行において画素ごとに順次読み出し信号を供給することによる読み出し走査を行う。読み出し信号は、入射光量に応じて生成された画素信号を画素から読み出すための駆動信号である。
The row scanning circuit 23 includes a shift register and an address decoder. The row scanning circuit 23 which is a pixel driving circuit supplies a driving signal to the pixels in the
行走査回路２３は、画素ごとへの読み出し信号の供給に先行して、各画素へのリセット信号の供給による掃き出し走査を行う。リセット信号は、受光素子に残存されている電荷を排出させるための駆動信号である。各画素は、リセット信号が供給されたときから読み出し信号が供給されるまでの間、入射光量に応じて生成された信号電荷を蓄積する。 The row scanning circuit 23 performs sweep-out scanning by supplying a reset signal to each pixel prior to supplying a readout signal to each pixel. The reset signal is a drive signal for discharging the charge remaining in the light receiving element. Each pixel accumulates signal charges generated according to the amount of incident light from when the reset signal is supplied to when the readout signal is supplied.
駆動信号は、行走査回路２３から各画素へ、画素駆動線を通じて伝送される。画素駆動線は、画素領域２１の画素行ごとに設けられている。画素行は、行方向（水平方向）へ配列された画素からなる。図２では、画素駆動線の図示を省略している。
The drive signal is transmitted from the row scanning circuit 23 to each pixel through a pixel drive line. A pixel drive line is provided for each pixel row in the
画素信号は、各画素からカラム処理回路２４へ、垂直信号線を通じて伝送される。垂直信号線は、画素領域２１の画素列ごとに設けられている。画素列は、列方向（垂直方向）へ配列された画素からなる。図２では、垂直信号線の図示を省略している。
The pixel signal is transmitted from each pixel to the column processing circuit 24 through a vertical signal line. The vertical signal line is provided for each pixel column in the
カラム処理回路２４は、垂直信号線を伝送した画素信号を、画素列ごとに設けられた単位回路（図示省略）にて処理する。カラム処理回路２４は、画素信号へ、固定パターンノイズの低減のための相関二重サンプリング処理（ＣＤＳ）を施す。カラム処理回路２４は、画素信号へ、アナログ方式の信号からデジタル方式の信号への変換であるＡＤ変換を施す。カラム処理回路２４は、ＣＤＳおよびＡＤ変換以外の処理を実施しても良い。カラム処理回路２４は、ＣＤＳおよびＡＤ変換を経た画素信号を、単位回路ごとに保持する。 The column processing circuit 24 processes the pixel signal transmitted through the vertical signal line by a unit circuit (not shown) provided for each pixel column. The column processing circuit 24 performs correlated double sampling processing (CDS) for reducing fixed pattern noise on the pixel signal. The column processing circuit 24 performs AD conversion, which is conversion from an analog signal to a digital signal, on the pixel signal. The column processing circuit 24 may perform processing other than CDS and AD conversion. The column processing circuit 24 holds the pixel signal that has undergone CDS and AD conversion for each unit circuit.
列走査回路２５は、シフトレジスタおよびアドレスデコーダ等を備える。制御回路２２は、水平同期信号に応じたパルス信号を、列走査回路２５へ供給する。列走査回路２５は、画素信号を読み出す画素列を、制御回路２２からのパルス信号に応じて順次選択する。カラム処理回路２４は、列走査回路２５による選択走査に応じて、各単位回路に保持されている画素信号を順次出力する。
The
信号処理回路２６は、カラム処理回路２４からの画素信号を成分とする画像信号に対し、各種の信号処理を実施する。信号処理回路２６は、キズ補正、ガンマ補正、ノイズ低減処理、レンズシェーディング補正、ホワイトバランス調整、歪曲補正、解像度復元等の信号処理を実施する。固体撮像装置５は、信号処理回路２６での信号処理を経た画像信号を出力する。
The
カメラシステム１は、本実施形態において信号処理回路２６が実施するものとした信号処理の少なくともいずれかを、後段処理部３のＩＳＰ６が実施することとしても良い。カメラシステム１は、信号処理の少なくともいずれかを、信号処理回路２６及びＩＳＰ６の双方が実施しても良い。信号処理回路２６及びＩＳＰ６は、本実施形態で説明する信号処理以外の信号処理を実施することとしても良い。
The camera system 1 may be configured such that the
図１に示すように、固体撮像装置５は、２つのチップ１１，１２を備える。第１の基板であるチップ１１は、第２の基板であるチップ１２の上に積層されている。固体撮像装置５は、２つのチップ１１，１２を含む積層構造を備える。チップ１１，１２は、半導体基板である。なお、図１では、固体撮像装置５の積層構造をなす２つのチップ１１，１２を互いに離して示している。
As shown in FIG. 1, the solid-
画素領域２１の画素は、チップ１１に実装されている。画素領域２１は、配線層の上に受光面が配置された裏面照射型ＣＭＯＳイメージセンサを構成する。
Pixels in the
チップ１２には、回路部が実装されている。チップ１２に実装されている回路部は、図２に示す制御回路２２、行走査回路２３、カラム処理回路２４、列走査回路２５および信号処理回路２６を含む。なお、図１には、チップ１２に実装されている回路部のうち、行走査回路２３である２つの行走査回路２３−１，２３−２、カラム処理回路２４である２つのカラム処理回路２４−１，２４−２、および信号処理回路２６を示している。
A circuit unit is mounted on the
第１画素駆動回路である行走査回路２３−１は、画素領域２１のうち領域３１−１に含まれる画素行に接続されている。第２画素駆動回路である行走査回路２３−２は、画素領域２１のうち領域３１−２に含まれる画素行に接続されている。領域３１−１は、画素領域２１が列方向において２つの領域に区分されたうちの一方である第１領域とする。領域３１−２は、その２つの領域のうちの領域３１−１以外の領域である第２領域とする。
The row scanning circuit 23-1 serving as the first pixel driving circuit is connected to the pixel rows included in the region 31-1 in the
第１カラム処理回路であるカラム処理回路２４−１は、画素領域２１のうち領域３２−１に含まれる画素列に接続されている。第２カラム処理回路であるカラム処理回路２４−２は、画素領域２１のうち領域３２−２に含まれる画素列に接続されている。領域３２−１は、画素領域２１が行方向において２つの領域に区分されたうちの一方である第３領域とする。領域３２−２は、その２つの領域のうちの領域３２−１以外の領域である第４領域とする。カラム処理回路２４−１，２４−２は、互いに同じ特性のＡＤ変換を実施する。
The column processing circuit 24-1 as the first column processing circuit is connected to the pixel column included in the region 32-1 in the
信号処理回路２６は、チップ１２の中央部に実装されている。行走査回路２３−１，２３−２およびカラム処理回路２４−１，２４−２は、信号処理回路２６の周囲の領域に実装されている。
The
なお、回路部のうち行走査回路２３−１，２３−２、カラム処理回路２４−１，２４−２および信号処理回路２６以外の回路は、チップ１２の領域のいずれかに実装されている。例えば、列走査回路２５は、２つの列走査回路として、カラム処理回路２４−１，２４−２の近傍にそれぞれ実装されたものであっても良い。
In the circuit portion, circuits other than the row scanning circuits 23-1 and 23-2, the column processing circuits 24-1 and 24-2, and the
チップ１１の配線とチップ１２の配線とは、金属材料からなる電極を介して接続されている。各画素駆動線および各垂直信号線は、チップ１１側の配線とチップ１２側の配線とを電極を介して接続することにより構成されている。２つのチップ１１，１２は、電極が形成された部分以外の部分において、接着層を介して互いに貼り合わせられている。なお、図１では電極および接着層の図示を省略している。
The wiring of the
ここで、固体撮像装置５の製造方法に関し、画素領域２１が形成された基板と、各回路部が形成された基板とを接合させる工程の概要を説明する。双方の基板は、ウェハレベルにて互いに貼り合わせられてから、ダイシングによって個片化される。この説明では、画素領域２１が形成された基板を第１ウェハ、回路部が形成された基板を第２ウェハとそれぞれ称する。
Here, regarding the manufacturing method of the solid-
第１ウェハおよび第２ウェハは、互いに接合された後に、ダイシングによってそれぞれチップ１１，１２へと個片化される。第１ウェハには、チップ１１に相当する領域ごとに、画素領域２１が形成される。第２ウェハには、チップ１２に相当する領域ごとに、回路部が形成される。第１ウェハのうちチップ１１に相当する領域と、第２ウェハのうちチップ１２に相当する領域とのそれぞれには、画素駆動線となる同数の埋め込み配線が形成されている。第１ウェハのうちチップ１１に相当する領域と、第２ウェハのうちチップ１２に相当する領域とのそれぞれには、垂直信号線となる同数の埋め込み配線が形成されている。
The first wafer and the second wafer are bonded to each other and then separated into
第２ウェハの上には、接着層が形成される。第２ウェハの表面と接着層の間には、層間絶縁膜である酸化シリコン膜が形成されても良い。接着層および第２ウェハへのパターニングにより形成された開口には、電解メッキあるいはＣＶＤ（Chemical Vapor Deposition）により、金属材料である銅が埋め込まれる。第１ウェハにも、第２ウェハの場合と同様に、接着層および金属材料の部位が形成される。 An adhesive layer is formed on the second wafer. A silicon oxide film, which is an interlayer insulating film, may be formed between the surface of the second wafer and the adhesive layer. Copper, which is a metal material, is buried in the opening formed by patterning on the adhesive layer and the second wafer by electrolytic plating or CVD (Chemical Vapor Deposition). As in the case of the second wafer, the adhesive layer and the metal material are also formed on the first wafer.
次に、第１ウェハおよび第２ウェハが、互いに金属材料の部位が向かい合うように位置合わせされた状態で、互いの接着層同士を接合させる。第１ウェハおよび第２ウェハを貼り合わせる工程では、接着層同士を接合させるための熱処理を実施しても良い。その後、第１ウェハおよび第２ウェハを貼り合わせて得られた構造体へのダイシングにより、２つのチップ１１，１２からなる積層構造を備える固体撮像装置５が得られる。
Next, the adhesive layers of the first wafer and the second wafer are bonded to each other in a state where the first wafer and the second wafer are aligned so that the portions of the metal material face each other. In the step of bonding the first wafer and the second wafer, a heat treatment for bonding the adhesive layers may be performed. Thereafter, the solid-
なお、画素駆動線および垂直信号線において、チップ１１側の配線とチップ１２側の配線とを接続する電極は、銅以外の金属材料からなるものでも良い。電極は、いずれの手法を用いて形成されたものであっても良い。
In the pixel drive line and the vertical signal line, the electrode connecting the wiring on the
次に、チップ１２における行走査回路２３−１，２３−２およびカラム処理回路２４−１，２４−２の配置の詳細について説明する。図４は、図１に示す固体撮像装置に備えられた第１の基板および第２の基板の平面図である。本実施形態において、第１の基板および第２の基板である２つのチップ１１，１２は、互いに同じ矩形かつ同じサイズの平面形状をなしている。
Next, details of the arrangement of the row scanning circuits 23-1 and 23-2 and the column processing circuits 24-1 and 24-2 in the
画素領域２１は、チップ１１の受光面のほぼ全体を占めている。本実施形態において、画素領域２１は、有効画素領域、オプティカルブラック領域およびダミー画素領域を含む。有効画素領域は、撮像光学系４から入射した光に応じた画素信号を出力可能な画素が配列されている領域である。オプティカルブラック領域は、輝度のレベルを階調として表す際の基準とする信号レベルを調整するために設けられた領域であって、遮光された画素が配列されている。ダミー画素領域は、ダミー画素が配列された領域である。
The
例えば、画素領域２１の列方向における長さがＭ、行方向における長さがＮであるものとする。領域３１−１，３１−２は、それぞれ、列方向における長さがＭ／２、行方向における長さがＮの領域である。領域３２−１，３２−２は、それぞれ、列方向における長さがＭ、行方向における長さがＮ／２の領域である。
For example, the length of the
領域３１−１に含まれる画素行のうち、行方向における一方の端である第１端は、画素駆動線を介して行走査回路２３−１に接続されている。行走査回路２３−１は、領域３１−１に含まれる画素行と同数の端子（図示省略）を備える。画素駆動線は、画素行の第１端と、行走査回路２３−１の端子とを接続する。領域３１−１と行走査回路２３−１との間には、領域３１−１に含まれる画素行と同数の画素駆動線が取り付けられている。 Of the pixel rows included in the region 31-1, a first end, which is one end in the row direction, is connected to the row scanning circuit 23-1 via a pixel drive line. The row scanning circuit 23-1 includes the same number of terminals (not shown) as the pixel rows included in the region 31-1. The pixel drive line connects the first end of the pixel row and the terminal of the row scanning circuit 23-1. Between the region 31-1 and the row scanning circuit 23-1, the same number of pixel drive lines as the pixel rows included in the region 31-1 are attached.
行走査回路２３−１は、チップ１２の四隅のうちの１つである第１角部を含む範囲に実装されている。第１角部は、領域３１−１の第１端側部分の下に位置している。列方向における行走査回路２３−１の長さＬ１は、列方向における領域３１−１の長さＭ／２に相当する。例えば、Ｌ１＝Ｍ／２の関係が成立する。かかる関係が成立し、かつ行走査回路２３−１の端子および領域３１−１の画素行が同数であることから、行走査回路２３−１の端子のピッチは、画素列における画素ピッチと一致する。
The row scanning circuit 23-1 is mounted in a range including a first corner that is one of the four corners of the
領域３１−２に含まれる画素行のうち、第１端とは反対側の第２端は、画素駆動線を介して行走査回路２３−２に接続されている。行走査回路２３−２は、領域３１−２に含まれる画素行と同数の端子（図示省略）を備える。画素駆動線は、画素行の第２端と、行走査回路２３−２の端子とを接続する。領域３１−２と行走査回路２３−２との間には、領域３１−２に含まれる画素行と同数の画素駆動線が取り付けられている。 Of the pixel rows included in the region 31-2, the second end opposite to the first end is connected to the row scanning circuit 23-2 via a pixel drive line. The row scanning circuit 23-2 includes the same number of terminals (not shown) as the pixel rows included in the region 31-2. The pixel drive line connects the second end of the pixel row and the terminal of the row scanning circuit 23-2. Between the region 31-2 and the row scanning circuit 23-2, the same number of pixel drive lines as the pixel rows included in the region 31-2 are attached.
行走査回路２３−２は、チップ１２の四隅のうちの１つである第２角部を含む範囲に実装されている。第２角部は、領域３１−２の第２端側部分の下に位置している。列方向における行走査回路２３−２の長さＬ２は、列方向における領域３１−２の長さＭ／２に相当する。例えば、Ｌ２＝Ｍ／２の関係が成立する。かかる関係が成立し、かつ行走査回路２３−２の端子および領域３１−２の画素行が同数であることから、行走査回路２３−２の端子のピッチは、画素列における画素ピッチと一致する。
The row scanning circuit 23-2 is mounted in a range including a second corner that is one of the four corners of the
列方向における行走査回路２３−１の長さＬ１と、列方向における行走査回路２３−２の長さＬ２とを合わせた長さＬ１＋Ｌ２は、列方向における画素領域２１の長さＭに相当する。例えば、Ｌ１＋Ｌ２＝Ｍの関係が成立する。行走査回路２３−１，２３−２の端子のピッチは、画素領域２１のうち列方向における画素ピッチと一致する。
A length L1 + L2 of the length L1 of the row scanning circuit 23-1 in the column direction and the length L2 of the row scanning circuit 23-2 in the column direction corresponds to the length M of the
カラム処理回路２４−１は、領域３２−１に含まれる画素列と同数の単位回路を備える。垂直信号線は、画素列と、カラム処理回路２４−１の単位回路とを接続する。領域３２−１とカラム処理回路２４−１との間には、領域３２−１に含まれる画素列と同数の垂直信号線が取り付けられている。 The column processing circuit 24-1 includes the same number of unit circuits as the pixel columns included in the region 32-1. The vertical signal line connects the pixel column and the unit circuit of the column processing circuit 24-1. Between the area 32-1 and the column processing circuit 24-1, the same number of vertical signal lines as the pixel columns included in the area 32-1 are attached.
カラム処理回路２４−１は、チップ１２の四隅のうちの１つである第３角部を含む範囲に実装されている。第３角部は、領域３２−１のうち列方向における一方の端である第１端側部分の下に位置している。行方向におけるカラム処理回路２４−１の長さＬ３は、行方向における領域３２−１の長さＮ／２に相当する。例えば、Ｌ３＝Ｎ／２の関係が成立する。かかる関係が成立し、かつカラム処理回路２４−１の単位回路および領域３２−１の画素列が同数であることから、単位回路のピッチは、画素行における画素ピッチと一致する。
The column processing circuit 24-1 is mounted in a range including a third corner which is one of the four corners of the
カラム処理回路２４−２は、領域３２−２に含まれる画素列と同数の単位回路を備える。垂直信号線は、画素列と、カラム処理回路２４−２の単位回路とを接続する。領域３２−２とカラム処理回路２４−２との間には、領域３２−２に含まれる画素列と同数の垂直信号線が設けられている。 The column processing circuit 24-2 includes the same number of unit circuits as the pixel columns included in the region 32-2. The vertical signal line connects the pixel column and the unit circuit of the column processing circuit 24-2. Between the region 32-2 and the column processing circuit 24-2, the same number of vertical signal lines as the pixel columns included in the region 32-2 are provided.
カラム処理回路２４−２は、チップ１２の四隅のうちの１つである第４角部を含む範囲に実装されている。第４角部は、領域３２−２のうち第１端とは反対の第２端側部分の下に位置している。行方向におけるカラム処理回路２４−２の長さＬ４は、行方向における領域３２−２の長さＮ／２に相当する。例えば、Ｌ４＝Ｎ／２の関係が成立する。かかる関係が成立し、かつカラム処理回路２４−２の単位回路および領域３２−２の画素列が同数であることから、単位回路のピッチは、画素行における画素ピッチと一致する。
The column processing circuit 24-2 is mounted in a range including a fourth corner which is one of the four corners of the
行方向におけるカラム処理回路２４−１の長さＬ３と、行方向におけるカラム処理回路２４−２の長さＬ４とを合わせた長さＬ３＋Ｌ４は、行方向における画素領域２１の長さＮに相当する。例えば、Ｌ３＋Ｌ４＝Ｎの関係が成立する。カラム処理回路２４−１，２４−２の単位回路のピッチは、画素領域２１のうち行方向における画素ピッチと一致する。
A length L3 + L4, which is the sum of the length L3 of the column processing circuit 24-1 in the row direction and the length L4 of the column processing circuit 24-2 in the row direction, corresponds to the length N of the
行走査回路２３−１，２３−２、カラム処理回路２４−１，２４−２および信号処理回路２６は、画素領域２１の投影範囲内に実装されている。かかる投影範囲とは、チップ１１において画素領域２１が占める範囲をチップ１２へ投影させた場合における投影範囲とする。画素領域２１への入射側からチップ１１，１２をそれぞれ平面視したとすると、画素領域２１の範囲内に、行走査回路２３−１，２３−２、カラム処理回路２４−１，２４−２および信号処理回路２６が収まっている。
The row scanning circuits 23-1 and 23-2, the column processing circuits 24-1 and 24-2 and the
図５は、図１に示す固体撮像装置に備えられた第１画素駆動回路および第２画素駆動回路による駆動信号の供給について説明する図である。 FIG. 5 is a diagram for explaining supply of drive signals by the first pixel drive circuit and the second pixel drive circuit provided in the solid-state imaging device shown in FIG.
画素駆動線３３−１は、領域３１−１に含まれる画素行の第１端と行走査回路２３−１とを接続する。行走査回路２３−１は、領域３１−１に含まれる画素行から、画素信号が読み出される画素行を順次選択する。行走査回路２３−１は、選択された画素行において画素ごとに読み出し信号を順次供給する読み出し走査を行う。各画素行において、行走査回路２３−１による読み出し走査の向きは、図５にて矢印で示す第１の向きである。第１の向きは、画素行の第１端から第２端へ向かう向きである。 The pixel drive line 33-1 connects the first end of the pixel row included in the region 31-1 and the row scanning circuit 23-1. The row scanning circuit 23-1 sequentially selects pixel rows from which pixel signals are read out from the pixel rows included in the region 31-1. The row scanning circuit 23-1 performs readout scanning that sequentially supplies readout signals for each pixel in the selected pixel row. In each pixel row, the reading scanning direction by the row scanning circuit 23-1 is the first direction indicated by an arrow in FIG. The first direction is a direction from the first end to the second end of the pixel row.
画素駆動線３３−２は、領域３１−２に含まれる画素行の第２端と行走査回路２３−２とを接続する。行走査回路２３−２は、領域３１−２に含まれる画素行から、画素信号が読み出される画素行を順次選択する。行走査回路２３−２は、選択された画素行において画素ごとに読み出し信号を順次供給する読み出し走査を行う。各画素行において、行走査回路２３−２による読み出し走査の向きは、図５にて矢印で示す第２の向きである。第２の向きは、画素行の第２端から第１端へ向かう向きである。第２の向きは、第１の向きとは逆の向きである。 The pixel drive line 33-2 connects the second end of the pixel row included in the region 31-2 and the row scanning circuit 23-2. The row scanning circuit 23-2 sequentially selects pixel rows from which pixel signals are read out from the pixel rows included in the region 31-2. The row scanning circuit 23-2 performs readout scanning that sequentially supplies a readout signal for each pixel in the selected pixel row. In each pixel row, the reading scanning direction by the row scanning circuit 23-2 is the second direction indicated by an arrow in FIG. The second direction is a direction from the second end of the pixel row toward the first end. The second direction is opposite to the first direction.
このように、２つの行走査回路２３−１，２３−２は、読み出し走査の向きを互いに逆向きとする。行走査回路２３−１は、チップ１２における領域３１−１に対応する領域のうち、画素行の第１端側の位置に設けられている。行走査回路２３−２は、チップ１２における領域３１−２に対応する領域のうち、画素行の第２端側の位置に設けられている。
In this way, the two row scanning circuits 23-1 and 23-2 have the readout scanning directions opposite to each other. The row scanning circuit 23-1 is provided at a position on the first end side of the pixel row in the region corresponding to the region 31-1 in the
固体撮像装置５は、画素駆動線３３−１，３３−２の長さのばらつきが少ないほど、画素駆動線３３−１，３３−２の引き回しによる信号伝達の遅延を低減することができる。行走査回路２３−１，２３−２の端子のピッチを、画素領域２１のうち列方向における画素ピッチに一致させることで、各画素行に対応する画素駆動線３３−１，３３−２の長さが均一な長さに揃えられる。固体撮像装置５は、画素ピッチに合わせて設計された行走査回路２３−１，２３−２を備えることで、信号伝達の遅延による駆動性能の劣化を抑制できる。
The solid-
図６は、図１に示す固体撮像装置の画素領域から第１カラム処理回路および第２カラム処理回路への画素信号の伝送について説明する図である。 FIG. 6 is a diagram illustrating transmission of pixel signals from the pixel region of the solid-state imaging device illustrated in FIG. 1 to the first column processing circuit and the second column processing circuit.
垂直信号線３４−１は、領域３２−１に含まれる画素列とカラム処理回路２４−１とを接続する。行走査回路２３−１，２３−２による読み出し走査によって各画素から読み出された画素信号は、画素列ごとの垂直信号線３４−１を介して、カラム処理回路２４−１へ伝送される。 The vertical signal line 34-1 connects the pixel column included in the region 32-1 and the column processing circuit 24-1. The pixel signal read from each pixel by the readout scanning by the row scanning circuits 23-1 and 23-2 is transmitted to the column processing circuit 24-1 via the vertical signal line 34-1 for each pixel column.
垂直信号線３４−２は、領域３２−２に含まれる画素列とカラム処理回路２４−２とを接続する。行走査回路２３−１，２３−２による読み出し走査によって各画素から読み出された画素信号は、画素列ごとの垂直信号線３４−２を介して、カラム処理回路２４−２へ伝送される。 The vertical signal line 34-2 connects the pixel column included in the region 32-2 and the column processing circuit 24-2. The pixel signal read from each pixel by the readout scanning by the row scanning circuits 23-1 and 23-2 is transmitted to the column processing circuit 24-2 via the vertical signal line 34-2 for each pixel column.
カラム処理回路２４−１は、チップ１２における領域３２−１に対応する領域のうち、画素列の第１端側の位置に設けられている。領域３２−１に対応する領域の中で、カラム処理回路２４−１は、行走査回路２３−２に対して列方向における第１端側の位置にある。また、領域３１−１に対応する領域の中では、カラム処理回路２４−１は、行走査回路２３−１に対して行方向における第２端側の位置にある。
The column processing circuit 24-1 is provided at a position on the first end side of the pixel column in the region corresponding to the region 32-1 in the
カラム処理回路２４−２は、チップ１２における領域３２−２に対応する領域のうち、画素列の第２端側の位置に設けられている。領域３２−２に対応する領域の中で、カラム処理回路２４−２は、行走査回路２３−１に対して列方向における第２端側の位置にある。また、領域３１−２に対応する領域の中では、カラム処理回路２４−２は、行走査回路２３−２に対して行方向における第１端側の位置にある。
The column processing circuit 24-2 is provided at a position on the second end side of the pixel column in the region corresponding to the region 32-2 in the
このように、カラム処理回路２４−１，２４−２は、チップ１２のうち行走査回路２３−１，２３−２以外のスペースに配置されている。信号処理回路２６は、チップ１２のうち、行走査回路２３−１，２３−２およびカラム処理回路２４−１，２４−２により囲まれた中央部に配置されている。これにより、行走査回路２３−１，２３−２、カラム処理回路２４−１，２４−２および信号処理回路２６は、チップ１２内において互いに干渉が回避されている。これらの回路は、画素領域２１と同じサイズのスペースを有効に利用して配置されている。
As described above, the column processing circuits 24-1 and 24-2 are arranged in a space other than the row scanning circuits 23-1 and 23-2 in the
なお、チップ１２における各回路の配置は、実施形態にて説明する内容の要旨を逸脱しない範囲で適宜変更しても良い。例えば、チップ１２の中央部には、信号処理回路２６とともに、あるいは信号処理回路２６に代えて、回路部を構成する他の回路を配置しても良い。
The arrangement of each circuit in the
実施形態によると、第１画素駆動回路および第２画素駆動回路は、それぞれ読み出し走査の向きを逆向きとして、行方向における第１端側と第２端側とにそれぞれ配置される。固体撮像装置５は、第１および第２画素駆動回路と第１および第２カラム処理回路とを、互いに干渉させず、かつ画素領域２１と同じサイズの範囲内に収めることができる。固体撮像装置５は、これらの回路が画素領域２１の範囲外にまで配置される場合と比較して、構成を小型にできる。固体撮像装置５は、画素ピッチに合わせて設計された第１および第２画素駆動回路を備えることで、駆動性能の劣化を抑制できる。以上により、固体撮像装置５は、構成を小型にでき、かつ高い駆動性能を実現できるという効果を奏する。
According to the embodiment, the first pixel driving circuit and the second pixel driving circuit are arranged on the first end side and the second end side in the row direction, respectively, with the readout scanning direction being opposite. The solid-
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although the embodiment of the present invention has been described, this embodiment is presented as an example and is not intended to limit the scope of the invention. The novel embodiment can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. This embodiment and its modifications are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
５ 固体撮像装置、１１，１２ チップ、２１ 画素領域、２３−１，２３−２ 行走査回路、２４−１，２４−２ カラム処理回路、２６ 信号処理回路、３１−１，３１−２，３２−１，３２−２ 領域。 5 Solid-state imaging device, 11, 12 chip, 21 pixel area, 23-1, 23-2 row scanning circuit, 24-1, 24-2 column processing circuit, 26 signal processing circuit, 31-1, 31-2, 32 -1,32-2 region.
Claims (6)
前記回路部は、各画素から入射光量に応じた信号を読み出すための駆動信号を前記画素領域の画素行ごとに供給する第１画素駆動回路および第２画素駆動回路と、前記駆動信号に応じて各画素から読み出された信号を前記画素領域の画素列ごとに処理する第１カラム処理回路および第２カラム処理回路と、を含み、
前記第１画素駆動回路は、前記画素領域が列方向において２つの領域に区分されたうちの一方である第１領域に含まれる画素行に接続され、前記第２画素駆動回路は、前記第１領域以外の第２領域に含まれる画素行に接続され、
前記第１カラム処理回路は、前記画素領域が行方向において２つの領域に区分されたうちの一方である第３領域に含まれる画素列に接続され、前記第２カラム処理回路は、前記第３領域以外の第４領域に含まれる画素列に接続され、
前記第１画素駆動回路は、選択された画素行における画素ごとへの駆動信号の供給による読み出し走査の向きを、第１の向きとし、
前記第２画素駆動回路は、選択された画素行における画素ごとへの駆動信号の供給による読み出し走査の向きを、前記第１の向きとは逆の第２の向きとすることを特徴とする固体撮像装置。 A laminated structure including a first substrate including a pixel region in which pixels including light receiving elements are arranged in a matrix, and a second substrate including a circuit unit;
The circuit unit includes a first pixel driving circuit and a second pixel driving circuit that supply a driving signal for reading out a signal corresponding to an incident light amount from each pixel for each pixel row of the pixel region, and according to the driving signal. A first column processing circuit and a second column processing circuit for processing a signal read from each pixel for each pixel column of the pixel region;
The first pixel driving circuit is connected to a pixel row included in a first region which is one of the two regions divided in the column direction, and the second pixel driving circuit includes the first pixel driving circuit. Connected to a pixel row included in the second region other than the region,
The first column processing circuit is connected to a pixel column included in a third region which is one of the two regions divided in the row direction, and the second column processing circuit includes the third column processing circuit. Connected to the pixel columns included in the fourth region other than the region,
The first pixel driving circuit sets the direction of readout scanning by supplying a driving signal to each pixel in the selected pixel row as a first direction,
The second pixel driving circuit is characterized in that the direction of readout scanning by supplying a driving signal to each pixel in the selected pixel row is set to a second direction opposite to the first direction. Imaging device.
前記第１画素駆動回路、前記第２画素駆動回路、前記第１カラム処理回路および前記第２カラム処理回路は、前記信号処理回路の周囲の領域に実装されていることを特徴とする請求項１から３のいずれか一項に記載の固体撮像装置。 A signal processing circuit for processing an image signal whose component is a signal that has undergone processing in the first column processing circuit and the second column processing circuit is mounted in a central portion of the second substrate,
2. The first pixel driving circuit, the second pixel driving circuit, the first column processing circuit, and the second column processing circuit are mounted in a region around the signal processing circuit. 4. The solid-state imaging device according to any one of items 1 to 3.
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-
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