JP2016039368A - 仕上げ層を含むナロウファクタビアを有する電子パッケージ - Google Patents

Abstract

【課題】ビアにかかる応力を低減し、信頼性を向上させるとともにコストを低減した仕上げ層を含むナロウファクタビアを有する電子パッケージを提供する。
【解決手段】電子パッケージ１００は導電性パッド１１２と、実質的な非導電材料を有する平坦なパッケージ絶縁層１０２Ａ〜１０２Ｃと、ビア１０６とＡ〜１０６Ｃを備える。ビアは、パッケージ絶縁層内に形成され、導電性パッドに電気的に連結される。ビアは、パッケージ絶縁層の少なくとも一部を通って垂直に延びるとともに、導電性パッドに近接した第１端と、第１端とは反対側の第２端とを含む導体１０８と、導体の前記第２端に固定された金混合物を含む仕上げ層１１０とを有する。
【選択図】図１

Description

本明細書の開示は、複数のビアを有する電子パッケージと、その方法に概ね関連する。

回路基板およびチップパッケージなどの複数の電子パッケージは、複数の入力／出力パッドを含むシリコンダイをしばしば有する。これらのパッドは、誘電基板の表面の他の複数のパッドに半田付けされうる。基板表面の複数のパッドは、基板内の複数の導体に連結されうる。この導体は、基板を経由してシリコンダイと複数の他のデバイスとの間の電気的接続を可能にさせて、ダイへの、および、ダイからの、複数の電気信号を伝送しうる。従来、複数の基板は、複数の導体と、他の複数の材料との複数の層、例えば複数のグラウンドプレーンなどを有する。複数のビアが基板を通って延び、１つの層を別の層に連結しうる。

例示的な一実施形態における電子パッケージの側面図である。 例示的な一実施形態において、電子パッケージに対して半田付けされたチップパッケージを含む電子アセンブリを示す図である。 例示的な一実施形態における電子パッケージの例を示す図である。 例示的な一実施形態におけるマイクロエレクトロニクスアセンブリを用いるフローチャートである。 例示的な一実施形態において、少なくとも１つのマイクロエレクトロニクスアセンブリを組み込んだ電子デバイスのブロック図である。

以下の説明及び図面は、当業者がそれらを実施することができるように具体的な実施形態を十分に示す。他の実施形態は、構造上の、論理的な、電気的な、工程、及び他の変更を組み込んでよい。幾つかの実施形態の部分及び特徴は、他の実施形態に含まれてもよいし、他の実施形態のそれらに代えられてもよい。実施形態は、請求項のすべての利用可能な均等物を含む請求項を説明する。

組み込まれたブリッジアーキテクチャは、複数のビアが例えば誘電体（ｄｉｅｌｅｃｔｒｉｃ）の複数の層を通って延びるなどにより比較的高い場合に、複数のパッドの表面に比較的大きな応力を引き起こしうるようなサイズの、複数のビアをもたらしうる。そのような応力は、例えばパッドの表面の、またはビア内の、クラッキングまたは層間剥離をもたらしうる。更に、比較的大きい複数のビアは、銅などの材料をより多く消費し得、かつ、基板内でより大きい接地面積を取り得、それによってコストを増大させる。

従来のビアの性能を維持しつつビアのサイズを減少させうるアーキテクチャが開発されてきている。さらに、従来のビアに対し、これらのビアは、銅または他の材料の消費を減らし得、半田バンプのクラッキングを減少させ得、ビアの層間剥離を減少させ得、かつ、第１レベルの相互接続（ＦＬＩ）の崩壊（collapse）を維持し得る。従来のビアとは異なり、このビアアーキテクチャは、基板のパッケージ絶縁層内に形成され、導体および仕上げ層を含む。導体は、パッケージ絶縁層の少なくとも一部分を通って垂直（ｖｅｒｔｉｃａｌｌｙ）に延びる。一例において、仕上げ層は導体に固定され、パラジウム‐金混合物を含む。様々な代替の例において、仕上げ層は、無電解ニッケル浸漬金（ＥＮＩＧ）、ＥＮＩＧプラス無電解金（ＥＮＩＧ＋ＥＧ）およびニッケル‐パラジウム‐金（ＮｉＰｄＡｕ）など、種々の金ベースの化合物（ｃｏｍｂｉｎａｔｉｏｎｓ）のいずれかを含む。さらに、または代替的に、仕上げ層は、プリフラックス（ｏｒｇａｎｉｃ ｓｏｌｄｅｒａｂｉｌｉｔｙ ｐｒｅｓｅｒｖａｔｉｖｅ（ＯＳＰ））を含んでよく、または、プリフラックスであってもよい。当該アーキテクチャの結果、このビアは従来のビアよりも小さくなり得、それによって複数のパッドの表面の応力を減少させて信頼性を向上させるとともに、様々な例において、用いられる材料を減少させ、それによってコストを減少させる。

図１は、例示的な一実施形態における電子パッケージ１００の側面図である。電子パッケージ１００は、例えばシリコンダイに入力／出力を提供するべく当該シリコンダイが表面に連結されうる回路基板または電子部品であってよい。

電子パッケージ１００は、複数のパッケージ絶縁層１０２Ａ、１０２Ｂ、１０２Ｃ（総称的には「パッケージ絶縁層１０２」）を備える。様々な例において、パッケージ絶縁層は、ビルドアップ誘電材料または半田レジストであってよい。一例において、ビルドアップ誘電材料はアジノモトビルドアップフィルムである。パッケージ絶縁層１０２は実質的に非導電性であってよく、様々な層１０２Ａ、１０２Ｂ、１０２Ｃは順に、複数の別々の段階で形成されてよく、各絶縁層１０２は実質的に平坦である。

電子パッケージ１００は、複数のパッケージ絶縁層１０２Ｃの１つに組み込まれたシリコンブリッジ１０４をさらに備える。シリコンブリッジ１０４は、限定されるものではないが、電子パッケージ１００内の、または電子パッケージ１００に取り付けられた、プロセッサチップおよびメモリチップを含む複数のチップなどの様々なコンポーネントの間のコネクティビティを提供しうる。一例において、シリコンブリッジ１０４は、少なくとも一部がシリコンから製造される。一例において、シリコンブリッジ１０４は、少なくとも一部がアルミナなどのセラミックから製造される。一例において、シリコンブリッジ１０４は、有機材料を含む１または複数の有機的インターポーザから少なくとも一部が製造される。

パッケージ絶縁層１０２内に組み込まれた複数のビア１０６は、パッケージ絶縁層１０２を垂直に通る電気的接続性を提供しうる。一例において、複数のビア１０６（例えば複数のビア１０６Ａ、１０６Ｂ、１０６Ｃ）が複数の層１０２Ａ、１０２Ｂ、１０２Ｃを通って延びるべく積層された状態で、ビア１０６は１つの層１０２を通って延びる。各ビア１０６は導体１０８を含む。様々な例において、複数の導体１０８の幾つか又は全てはニッケルを含んでなる。一定の複数のビア１０６Ａ、１０６Ｄ、１０６Ｅは、ビア１０６と、外部の電気部品、例えば半田ボール、ピンなどとの間で全体として相互作用するよう構成された仕上げ層１１０を含む。電子パッケージ１００の内部にあり、かつ外部の電気部品と相互作用しない複数のビアは、任意選択的に仕上げ層１１０を含まない。

様々な例において、仕上げ層１１０は金ベースの混合物（ｃｏｍｐｏｕｎｄ）を含んでなる。一例において、金ベースの混合物はパラジウム‐金混合物である。本明細書に開示された複数の混合物は、複数の材料の不均一混合物、または、そのような複数の材料の実質的に均質な複数の層であってよい。様々な代替の例において、仕上げ層は、無電解ニッケル浸漬金（ＥＮＩＧ）、ＥＮＩＧプラス無電解金（ＥＮＩＧ＋ＥＧ）およびニッケル‐パラジウム‐金（ＮｉＰｄＡｕ）など、種々の金ベースの混合物および／または化合物のいずれかを含む。さらに、または代替的に、仕上げ層１１０は代わりとなる貴金属ベースの層を有してもよいし、或いは、貴金属ベースの層であってもよい。さらに、または代替的に、仕上げ層１１０は、プリフラックス（ＯＳＰ）を含んでよいし、或いは、プリフラックスであってもよい。金ベースの混合物は、例えば銅、またはビア構造に従来用いられる複数の他の材料と比較して、腐食および／またはエレクトロマイグレーション（ｅｌｅｃｔｒｏｎ ｍｉｇｒａｔｉｏｎ）に対して比較的、影響されにくい。

一例において、仕上げ層１１０は、共に金混合物を形成しうる無電解めっきパラジウムの層および無電解めっき金の層から形成されてよい。一例において、パラジウム層は導体１０８に連結され、金層は半田ボールまたは他のコネクタに連結されるか、連結可能である。例示の寸法は、パラジウム層が約４０ナノメータの厚さであり、金層が約６０ナノメータの厚さであることを含んでよい。

無電解めっき処理などによりニッケル導体をめっきし、つぎに導体１０８の上面に仕上げ層１１０をつけることで、ビア１０６は、当該ビア１０６が組み込まれる層１０２内に形成されてよい。複数のビア１０６は、複数の導電性パッド１１２と、シリコンブリッジ１０４と、潜在的なデスティネーションのうち、複数の仕上げ層１１０に連結されうる複数の電子部品との間のコネクティビティを提供しうる。各導体１０８は、導電性パッド１１２に近接した第１端１１４と、仕上げ層１１０が固定される第２端１１６とを有する。

様々な例において、仕上げ層１１０を有する複数のビア１０６、すなわちビア１０６Ａ、１０６Ｄ、１０６Ｅは、第１の材料を含んでなる導体１０８を有し、一方、複数の他のビア１０６は第１の材料とは異なる第２の材料を含んでなる導体を有してよい。様々な例において、第１の材料はニッケルであり、第２材料は銅である。様々な代替の例において、第１および第２材料の間で種々の好適な材料のいずれかが利用されてよい。

電子パッケージ１００は、種々の目的に対する種々の好適な寸法のいずれかであってよい。例示的な実施例において、ビア１０６Ａ、１０６Ｂ、１０６Ｃは、４９マイクロメートルの上面直径１１８を持つ導体１０８を有する。導体１０８Ａ、１０８Ｄ、１０８Ｅは７マイクロメートルの高さ１２０を持ち、一方、導体１０８Ｂ、１０８Ｃはそれぞれ２７および２５マイクロメートルの高さ１２２、１２４を持つ。複数のパッド１１２は、１５マイクロメートルの上下方向の厚さ１２６と、７７マイクロメートルの横方向の幅１２８を持つ。他のビア１０６Ｄ、１０６Ｅは、２２マイクロメートルの上面直径１３０と、７マイクロメートルの高さ１３２とを持つ導体１０８を有する。一例において、層１０２Ａは、パッド１０８の上面１３６から電子パッケージ１００の外面１３８までで、１２マイクロメートルの厚さ１３４を持つ。一例において、複数のパッド１０８の間の間隔１４０は少なくとも１３マイクロメートルであってよい。複数のビア１０６Ｆ、１０６Ｇとシリコンブリッジ１０４との間を任意選択的に連結される複数のパッド１４２は、５０マイクロメートルの幅１４４を持ってよい。上記の寸法は例示の目的だけであり、状況および許容度に基づく概算である。

図２は、例示的な一実施形態において、電子パッケージ１００に対して半田付けされたチップパッケージ２０２を含む電子アセンブリ２００を示す図である。電子アセンブリ２００は、ＦＬＩアーキテクチャを示す。

チップパッケージ２０２は、シリコンダイ２０４と、例えば銅で形成され、シリコンダイ２０４に連結された複数の導電パッド２０６とを備える。複数の半田ボール２０８は、複数の導電パッド２０６に連結されているか、または、複数の導電パッド２０６に連結され得、かつ、電子パッケージ１００の仕上げ層１１０に連結可能である。図示されるように、電子アセンブリ２００が完全には形成されていないことに注意されたい。示された例においては、むしろ、いったん複数の半田ボール２０８が複数の仕上げ層１１０に連結されると、電子アセンブリ２００が完全に組み立てられ得る。

示された例において、チップパッケージ２０２は、導電パッド２０６を囲むウェハレベルアンダーフロー層２１０と、キャピラリアンダーフィル層２１２とをさらに有する。そのような層２１０、２１２は、チップパッケージ２０２に安定性と絶縁をもたらしうる。そのような層２１０、２１２は、省略されるか、あるいは、同じまたは他の目的の他の層によって補われてよい。

上で与えられた例示の寸法を電子パッケージ１００が持つ例において、複数のパッド２０６およびウェハレベルアンダーフロー層２１０は、約１６マイクロメートルの厚さを持ってよい。半田ボール２０８Ａおよびキャピラリアンダーフィル層２１２は、１０から１５マイクロメートルの厚さを持ってよい。半田ボール２０８Ｂ、２０８Ｃは、約２０マイクロメートルの厚さを持ってよい。

図３は、例示的な一実施形態における電子パッケージ３００の例を示す図である。電子パッケージ３００は、電子パッケージ１００のものと同じか同様であってよく、ペーストをプリントした半田などの複数の半田ボール３０２をさらに有する。半田ボール３０２は複数のビア１０６の複数の仕上げ層１１０に連結される。従って、電子パッケージ３００は、チップパッケージ２０２などのチップパッケージに連結するように十分に構成されてよい。

図４は、例示的な一実施形態におけるマイクロエレクトロニクスアセンブリを用いるフローチャートである。マイクロエレクトロニクスアセンブリは、マイクロエレクトロニクスアセンブリ１００であってよく、あるいは、温度センサ１０２を含む任意のマイクロエレクトロニクスアセンブリであってよい。

工程４００で導電性パッドが形成される。一例において、パッドがシリコンブリッジに連結される。

工程４０２で、実質的な非導電材料を含み、実質的に平坦なパッケージ絶縁層が形成される。一例において、パッケージ絶縁層は、ビルドアップ誘電材料および半田レジストの少なくとも１つを有する。一例において、ビルドアップ誘電材料はアジノモトビルドアップフィルムである。一例において、パッケージ絶縁層は導電性パッドの少なくとも一部を囲む。

工程４０４で、パッケージ絶縁層の少なくとも一部を通って垂直に延び、かつ、導電性パッドに近接する第１端と、第１端の反対側の第２端とを有するビアの導体が形成される。

工程４０６で、パラジウム‐金混合物を含む、ビアの仕上げ層が導体の第２端に連結される。

工程４０８で、ビアと導電性パッドとの間に電気的に連結されパッケージ絶縁層により少なくとも一部が囲まれた第２ビアが形成される。一例において、第１ビアの導体は第１の材料を含んでなり、第２ビアは、第１の材料とは異なる第２の材料を含んでなる導体を有する。一例において、第１の材料はニッケルである。

工程４１０で、半田ボールが仕上げ層に連結される。一例において、半田は、シリコンダイのコネクタに電気的に連結されるよう構成される。

開示された発明主題の上位レベルデバイスの応用例を示すべく、本開示で説明された電子アセンブリを用いた電子デバイスの一例が含められる。図５は、本明細書の複数の例に関連する電子パッケージ１００または他のエレクトロニクス若しくはマイクロエレクトロニクスアセンブリなど、少なくとも１つの電子アセンブリを組み込んだ電子デバイス５００のブロック図である。電子デバイス５００は単に、本発明の実施形態が用いられうる電子システムの一例である。電子デバイス５００の複数の例は、限定されるものではないが、パーソナルコンピュータ、タブレット型コンピュータ、携帯電話、パーソナルデータアシスタント、ＭＰ３または他のデジタルミュージックプレーヤ、ウェアラブルデバイス、物のインターネット（ＩＯＴＳ）デバイスなどを含む。この例において、電子デバイス５００はシステムの様々なコンポーネントを連結するシステムバス５０２を含むデータ処理システムを備える。システムバス５０２は、電子デバイス５００の様々なコンポーネント間に複数の通信リンクを提供し、単一バスとして、複数のバスの組み合わせとして、または任意の他の適した態様で実装されることができる。

電子アセンブリ５１０はシステムバス５０２に連結される。電子アセンブリ５１０は、任意の回路または複数の回路の組み合わせを含むことができる。ある実施形態において、電子アセンブリ５１０は任意のタイプでありうるプロセッサ５１２を含む。本明細書で用いられるように、「プロセッサ」は、限定されるものではないが、マイクロプロセッサ、マイクロコントローラ、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、グラフィックスプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、マルチコアプロセッサ、または任意の他のタイプのプロセッサまたは処理回路などの、任意のタイプの計算回路を意味する。

電子アセンブリ５１０に含まれることのできる複数の他のタイプの回路は、例えば、携帯電話、ポケットベル（登録商標）、パーソナルデータアシスタント、ポータブルコンピュータ、双方向無線機、及び同様の電子システム等の無線デバイスで用いる１または複数の回路（通信回路５１４のような）などの、カスタム回路、特定用途向け集積回路（ＡＳＩＣ）、などである。ＩＣは、任意の他のタイプの機能を実行可能である。

電子デバイス５００は外部メモリ５２０も含むことができる。次にこの外部メモリは、ランダムアクセスメモリ（ＲＡＭ）の形のメインメモリ５２２、１または複数のハードドライブ５２４、および／または、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）、及び同種のものなどの取り外し可能な媒体５２６を処理する１または複数のドライブなどの、特定の用途に適した１または複数のメモリ素子を含むことができる。

電子デバイス５００は、マウス、トラックコネクション、タッチスクリーン、音声認識デバイス、またはシステムユーザが電子デバイス５００に情報を入力、及び電子デバイス５００から情報を受信できるようにする任意の他のデバイスを含むことができる、ディスプレイデバイス５１６、１または複数のスピーカ５１８、及びキーボードおよび／またはコントローラ５３０も含むことができる。

追加例

例１は、導電性パッドと、実質的な非導電材料を含むパッケージ絶縁層であって、実質的に平坦なパッケージ絶縁層と、パッケージ絶縁層内に形成され導電性パッドに電気的に連結されたビアとを備えてよく、ビアは、パッケージ絶縁層の少なくとも一部を通って垂直（vertically）（パッケージ絶縁層に対して垂直）に延びるとともに、導電性パッドに近接した第１端と、第１端とは反対側の第２端とを含む導体と、導体の第２端に固定された仕上げ層であって、金混合物を含む仕上げ層とを有する発明主題（装置、方法、作動実行手段など）を含んでよい。

例２において、例１に記載の電子パッケージは、任意選択的に、金混合物は、パラジウム‐金混合物であることをさらに含む。

例３において、例１および２のいずれか１または複数に記載の電子パッケージは、任意選択的に、金混合物は、無電解ニッケル浸漬金（ＥＮＩＧ）、ＥＮＩＧプラス無電解金（ＥＮＩＧ＋ＥＧ）およびニッケル‐パラジウム‐金（ＮｉＰｄＡｕ）の１つであることをさらに含む。

例４において、例１から３のいずれか１または複数に記載の電子パッケージは、任意選択的に、パッケージ絶縁層は、ビルドアップ誘電材料および半田レジストの少なくとも１つを有することをさらに含む。

例５において、例１から４のいずれか１または複数に記載の電子パッケージは、任意選択的に、ビルドアップ誘電材料は、アジノモトビルドアップフィルムであることをさらに含む。

例６において、例１から５のいずれか１または複数に記載の電子パッケージは、任意選択的に、パッケージ絶縁層は、導電性パッドの少なくとも一部を囲むことをさら含む。

例７において、例１から６のいずれか１または複数に記載の電子パッケージは、任意選択的に、ビアは第１ビアであり、ビアと導電性パッドとの間に電気的に連結されパッケージ絶縁層により少なくとも一部が囲まれた第２ビアをさらに備えることをさらに含む。

例８において、例１から７のいずれか１または複数に記載の電子パッケージは、任意選択的に、第１ビアの導体は第１の材料を含んでなり、第２ビアは、第１の材料とは異なる第２の材料を含んでなる導体を有することをさらに含む。

例９において、例１から８のいずれか１または複数に記載の電子パッケージは、任意選択的に、第１の材料がニッケルであることをさらに含む。

例１０において、例１から９のいずれか１または複数に記載の電子パッケージは、任意選択的に、仕上げ層に連結された半田ボールをさらに含む。

例１１において、例１から１０のいずれか１または複数に記載の電子パッケージは、任意選択的に、半田は、シリコンダイのコネクタに電気的に連結されるよう構成されることをさらに含む。

例１２において、例１から１１のいずれか１または複数に記載の電子パッケージは、任意選択的に、パッドはシリコンブリッジに連結されることをさらに含む。

例１３において、例１から１２のいずれか１または複数に記載の電子パッケージは、任意選択的に、シリコンブリッジは、シリコン、セラミックおよび有機的インターポーザの少なくとも１つから作られる（fabricated）ことをさらに含む。

例１４は、導電性パッドを形成する段階と、実質的な非導電材料を含むパッケージ絶縁層を形成する段階であって、パッケージ絶縁層は実質的に平坦である段階と、パッケージ絶縁層の少なくとも一部を通って垂直に延び、導電性パッドに近接した第１端と、第１端とは反対側の第２端とを有するビアの導体を形成する段階と、ビアの仕上げ層を導体の第２端に連結する段階であって、仕上げ層はパラジウム‐金混合物を含む段階とを含みうる発明主題（装置、方法、作動実行手段など）を含んでよい。

例１５において、例１４に記載の方法は、任意選択的に、金混合物はパラジウム‐金混合物であることをさらに含む。

例１６において、例１４および１５のいずれか１または複数に記載の方法は、任意選択的に、金混合物は、無電解ニッケル浸漬金（ＥＮＩＧ）、ＥＮＩＧプラス無電解金（ＥＮＩＧ＋ＥＧ）およびニッケル‐パラジウム‐金（ＮｉＰｄＡｕ）の１つであることをさらに含む。

例１７において、例１４から１６のいずれか１または複数に記載の方法は、任意選択的に、パッケージ絶縁層は、ビルドアップ誘電材料および半田レジストの少なくとも１つを有することをさらに含む。

例１８において、例１４から１７のいずれか１または複数に記載の方法は、任意選択的に、ビルドアップ誘電材料は、アジノモトビルドアップフィルムであることをさらに含む。

例１９において、例１４から１８のいずれか１または複数に記載の方法は、任意選択的に、パッケージ絶縁層は、導電性パッドの少なくとも一部を囲むことをさらに含む。

例２０において、例１４から１９のいずれか１または複数に記載の方法は、任意選択的に、ビアは第１ビアであり、ビアと導電性パッドとの間に電気的に連結されパッケージ絶縁層により少なくとも一部が囲まれた第２ビアを形成する段階をさらに含むことをさらに含む。

例２１において、例１４から２０のいずれか１または複数に記載の方法は、任意選択的に、第１ビアの導体は第１の材料を含んでなり、第２ビアは、第１の材料とは異なる第２の材料を含んでなる導体を有することをさらに含む。

例２２において、例１４から２１のいずれか１または複数に記載の方法は、任意選択的に、第１の材料がニッケルであることをさらに含む。

例２３において、例１４から２２のいずれか１または複数に記載の方法は、任意選択的に、仕上げ層に連結される半田ボールをさらに含む。

例２４において、例１４から２３のいずれか１または複数に記載の方法は、任意選択的に、半田は、シリコンダイのコネクタに電気的に連結されるよう構成されることをさらに含む。

例２５において、例１４から２４のいずれか１または複数に記載の方法は、任意選択的に、パッドがシリコンブリッジに連結されることをさらに含む。

例２６において、例１４から２５のいずれか１または複数に記載の方法は、任意選択的に、シリコン、セラミックおよび有機的インターポーザの少なくとも１つからシリコンブリッジを形成する段階をさらに含む。

これらの非限定的な例の各々はそれ自体で成り立つことができ、または、任意の置き換えまたは組み合わせにおいて、他の複数の例の１または複数と組み合わされてもよい。

上述した詳細な説明は、詳細な説明の一部を形成する複数の添付の図面の複数の参照を含む。複数の図面は、例示として、本発明を実施可能な複数の具体的実施形態を示す。これらの実施形態は、本明細書で、複数の「例」とも呼ばれる。そのような複数の例は、示し、または説明したものに加えて複数の要素を含む。しかし、本発明者らは、示し、または説明したそれらの要素のみが提供される複数の実施例を検討もする。さらに、本発明者らは、本明細書で示し、または説明した、特定の例（または、１または複数のそれらの態様）、または複数の他の例（または、１または複数のそれらの態様）、のいずれかに関して、示し、または説明したそれらの要素の任意の組み合わせまたは置き換え（または、１または複数のそれらの態様）を用いて複数の実施例を検討もする。

本明細書内において、特許文献においては一般的であるように、「１つの」（「ａ」または「ａｎ」）という用語は、「少なくとも１つ」または「１または複数」の任意の複数の他の例または使用から独立して、１の、または１より大きいものを含むべく用いられる。本明細書内において、「または」（「ｏｒ」）という用語は非排他的なものを示すべく用いられ、別途示さない限り、「ＡまたはＢ」は、「ＡでありＢでない」、「ＢでありＡでない」及び「Ａ及びＢ」を含むようにする。本明細書において、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「ここで（ｉｎ ｗｈｉｃｈ）」という用語は、それぞれ「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「ここで（ｗｈｅｒｅｉｎ）」という用語の平易な英語による等価物として用られる。またさらに、以下の特許請求の範囲においては、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は制限のないものである。すなわち、請求項における、そのような用語の後に挙げられるものに加えて、複数の要素を含むシステム、デバイス、物品、構成物、形成物、またはプロセスもまた、その特許請求の範囲内に含まれると見做される。さらに、以下の複数の特許請求の範囲において、「第１」、「第２」、及び「第３」、等という用語は、単なるラベルとして用られるのであって、それらの対象に数的な要件を課すことは意図されない。

上記の説明は、例示なものであって、限定的なものであるとは意図されない。例えば、複数の上述の例（または、１または複数のそれらの態様）を、互いに組み合わせて用いてよい。当業者などが上記の説明を検討して、複数の他の実施形態を使用することが可能である。要約は３７Ｃ．Ｆ．Ｒ．１．７２（ｂ）に準拠して提供されて、読者は技術的開示の特質を迅速に理解できるようになっている。要約は、それを特許請求の範囲または意味を解釈または限定するためには用いないという理解のもとに提出される。さらに、上記の詳細な説明においては、本開示を合理化すべく、様々な特徴がまとめられグループ化されていると考えられる。このことは、未請求の開示された特徴が、いずれの請求項にとっても不可欠であることを意図すると解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態の全ての特徴よりも少ないところにあってよい。したがって、以下の特許請求の範囲は、各々の請求項が別個の実施形態として独立して本明細書によって詳細な説明に組み込まれており、そのような複数の実施形態は、様々な組み合わせまたは置き換えにおいて互いに組み合わされることが可能であると考えられる。本発明の範囲は、そのような特許請求の範囲が権利を与えられる等価物の全範囲と共に、添付の特許請求の範囲を参照して決定されるべきである。

Claims (26)

1. 導電性パッドと、
   実質的な非導電材料を含むパッケージ絶縁層であって、実質的に平坦なパッケージ絶縁層と、
   前記パッケージ絶縁層内に形成され前記導電性パッドに電気的に連結されたビアと
   を備え、
   前記ビアは、
   前記パッケージ絶縁層の少なくとも一部を通って垂直に延びるとともに、前記導電性パッドに近接した第１端と、前記第１端とは反対側の第２端とを含む導体と、
   前記導体の前記第２端に固定された仕上げ層であって、金混合物を含む仕上げ層と
   を有する電子パッケージ。
2. 前記金混合物は、パラジウム‐金混合物である、請求項１に記載の電子パッケージ。
3. 前記金混合物は、無電解ニッケル浸漬金（ＥＮＩＧ）、ＥＮＩＧプラス無電解金（ＥＮＩＧ＋ＥＧ）およびニッケル‐パラジウム‐金（ＮｉＰｄＡｕ）の１つである、請求項１に記載の電子パッケージ。
4. 前記パッケージ絶縁層は、ビルドアップ誘電材料および半田レジストの少なくとも１つを有する、請求項１から３のいずれか１項に記載の電子パッケージ。
5. 前記ビルドアップ誘電材料は、アジノモトビルドアップフィルムである、請求項４に記載の電子パッケージ。
6. 前記パッケージ絶縁層は、前記導電性パッドの少なくとも一部を囲む、請求項１から３のいずれか１項に記載の電子パッケージ。
7. 前記ビアは第１ビアであり、
   前記ビアと前記導電性パッドとの間に電気的に連結され前記パッケージ絶縁層により少なくとも一部が囲まれた第２ビアをさらに備える、請求項１から３のいずれか１項に記載の電子パッケージ。
8. 前記第１ビアの前記導体は第１の材料を含んでなり、
   前記第２ビアは、前記第１の材料とは異なる第２の材料を含んでなる導体を有する、請求項７に記載の電子パッケージ。
9. 前記第１の材料はニッケルである、請求項８に記載の電子パッケージ。
10. 前記仕上げ層に連結された半田ボールをさらに備える、請求項１から３のいずれか１項に記載の電子パッケージ。
11. 前記半田は、シリコンダイのコネクタに電気的に連結される、請求項１０に記載の電子パッケージ。
12. 前記パッドはシリコンブリッジに連結される、請求項１から３のいずれか１項に記載の電子パッケージ。
13. 前記シリコンブリッジは、シリコン、セラミックおよび有機的インターポーザの少なくとも１つから作られる、請求項１２に記載の電子パッケージ。
14. 導電性パッドを形成する段階と、
    実質的な非導電材料を含むパッケージ絶縁層を形成する段階であって、前記パッケージ絶縁層は実質的に平坦である段階と、
    前記パッケージ絶縁層の少なくとも一部を通って垂直に延び、前記導電性パッドに近接した第１端と、前記第１端とは反対側の第２端とを有するビアの導体を形成する段階と、
    前記ビアの仕上げ層を前記導体の前記第２端に連結する段階であって、前記仕上げ層は金混合物を含む段階と
    を含む、電子パッケージを製造する方法。
15. 前記金混合物は、パラジウム‐金混合物である、請求項１４に記載の方法。
16. 前記金混合物は、無電解ニッケル浸漬金（ＥＮＩＧ）、ＥＮＩＧプラス無電解金（ＥＮＩＧ＋ＥＧ）およびニッケル‐パラジウム‐金（ＮｉＰｄＡｕ）の１つである、請求項１４に記載の方法。
17. 前記パッケージ絶縁層は、ビルドアップ誘電材料および半田レジストの少なくとも１つを有する、請求項１４から１６のいずれか１項に記載の方法。
18. 前記ビルドアップ誘電材料は、アジノモトビルドアップフィルムである、請求項１７に記載の方法。
19. 前記パッケージ絶縁層は、前記導電性パッドの少なくとも一部を囲む、請求項１４から１６のいずれか１項に記載の方法。
20. 前記ビアは第１ビアであり、
    前記ビアと前記導電性パッドとの間に電気的に連結され前記パッケージ絶縁層により少なくとも一部が囲まれた第２ビアを形成する段階をさらに含む、請求項１４から１６のいずれか１項に記載の方法。
21. 前記第１ビアの前記導体は第１の材料を含んでなり、
    前記第２ビアは、前記第１の材料とは異なる第２の材料を含んでなる導体を有する、請求項２０に記載の方法。
22. 前記第１の材料はニッケルである、請求項２１に記載の方法。
23. 前記仕上げ層に半田ボールを連結する段階をさらに含む、請求項１４から１６のいずれか１項に記載の方法。
24. 前記半田は、シリコンダイのコネクタに電気的に連結される、請求項２３に記載の方法。
25. 前記パッドはシリコンブリッジに連結される、請求項１４から１６のいずれか１項に記載の方法。
26. シリコン、セラミックおよび有機的インターポーザの少なくとも１つから前記シリコンブリッジを形成する段階をさらに含む、請求項２５に記載の方法。

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