JP2016038920A - 半導体装置及び半導体システム - Google Patents

Abstract

【課題】バンク数とページサイズとを、アプリケーション毎に、容易に最適に設定することに貢献する。
【解決手段】半導体システムは、半導体装置と、半導体装置にシステムバスを介して接続される制御装置と、を含み、制御装置は、アプリケーションを制御するアプリケーション制御部と、アプリケーションに応じて、互いに異なる複数のページサイズのうちの一のページサイズと、互いに異なる複数のバンク数のうちの一のバンク数と、のそれぞれを半導体装置に設定する、設定部と、を備える。
【選択図】図１

Description

本発明は、半導体装置及び半導体システムに関する。

コンピュータシステムにおいては、アプリケーションに応じて、最適なページサイズが異なる場合が多い。例えば、空間的局所性が高い（近傍のデータを参照される可能性が高い）データを扱うアプリケーションにおいては、当該データを、大きなサイズのページに格納するほど、ページヒット率を向上でき、アクセス効率を向上できる。

一方、空間的局所性が低い（近傍のデータを参照される可能性が低い）データを扱うアプリケーションにおいては、アクセスパターンのランダム性が高い場合が多い。同様に、マルチコアＣＰＵ（Central Processing Unit）を用いて、複数のアプリケーション、スレッドを、複数のコアに分散させて実行する場合も、アクセスパターンのランダム性が高い場合が多い。その場合、ページサイズを大きくしても、ページヒット率の向上には寄与しない。そのため、バンク数を増加させることで、バンクインターリーブのアクセス効率を向上できる。なお、バンクインターリーブとは、異なるメモリバンクに順次アクセスすることである。

ところで、近年、ＭＲＡＭ（Magnetoresistive Random Access Memory）の一種であるＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）は、メインメモリとしての応用が期待されている。また、ＳＴＴ―ＲＡＭのアクセス効率を向上させる技術が提案されている（特許文献１）。

特許文献１は、ＳＴＴ−ＲＡＭの書き込み時間を短縮する技術を開示する。特許文献１に開示された技術においては、書き込み時間を短縮するために、書き込みデータを確定する前から、書き込みに長い時間を要する電流方向の書き込みを、対象となるメモリセルに対して実行する。

特開２００８−３１０８７６号公報

上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

ＳＴＴ−ＲＡＭにおいては、ページサイズやバンク数に関して標準化されていない。また、特許文献１においては、ページヒット率の向上、及びバンクインターリーブのアクセス効率の向上について開示されていない。

本発明の第１の視点によれば、半導体装置と、前記半導体装置にシステムバスを介して接続される制御装置と、を含む半導体システムであって、前記制御装置は、アプリケーションを制御するアプリケーション制御部と、前記アプリケーションに応じて、互いに異なる複数のページサイズのうちの一のページサイズと、互いに異なる複数のバンク数のうちの一のバンク数と、のそれぞれを前記半導体装置に設定する設定部と、を備える半導体システムが提供される。

本発明の第２の視点によれば、複数のページ、及び複数のバンクを有するメモリセルアレイと、情報記憶領域と、を備え、前記メモリセルアレイが有する前記情報記憶領域は、複数のページサイズ及び複数のバンク数を関連づけて、前記情報記憶領域に記憶する、半導体装置が提供される。

本発明の各視点によれば、バンク数及びページサイズを、アプリケーション毎に、容易に最適に設定することに貢献する半導体装置、半導体システム、半導体装置の書き込み方法を提供する。

一実施形態に係る半導体装置の構成を示すブロック図である。 半導体システムの構成を示すブロック図である。 半導体装置制御ブロックの構成を示すブロック図である。 半導体装置の全体構成を示すブロック図である。 モードレジスタに設定するページサイズ、バンク数等の組み合わせの一例を示す図である。 チップ内のブロックの配置の一例を示す図である。 ブロックにおいて、一つの領域の構成の一例を示す図である。 メモリセルアレイ、及びメモリセルアレイの周辺モジュールを示す図である。 ブロック制御回路の一例を示す図である。 カラム選択信号の生成の一例を示す図である。 ロウ活性化信号の生成の一例を示す図である。 カラム活性化信号の生成の一例を示す図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

図１は、半導体システム５００の内部構成の一例を示すブロック図である。半導体システム５００は、半導体装置５０２と、半導体装置５０２にシステムバスを介して接続される制御装置５０１と、を含んで構成される。

制御装置５０１は、アプリケーション制御部５１１と、設定部５１２と、を含んで構成される。アプリケーション制御部５１１は、アプリケーションを制御する。設定部５１２は、アプリケーションに応じて、互いに異なる複数のページサイズのうちの一のページサイズと、互いに異なる複数のバンク数のうちの一のバンク数と、のそれぞれを半導体装置５０２に設定する。従って、半導体システム５００は、バンク数及びページサイズを、アプリケーション毎に、容易に最適に設定することに貢献する。

［第１の実施形態］
次に、第１の実施形態について詳細に説明する。なお、以下の説明では、上述のアプリケーション制御部を、マルチコアプロセッサと呼ぶ。

（第１の実施形態の構成）
図２は、半導体システム２００の構成を示すブロック図である。

半導体システム２００は、半導体装置１００と、マルチコアプロセッサ２３０と、を含んで構成される。

マルチコアプロセッサ２３０は、コア＿１〜コア＿ｎ（２３１ａ〜２３１ｎ）、Ｉ／Ｏ２３２、半導体装置制御ブロック２３３、オンチップメモリ２３４を含んで構成される。コア＿１〜コア＿ｎ（２３１ａ〜２３１ｎ）、半導体装置制御ブロック２３３、オンチップメモリ２３４は、プロセッサ内部バス２３５を介して接続する。半導体装置制御ブロック２３３は、半導体装置１００と、コマンド信号、アドレス信号、クロック信号、データ信号とをやり取りすることにより、半導体装置１００を制御する。

半導体装置１００は、メモリセルアレイ１０１と、情報記憶領域１０２と、を含んで構成される。メモリセルアレイ１０１は、複数のページ、及び複数のバンクを有する。情報記憶領域１０２は、複数のページサイズ及び複数のバンク数に関する情報を記憶する。

具体的には、情報記憶領域１０２は、ページサイズと、バンク数との積を一定とする条件に基づいて、複数のページサイズに含まれるページサイズと、複数のバンク数に含まれるバンク数とを、夫々関連付けて記憶する。

図３は、半導体装置制御ブロック２３３の構成を示すブロック図である。

半導体装置制御ブロック２３３は、制御ロジック部４１０と、コマンド生成部４２１と、アドレス生成部４２２と、データ出力部４２３と、データ入力部２４２と、を含んで構成される。制御ロジック部４１０は、コマンド生成部４２１、アドレス生成部４２２、データ出力部４２３、データ入力部４２４を制御する。

コマンド生成部４２１は、半導体装置１００に対してコマンド信号を供給する。アドレス生成部４２２は、半導体装置１００に対してアドレス信号を供給する。データ出力部４２３は、半導体装置１００に対して、データ信号を書き込み、データ信号として供給する。データ入力部４２４は、半導体装置１００からデータ信号を読み出し、データ信号として取得する。

制御ロジック部４１０は、ステートマシン４１１と、アクセスキュー４１２と、スケジューラー４１３と、設定部４１４と、を含んで構成される。

ステートマシン４１１は、半導体装置制御ブロック２３３の全体を制御する。アクセスキュー４１２は、アクセス要求を蓄積する。スケジューラー４１３は、アクセスの順番を制御する。

設定部４１４は、バンクアドレス、カラムアドレスの本数、ページサイズ、バンク数を設定する。そして、半導体装置制御ブロック２３３は、設定されたバンクアドレス、カラムアドレスの本数、ページサイズと、バンク数に基づいて、半導体装置１００を制御する。

以下、設定部４１４について詳細に説明する。

設定部４１４は、アプリケーションに応じて、互いに異なる複数のページサイズのうちの一のページサイズと、及び互いに異なる複数のバンク数のうちの一のバンク数と、のそれぞれを半導体装置１００に設定する。具体的には、設定部４１４は、ページサイズとバンク数との組み合わせを複数有し、複数の組み合わせから一の組み合わせを半導体装置１００に設定する。

より具体的には、設定部４１４は、ページサイズと、バンク数との積を一定とする条件に基づいて、複数のページサイズに含まれるページサイズと、複数のバンク数に含まれるバンク数とを、夫々関連付ける。そして、設定部４１４は、当該関連付けに基づいて、複数のページサイズのうちの一のページサイズと、複数のバンク数のうちの一のバンク数とを選択する。

ここで、上記の複数のページサイズは、第１のページサイズ、及び第１のページサイズより小さい、第２のページサイズを含んでも良い。また、上記の複数のバンク数は、第１のバンク数、及び第１のバンク数より小さい、第２のバンク数を含んでも良い。その場合、設定部４１４は、アプリケーションに応じて、第１のページサイズを半導体装置１００に設定する場合、第２のバンク数を半導体装置１００に設定する。また、設定部４１４は、第２のページサイズを半導体装置１００に設定する場合、第１のバンク数を半導体装置１００に設定する。

例えば、アプリケーションに対して、当該アプリケーションに最適なページサイズ、及びバンク数が、属性情報として設定されていても良い。また、アプリケーションの作成者が、アプリケーションに最適なページサイズ、及びバンク数を設定（入力）しても良い。

次に、半導体装置１００について詳細に説明する。なお、以下の説明では、上述の情報記憶領域１０２を、モードレジスタ２０と呼ぶ。

図４は、本実施形態に係る半導体装置１００の全体構成を示すブロック図である。以下の説明では、７本のバンクアドレス（ＢＡ６〜ＢＡ０）、１４本のロウアドレス（Ｘ１３〜Ｘ０）、１１本のカラムアドレス（Ｙ１０〜Ｙ０）、８ビットのデータ入出力端子ＤＱから構成される半導体装置１００について説明する。ただし、これは、本実施形態に係る半導体装置１００におけるバンクアドレス、カラムアドレスのビット数、容量を限定する趣旨ではない。

半導体装置１００は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、データ入出力端子ＤＱを備える。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、ＣＫ、／ＣＫは互いに相補の信号である。

クロック発生回路２３は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥが入力され、クロック発生回路２３は、半導体装置１００内部で必要とされる内部クロック信号を発生し、各部に供給する。

コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ２２に供給される。コマンドデコーダ２２は、入力したコマンド信号をデコードし、チップ制御回路２１に供給する。

モードレジスタ２０は、半導体装置１００の動作モードが設定される。モードレジスタ２０の詳細については後述する。

チップ制御回路２１は、コマンドデコーダ２２の出力及びモードレジスタ２０に設定された動作モードを入力し、それらに基づいて各種制御信号を生成して、ブロック制御回路１２ａ〜１２ｈ、ＲＷ（リードライト）アンプ１４、パラレル・シリアル変換回路１５、カラムアドレスバッファ１７、ロウアドレスバッファ１８、バンクアドレスバッファ１９に供給する。

アドレス信号は、バンクを特定するバンクアドレスＢＡ６〜ＢＡ０と、ワード線を特定するロウアドレスＸ１３〜Ｘ０と、ビット線を特定するカラムアドレスＹ１０〜Ｙ０と、を含む。アドレス信号のうち、バンクアドレスＢＡ６〜ＢＡ０はバンクアドレスバッファ１９に供給され、ロウアドレスＸ１３〜Ｘ０はロウアドレスバッファ１８に供給され、カラムアドレスＹ１０〜Ｙ０はカラムアドレスバッファ１７に供給される。特に制限されないが、ここではロウアドレスＸ１３〜Ｘ０とカラムアドレスＹ１０〜Ｙ０は共通のアドレス信号Ａ１３〜Ａ０を用いてアドレスマルチプレクス形式で入力される。

また、半導体装置１００は、メモリセルアレイ・センスアンプ（２ａ〜ｈ）を備える。メモリセルアレイ・センスアンプ（２ａ〜２ｈ）は、夫々、ロウ・カラムデコーダ１３、及びメインアンプ１１、ブロック制御回路（１２ａ〜１２ｈ）と接続する。つまり、ブロック制御回路１２、ロウ・カラムデコーダ１３、メモリセルアレイ・センスアンプ２、メインアンプ１１は、８個のブロック（ブロック０〜７）に分割されて配置されている。なお、以下の説明において、各メモリセルアレイ・センスアンプ（２ａ〜ｈ）を特に区別する必要がない場合、メモリセルアレイ・センスアンプ２と呼ぶ。また、以下の説明において、各ブロック制御回路（１２ａ〜１２ｈ）を特に区別する必要がない場合、ブロック制御回路１２と呼ぶ。

また、本実施形態に係る半導体装置１００において、１個のセンスアンプは、Ｎ（Ｎは１以上の整数）のビット線に対応する。そして、Ｌｏｇ２（Ｎ）本のロウアドレスで、Ｎ本のビット線を選択的にセンスアンプに接続する。

バンクアドレスバッファ１９は、バンクアドレスに応じて、対応するブロック制御回路１２ａ〜１２ｈに、バンクアドレスを出力する。

ロウアドレスバッファ１８は、ロウアドレスを出力する。ロウアドレスバッファ１８が出力するロウアドレスは、ロウ・カラムデコーダ１３によりデコードされ、このデコードに応じて、いずれかのワード線が選択される。

カラムアドレスバッファ１７が出力するカラムアドレスは、ロウ・カラムデコーダ１３によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が選択される。

６４本のＩ／Ｏ線（図４に示すＩ／Ｏ線対（６４ビット）８９）は、メインアンプ１１とＲＷ（リードライト）アンプ１４とを接続する。

ＲＷアンプ１４は、パラレル・シリアル変換回路１５、及びデータ入出力バッファ１６を介して、外部端子であるデータ入出力端子ＤＱと接続される、リードアンプ回路、及びライトアンプ回路である。

ＲＷアンプ１４は、カラムアドレスＹ２〜Ｙ０に従って、パラレル・シリアル変換回路１５を介して、データ入出力端子ＤＱから８ビットのデータが、バーストデータとして入出力される。また、パラレル・シリアル変換回路１５及びデータ入出力バッファ１６には、クロック発生回路２３から内部クロック信号が供給され、メモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

次に、モードレジスタ２０について、詳細に説明する。

本実施形態に係る半導体装置１００において、モードレジスタ２０は、バンクアドレス本数と、カラムアドレス本数との和が一定となるように、バンクアドレスと、カラムアドレスとの組み合わせを設定する。その結果、モードレジスタ２０は、「バンク数×ページサイズ＝一定」の条件のもとで、バンク数と、ページサイズとの組み合わせを変更できる。

図５は、モードレジスタ２０に設定するページサイズ、バンク数、バンクアドレス、ロウアドレス、カラムアドレスの組み合わせの一例を示す図である。

図５に示すモードレジスタに２０においては、バンク数、ページサイズ、バンクアドレス本数、カラムアドレス本数は、Ａｚ、Ａｙ、Ａｘフィールドの値の組み合わせにより、決定される。例えば、図５は、Ａｚ、Ａｙ、Ａｘに０、０、０が設定されたとする。図５は、その場合、バンク数が４個、ページサイズが２０４８バイト、バンクアドレスが２本（ＢＡ１〜ＢＡ０）、カラムアドレスが１１本（Ｙ１０〜Ｙ０）であるチップ構成に設定されることを示す。そして、図５は、この構成を実現するために、設定信号ＣＦ４〜ＣＦ０は、０、０、０、０、０に設定されることを示す。

また、例えば、Ａｚ、Ａｙ、Ａｘフィールドに１、０、１が設定されたとする。図５は、その場合、バンク数が１２８個、ページサイズが６４バイト、バンクアドレスが７本（ＢＡ６〜ＢＡ０）、カラムアドレスが６本（Ｙ５〜Ｙ０）であるチップ構成に設定されることを示す。そして、図５は、この構成を実現するために設定信号ＣＦ４〜ＣＦ０は、１、１、１、１、１に設定されることを示す。なお、ＣＦ４〜ＣＦ０を利用した、チップ構成変更の詳細については後述する。

図６は、チップ内のブロックの配置の一例を示す図である。図６に示すように、半導体装置１００のチップは、８ブロック（ブロック０〜７、３０ａ〜３０ｈ）構成で、各ブロックの中央の一方向に、カラムデコーダ３２を挟んだロウデコーダ３１が２列配置される。また、各ブロックの中央であり、カラムデコーダ３２及びロウデコーダ３１と交差する方向に、メインアンプ３３が配置される。

また、各ブロック（３０ａ〜３０ｈ）は、カラムデコーダ３２及びロウデコーダ３１と、メインアンプ３３とで分割された、４個の領域を含み、各領域には、最小バンク領域４１が４個配置される。各最小バンク領域４１に、センスアンプ３４と、メモリセルアレイが配置される。一方、２ブロックに相当する領域が、最大バンク領域４０となる。

例えば、図５に示すＡｘ、Ａｙ、Ａｚフィールドに、「０、０、０」が設定されると共に、バンク数が４個、ページサイズが２０４８バイトに構成された場合、バンク領域は最大となり、１バンクは２５６Ｍビット構成となる。一方、図５に示すＡｘ、Ａｙ、Ａｚフィールドに、「１、０、１」が設定されると共に、バンク数が１２８個、ページサイズが６４バイトに構成された場合、バンク領域は最小となり、１バンクは８Ｍビット構成となる。

図７は、図６に示す各ブロック（３０ａ〜３０ｈ）において、カラムデコーダ３２及びロウデコーダ３１と、メインアンプ３３とで分割された領域の内、一つの領域の構成の一例を示す図である。なお、図７は、図６に示すカラムデコーダ３２及びロウデコーダ３１と、メインアンプ３３とで分割された領域を、９０度回転させた図である。

図７に示す領域は、４個の最小バンク領域４１を含む。各最小バンク領域４１は、最下部に、カラムデコーダ３２を挟んでロウデコーダ３１が配置される。また、各最小バンク領域４１の中央のロウデコーダ３１と交差する方向に、センスアンプ３４が配置される。そして、図７に示す最小バンク領域４１においては、ロウデコーダ３１と対向する方向に、メモリセルアレイが８分割されている。また、各最小バンク領域４１の両端であり、センスアンプ３４と交差する方向に、サブワードドライバ５０が配置される。つまり、センスアンプ３４と交差する方向に、メモリセルアレイを挟んでサブワードドライバ５０が配置される。このように、メモリセルアレイと、サブワードドライバ５０とを配置することで、ワード線を選択する際に、ワード線の電圧変化の立ち上り、立ち下りが低減することを防止できる。

また、図７に示す各領域は、メインアンプ３３を挟んで配置され、メインアンプ３３は、そのメインアンプ３３の両側に配置される、４個の最小バンク領域４１で共有される。

ロウデコーダ３１は、対応するバンクがアクティブ期間である場合、選択されたワード線の選択状態を保持する。また、センスアンプ３４は、対応するバンクがアクティブ期間である場合、活性状態を維持する。その結果、最小バンク領域４１に着目すると、最小バンク領域４１は、バンクとして独立して動作するために必要な機能を含むこととなる。具体的には、最小バンク領域４１は、ページサイズ６４バイトである、独立したバンクとして動作可能となる。また、例えば、ページサイズを１２８バイトに設定すると共に、バンク数を６４個に設定する場合、２個の最小バンク領域４１を、１個のバンクとして制御すれば良い。ページサイズ、及びバンク数の変更は、バンクアドレス、及びカラムアドレスの組み合わせを変更することで可能となる。

図８は、図７に示すメモリセルアレイの一部として、メモリセルアレイ６１−１−０〜６１―１−５１１、６１−２−０〜６１−２−５１１を示す。メモリセルアレイ６１−１−０、６１−２−０は、図７に示すメモリセルアレイにおいて、最下部のセンスアンプ３４に対応する。また、メモリセルアレイ６１−１−５１１、６１−２−５１１は、図７に示すメモリセルアレイにおいて、最上部のセンスアンプ３４に対応する。以下の説明では、１０２４本のワード線と、８本の通常ビット線と、１本のリファレンスビット線とで構成されるメモリセルアレイを例示して説明する。なお、以下、各メモリセルアレイ（６１−１−０〜６１−１−５１１、６１−２−０〜６１−２−５１１）を、特に区別する必要がない場合、メモリセルアレイ６１と呼ぶ。

各メモリセルアレイ６１は、通常セルと、リファレンスセルとを含む。具体的には、各メモリセルアレイ６１は、１０２４×８個の通常セルと、１０２４個のリファレンスセルとを含む。

各メモリセルアレイ６１に含まれるメモリセルのアクセスには、１０２４本のワード線と、９本のビット線が用いられる。

９本のビット線のうち、８本のビット線は通常セルにアクセスするためのビット線として使用される。９本のビット線のうち、１本のビット線はリファレンスセルにアクセスするためのリファレンスビット線として使用される。

メモリセルアレイ（６１−１−０〜６１−１―５１１）と、メモリセルアレイ（６１−２―０〜６１−２−５１１）との間に、５１２個のセンスアンプＳＡ（３４−０〜３４−５１１）と、５１２個のカラム選択回路ＣＳＷ（７３−０〜７３−５１１）とが配置される。以下、各センスアンプＳＡ（３４−０〜３４−５１１）を特に区別する必要がない場合、センスアンプ３４と呼ぶ。また、以下、各カラム選択回路ＣＳＷ（７３−０〜７３−５１１）を、特に区別する必要がない場合、カラム選択回路７３と呼ぶ。

セレクタＳＥＬ（７１−１−０〜７１−１−５１１、７１−２−０〜７１−２−５１１）は、メモリセルアレイ６１毎に配置される。セレクタ７１は、センスアンプ３４に接続する通常ビットと、リファレンスビット線のうち、１本を選択する。センスアンプ３４に対して、８本の通常ビット線と、１本のリファレンスビット線とが接続する。

セレクタＳＥＬ（７１−１−０〜７１−１−５１１）は、メモリセルアレイ（６１−１−０〜６１−１−５１１）に接続し、夫々、接続するメモリセルアレイ（６１−１−０〜６１−１−５１１）の通常ビット線とリファレンスビット線とのうち、１本を選択する。

セレクタＳＥＬ（７１−２−０〜７１−２−５１１）は、メモリセルアレイ（６１−２−０〜６１−２−５１１）に接続し、夫々、接続するメモリセルアレイ（６１−２−０〜６１−２−５１１）の通常ビット線とリファレンスビット線とのうち、１本を選択する。以下、各セレクタＳＥＬ（７１−１−０〜７１−１−５１１、７１−２−０〜７１−２−５１１）を特に区別する必要がない場合、セレクタ７１と呼ぶ。

ロウデコーダ３１−１は、ロウアドレスＸ９〜Ｘ０を入力とする、ロウデコーダ３１−１−１と、ロウアドレスＸ１３〜Ｘ１０を入力とする、ロウデコーダ３１−１−２とで構成される。一方、ロウデコーダ３１−２は、ロウアドレスＸ９〜Ｘ０を入力とする、ロウデコーダ３１−２−１と、ロウアドレスＸ１３〜Ｘ１０を入力とする、ロウデコーダ３１−２−２とで構成される。

ロウアドレスＸ１３が０（即ち、Ｌｏｗレベル）の場合、ロウデコーダ３１−１−２は、通常ビット線のうち１本を選択し、ロウデコーダ３１−２−２は、リファレンスビット線を選択する。一方、ロウアドレスＸ１３が１（即ち、Ｈｉｇレベル）の場合、ロウデコーダ３１−１−２は、リファレンスビット線を選択し、ロウデコーダ３１−２−２は、通常ビット線の内１本を選択する。その結果、センスアンプ３４のいずれかの入力に、通常ビット線が接続され、他方の入力にリファレンスビット線が接続される。

ロウデコーダ３１−１のうち、ロウデコーダ３１−１−１は、ロウアドレスＸ９〜Ｘ０に基づいて、メモリセルアレイ（６１−１−０〜６１−１−５１１）を延伸する１０２４本のワード線から、１本のワード線を選択する。

同様に、ロウデコーダ３１−２のうち、ロウデコーダ３１−２−１は、ロウアドレスＸ９〜Ｘ０に基づいて、メモリセルアレイ（６１−２−０〜６１−２−５１１）を延伸する１０２４本のワード線から、１本のワード線を選択する。ここで、ロウデコーダ３１−１−１が選択するワード線と、ロウデコーダ３１−２−１が選択するワード線とは、センスアンプ３４に対して、対称の位置となる。

カラムデコーダ３２は、カラムアドレスＹ５〜Ｙ３をデコードし、カラム選択線のうち、１本を駆動し、カラム選択回路７３を制御する。さらに、カラムデコーダ３２は、５１２個のセンスアンプ３４のうち、６４個のセンスアンプを、６４本のローカルＩＯ線（ＬＩＯ線）、即ち、図４に示すＩ／Ｏ線対（６４ビット）８９に接続する。

ブロック制御回路１２ａ〜１２ｈは、１２８本のロウ活性化信号ＲＡ０〜ＲＡ１２７と、１２８本のカラム活性化信号ＣＡ０〜ＣＡ１２７とを生成し、最小バンク領域に、ロウ活性化信号ＲＡ０〜ＲＡ１２７と、１２８本のカラム活性化信号ＣＡ０〜ＣＡ１２７とを供給する。

ロウ活性化信号ＲＡ０〜ＲＡ１２７はＨｉｇｈレベルの場合、対応する最小バンク領域のロウデコーダ３１を活性化する。さらに、ロウデコーダ３１が活性化した場合、センスアンプ３４は、活性化するように制御される。

カラム活性化信号ＣＡ０〜ＣＡ１２７は、Ｈｉｇｈレベルの時に、対応する最小バンク領域のカラムデコーダ３２を活性化する。さらに、カラムデコーダ３２が活性化した場合、カラム選択回路７３は、センスアンプ３４と、ローカルＩＯ線とを接続するように制御する。

次に、図９〜図１１を参照し、ブロック制御回路１２について詳細に説明する。

まず、図９を参照して、バンク選択回路９１ａ〜９１ｅについて説明する。バンク選択回路９１ａは、インバータ回路ＩＮＶ０１と、ＰＭＯＳトランジスタＰ１１〜Ｐ１４と、ＮＭＯＳトランジスタＮ１１〜Ｎ１４と、を含んで構成される。

ＰＭＯＳトランジスタＰ１１のソースと、ＮＭＯＳトランジスタＮ１１のソースと、は共通接続し、電源ＶＤＤが接続される。また、ＰＭＯＳトランジスタＰ１２のソースと、ＮＭＯＳトランジスタＮ１２のソースと、は共通接続し、バンクアドレスＢＡ２が接続される。

ＰＭＯＳトランジスタＰ１１のゲートと、ＮＭＯＳトランジスタＮ１２のゲートと、は共通接続し、設定信号ＣＦ０が接続される。また、ＮＭＯＳトランジスタＮ１１のゲートと、ＰＭＯＳトランジスタＰ１２のゲートと、は共通接続し、ＣＦ０の反転信号／ＣＦ０が接続される。また、ＰＭＯＳトランジスタＰ１１、Ｐ１２のドレインと、ＮＭＯＳトランジスタＮ１１、Ｎ１２のドレインと、は共通接続し、バンク選択信号ＢＳ２が接続される。

また、ＰＭＯＳトランジスタＰ１３のソースと、ＮＭＯＳトランジスタＮ１３のソースと、は共通接続し、電源ＶＤＤが接続される。また、ＰＭＯＳトランジスタＰ１４のソースと、ＮＭＯＳトランジスタＮ１４のソースと、は共通接続し、バンクアドレスＢＡ２の反転信号／ＢＡ２が接続される。

ＰＭＯＳトランジスタＰ１３のゲートと、ＮＭＯＳトランジスタＮ１４のゲートと、は共通接続し、設定信号ＣＦ０が接続される。また、ＮＭＯＳトランジスタＮ１３のゲートと、ＰＭＯＳトランジスタＰ１４のゲートと、は共通接続し、ＣＦ０の反転信号／ＣＦ０が接続される。また、ＰＭＯＳトランジスタＰ１３、Ｐ１４のドレインと、ＮＭＯＳトランジスタＮ１３、Ｎ１４のドレインと、は共通接続し、バンク選択信号ＢＳ２の反転信号／ＢＳ２が接続される。

そのため、設定信号ＣＦ０がＨｉｇｈレベルの場合、バンクアドレスＢＡ２がバンク選択信号ＢＳ２に出力され、ＢＡ２の反転信号／ＢＡ２が、バンク選択信号ＢＳ２の反転信号／ＢＳ２に出力される。一方、設定信号ＣＦ０がＬｏｗレベルの場合、電源ＶＤＤが、バンク選択信号ＢＳ２、及び反転信号／ＢＳ２に出力される。

なお、バンク選択回路９１ｂ〜９１ｅは、バンク選択回路９１ａと同様の構成である。そのため、設定信号ＣＦ１〜ＣＦ４に応じて、バンク選択信号ＢＳ３〜ＢＳ６に、バンクアドレスＢＡ３〜ＢＡ６、又は、電源ＶＤＤが出力される。バンク選択回路９１ｂ〜９１ｅの詳細については、バンク選択回路９１ａと同様であるため、詳細な説明は省略する。

次に、図１０を参照して、カラム選択信号制御回路９２ａ〜９２ｅについて説明する。カラム選択信号制御回路９２ａは、インバータ回路ＩＮＶ０２と、ＰＭＯＳトランジスタＰ２１〜Ｐ２４と、ＮＭＯＳトランジスタＮ２１〜Ｎ２４と、を含んで構成される。

図９に示すブロック制御回路９１ａと、図１０に示すカラム選択信号制御回路９２ａとの相違点は、ゲートに設定信号ＣＦ０が接続する、ＰＭＯＳトランジスタＰ２１と、ＮＭＯＳトランジスタＮ２１とのソースに、カラムアドレスＹ１０が接続される点と、ゲートに設定信号ＣＦ０が接続する、ＰＭＯＳトランジスタＰ２３と、ＮＭＯＳトランジスタＮ２３とのソースに、カラムアドレスＹ１０の反転信号／Ｙ１０が接続される点である。また、カラム選択信号制御回路９２ａにおいては、ＰＭＯＳトランジスタＰ２１、Ｐ２２のドレインと、ＮＭＯＳトランジスタＮ２１、Ｎ２２のドレインと、がカラム選択信号ＣＳ２に接続される。また、ＰＭＯＳトランジスタＰ２３、Ｐ２４のドレインと、ＮＭＯＳトランジスタＮ２３、Ｎ２４のドレインと、がカラム選択信号ＣＳ２の反転信号／ＣＳ２に接続される。

カラム選択信号制御回路９２ａにおいて、設定信号ＣＦ０がＨｉｇｈレベルの場合、バンクアドレスＢＡ２がカラム選択信号ＣＳ２に出力され、ＢＡ２の反転信号／ＢＡ２が、カラム選択信号ＣＳ２の反転信号／ＣＳ２に出力される。一方、カラム選択信号制御回路９２ａにおいて、設定信号ＣＦ０がＬｏｗレベルの場合、カラムアドレスＹ１０がカラム選択信号ＣＳ２に出力され、カラムアドレスＹ１０の反転信号／Ｙ１０が、カラム選択信号ＣＳ２の反転信号／ＣＳ２に出力される。

カラム選択信号制御回路９２ｂ〜９２ｅは、カラム選択信号制御回路９２ａと同様の構成である。そのため、設定信号ＣＦ１〜ＣＦ４に応じてカラム選択信号ＣＳ２〜ＣＳ６に、バンクアドレスＢＡ３〜ＢＡ６、又は、カラムアドレスＹ９〜Ｙ６が出力される。

次に、図１１を参照して、ロウ活性化信号ＲＡ０〜ＲＡ１２７について説明する。

図１１に示す論理積回路ＡＮＤ０１−１は、バンクアドレスの反転信号／ＢＡ０、／ＢＡ１、バンク選択信号の反転信号／ＢＳ２〜／ＢＳ６を入力し、ロウ活性化信号ＲＡ０を出力する。同様に、バンクアドレスＢＡ０、ＢＡ１、及び反転信号／ＢＡ０、／ＢＡ１、バンク選択信号ＢＳ２〜ＢＳ６、及び反転信号／ＢＳ２〜／ＢＳ６のうち、７個の信号を入力とする論理積回路（ＡＮＤ０１−０〜ＡＮＤ０１−１２７）が、ロウ活性化信号ＲＡ０〜ＲＡ１２７を出力する。

次に、図１２を参照して、カラム活性化信号ＣＡ０〜ＣＡ１２７について説明する。

図１２に示す論理積回路ＡＮＤ０２−１は、バンクアドレスの反転信号／ＢＡ０、／ＢＡ１、カラム選択信号の反転信号／ＣＳ２〜／ＣＳ６を入力し、カラム活性化信号ＣＡ０を出力する。同様に、バンクアドレスＢＡ０、ＢＡ１、及び反転信号／ＢＡ０、／ＢＡ１、カラム選択信号ＣＳ２〜ＣＳ６、及び反転信号／ＣＳ２〜／ＣＳ６のうち、７個の信号を入力する論理積回路（ＡＮＤ０２−０〜ＡＮＤ０２−１２７）が、カラム活性化信号ＣＡ０〜ＣＡ１２７を出力する。

以下、図５に示すモードレジスタの設定を参照し、バンク構成の決定について、具体的に説明する。

例えば、図５を参照すると、バンク数が４の場合、設定信号（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４）＝（０、０、０、０、０）である。つまり、設定信号ＣＦ０〜ＣＦ４の全てが、Ｌｏｗレベルである。そして、（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４）＝（０、０、０、０、０）を、図９に示すバンク選択回路９１ａ〜９１ｅに入力すると、バンク選択信号ＢＳ２〜ＢＳ６、及び反転信号／ＢＳ２〜／ＢＳ６に電源電圧ＶＤＤが出力される。そして、最小バンク領域３２個からなる最大バンク領域内のすべての最小バンク領域において、ワード線と、センスアンプ３４とが活性化される。その結果、ページサイズが２０４８バイトとなり、バンクアドレスＢＡ１〜ＢＡ０で選択される４バンク構成を実現できる。

また、（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４）＝（０、０、０、０、０）を、図１０に示すカラム選択信号制御回路９２ａ〜９２ｅに入力すると、カラム選択信号ＣＳ２〜ＣＳ６、及び反転信号／ＣＳ２〜／ＣＳ６に、カラムアドレスＹ１０〜Ｙ６及び、反転信号／Ｙ１０〜／Ｙ６が出力される。そして、バンクアドレスＢＡ１〜ＢＡ０で選択されたバンク内において、カラムアドレスＹ１０〜Ｙ３で選択された６４個のセンスアンプ３４が、ローカルＩＯ線と接続される。その結果、バンクアドレスＢＡ１〜ＢＡ０で選択されたバンクに対して、ページモードアクセスが可能となる。

さらに、例えば、図５を参照すると、バンク数が１２８の場合、設定信号（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４）＝（１、１、１、１、１）である。つまり、設定信号ＣＦ０〜ＣＦ４の全ては、Ｈｉｇｈレベルである。そして、（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４）＝（１、１、１、１、１）を、図９に示すバンク選択回路９１ａ〜９１ｅに入力すると、バンク選択信号ＢＳ２〜ＢＳ６、及び反転信号／ＢＳ２〜／ＢＳ６に、バンクアドレスＢＡ２〜ＢＡ６、及び反転信号／ＢＡ２〜／ＢＳ６が出力される。そして、最小バンク領域１個からなる最小バンク領域おいて、ワード線と、センスアンプ３４とが活性化される。その結果、ページサイズが６４バイトとなり、バンクアドレスＢＡ６〜ＢＡ０で選択される１２８バンク構成を実現できる。

また、（ＣＦ０、ＣＦ１、ＣＦ２、ＣＦ３、ＣＦ４）＝（１、１、１、１、１）を、図１０に示すカラム選択信号制御回路９２ａ〜９２ｅに入力すると、カラム選択信号ＣＳ２〜ＣＳ６、及び反転信号／ＣＳ２〜／ＣＳ６に、バンクアドレスＢＡ２〜ＢＡ６、及び反転信号／ＢＡ２〜／ＢＡ６が出力される。そして、バンクアドレスＢＡ６〜ＢＡ０で選択されたバンク内において、カラムアドレスＹ５〜Ｙ３で選択された６４台のセンスアンプ３４が、ローカルＩＯ線と接続される。その結果、バンクアドレスＢＡ６〜ＢＡ０で選択されたバンクに対して、ページモードアクセスが可能となる。

以上のように、本実施形態に係る半導体システム２００によれば、バンクアドレス本数と、カラムアドレス本数との組み合わせが、半導体装置１００において設定される。

本実施形態に係る半導体システム２００によれば、バンクアドレス本数と、カラムアドレス本数との和が一定となるように、バンクアドレス本数と、カラムアドレス本数との組み合わせが半導体装置１００において設定される。

本実施形態に係る半導体システム２００によれば、「バンク数×ページサイズ＝一定」の条件のもとで、バンク数と、ページサイズとの組み合わせを変更できる。そのため、本実施形態に係る半導体システム２００においては、バンク数とページサイズとを、アプリケーション毎に、容易に最適に設定することに貢献する。従って、本実施形態に係る半導体システム２００は、メモリアクセス向上に貢献する。

本実施形態に係る半導体システム２００は、上記では、ＳＴＴ−ＲＡＭ（Spin Transfer Torque-Random Access Memory）を使って説明されるが、これに限定されず、ＤＲＡＭ、ＰＣＲＡＭ、ＲｅＲＡＭ、Ｆｌａｓｈ Ｍｅｍｏｒｙ、ＮＡＮＤ Ｍｅｍｏｒｙ等の各種メモリに適用されても良い。

なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

２ａ〜２ｈ メモリセルアレイ・センスアンプ
１１、３３ メインアンプ
１２ａ〜１２ｈ ブロック制御回路
１３ ロウ・カラムデコーダ
１４ ＲＷアンプ
１５ パラレル・シリアル変換回路
１６ データ入出力バッファ
１７ カラムアドレスバッファ
１８ ロウアドレスバッファ
１９ バンクアドレスバッファ
２０ モードレジスタ
２１ チップ制御回路
２２ コマンドデコーダ
２３ クロック発生回路
３０ａ〜３０ｈ ブロック０〜７
３１、３１−１−１、３１−１−２、３１−２−１、３１−２−２ ロウデコーダ
３２ カラムデコーダ
３４、３４−０〜３４−５１１ センスアンプ
４０ 最大バンク領域
４１ 最小バンク領域
５０ サブワードドライバ
６１−１−０〜６１−１−５１１、６１−２−０〜６１−２−５１１、１０１ メモリセルアレイ
７１−１−０〜７１−１−５１１、７１−２−０〜７１−２−５１１ セレクタ
７３−０〜７３−５１１ カラム選択回路
８９ Ｉ／Ｏ線対（６４ビット）
９１ａ〜９１ｅ バンク選択回路
９２ａ〜９２ｅ カラム選択信号制御回路
１００、５０２ 半導体装置
１０２ 情報記憶領域
２００、５００ 半導体システム
２３０ マルチコアプロセッサ
２３１ａ〜２３１ｎ コア１〜ｎ
２３２ Ｉ／Ｏ線対（６４ビット）
２３３ 半導体装置制御ブロック
２３４ オンチップメモリ
２３５ プロセッサ内部バス
４１０ 制御ロジック部
４１１ ステートマシン
４１２ アクセスキュー
４１３ スケジューラー
４１４、５１２ 設定部
４２１ コマンド生成部
４２２ アドレス生成部
４２３ データ出力部
４２４ データ入力部
５０１ 制御装置
５１１ アプリケーション制御部
５１２ 設定部
ＡＮＤ０１−０〜ＡＮＤ０１−１２７、ＡＮＤ０２−０〜ＡＮＤ０２−１２７ 論理積回路
ＩＮＶ０１、ＩＮＶ０２ インバータ回路
Ｎ１１〜Ｎ１４、Ｎ２１〜Ｎ２４ ＮＭＯＳトランジスタ
Ｐ１１〜Ｐ１４、Ｐ２１〜Ｐ２４ ＰＭＯＳトランジスタ
Ａ０〜Ａ１３ アドレス信号
ＢＡ０〜ＢＡ６、／ＢＡ２〜／ＢＡ６ バンクアドレス
ＢＳ２〜ＢＳ６、／ＢＳ２〜／ＢＳ６ バンク選択信号
ＣＡ０〜ＣＡ１２７ カラム活性化信号
ＣＦ０〜ＣＦ４ 設定信号
ＣＫ、／ＣＫ 外部クロック端子
ＣＫＥ クロックイネーブル端子
／ＣＳ、／ＣＡＳ、／ＲＡＳ、／ＷＥ コマンド端子
ＣＳ２〜ＣＳ６、／ＣＳ２〜／ＣＳ６ カラム選択信号
ＤＱ データ入出力端子
ＬＩＯ ローカルＩＯ線
ＲＡ０〜ＲＡ１２７ ロウ活性化信号
Ｘ０〜Ｘ１３ ロウアドレス
Ｙ０〜Ｙ１３、／Ｙ６〜／Ｙ１０ カラムアドレス
ＶＤＤ 電源

Claims (13)

1. 半導体装置と、前記半導体装置にシステムバスを介して接続される制御装置と、を含む半導体システムであって、
   前記制御装置は、
   アプリケーションを制御するアプリケーション制御部と、
   前記アプリケーションに応じて、互いに異なる複数のページサイズのうちの一のページサイズと、互いに異なる複数のバンク数のうちの一のバンク数と、のそれぞれを前記半導体装置に設定する設定部と、
   を備える半導体システム。
2. 前記設定部は、前記アプリケーションに応じて、ページサイズとバンク数との組み合わせを複数有し、前記複数の組み合わせから一の組み合わせを前記半導体装置に設定する、請求項１に記載の半導体システム。
3. 前記設定部は、ページサイズと、バンク数との積を一定とする条件に基づいて、前記複数のページサイズに含まれるページサイズと、前記複数のバンク数に含まれるバンク数とを、夫々関連付け、当該関連付けに基づいて、前記複数のページサイズのうちの一のページサイズと、前記複数のバンク数のうちの一のバンク数とを選択する、請求項１又は２に記載の半導体システム。
4. 前記複数のページサイズは、第１のページサイズ、及び前記第１のページサイズより小さい、第２のページサイズを含み、
   前記複数のバンク数は、第１のバンク数、及び前記第１のバンク数より小さい、第２のバンク数を含み、
   前記設定部は、前記アプリケーションに応じて、前記第１のページサイズを前記半導体装置に設定する場合、前記第２のバンク数を前記半導体装置に設定し、前記第２のページサイズを前記半導体装置に設定する場合、前記第１のバンク数を前記半導体装置に設定する、請求項１乃至３のいずれか一に記載の半導体システム。
5. 前記半導体装置は、
   複数のページ及び複数のバンクを有するメモリセルアレイと、
   情報記憶領域と、を備え、
   前記情報記憶領域は、前記複数のページサイズ及び前記複数のバンク数に関する情報を記憶する、請求項１乃至４のいずれか一に記載の半導体システム。
6. 前記情報記憶領域は、前記条件に基づいて、前記複数のページサイズに含まれるページサイズと、前記複数のバンク数に含まれるバンク数とを、夫々関連付けて記憶する、請求項５に記載の半導体システム。
7. 複数のページ、及び複数のバンクを有するメモリセルアレイと、
   情報記憶領域と、を備え、
   前記情報記憶領域は、前記メモリセルアレイが有する前記複数のページサイズ及び複数のバンク数を関連づけて記憶する、半導体装置。
8. 前記情報記憶領域は、ページサイズと、バンク数との積を一定とする条件に基づいて、前記複数のページサイズに含まれるページサイズと、前記複数のバンク数に含まれるバンク数とを、夫々関連付けて記憶する、請求項７に記載の半導体装置。
9. 前記メモリアレイは、
   複数のワード線及び複数のビット線と、
   それぞれ、各ワード線と各ビット線との交差点に配置され、通常セル又はリファレンスセルのいずれかとして使用される複数のメモリセルと、を備え、
   前記複数のビット線のうちの１本のビット線は、前記リファレンスセルにアクセスするリファレンスビット線として使用され、
   前記複数のビット線のうちの他のビット線は、前記通常セルにアクセスする通常ビット線として使用される、請求項７又は８に記載の半導体装置。
10. 前記メモリセルアレイに接続され、前記通常ビット線及び前記リファレンスビット線のうちの１本のビット線を選択とすると共に他のビットを非選択とするセレクタ、をさらに備える請求項９に記載の半導体装置。
11. 複数のロウ活性化信号及び複数のカラム活性化信号を前記メモリアレイに供給する、ブロック制御回路、をさらに備える、請求項７乃至１０のいずれか一に記載の半導体装置。
12. 前記ブロック制御回路は、前記情報記憶領域が記憶する情報に基づいて生成される設定信号と、バンクアドレスと、電源信号と、を受ける事に応じて、前記複数のロウ活性化信号を生成する、請求項１１に記載の半導体装置。
13. 前記ブロック制御回路は、前記設定信号、前記バンクアドレス、前記電源信号と、を受ける事に応じて、前記複数のカラム活性化信号を生成する、請求項１２に記載の半導体装置。

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