JP2016036030A - 薄膜トランジスタ基板及び表示パネル - Google Patents

Abstract

【課題】本発明は、薄膜トランジスタのヒステリシス現象を改善できる第１の保護層及び第２の保護層が形成される薄膜トランジスタ基板を提供する。
【解決手段】本発明は、基板上に配置されるゲート電極と、ゲート電極と電気的に絶縁される半導体層と、半導体層と電気的に接続されるソース電極及びドレイン電極と、半導体層上に配置され、第１の酸素空孔濃度を有する第１の保護層と、第１の保護層上に配置され、第２の酸素空孔濃度を有する第２の保護層とを備え、境界領域は、第１の保護層と第２の保護層との間に位置し、第１の酸素空孔濃度よりも大きく且つ第２の酸素空孔濃度よりも大きい第３の酸素空孔濃度を有する薄膜トランジスタを提供する。
【選択図】図１

Description

本発明は、薄膜トランジスタ基板の構造に関し、特に、表示パネルに適用される薄膜トランジスタ基板に関する。

現在、通常の薄膜トランジスタディスプレイ(Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＴＦＴ−ＬＣＤ)は、能動素子基板を備える。能動素子基板は、薄膜トランジスタが基板上に設けられ、薄膜トランジスタが副画素(サブピクセル)の電圧の制御に用いられる。

薄膜トランジスタに印加された電圧が低電圧から高電圧へ変化する時の電流変化曲線が、電圧が高電圧から低電圧へ変化する時の電流変化曲線と重ね合わさらない場合、ヒステリシス現象が起きる。薄膜トランジスタのヒステリシス現象により、同じ電位差で副画素を制御することが難しくなるため、表示パネルに同じ階調信号で異なる輝度を呈するので、表示パネルにチラツキや残像が現れてしまうことになる。

本発明は、薄膜トランジスタのヒステリシス現象を改善できる第１の保護層及び第２の保護層が形成される薄膜トランジスタ基板を提供する。

本発明の一つの実施形態は、ゲート電極と、ゲート絶縁層と、半導体層と、ソース／ドレイン電極と、第１の保護層と、第２の保護層と、境界領域とを備える薄膜トランジスタ基板を提供する。ゲート電極は基板上に配置され、ゲート絶縁層はゲート電極上に配置される。半導体層はゲート絶縁層上に位置する。第１の保護層は、半導体層上に配置され、且つ第１の酸素空孔濃度を有し、第２の保護層は、第１の保護層上に配置され、且つ第２の酸素空孔濃度を有する。境界領域は、第１の保護層と第２の保護層との間に形成され、しかも第１の酸素空孔濃度よりも大きく、且つ第２の酸素空孔濃度よりも大きい第３の酸素空孔濃度を有する。

本発明のもう一つの実施形態は、第１の基板と、第２の基板と、表示媒体層と、能動素子層とを備える表示パネルを提供する。第１の基板は、第２の基板と結合されるが、表示媒体層及び能動素子層は、第１の基板と第２の基板との間に配置され、また、能動素子層は、少なくとも一つの薄膜トランジスタを備える。前記薄膜トランジスタはゲート電極と、ゲート絶縁層と、半導体層と、ソース／ドレイン電極と、第１の保護層と、第２の保護層と、境界領域とを備える。ゲート電極は、基板上に配置され、ゲート絶縁層は、ゲート電極上に配置される。半導体層は、ゲート絶縁層上に位置する。第１の保護層は、半導体層上に配置され、且つ第１の酸素空孔濃度を有し、第２の保護層は、第１の保護層上に配置され、且つ第２の酸素空孔濃度を有する。境界領域は、第１の保護層と第２の保護層との間に形成され、しかも第１の酸素空孔濃度よりも大きく、且つ第２の酸素空孔濃度よりも大きい第３の酸素空孔濃度を有する。

以上により、本発明の実施形態が少なくとも二つのエッチングストッパー層、すなわち第１の保護層及び第２の保護層を提供し、且つ第１の保護層の堆積速度が第２の保護層の堆積速度よりも小さいものである。第１の保護層及び第２の保護層は、同一の製造工程により堆積されるものである。堆積過程において、初期の堆積速度が低いから、第１の保護層の堆積過程において、金属酸化物半導体層の表面が原子により傷つけられてリーク電流が大きくなりすぎることがない。堆積速度が低速から高速に変換された時、境界領域に多くの酸素空孔が発生される。その後、堆積速度が向上した場合、第２の保護層の酸素空孔濃度が境界領域の酸素空孔濃度よりも小さいものになる。金属酸化物半導体層上に第１の保護層及び第２の保護層が形成され、且つ第１の保護層の堆積速度が第２の保護層の堆積速度よりも小さいことによって、薄膜トランジスタのヒステリシス現象が改善される。

本発明の薄膜トランジスタは、複数種類の異なる表示パネルに適用可能であり、薄膜トランジスタのヒステリシス現象が改善されることによって、さらに表示パネルの応答速度が改善され、ひいては、その表示画面にチラツキや残像が現れることが改善される。

本発明の第１の実施例の薄膜トランジスタの模式断面図である。 第１の保護層、第２の保護層及び境界領域の原子百分率の膜深さによる変化の模式図である。 第１の保護層のみを有する薄膜トランジスタの電流−電圧ヒステリシスのグラフである。 第１の保護層及び第２の保護層を有する薄膜トランジスタの電流−電圧ヒステリシスのグラフである。 本発明の一実施例の表示パネルの構造模式図である。

添付図面にある例示的な実施例を示すが、以下に、添付図面を参照して各種の例示的な実施例をより十分に述べる。本発明の概念は、多くの異なる形式で表現される可能性があり、且つ本文に述べられる例示的な実施例に限られると解釈すべきものではないことに留意すべきである。正確に言うと、本発明を詳細且つ完全なものとし、且つ本発明の概念の範囲を十分に当業者に伝えるように、これらの例示的な実施例が提供される。各図面において、示された各層及び各領域を明らか且つ明確なものにさせるように、それらの相対的な大きさの比を誇張して示す可能があり、さらに、類似の数字は、常に類似の符号を示している。

図１は、本発明の第１の実施例の薄膜トランジスタの模式断面図である。図１を参照すると、本実施例において、薄膜トランジスタ１００は、ボトムゲート型の薄膜トランジスタであり、且つ基板Ｓ１上に順に形成されるゲート電極１１０、ゲート絶縁層１２０、金属酸化物半導体層１３０、ソース電極１６０、ドレイン電極１７０、第１の保護層１４０及び第２の保護層１５０を備え、また、第１の保護層１４０及び第２の保護層１５０が金属酸化物半導体層１３０とソース／ドレイン電極１６０、１７０との間に位置する。

一般的には、基板Ｓ１は、薄膜トランジスタ１００の載置板として用いられ、プラスチック基板、シリコン基板、サファイア基板、セラミック基板またはガラス基板であってもよい。本発明には、基板Ｓ１の種類が特に限定されない。

ゲート電極１１０は、基板Ｓ１上に配置される。一般的には、ゲート電極１１０に電圧が印加された時、薄膜トランジスタ１００をＯＮ／ＯＦＦ制御可能である。ゲート電極１１０の構造は、一層または二層以上のラミネーションでもよく、本実施例において、ゲート電極１１０の構造は一層である。ゲート電極１１０の材料は、金属材料、例えば銅(Ｃu)、アルミニウム(Ａｌ)、チタン(Ｔｉ)、タンタル(Ｔａ)、タングステン(Ｗ)、モリブデン(Ｍｏ)、クロム(Ｃｒ)及び／又はニオブ(Ｎｄ)等であってもよい。或いは、ゲート電極１１０の材料は、合金材料、例えばアルミニウムモリブデン合金及び／又はアルミニウムニオブ合金等であってもよい。さらに、ゲート電極１１０の材料は、金属窒化物、例えば窒化タンタル(ＴａＮ)、窒化アルミニウム(ＡｌＮ)等であってもよい。

ゲート絶縁層１２０は、ゲート電極１１０上に配置され、且つ基板Ｓ１の一部を覆っている。一般的には、ゲート絶縁層１２０は、薄膜トランジスタ１００の短絡を防ぐために、ゲート電極１１０と金属酸化物半導体層１３０とを隔離させるように用いられる。ゲート絶縁層１２０の構造は、一層またはラミネーションを適用してもよく、本実施例において、ゲート絶縁層１２０の構造は、一層である。ゲート絶縁層１２０の材料は、シリコン酸化物(ＳｉＯ_ｘ)、窒化ケイ素(ＳｉＮ_ｘ)及び／又は窒化シリコン酸化物(ＳｉＯＮ)等の材料である。

金属酸化物半導体層１３０は、ゲート絶縁層１２０上に位置する。金属酸化物半導体層１３０は、薄膜トランジスタ１００のチャネル層として用いられ、薄膜トランジスタ１００がＯＮされた時、電子が流れるチャネルとされる。具体的には、スパッタリング法により金属酸化物薄膜が形成された上で、次の製造工程において、リソグラフィエッチング工程により、アイランド型の金属酸化物半導体層１３０が作製される。金属酸化物半導体層１３０の材料は、金属酸化物であり、酸化インジウムガリウム亜鉛(Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯ)、酸化亜鉛(Ｚｉｎｃ ｏｘｉｄｅ、 ＺｎＯ)、酸化スズ(Ｓｔａｎｎｏｕｓ Ｏｘｉｄｅ、ＳｎＯ)、酸化インジウム亜鉛(Ｉｎｄｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ、ＩＺＯ)、酸化ガリウム亜鉛(Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ、ＧａＺｎＯ)、酸化亜鉛スズ(Ｚｉｎｃ−Ｔｉｎ Ｏｘｉｄｅ、ＺＴＯ)、酸化インジウムスズ(Ｉｎｄｉｕｍ−Ｔｉｎ Ｏｘｉｄｅ、ＩＴＯ)及びそれらの組み合わせからなる群から選ばれる一つでよいことは留意されるべきである。

第１の保護層１４０は、金属酸化物半導体層１３０上に配置されるが、第２の保護層１５０は、第１の保護層１４０上に配置される。第１の保護層１４０及び第２の保護層１５０は、金属酸化物半導体層１３０のエッチングストッパー層として用いられる。第１の保護層１４０の厚さは、２０ナノメートル(ｎｍ)から４０ナノメートル(ｎｍ)の範囲にあり、第２の保護層１５０の厚さは、４０ナノメートル(ｎｍ)から１００ナノメートル(ｎｍ)の範囲にあり、且つ第１の保護層１４０及び第２の保護層１５０の材料は、いずれもシリコン酸化物(ＳｉＯ_ｘ)である。本発明の実施例において、エッチングストッパー層は、第１の保護層１４０と第２の保護層１５０からなる二層構造であるが、他の実施可能な実施例において、エッチングストッパー層の数は、２以上でもよい。

具体的には、第１の保護層１４０及び第２の保護層１５０は、同一の製造工程、例えば真空蒸着法(Ｖａｃｕｕｍ Ｅｖａｐｏｒａｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ)、真空スパッタリング法または化学気相堆積法(Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ)により作製されるものである。堆積過程において、工程の堆積速度を変えることによって、第１の保護層１４０及び第２の保護層１５０が製造し用意され、また、第１の保護層１４０の堆積速度は、第２の保護層１５０よりも小さい堆積速度である。本実施例において、第１の保護層１４０の堆積速度は、１.３〜３(Å／Ｓ)にあり、第２の保護層１５０の堆積速度は、３.５〜６(Å／Ｓ)にある。

第１の保護層１４０及び第２の保護層１５０は、堆積過程に工程の堆積速度を変えることによって製造し用意されるものであるので、第１の保護層１４０と第２の保護層１５０との間に明確な仕切り層がない、つまり、第１の保護層１４０と第２の保護層１５０との間に、境界領域Ａが形成されている。ただし、Ｘ線光電子分光計(Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｅ, ＸＰＳ)により分析すれば、第１の保護層１４０及び第２の保護層１５０の組成が分かるようになる。第１の保護層１４０及び第２の保護層１５０の組成及び特性を詳述しやすくするために、境界領域をさらに第１の保護層１４０と第２の保護層１５０との間の移行領域と定義し、つまり、境界領域Ａは、第２の保護層１５０に極めて近づく第１の保護層１４０の一部と、第１の保護層１４０に極めて近づく第２の保護層１５０の一部とから構成される。

また、本発明の実施例において、エッチングストッパー層は、第１の保護層１４０と第２の保護層１５０からなる二層構造である一方、第１の保護層１４０と第２の保護層１５０との間に移行領域が存在するので、第１の保護層１４０と第２の保護層１５０との間に境界領域Ａが形成されている。ただし、他の実施可能な実施例において、エッチングストッパー層の数は、２以上でもよいから、隣り合う各保護層の間にも境界領域を形成できるので、境界領域の数は、１以上でもよい。

図２は、第１の保護層、第２の保護層と境界領域の各種の原子百分率の膜深さによる変化の模式図である。以下の表１に第１の保護層、第２の保護層と境界領域における各種の原子百分率の範囲値、及びシリコン原子と酸素原子との原子比率の範囲を詳細に示す。

図２と表１を参照すると、Ｘ線光電子分光計により第１の保護層１４０と第２の保護層１５０が分析されて、それらの材料は、いずれもシリコン酸化物である。Ｘ軸は、Ｘ線光電子分光計により分析された第２の保護層１５０の表面から第１の保護層１４０の方向への膜深さであり、Ｙ軸は、原子百分率である。曲線Ｌ１は、マイナス２価の酸素原子(例えば１ｓ軌道と水素原子を用いて化学結合が形成された酸素原子(表１にＯ１ｓ(ＯＨ−)と記す)の原子百分率の膜深さによる変化の曲線を示す。曲線Ｌ２は、２ｐ軌道と酸素原子を用いて化学結合が形成されたシリコン原子(表１にＳｉ２ｐ（Ｓｉ−Ｏ)と記す)の原子百分率の膜深さによる変化の曲線を示す。曲線Ｌ３は、マイナス２価以上の酸素原子の原子百分率の膜深さによる変化の曲線を代表し、また、電荷がマイナス２価と０の範囲にある酸素イオン(表１にＯ１ｓ（ｏｘｙｇｅｎ ｖａｃａｎｃｉｅｓ)と記す)の原子百分率は、酸素空孔濃度（ｏｘｙｇｅｎ ｖａｃａｎｃｉｅｓ)を表している。

各曲線Ｌ１−Ｌ３の変化から、第１の保護層１４０と第２の保護層１５０を第１の領域Ｉ、第２の領域ＩＩ及び第３の領域ＩＩＩにほぼ区分する。第１の領域Ｉは第２の保護層１５０を表し、第２の領域ＩＩは境界領域Ａを表し、第３の領域ＩＩＩは第１の保護層１４０を表す。第１の保護層１４０は第１の酸素空孔濃度を有し、第２の保護層１５０は第２の酸素空孔濃度を有し、境界領域Ａは第３の酸素空孔濃度を有する。第１の領域Ｉ、第２の領域ＩＩ及び第３の領域ＩＩＩにおける曲線Ｌ３の変化から、第１の酸素空孔濃度が第２の酸素空孔濃度よりも大きく、第３の酸素空孔濃度が第１の酸素空孔濃度よりも大きい、且つ第２の酸素空孔濃度よりも大きいである。すなわち、酸素空孔の多くは、第１の保護層１４０と第２の保護層１５０との間の境界領域Ａに存在する。表１から分かるように、第１の保護層１４０と第２の保護層１５０の材料はシリコン酸化物であり、また、シリコン原子と酸素原子(マイナス２価の酸素イオン)との原子比率は１:１.８から１:２.２の間にあり、境界領域の材料はシリコン酸化物であり、また、シリコン原子と酸素原子(マイナス２価の酸素イオン)との原子比率は１:１.５から１:２.０の間にある。

詳細に説明する必要があるのは、第１の保護層１４０の堆積速度は、第２の保護層１５０よりも小さい堆積速度である。第１の保護層１４０及び第２の保護層１５０の堆積過程において、初期の堆積速度が低いため、第１の保護層１４０の堆積過程において、金属酸化物半導体層１３０の表面が原子により傷つけられてリーク電流が大きくなりすぎることがない。堆積速度が低速から高速に変換された時、境界領域Ａに多くの酸素空孔が発生される。その後、堆積速度が向上した場合、第２の保護層１５０に位置する酸素空孔の濃度が境界領域Ａに位置する酸素空孔の濃度よりも小さいものになる。

また、他の実施可能な実施例において、エッチングストッパー層の数が２以上であることにより、薄膜トランジスタが複数の境界領域を有すると、各境界領域の酸素空孔濃度はいずれも各保護層の酸素空孔濃度よりも大きいものになる。

図３Ａは、第１の保護層のみを有する薄膜トランジスタの電流−電圧ヒステリシスのグラフであり、このグラフにおいて、実線は、ドレイン電圧が０.５Ｖに設定された時に、ゲート電圧Ｖｇが−４Ｖから２０Ｖに上昇する過程におけるドレイン電流Ｉｄの変化曲線を代表し、破線は、ドレイン電圧が１０Ｖに設定された時に、ゲート電圧Ｖｇが−４Ｖから２０Ｖに上昇する過程におけるドレイン電流Ｉｄの変化曲線を代表する。

図３Ｂは、第１の保護層及び第２の保護層を有する薄膜トランジスタの電流−電圧ヒステリシスのグラフであり、また、図３Ｂの実線と破線についての定義は図３Ａのものと同じである。図３Ａに示すように、エッチングストッパー層として第１の保護層のみを有する薄膜トランジスタを計測し、ドレイン電圧が０.５Ｖに設定された時に、ドレイン電流が１０^−９Ａである場合に対応するゲート電圧は、第１の閾値電圧である。ドレイン電圧が１０Ｖに設定された時に、ドレイン電流が１０^−９Ａである場合に対応するゲート電圧は、第２の閾値電圧である。第１の閾値電圧と第２の閾値電圧との差の絶対値は、ヒステリシス現象の大きさを定義することができ、前記第１の閾値電圧と第２の閾値電圧との差の絶対値が大きいほど、薄膜トランジスタのヒステリシス現象が大きくなると代表される。図３Ｂに示すように、エッチングストッパー層として第１の保護層１４０及び第２の保護層１５０を有する薄膜トランジスタ１００を計測して、薄膜トランジスタ１００のヒステリシス現象が少なくなった。そこで、エッチングストッパー層として第１の保護層１４０及び第２の保護層１５０を有する薄膜トランジスタ１００のヒステリシス現象は、第１の保護層１４０のみを有する薄膜トランジスタよりも少ないものである。

図４は、本発明の一実施例の表示パネルの構造模式図である。本実施例において、表示パネル２００は液晶パネルである。図４を参照すると、表示パネル２００は、第１の基板２１０、第２の基板２２０、表示媒体層２３０及び能動素子層Ｔ１を備える。第１の基板２１０は、第２の基板２２０に結合されるが、表示媒体層２３０及び能動素子層Ｔ１は、第１の基板２１０と第２の基板２２０との間に配置され、また、能動素子層Ｔ１は、少なくとも一つの薄膜トランジスタ１００を備える。

第１の基板２１０及び第２の基板２２０の材料は、ガラス、プラスチックまたは石英であってもよい。しかし、本発明において、第１の基板２１０及び第２の基板２２０の材料が制限されるものではない。

表示パネル２００は、第２の基板２２０上に配置されるカラーフィルター層Ｃ１を備えてもよく、また、カラーフィルター層Ｃ１は、遮光層２２２ａ及び複数枚の各色のカラーフィルター２２２ｂを備えている。遮光層２２２ａは主として、バックライトモジュールからの光を遮るために用いられて、映像表現が光のリークに影響されることを防止する。複数の単色画素領域(図示せず)を区分するように、遮光層２２２ａに第２の基板２２０の一部の表面を露出させるが、これらの単色画素領域は、各色のカラーフィルター２２２ｂを配列するためのものである。遮光層２２２ａに使用される材料は、黒い樹脂、黒いフォトレジスト材料等でもよい。カラーフィルター２２２ｂは、各色のフォトレジストでもよく、使用される材料は、カラーフォトレジスト材料でもよいが、その色は赤、緑、青または透明色等でもよい。異なる表示パネルの設計の点から、単色画素領域内に配置されたこれらのカラーフィルター２２２ｂは、多種類の配列方式、例えばモザイク式、三角式、バー式等がある。しかし、本発明は、各色のカラーフィルター２２２ｂの色、材料及び配置設計が制限されるものではない。

表示媒体層２３０は、入射光の偏光方向を変えるように、第１の基板２１０と第２の基板２２０との間の隙間に配置される。表示媒体層２３０の材料の種類はさまざまがあるが、ネマチック型の液晶（Ｎｅｍａｔｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、スメクチック型の液晶（Ｓｍｅｃｔｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）、コレステリック型の液晶（Ｃｈｏｌｅｓｔｅｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）等の様々な材料からなる液晶層でもよい。しかし、本発明はこれらに限られるものではない。また、表示媒体層２３０は有機ＥＬ素子であってもよく、例えば有機発光ダイオード又は無機発光ダイオードなどの電気エネルギーで発光できる素子であってもよい。

能動素子層Ｔ１は、第１の基板２１０上に配置され、且つ能動素子層Ｔ１は、複数の薄膜トランジスタ１００、複数本のデータ線(図示せず)及び複数本の走査線(図示せず)を備える。薄膜トランジスタ１００からなる能動素子アレイは、上記のカラーフィルター２２２ｂからなる配列に対応している。薄膜トランジスタ１００は、第１の基板２１０上に順に形成されるゲート電極１１０、ゲート絶縁層１２０、金属酸化物半導体層１３０、ソース電極１６０、ドレイン電極、第１の保護層１４０及び第２の保護層１５０を備え、また、第１の保護層１４０及び第２の保護層１５０は、金属酸化物半導体層１３０とソース／ドレイン電極１６０、１７０との間に位置し、また、ソース電極１６０がデータ線(図示せず)と結合され、ゲート電極１１０が走査線(図示せず)と結合されている。

第１の保護層１４０は、金属酸化物半導体層１３０上に配置されるが、第２の保護層１５０は、第１の保護層１４０上に配置される。第１の保護層１４０の厚さは、２０ナノメートル(ｎｍ)から４０ナノメートル(ｎｍ)の範囲にあり、第２の保護層１５０の厚さは、４０ナノメートル(ｎｍ)から１００ナノメートル(ｎｍ)の範囲にあり、且つ第１の保護層１４０及び第２の保護層１５０の材料は、いずれもシリコン酸化物(ＳｉＯ_ｘ)である。

具体的には、第１の保護層１４０及び第２の保護層１５０は、同一の製造工程により堆積されるものである。堆積過程において、第１の保護層１４０の堆積速度は、第２の保護層１５０よりも小さい。初期の堆積速度が低いから、第１の保護層１４０の堆積過程において、金属酸化物半導体層１３０の表面が原子により傷つけられてリーク電流が大きくなりすぎることがない。堆積速度が低速から高速に変換された時、境界領域Ａに多くの酸素空孔が発生される。その後、堆積速度が向上した場合、第２の保護層１５０の酸素空孔濃度が境界領域Ａの酸素空孔濃度よりも小さいものになり、すなわち、酸素空孔の多くは、第１の保護層１４０と第２の保護層１５０との間の境界領域Ａに存在する。金属酸化物半導体層１３０上に第１の保護層１４０及び第２の保護層１５０が形成され、且つ第１の保護層１４０の堆積速度が第２の保護層１５０の堆積速度よりも小さいことによって、薄膜トランジスタ１００のヒステリシス現象が改善され、さらに、表示パネルの応答速度が改善され、ひいては、その表示画面にチラツキや残像が現れることが改善される。

〔実施例の可能な効果〕
前記したように、本発明の実施例が少なくとも二つのエッチングストッパー層、すなわち第１の保護層及び第２の保護層を提供し、且つ第１の保護層の堆積速度が第２の保護層の堆積速度よりも小さいものである。第１の保護層及び第２の保護層は、同一の製造工程により堆積されるものである。堆積過程において、初期の堆積速度が低いから、第１の保護層の堆積過程において、金属酸化物半導体層の表面が原子により傷つけられてリーク電流が大きくなりすぎることがない。堆積速度が低速から高速に変換された時、境界領域に多くの酸素空孔が発生される。その後、堆積速度が向上した場合、第２の保護層の酸素空孔濃度が境界領域の酸素空孔濃度よりも小さいものになる。金属酸化物半導体層上に第１の保護層及び第２の保護層が形成され、且つ第１の保護層の堆積速度が第２の保護層の堆積速度よりも小さいことによって、薄膜トランジスタのヒステリシス現象が改善される。

本発明の薄膜トランジスタは、例えば液晶表示パネル、有機発光表示パネル、ＬＥＤ表示パネルなどの複数種類の異な有機ＥＬ素子表示パネルに適用可能であり、薄膜トランジスタのヒステリシス現象が改善されることによって、さらに、表示パネルの応答速度が改善され、ひいては、その表示画面にチラツキや残像が現れることが改善される。

上記は、本発明の好ましい実現可能な実施例に過ぎず、それにより本発明の特許請求の範囲を限定するものではない。よって、本発明の明細書及び図面内容に基づき為された等価の技術的変更であれば、いずれも本発明の保護範囲内に含まれるものとする。

１００ 薄膜トランジスタ
１１０ ゲート電極
１２０ ゲート絶縁層
１３０ 金属酸化物半導体層
１４０ 第１の保護層
１５０ 第２の保護層
１６０ ソース電極
１７０ ドレイン電極
２００ 表示パネル
２１０ 第１の基板
２２０ 第２の基板
２２２ａ 遮光層
２２２ｂ カラーフィルター
２３０ 表示媒体層
Ａ 境界領域
Ｃ１ カラーフィルター層
Ｌ１−Ｌ３ 曲線
Ｓ１ 基板
Ｔ１ 能動素子層

Claims (16)

1. 基板上に配置されるゲート電極と、
   前記ゲート電極と電気的に絶縁される半導体層と、
   前記半導体層と電気的に接続されるソース／ドレイン電極と、
   前記半導体層上に配置され、第１の酸素空孔濃度を有する第１の保護層と、
   前記第１の保護層上に配置され、第２の酸素空孔濃度を有する第２の保護層と、
   前記第１の保護層と前記第２の保護層との間に位置し、前記第１の酸素空孔濃度よりも大きく且つ前記第２の酸素空孔濃度よりも大きい第３の酸素空孔濃度を有する境界領域とを備える、薄膜トランジスタ基板。
2. 前記第１の酸素空孔濃度が前記第２の酸素空孔濃度よりも大きい、請求項１に記載の薄膜トランジスタ基板。
3. 前記第１の保護層の厚さが２０ナノメートルから４０ナノメートルの範囲にある、請求項１に記載の薄膜トランジスタ基板。
4. 前記第２の保護層の厚さが８０ナノメートルから１００ナノメートルの範囲にある、請求項１に記載の薄膜トランジスタ基板。
5. 前記半導体層が金属酸化物半導体層である、請求項１に記載の薄膜トランジスタ基板。
6. 前記金属酸化物半導体層の材料が、酸化インジウムガリウム亜鉛、酸化亜鉛、酸化スズ、酸化インジウム亜鉛、酸化ガリウム亜鉛、酸化亜鉛スズ、酸化インジウムスズ及びそれらの組み合わせからなる群から選ばれる一つである、請求項５に記載の薄膜トランジスタ基板。
7. 前記第１の保護層と前記第２の保護層の材料がシリコン酸化物であり、前記シリコン酸化物において、シリコン原子と酸素原子との原子比率が１:１.８から１:２.２の範囲にある、請求項１に記載の薄膜トランジスタ基板。
8. 前記境界領域の材料がシリコン酸化物であり、前記シリコン酸化物には、シリコン原子と酸素原子との原子比率が１:１.５から１:２.０の範囲にある、請求項１に記載の薄膜トランジスタ基板。
9. 第１の基板と、
   前記第１の基板に対向する第２の基板と、
   前記第１の基板と前記第２の基板との間に配置される表示媒体層と、
   前記第１の基板上に配置され、複数の薄膜トランジスタを備える能動素子層と、を備え、
   前記薄膜トランジスタが、
   前記第１の基板上に配置されるゲート電極と、
   前記ゲート電極と電気的に絶縁される半導体層と、
   前記半導体層と電気的に接続されるソース／ドレイン電極と、
   前記半導体層上に配置され、第１の酸素空孔濃度を有する第１の保護層と、
   前記第１の保護層上に配置され、第２の酸素空孔濃度を有する第２の保護層と、
   前記第１の保護層と前記第２の保護層との間に位置し、前記第１の酸素空孔濃度よりも大きく且つ前記第２の酸素空孔濃度よりも大きい第３の酸素空孔濃度を有する境界領域とを備える、表示パネル。
10. 前記第１の酸素空孔濃度が前記第２の酸素空孔濃度よりも大きい、請求項９に記載の表示パネル。
11. 前記第１の保護層の厚さが２０ナノメートルから４０ナノメートルの範囲にある、請求項９に記載の表示パネル。
12. 前記第２の保護層の厚さが４０ナノメートルから１００ナノメートルの範囲にある、請求項９に記載の表示パネル。
13. 前記半導体層が金属酸化物半導体層である、請求項９に記載の表示パネル。
14. 前記金属酸化物半導体層の材料が、酸化インジウムガリウム亜鉛、酸化亜鉛、酸化スズ、酸化インジウム亜鉛、酸化ガリウム亜鉛、酸化亜鉛スズ、酸化インジウムスズ及びそれらの組み合わせからなる群から選ばれる一つである、請求項１３に記載の表示パネル。
15. 前記第１の保護層と前記第２の保護層の材料がシリコン酸化物であり、前記シリコン酸化物において、シリコン原子と酸素原子との原子比率が１:１.８から１:２.２の範囲にある、請求項９に記載の表示パネル。
16. 前記境界領域の材料がシリコン酸化物であり、前記シリコン酸化物において、シリコン原子と酸素原子との原子比率が１:１.５から１:２.０の範囲にある、請求項９に記載の表示パネル。

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