JP2016032014A - Manufacturing method of nitride semiconductor device - Google Patents
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Abstract
【課題】縦型構造の静電誘導トランジスタ（ＳＩＴ）において、素子サイズの増大を抑制した状態で、動作が保証できる範囲のチャネル幅でチャネル断面積を大きくする。【解決手段】平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状の部分を備えて形成されたトレンチ領域２０３ａの底面の第１半導体層２０２上に、ＭＯＣＶＤ法等によりｎ-−ＧａＮを選択的に再成長して第２半導体層２０５を形成する。【選択図】 図３ＣIn a static induction transistor (SIT) having a vertical structure, a channel cross-sectional area is increased with a channel width within a range in which operation can be ensured in a state where an increase in element size is suppressed. An MOCVD method is applied to a first semiconductor layer 202 on a bottom surface of a trench region 203a formed with a plurality of strip-shaped portions extending in a predetermined direction and arranged at a predetermined interval in a plan view. The second semiconductor layer 205 is formed by selectively re-growing n--GaN by the method described above. [Selection] Figure 3C
Description
本発明は、基板に対して垂直方向に電流が流れる縦型トランジスタ構造を有する窒化物半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a nitride semiconductor device having a vertical transistor structure in which current flows in a direction perpendicular to a substrate.
従来では、ＧａＮをはじめとした窒化物半導体は、高い絶縁破壊電界強度、高い熱伝導率および高い電子飽和速度等の特性を有しており、高周波のハイパワーデバイス向けの材料として優れている。例えば、サファイア基板上に形成したＩＩＩ族極性のＧａＮバッファ層およびこの上のＡｌＧａＮバリア層を有するヘテロ接合構造では、分極効果によりヘテロ接合界面近傍に電子が高濃度に蓄積され、いわゆる２次元電子ガス（２ＤＥＧ）を形成する。この２ＤＥＧは、散乱要因となる導電性不純物が存在しないアンドープＧａＮ層内を走行できるために高い電子移動度を示す。このことより、上記構成は、いわゆる高電子移動度トランジスタ（ＨＥＭＴ）として動作させることが可能である。窒化物系ＨＥＭＴにおいては、上述した分極効果によって発生する２ＤＥＧ濃度が非常に高いことから、高電流密度でのトランジスタ動作が可能となり、この点でもハイパワーデバイス向けとして有利である。 Conventionally, nitride semiconductors such as GaN have characteristics such as high breakdown field strength, high thermal conductivity, and high electron saturation speed, and are excellent as materials for high-frequency high-power devices. For example, in a heterojunction structure having a group III polar GaN buffer layer formed on a sapphire substrate and an AlGaN barrier layer thereon, electrons are accumulated at a high concentration in the vicinity of the heterojunction interface due to the polarization effect, so-called two-dimensional electron gas. (2DEG) is formed. This 2DEG exhibits high electron mobility because it can travel in an undoped GaN layer in which there are no conductive impurities that cause scattering. Thus, the above configuration can be operated as a so-called high electron mobility transistor (HEMT). In the nitride-based HEMT, since the 2DEG concentration generated by the polarization effect described above is very high, transistor operation at a high current density is possible, which is also advantageous for high-power devices.
上に述べた例をはじめ、窒化物半導体から構成されるトランジスタでは、バリア層としてＡｌＧａＮ層が用いられることが多い。これは、ＡｌＧａＮ層の形成が比較的容易であること、ＡｌＧａＮ層のＡｌ組成・層厚を変化させることにより２ＤＥＧのシートキャリア濃度を制御できること、など、デバイス製造上・設計上の柔軟性・適応性があるためである。 In a transistor composed of a nitride semiconductor, including the example described above, an AlGaN layer is often used as a barrier layer. This is because the formation of the AlGaN layer is relatively easy, and the 2DEG sheet carrier concentration can be controlled by changing the Al composition and thickness of the AlGaN layer. It is because there is sex.
ところで、ＡｌＧａＮとＧａＮとのヘテロ構造を用いたＨＥＭＴにおいては、上で述べたように２ＤＥＧをチャネルとして用いているため、電流は基板に対し水平方向に流れる。このように、電流が基板に平行な方向に流れる構造のトランジスタを以下では横型トランジスタと呼ぶ。チャネルは、ＡｌＧａＮからなるバリア層直下の数十〜数百ｎｍの領域に形成され、ソース電極・ドレイン電極およびゲート電極は、基板の同じ側に形成されるのが一般的である。また、この縦型トランジスタの耐圧は、ソースあるいはゲート電極とドレインの電極間隔で決まり、特に電界が集中するゲート・ドレイン間の距離を大きくとることが高耐圧化のためには必要である（非特許文献１参照）。 By the way, in the HEMT using the heterostructure of AlGaN and GaN, since 2DEG is used as a channel as described above, the current flows in the horizontal direction with respect to the substrate. A transistor having a structure in which a current flows in a direction parallel to the substrate as described above is hereinafter referred to as a lateral transistor. The channel is generally formed in a region of several tens to several hundreds of nanometers immediately below the barrier layer made of AlGaN, and the source / drain electrodes and the gate electrode are generally formed on the same side of the substrate. In addition, the withstand voltage of the vertical transistor is determined by the distance between the source or the gate electrode and the drain electrode, and it is necessary to increase the distance between the gate and the drain where the electric field is concentrated. Patent Document 1).
しかし、上述した横型のハイパワートランジスタにおいては、ゲート幅を長くする必要があるために、素子領域の面積を小さくすることに制限があった。一方、大電流ハイパワー動作させる他の材料系（例えば、シリコン）のトランジスタでは、基板に垂直方向に電流を流す構造が広く採用されている。 However, in the lateral high-power transistor described above, it is necessary to increase the gate width, and thus there is a limit to reducing the area of the element region. On the other hand, a structure in which a current flows in a direction perpendicular to the substrate is widely adopted in transistors of other material systems (for example, silicon) that are operated with a high current and a high power.
例えば、ハイパワーの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）では、基板表面側にソース電極およびゲート電極を配置し、基板裏面側にドレイン電極を配置する素子構造を有している。電流は、ソース→ドレイン（ｐ型チャネル）あるいはドレイン→ソース（ｎ型チャネル）の方向に流れるため、上記配置を取ることで、電流は基板に垂直な方向に流れる。このように、電流が基板に垂直な方向に流れる構造のトランジスタを、以下では縦型トランジスタと呼ぶ。 For example, a high-power metal oxide semiconductor field effect transistor (MOSFET) has an element structure in which a source electrode and a gate electrode are arranged on the substrate surface side, and a drain electrode is arranged on the substrate back side. Since current flows in the direction of source → drain (p-type channel) or drain → source (n-type channel), the current flows in a direction perpendicular to the substrate by adopting the above arrangement. A transistor having a structure in which current flows in a direction perpendicular to the substrate in this manner is hereinafter referred to as a vertical transistor.
縦型トランジスタでは、チャネル断面積は基本的には素子領域にほぼ等しく取ることができるため、小さい素子面積でも大電流を流すことが可能となる。例えば、非特許文献１におけるチャネル厚が０．１μｍであったと仮定すると、この横型トランジスタにおいて得られている最大電流密度はおよそ３５０ｋＡ／ｃｍ2となる。縦型トランジスタにおいても同じ電流密度が得られるとすると、同じ電流値を得るのに必要な素子サイズは０．２ ｍｍ角程度（＝０．０４ｍｍ2弱）と、横型トランジスタの１／２５０程度まで小さくすることが可能となる。 In the vertical transistor, the channel cross-sectional area can basically be made almost equal to the element region, so that a large current can flow even with a small element area. For example, assuming that the channel thickness in Non-Patent Document 1 is 0.1 μm, the maximum current density obtained in this lateral transistor is about 350 kA / cm 2 . Assuming that the same current density can be obtained also in the vertical transistor, the element size necessary to obtain the same current value is about 0.2 mm square (= 0.04 mm 2 or less), up to about 1/250 of the horizontal transistor. It can be made smaller.
これまでに窒化物トランジスタにおいて縦型トランジスタを作製する試みはいくつか報告されているが、なかでも、小型で、かつ、大電流での動作が期待されるような報告が非特許文献２にある。 Some attempts have been made to fabricate vertical transistors in nitride transistors so far. Among them, there is a report in Non-patent Document 2 that is expected to be small and operate with a large current. .
図１０に、非特許文献２における縦型トランジスタの断面構造を示す。ここで示されている縦型トランジスタは、サファイア基板７０１の上に形成されたｎ+−ＧａＮ層７０２と、ｎ+−ＧａＮ層７０２の上に形成されたＳｉをドープしたｎ-−ＧａＮからなるチャネル層７０３と、チャネル層７０３の上部を細くしたメサ部７０４と、メサ部７０４の上に形成されたｎ+−ＩｎＡｌＧａＮからなるコンタクト層７０５とを備える。また、メサ部７０４の周囲のチャネル層７０３の上には、ゲート電極７１１が形成され、コンタクト層７０５の上には、ソース電極７１２が形成され、チャネル層７０３の周囲のｎ+−ＧａＮ層７０２の上には、ドレイン電極７１３が形成されている。
FIG. 10 shows a cross-sectional structure of a vertical transistor in Non-Patent Document 2. The vertical transistor shown here includes an n + -
この縦型トランジスタでは、ソース電極７１２からドレイン電極７１３への電子の流れを、チャネル層７０３に設けられたゲート電極７１１に印加する電圧によって制御するもので、静電誘導トランジスタ（Static Induction Transistor：ＳＩＴ）と呼ばれている。非特許文献２においては、最大電流密度として８０ｋＡ／ｃｍ2という値が報告されている。仮に０．４ｍｍ角のチャネル層断面積があれば、１３０Ａ弱の大電流を得られることになり、縦型トランジスタを用いることで期待される効果を実現できる可能性がある。
In this vertical transistor, the flow of electrons from the
しかしながら、ＳＩＴにおいてはチャネル幅（図１０においては、メサ７０４の径およびゲート電極７１１が形成されている領域のチャネル層７０３の層厚）がトランジスタ動作を規定しており、通常は０．２〜０．３μｍ程度、せいぜい１μｍ以下のサイズである。このため、単純なスケーリングによってチャネル幅を増大させてチャネル断面積を大きくすることはできない。
However, in the SIT, the channel width (in FIG. 10, the diameter of the
本発明は、以上のような問題点を解消するためになされたものであり、縦型構造の静電誘導トランジスタ（ＳＩＴ）において、素子サイズの増大を抑制した状態で、動作が保証できる範囲のチャネル幅でチャネル断面積を大きくすることを目的とする。 The present invention has been made to solve the above-described problems, and in a static induction transistor (SIT) having a vertical structure, the operation can be guaranteed in a state in which an increase in element size is suppressed. The purpose is to increase the channel cross-sectional area with the channel width.
本発明に係る窒化物半導体装置の製造方法は、ｎ型とされた第１窒化物半導体からなる第１半導体層の上に、ゲート層を形成する第１工程と、ゲート層に、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状のトレンチ領域を、ゲート層を貫通して形成する第２工程と、トレンチ領域の底部の第１半導体層より第１窒化物半導体を再成長させて第２半導体層を形成する第３工程と、第１窒化物半導体より高濃度にｎ型とされた第３窒化物半導体からなる第３半導体層を、第２半導体層に接続して形成する第４工程と、ゲート層に接続するゲート電極を形成する第５工程と、第３半導体層に接続するソース電極を形成する第６工程と、第１半導体層に接続するドレイン電極を形成する第７工程とを備える。 A method for manufacturing a nitride semiconductor device according to the present invention includes: a first step of forming a gate layer on a first semiconductor layer made of an n-type first nitride semiconductor; A second step of forming a plurality of strip-shaped trench regions extending in a predetermined direction and arranged at predetermined intervals through the gate layer; and a first nitridation from the first semiconductor layer at the bottom of the trench region A second step of forming a second semiconductor layer by regrowth of the semiconductor and a third semiconductor layer made of a third nitride semiconductor having a higher concentration of n-type than the first nitride semiconductor. A fourth step of connecting to the gate layer, a fifth step of forming a gate electrode connected to the gate layer, a sixth step of forming a source electrode connected to the third semiconductor layer, and a connection to the first semiconductor layer And a seventh step of forming a drain electrode.
上記窒化物半導体装置の製造方法において、ゲート層は、金属から構成すればよい。 In the nitride semiconductor device manufacturing method, the gate layer may be made of metal.
上記窒化物半導体装置の製造方法において、ゲート層は、ｐ型とされた第２窒化物半導体から構成してもよい。この場合、第１半導体層の上に接して形成されたアンドープの第４窒化物半導体から構成された障壁層を備えるようにしてもよい。 In the method for manufacturing a nitride semiconductor device, the gate layer may be formed of a second nitride semiconductor that is p-type. In this case, you may make it provide the barrier layer comprised from the undoped 4th nitride semiconductor formed in contact with the 1st semiconductor layer.
本発明に係る窒化物半導体装置の製造方法は、第１窒化物半導体からなる第１半導体層の上に接して、第１窒化物半導体より高濃度にｎ型とされた第２窒化物半導体からなる第２半導体層を形成する第１工程と、第２半導体層および厚さ方向に一部の第１半導体層をパターニングし、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備えるメサ部を形成する第２工程と、メサ部の周囲の第１半導体層の上にｐ型とされた第３窒化物半導体を再成長することで、第１半導体層におけるメサ部の複数の短冊状部分の間にゲート層を形成する第３工程と、ゲート層に接続するゲート電極を形成する第４工程と、第２半導体層に接続するソース電極を形成する第５工程と、第１半導体層に接続するドレイン電極を形成する第６工程とを備える。 The method for manufacturing a nitride semiconductor device according to the present invention includes a second nitride semiconductor in contact with the first semiconductor layer made of the first nitride semiconductor and having an n-type concentration higher than that of the first nitride semiconductor. A first step of forming a second semiconductor layer, and a pattern of the second semiconductor layer and a part of the first semiconductor layer in the thickness direction, extending in a predetermined direction in a plan view, and arranged at predetermined intervals A second step of forming a mesa portion having a plurality of strip-shaped portions, and re-growing a p-type third nitride semiconductor on the first semiconductor layer around the mesa portion, thereby forming the first semiconductor A third step of forming a gate layer between a plurality of strip-shaped portions of the mesa portion in the layer, a fourth step of forming a gate electrode connected to the gate layer, and a source electrode connected to the second semiconductor layer A fifth step and a first step of forming a drain electrode connected to the first semiconductor layer; And a step.
本発明に係る窒化物半導体装置の製造方法は、第１窒化物半導体からなる第１半導体層の上に、ｐ型とされた第１窒化物半導体からなるゲート層を形成する第１工程と、ゲート層の、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備えるメサ状部にｎ型の不純物を導入し、メサ状部の領域のゲート層に、ｎ型とされた第１窒化物半導体からなる第２半導体層を形成する第２工程と、第１半導体層より高濃度にｎ型とされた第１窒化物半導体からなる第３半導体層を、第２半導体層に接続して形成する第３工程と、ゲート層に接続するゲート電極を形成する第４工程と、第３半導体層に接続するソース電極を形成する第５工程と、第１半導体層に接続するドレイン電極を形成する第６工程とを備える。 A method of manufacturing a nitride semiconductor device according to the present invention includes a first step of forming a gate layer made of a first nitride semiconductor having a p-type on a first semiconductor layer made of a first nitride semiconductor, An n-type impurity is introduced into a mesa-like portion having a plurality of strip-like portions extending in a predetermined direction and arranged at a predetermined interval in a plan view of the gate layer, and the gate layer in the mesa-like portion region is introduced. A second step of forming a second semiconductor layer made of an n-type first nitride semiconductor, and a third semiconductor layer made of an n-type first nitride semiconductor having a higher concentration than the first semiconductor layer. A third step of connecting to the second semiconductor layer; a fourth step of forming a gate electrode connected to the gate layer; a fifth step of forming a source electrode connected to the third semiconductor layer; And a sixth step of forming a drain electrode connected to the semiconductor layer.
以上説明したことにより、本発明によれば、縦型構造の静電誘導トランジスタ（ＳＩＴ）において、素子サイズの増大を抑制した状態で、動作が保証できる範囲のチャネル幅でチャネル断面積を大きくできるという優れた効果が得られる。 As described above, according to the present invention, in the static induction transistor (SIT) having a vertical structure, the channel cross-sectional area can be increased with a channel width within a range in which the operation can be ensured in a state where an increase in the element size is suppressed. An excellent effect is obtained.
以下、本発明の実施の形態について図を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
縦型構造の静電誘導トランジスタにおいて、素子サイズの増大を抑制した状態で、動作が保証できる範囲のチャネル幅でチャネル断面積を大きくするためには、図１０を用いて説明した静電誘導トランジスタ（ＳＩＴ）におけるメサ部７０４の、平面視で延在する長さを大きくすることによって解決することができる。例えば、図１に示すように、ｎ+−ＧａＮ層１０１の上のチャネル層１０２に、平面視で所定の方向に延在する短冊状とした複数のメサ部１０３を形成することが考えられる。また、図２に示すように、ｎ+−ＧａＮ層１０１の上のチャネル層１２２に、平面視で所定の方向に延在する短冊状とした複数の短冊部１２３を連結させたメサ部１２４を形成することが考えられる。
In order to increase the channel cross-sectional area with a channel width in a range in which the operation can be guaranteed in a state where an increase in element size is suppressed in the electrostatic induction transistor having a vertical structure, the electrostatic induction transistor described with reference to FIG. This can be solved by increasing the length of the
本発明は、上述した複雑なメサをチャネルに有するＳＩＴの製造方法を提供する。以下では、図１に例示したメサを有するチャネル構造としたＳＩＴの製造方法について説明する。 The present invention provides a method for manufacturing an SIT having the above-described complicated mesa in a channel. Hereinafter, a method for manufacturing SIT having a channel structure having the mesa illustrated in FIG. 1 will be described.
［実施の形態１］
はじめに、本発明の実施の形態１について、図３Ａ〜図３Ｈを用いて説明する。図３Ａ〜図３Ｈは、本発明の実施の形態１における窒化物半導体装置の製造方法の各工程における状態を示す構成図である。ここでは、断面を模式的に示している。また、（ａ）および（ｂ）は、断面図である。また、（ｃ）は平面図である。
[Embodiment 1]
First, Embodiment 1 of the present invention will be described with reference to FIGS. 3A to 3H. 3A to 3H are configuration diagrams showing states in respective steps of the method for manufacturing the nitride semiconductor device according to the first embodiment of the present invention. Here, the cross section is shown schematically. Moreover, (a) and (b) are sectional views. (C) is a plan view.
まず、図３Ａに示すように、基板としてｎ型に高濃度ドーピングされたｎ+−ＧａＮからなる基板２０１を用意する。基板２０１の面方位は、（０００１）ＩＩＩ族極性面とされている。この基板２０１の上に、有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などにより、比較的低濃度にｎ型ドーピングしたｎ-−ＧａＮからなる第１半導体層２０２，高濃度にｐ型ドーピングしたｐ+−ＧａＮからなるゲート層２０３を順次積層する。ここで、第１半導体層２０２におけるｎ-−ＧａＮのドーピング濃度は、作製するトランジスタのスペックに依存して変えることになるが、典型的には、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度となる。
First, as shown in FIG. 3A, a
次に、図３Ｂに示すように、例えば、プラズマ援用化学気相堆積（Ｐ−ＣＶＤ）法やスパッタ法により、ＳｉＯ2やＳｉＮなどを堆積して絶縁層２０４を形成し、さらにフォトリソグラフによってパターニングしたマスクパターン（不図示）を用い、開口領域２０４ａを形成し、加えて、一部領域を第１半導体層２０２に達する深さまで、例えば、誘導結合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ）法等によって除去し、トレンチ領域２０３ａを形成する。トレンチ領域２０３ａは、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状の部分を備えて形成されている。このトレンチ領域２０３ａが、最終的にトランジスタのチャネルとなる。
Next, as shown in FIG. 3B, the insulating
次に、図３Ｃに示すように、ＭＯＣＶＤ法等により、トレンチ領域２０３ａの底面の第１半導体層２０２上に、ｎ-−ＧａＮを選択的に再成長し、第２半導体層２０５を形成する。この際、再成長するｎ-−ＧａＮによる第２半導体層２０５の表面が、選択成長マスクとなっている絶縁層２０４表面よりも高い位置に達するまで成長する。次いで、第２半導体層２０５の上にアンドープＡｌＧａＮを成長して障壁層２０６を形成する。再成長により形成した第２半導体層２０５と障壁層２０６との界面には、窒化物半導体の分極効果によって高濃度の２ＤＥＧが発生する。
Next, as shown in FIG. 3C, n − -GaN is selectively regrown on the
次に、選択マスクとした絶縁層２０４をいったん除去し、再び絶縁膜を全面に堆積させた後、フォトリソグラフおよびエッチングによってパターニングし、一部のゲート層２０３および障壁層２０６の領域を残して他の絶縁膜を除去し、図３Ｄに示すように、絶縁層２０７を形成する。この時、再成長によって形成した第２半導体層２０５の一部上部および障壁層２０６が、ゲート層２０３上面より柱状に突出しているが、これらの側壁には絶縁膜が残らない状態とする。
Next, the insulating
次に、再びＭＯＣＶＤ法等により、絶縁層２０７を形成していない領域のゲート層２０３上面よりｎ+−ＧａＮを再成長し、図３Ｅに示すように、第３半導体層２０８を形成する。この例では、再成長により形成した第２半導体層２０５の一部上部および障壁層２０６が柱状に突出している領域を覆いかぶさるように、例えばいわゆるＥＬＯ（Epitaxial Lateral Overgrowth）の手法を用いているが、必ずしも柱状領域を覆いかぶさるように成長する必要はない。
Next, n + -GaN is regrown from the upper surface of the
次に、絶縁層２０７を除去し、図３Ｆに示すように、第３半導体層２０８形成領域以外のゲート層２０３上面を露出させる。次いで、フォトリソグラフおよびリフトオフ技術により、図３Ｇに示すように、ゲート層２０３に接続するゲート電極２０９を形成し、また、第３半導体層２０８の上にソース電極２１０を形成する。最後に、図３Ｈに示すように、基板２０１の裏面にドレイン電極２１１を形成することでトランジスタ（ＳＩＴ）が完成する。ドレイン電極２１１は、第１半導体層２０２に接続している。
Next, the insulating
このトランジスタにおいては、図３Ｈに示すように、再成長によって形成したｎ-−ＧａＮからなる第２半導体層２０５に、チャネル２２１が形成されるようになる。また、チャネル２２１を形成する複数の第２半導体層２０５の間に、ゲート電極２０９に接続してゲートとして機能するゲート層２０３が配置されている。従って、ゲート層２０３およびチャネル２２１が形成されている第２半導体層２０５の、基板２０１平面に平行な方向は、ゲートとチャネルとが、交互に配列された状態となっている。
In this transistor, as shown in FIG. 3H, a
次に、上述したことにより作製したトランジスタにおけるバンドプロファイルについて図４，図５を用いて説明する。ここで、（ａ）は、ゲートとなるゲート層２０３、およびチャネル２２１が形成されている第２半導体層２０５の、基板２０１平面に平行な方向のバンドプロファイルを示している。また、（ｂ）は、基板２０１，第１半導体層２０２，第２半導体層２０５，および障壁層２０６の積層方向のバンドプロファイルを示している。
Next, a band profile in the transistor manufactured as described above will be described with reference to FIGS. Here, (a) shows a band profile in a direction parallel to the plane of the
図４の（ａ）に示すように、ゲート層２０３および第２半導体層２０５の配列方向には、ゲートとなるゲート層２０３によって、チャネルが形成される第２半導体層２０５のバンドが、フェルミレベルより上に持ち上がっている。バンドの持ち上がりは、チャネルの幅とドーピング濃度に依存し、例えば、この例では、チャネル幅０．６μｍ、ドーピング濃度１×１０16ｃｍ-3の場合を示している。
As shown in FIG. 4A, in the arrangement direction of the
また、積層方向のバンドプロファイル（ｂ）では、ソース→ドレインの電子の輸送パスに沿ったバンドプロファイルが示されていることになる。図４の（ｂ）に示すゲートに電圧を印加しない状況では、ソースとドレインの間のチャネル（第２半導体層２０５）のフェルミレベルより上への持ち上がりが、電子に対するバリアとなり、障壁層２０６から第１半導体層２０２にかけての電流は流れない。すなわち、ノーマリオフの構成とすることができる。
In the band profile (b) in the stacking direction, the band profile along the source-to-drain electron transport path is shown. In the situation where no voltage is applied to the gate shown in FIG. 4B, the channel (second semiconductor layer 205) between the source and the drain is lifted above the Fermi level, which becomes a barrier against electrons, and from the
一方、ゲートにプラスの電圧を印加すると、図５に示すように、この素子のゲートにプラスの電圧を印加することにより、チャネルが形成される第２半導体層２０５のエネルギーがフェルミレベルにまで低下し、電子に対するバリアが解消され、ソース側からドレインに向かって電子が流れるようになり、すなわち、ソース・ドレイン電流が流れるようにすることができる。
On the other hand, when a positive voltage is applied to the gate, the energy of the
ここで、上述した実施の形態１では、再成長時にＡｌＧａＮ（障壁層２０６）も成長させているが、これは２ＤＥＧを利用することでソースコンタクト抵抗を低減させることを意図したものである。従って、トランジスタの作製という目的からは、必ずしも必須の層ではない。ソース抵抗が所望の特性を満たすのであれば、アンドープのＡｌＧａＮを再成長させる必要はない。また、この場合、窒化物半導体の分極効果を使用しないため、基板面方位は、（０００１）ＩＩＩ族極性である必要はなく、Ｍ面やＡ面など任意である。 Here, in Embodiment 1 described above, AlGaN (barrier layer 206) is also grown at the time of regrowth, but this is intended to reduce the source contact resistance by using 2DEG. Therefore, it is not necessarily an essential layer for the purpose of manufacturing a transistor. If the source resistance satisfies the desired characteristics, there is no need to re-grow undoped AlGaN. In this case, since the polarization effect of the nitride semiconductor is not used, the substrate surface orientation does not need to be a (0001) group III polarity, and is arbitrary such as an M plane or an A plane.
以下、図６Ａ〜図６Ｆを用いて説明する。図６Ａ〜図６Ｆは、本発明の実施の形態１における窒化物半導体装置の他の製造方法の各工程における状態を示す構成図である。ここでは、断面を模式的に示している。また、（ａ）および（ｂ）は、断面図である。また、（ｃ）は平面図である。 Hereinafter, a description will be given with reference to FIGS. 6A to 6F. 6A to 6F are configuration diagrams showing states in other steps of another method for manufacturing the nitride semiconductor device according to the first embodiment of the present invention. Here, the cross section is shown schematically. Moreover, (a) and (b) are sectional views. (C) is a plan view.
まず、図６Ａに示すように、基板としてｎ型に高濃度ドーピングされたｎ+−ＧａＮからなる基板３０１を用意する。基板３０１の面方位は、任意である。この基板３０１の上に、有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などにより、比較的低濃度にｎ型ドーピングしたｎ-−ＧａＮからなる第１半導体層３０２，高濃度にｐ型ドーピングしたｐ+−ＧａＮからなるゲート層３０３を順次積層する。ここで、第１半導体層３０２におけるｎ-−ＧａＮのドーピング濃度は、作製するトランジスタのスペックに依存して変えることになるが、典型的には、例えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度となる。
First, as shown in FIG. 6A, a
次に、図６Ｂに示すように、例えば、Ｐ−ＣＶＤ法やスパッタ法により、ＳｉＯ2やＳｉＮなどを堆積して絶縁層３０４を形成し、さらにフォトリソグラフによってパターニングしたマスクパターン（不図示）を用い、開口領域３０４ａを形成し、加えて、一部領域を第１半導体層３０２に達する深さまで、例えば、誘導結合型反応性イオンエッチング（ＩＣＰ−ＲＩＥ）法等によって除去し、トレンチ領域３０３ａを形成する。このトレンチ領域３０３ａが、最終的にトランジスタのチャネルとなる。
Next, as shown in FIG. 6B, an insulating
次に、図６Ｃに示すように、ＭＯＣＶＤ法等により、トレンチ領域３０３ａの底面の第１半導体層３０２上に、ｎ-−ＧａＮを選択的に再成長し、第２半導体層３０５を形成する。この際、再成長するｎ-−ＧａＮによる第２半導体層３０５の表面が、選択成長マスクとなっている絶縁層３０４表面よりも高い位置に達するまで成長する。次いで、第２半導体層３０５の上に高濃度にｎ型ドーピングしたｎ+−ＧａＮを成長して第３半導体層３０６を形成する。この例では、再成長により形成した第２半導体層３０５と第３半導体層３０６との界面には、窒化物半導体の分極効果が発現せず、２ＤＥＧは発生しない。
Next, as shown in FIG. 6C, n − -GaN is selectively regrown on the
次に、絶縁層３０４をフォトリソグラフおよびエッチングによってパターニングし、図６Ｄに示すように、開口部３０７を形成する。次に、フォトリソグラフおよびリフトオフ技術により、図６Ｅに示すように、開口部３０７においてゲート層３０３に接続するゲート電極３０９を形成し、また、各第２半導体層３０５に接続するソース電極３１０を形成する。最後に、図６Ｆに示すように、基板３０１の裏面にドレイン電極３１１を形成することでトランジスタ（ＳＩＴ）が完成する。ドレイン電極３１１は、第１半導体層３０２に接続している。
Next, the insulating
このトランジスタにおいても、再成長によって形成したｎ-−ＧａＮからなる第２半導体層３０５に、チャネルが形成されるようになる。また、チャネルを形成する複数の第２半導体層３０５の間に、ゲート電極３０９に接続してゲートとして機能するゲート層３０３が配置されている。従って、ゲート層３０３およびチャネルが形成されている第２半導体層３０５の、基板３０１平面に平行な方向は、ゲートとチャネルとが、交互に配列された状態となっている。
Also in this transistor, a channel is formed in the
また、図６Ｄ〜図６Ｆを、図６Ｇ〜図６Ｌに示すように変更してもよい。まず、再成長により第３半導体層３０６を形成した後、絶縁層３０４をフォトリソグラフおよびエッチングによってパターニングし、図６Ｇに示すように、開口部３７１を形成する。開口部３７１は、図６Ｇの（ｃ）に示すように、平面視で、第３半導体層３０６（第２半導体層３０５）の形成領域の周囲を覆うように形成する。
6D to 6F may be modified as shown in FIGS. 6G to 6L. First, after the
次に、フォトリソグラフおよびリフトオフ技術により、図６Ｈに示すように、開口部３７１においてゲート層３０３に接続するゲート電極３０８を形成する。この例では、より広い領域で、ゲート電極３０８が、ゲート層３０３に接続する状態となる。
Next, as shown in FIG. 6H, a
次に、図６Ｉに示すように、全域を覆う絶縁層３１９を形成し、次いで、フォトリソグラフおよびエッチングにより、図６Ｊに示すように、開口部３２０，開口部３２１を形成する。開口部３２０は底部に一部のゲート電極３０８が露出し、開口部３２１は、第３半導体層３０６の上面が露出する。次いで、リフトオフ法により、開口部３２１を介して第３半導体層３０６に接続するように金属を堆積する。これにより、図６Ｋに示すように、第３半導体層３０６に接続するソース電極３１２を形成する。
Next, as shown in FIG. 6I, an insulating
また、開口部３２０を介してゲート電極３０８に接続するように金属を堆積し、また、開口部３２１を介してソース電極３１２に接続するように金属を堆積する。これにより、図６Ｋに示すように、ゲート電極３０８に接続するゲートパッド３１３を形成し、ソース電極３１２に接続するソースパッド３１４を形成する。最後に、図６Ｌに示すように、基板３０１の裏面にドレイン電極３１１を形成することでトランジスタ（ＳＩＴ）が完成する。
Further, a metal is deposited so as to be connected to the
このような工程にすることで得られるトランジスタでは、チャネルが形成される第２半導体層３０５直近のゲート層３０３へ、効率的に電圧を印加できる。ｐ+−ＧａＮからなるゲート層３０３は、キャリア濃度を高くすることが容易ではなく、結果的に低抵抗化が難しい。このため、上述したように、第２半導体層３０５直近のゲート層３０３へ、効率的に電圧を印加できる構成とすることで、効果的にトランジスタのスイッチング動作等をさせることが可能となる。
In a transistor obtained by such a process, a voltage can be efficiently applied to the
［実施の形態２］
次に、本発明の実施の形態２について、図７Ａ〜図７Ｆを用いて説明する。図７Ａ〜図７Ｆは、本発明の実施の形態２における窒化物半導体装置の製造方法の各工程における状態を示す構成図である。ここでは、断面を模式的に示している。また、（ａ）および（ｂ）は、断面図である。また、（ｃ）は平面図である。
[Embodiment 2]
Next, Embodiment 2 of the present invention will be described with reference to FIGS. 7A to 7F. 7A to 7F are configuration diagrams showing states in respective steps of the method for manufacturing the nitride semiconductor device according to the second embodiment of the present invention. Here, the cross section is shown schematically. Moreover, (a) and (b) are sectional views. (C) is a plan view.
前述した実施の形態１では、チャネル層となる領域を再成長により形成する手順を説明したが、実施の形態２では、ゲートとなる領域を再成長により形成する例を説明する。 In the first embodiment described above, the procedure for forming the region to be the channel layer by regrowth has been described. In the second embodiment, an example in which the region to be the gate is formed by regrowth will be described.
まず、図７Ａに示すように、基板としてｎ型に高濃度ドーピングされたｎ+−ＧａＮからなる基板４０１を用意する。基板４０１の面方位は、任意である。この基板４０１の上に、有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などにより、比較的低濃度にｎ型ドーピングしたｎ-−ＧａＮからなる第１半導体層４０２，高濃度にｎ型ドーピングしたｎ+−ＧａＮからなる第２半導体層４０３を順次積層する。
First, as shown in FIG. 7A, a
次に、図７Ｂに示すように、ＳｉＯ2やＳｉＮなどからなる絶縁層４０６をマスクパターンとして用いたパターニングにより、第１半導体層４０２にメサ部４０４を形成し、また、第２半導体層４０３からなるメサ部４０５を形成する。各メサ部は、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備える状態に形成する。
Next, as shown in FIG. 7B, a
次に、図７Ｃに示すように、ＭＯＣＶＤ法等により、メサ部４０４の周囲の第１半導体層４０２上に、高濃度にｐ型ドーピングしたｐ+−ＧａＮを選択的に再成長し、ゲート層４０７を形成する。この際、再成長するｐ+−ＧａＮによるゲート層４０７の上面が、メサ部４０４の上端より低い位置となり、ゲート層４０７がメサ部４０５に接しないように成長する。
Next, as shown in FIG. 7C, p + -GaN doped with a high concentration p-type is selectively regrown on the
次に、図７Ｄに示すように、全域に絶縁層４０８を形成した後、フォトリソグラフおよびエッチングによりパターニングし、開口部４０９，開口部４１０を形成する。開口部４０９においては、ゲート層４０７を露出させる。また、開口部４１０においては、絶縁層４０６も貫通させてメサ部４０５の上面を露出させる。
Next, as shown in FIG. 7D, after an
次に、フォトリソグラフおよびリフトオフ技術により、図７Ｅに示すように、ゲート層４０７に接続するゲート電極４１１を形成し、また、各メサ部４０５に接続するソース電極４１１を形成する。最後に、図７Ｆに示すように、基板４０１の裏面にドレイン電極４１３を形成することでトランジスタ（ＳＩＴ）が完成する。ドレイン電極４１３は、第１半導体層４０２に接続している。
Next, as shown in FIG. 7E, a
このトランジスタにおいては、パターニングにより形成したメサ部４０４にチャネルが形成されるようになる。一方、この例では、再成長によりゲート層４０７を形成している。この例でも、チャネルを形成する複数のメサ部４０４の間に、ゲート電極４１１に接続してゲートとして機能するゲート層４０７が配置されている。従って、ゲート層４０７およびチャネルが形成されているメサ部４０４の、基板４０１平面に平行な方向は、ゲートとチャネルとが、交互に配列された状態となっている。
In this transistor, a channel is formed in the
なお、この例においても、図６Ｇ〜図６Ｌを用いて説明したように、チャネルとなるメサを取り囲む領域にまでゲート電極を形成する工程を取ることが可能であり、これによってゲート抵抗を低減させることができる。 In this example as well, as described with reference to FIGS. 6G to 6L, it is possible to take the step of forming the gate electrode up to the region surrounding the channel mesa, thereby reducing the gate resistance. be able to.
［実施の形態３］
次に、本発明の実施の形態３について、図８Ａ〜図８Ｆを用いて説明する。図８Ａ〜図８Ｆは、本発明の実施の形態３における窒化物半導体装置の製造方法の各工程における状態を示す構成図である。ここでは、断面を模式的に示している。また、（ａ）および（ｂ）は、断面図である。また、（ｃ）は平面図である。
[Embodiment 3]
Next, Embodiment 3 of the present invention will be described with reference to FIGS. 8A to 8F. 8A to 8F are configuration diagrams showing states in respective steps of the method for manufacturing the nitride semiconductor device according to the third embodiment of the present invention. Here, the cross section is shown schematically. Moreover, (a) and (b) are sectional views. (C) is a plan view.
前述した実施の形態１では、チャネル層となる領域を再成長により形成する手順を説明したが、実施の形態３では、ゲートとなる領域を再イオン注入により形成する例を説明する。 In the first embodiment described above, the procedure for forming the region to be the channel layer by regrowth has been described. In the third embodiment, an example in which the region to be the gate is formed by re-ion implantation will be described.
まず、図８Ａに示すように、基板としてｎ型に高濃度ドーピングされたｎ+−ＧａＮからなる基板５０１を用意する。基板５０１の面方位は、任意である。この基板５０１の上に、有機金属化学気相成長（ＭＯＣＶＤ）法や分子線エピタキシー（ＭＢＥ）法などにより、比較的低濃度にｎ型ドーピングしたｎ-−ＧａＮからなる第１半導体層５０２，高濃度にｐ型ドーピングしたｐ+−ＧａＮからなるゲート層５０３を順次積層する。
First, as shown in FIG. 8A, a
次に、図８Ｂに示すように、ＳｉＯ2やＳｉＮなどからななり、開口部５０４ａを備える絶縁層５０４をマスクパターンとして用いたイオン注入により、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備えるメサ状部にｎ型の不純物を導入し、メサ状部の領域のゲート層５０３に、比較的低濃度にｎ型ドーピングしたｎ-−ＧａＮからなる第２半導体層５０３ａを形成する。開口部５０４ａが、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備えるメサ状となっていればよい。メサ状の第２半導体層５０３ａは、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備える状態に形成する。
Next, as shown in FIG. 8B, by ion implantation using an insulating
次に、図８Ｃに示すように、ＭＯＣＶＤ法等により、第２半導体層５０３ａの上に、高濃度にｎ型ドーピングしたｎ+−ＧａＮからなる第３半導体層５０５を再成長する。このように、第３半導体層５０５を、第２半導体層５０３ａの上に接して再成長させることで、イオン注入工程で第２半導体層５０３ａ表面に導入されたダメージによるキャリアトラップを補償させることが可能で、ダメージの影響を無視できるようにできる。
Next, as shown in FIG. 8C, a
次に、図８Ｄに示すように、絶縁層５０４をフォトリソグラフおよびエッチングによりパターニングし、新たに開口部５０６を形成する。開口部５０６においては、ゲート層５０３を露出させる。
Next, as shown in FIG. 8D, the insulating
次に、フォトリソグラフおよびリフトオフ技術により、図８Ｅに示すように、ゲート層５０３に接続するゲート電極５０７を形成し、また、各第３半導体層５０５に接続するソース電極４１１５０８を形成する。最後に、図８Ｆに示すように、基板５０１の裏面にドレイン電極５０９を形成することでトランジスタ（ＳＩＴ）が完成する。ドレイン電極５０９は、第１半導体層５０２に接続している。
Next, as shown in FIG. 8E, a
このトランジスタにおいては、イオン注入により形成した第２半導体層５０３ａにチャネルが形成されるようになる。この例でも、チャネルを形成する複数の第２半導体層５０３ａの間に、ゲート電極５０７に接続してゲートとして機能するゲート層５０３が配置されている。従って、ゲート層５０３およびチャネルが形成されている第２半導体層５０３ａの、基板５０１平面に平行な方向は、ゲートとチャネルとが、交互に配列された状態となっている。
In this transistor, a channel is formed in the
なお、この例においても、図６Ｇ〜図６Ｌを用いて説明したように、チャネルとなるメサを取り囲む領域にまでゲート電極を形成する工程を取ることが可能であり、これによってゲート抵抗を低減させることができる。 In this example as well, as described with reference to FIGS. 6G to 6L, it is possible to take the step of forming the gate electrode up to the region surrounding the channel mesa, thereby reducing the gate resistance. be able to.
［実施の形態４］
次に、本発明の実施の形態４について、図９Ａ〜図９Ｈを用いて説明する。図９Ａ〜図９Ｈは、本発明の実施の形態４における窒化物半導体装置の製造方法の各工程における状態を示す構成図である。ここでは、断面を模式的に示している。また、（ａ）および（ｂ）は、断面図である。また、（ｃ）は平面図である。
[Embodiment 4]
Next, Embodiment 4 of the present invention will be described with reference to FIGS. 9A to 9H. 9A to 9H are configuration diagrams showing states in respective steps of the method for manufacturing the nitride semiconductor device according to the fourth embodiment of the present invention. Here, the cross section is shown schematically. Moreover, (a) and (b) are sectional views. (C) is a plan view.
前述した実施の形態１では、ゲート層を窒化物半導体から構成したが、実施の形態４では、ゲート層を金属から構成する例を説明する。 In the first embodiment, the gate layer is made of a nitride semiconductor. In the fourth embodiment, an example in which the gate layer is made of a metal will be described.
まず、図９Ａに示すように、基板として比較的低濃度にｎ型ドーピングされたｎ-−ＧａＮからなる基板６０１を用意する。ここでは、基板６０１が、第１半導体層となる。基板６０１の面方位は、任意である。この基板６０１の上に、絶縁層６０２を形成し、絶縁層６０２の上に金属層６０３を形成する。金属層６０３は、ゲート電極となる金属から構成する。この後のプロセスにおけるＭＯＣＶＤなどの高温での処理を考慮し、金属層６０３は、例えば、タングステンやタングステンシリサイドなどなどの高融点金属またはこのシリサイドから構成すればよい。
First, as shown in FIG. 9A, a
次に、フォトリソグラフによるマスクパターン（不図示）を形成した後、例えば金属ＲＩＥ（Reactive Ion Etching）などによって金属層６０３をパターニングし、図９Ｂに示すように、ゲート層６０４を形成する。このパターニングでは、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状のトレンチ領域を、金属層６０３を貫通して形成することで、ゲート層６０４とする。次に、図９Ｃに示すように、ゲート層６０４の表面を被覆する絶縁層６０５を形成する。
Next, after forming a mask pattern (not shown) by photolithography, the
次に、フォトリソグラフによるマスクパターン（不図示）を形成した後、エッチングによりパターニングすることで、図９Ｄに示すように、絶縁層６０５に、開口部６０７を形成する。開口部６０７は、絶縁層６０２を貫通させ、基板６０１表面を露出させる。ここで、開口部６０７は、上述したトレンチ領域に対応させ、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備える状態に形成する。
Next, after forming a mask pattern (not shown) by photolithography, patterning is performed by etching to form an
次に、ＭＯＣＶＤ法等により、開口部６０７の底面の基板６０１上に、ｎ-−ＧａＮおよびｎ+−ＧａＮを選択的に順次に成長し、図９Ｅに示すように、第２半導体層６０８，第３半導体層６０９を形成する。この際、第２半導体層６０８の上端部が、選択成長マスクとなっている絶縁層６０５表面よりも高い位置に達するまで成長する。
Next, n − -GaN and n + -GaN are selectively and sequentially grown on the
次に、絶縁層６０５をフォトリソグラフおよびエッチングによって再度パターニングし、図９Ｆに示すように、開口部６１０を形成する。次に、フォトリソグラフおよびリフトオフ技術により、図９Ｇに示すように、ゲート層６０４に接続するゲートパッド６１１を形成し、また、各第３半導体層６０９に接続するソース電極６１２を形成する。最後に、図９Ｈに示すように、基板６０１の裏面を研削研磨して薄層化する。加えてイオン注入により、ｎ型に高濃度ドーピングされたｎ+−ＧａＮからなるコンタクト層６１３を形成し、ここに、ドレイン電極６１４を形成することでトランジスタ（ＳＩＴ）が完成する。
Next, the insulating
なお、上述した例では、窒化物半導体の成長工程を少なくするために、ｎ-−ＧａＮからなる基板９０１を用い、イオン注入によりコンタクト層６１３を形成したが、実施の形態１・２と同様に、ｎ+−ＧａＮからなる基板上に、ｎ-−ＧａＮを成長したものを出発点として作製する工程であってもよい。本実施の形態では基板研磨工程を含んでいるが、これはｎ-−ＧａＮ基板を用いているため、基板厚が厚いほど素子抵抗が高くなってしまうことを回避するためであり、本質的に必須の工程ではなく、所望のトランジスタ特性に応じて必要であれば行えばよい。
In the above-described example, in order to reduce the growth process of the nitride semiconductor, the
以上に説明したように、本発明によれば、縦型構造の静電誘導トランジスタ（ＳＩＴ）において、素子サイズの増大を抑制した状態で、動作が保証できる範囲のチャネル幅でチャネル断面積を大きくすることができる。 As described above, according to the present invention, in the static induction transistor (SIT) having a vertical structure, the channel cross-sectional area is increased with a channel width within a range in which the operation can be guaranteed while suppressing an increase in the element size. can do.
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、なお、実施の形態１〜３においてはｎ+−ＧａＮからなる基板を利用していたが、これに限るものではなく、実施の形態４と同様にｎ-−ＧａＮからなる基板を用い、ドレイン電極形成部にイオン注入工程によって高濃度ｎ型領域（コンタクト層）を形成するようにしてもよい。 The present invention is not limited to the embodiment described above, and many modifications and combinations can be implemented by those having ordinary knowledge in the art within the technical idea of the present invention. It is obvious. For example, in the first to third embodiments, a substrate made of n + -GaN is used. However, the present invention is not limited to this, and a substrate made of n − -GaN is used as in the fourth embodiment. A high concentration n-type region (contact layer) may be formed in the drain electrode formation portion by an ion implantation process.
２０１…基板、２０２…第１半導体層、２０３…ゲート層、２０３ａ…トレンチ領域、２０４…絶縁層、２０４ａ…開口領域、２０５…第２半導体層、２０６…障壁層、２０７…絶縁層、２０８…第３半導体層、２０９…ゲート電極、２１０…ソース電極、２１１…ドレイン電極、２２１…チャネル。
201 ...
Claims (6)
前記ゲート層に、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状のトレンチ領域を、前記ゲート層を貫通して形成する第２工程と、
前記トレンチ領域の底部の前記第１半導体層より前記第１窒化物半導体を再成長させて第２半導体層を形成する第３工程と、
前記第１窒化物半導体より高濃度にｎ型とされた第３窒化物半導体からなる第３半導体層を、前記第２半導体層に接続して形成する第４工程と、
前記ゲート層に接続するゲート電極を形成する第５工程と、
前記第３半導体層に接続するソース電極を形成する第６工程と、
前記第１半導体層に接続するドレイン電極を形成する第７工程と
を備えることを特徴とする窒化物半導体装置の製造方法。 a first step of forming a gate layer on the first semiconductor layer made of an n-type first nitride semiconductor;
A second step of forming, in the gate layer, a plurality of strip-shaped trench regions extending in a predetermined direction in a plan view and arranged at predetermined intervals, penetrating the gate layer;
A third step of re-growing the first nitride semiconductor from the first semiconductor layer at the bottom of the trench region to form a second semiconductor layer;
A fourth step of forming a third semiconductor layer made of a third nitride semiconductor having an n-type concentration higher than that of the first nitride semiconductor, connected to the second semiconductor layer;
A fifth step of forming a gate electrode connected to the gate layer;
A sixth step of forming a source electrode connected to the third semiconductor layer;
And a seventh step of forming a drain electrode connected to the first semiconductor layer. A method for manufacturing a nitride semiconductor device, comprising:
前記ゲート層は、金属から構成する
ことを特徴とする窒化物半導体装置の製造方法。 In the manufacturing method of the nitride semiconductor device according to claim 1,
The method for manufacturing a nitride semiconductor device, wherein the gate layer is made of metal.
前記ゲート層は、ｐ型とされた第２窒化物半導体から構成する
ことを特徴とする窒化物半導体装置の製造方法。 In the manufacturing method of the nitride semiconductor device according to claim 1,
The method for manufacturing a nitride semiconductor device, wherein the gate layer is made of a second nitride semiconductor of p-type.
前記第１半導体層の上に接して形成されたアンドープの第４窒化物半導体から構成された障壁層を備える
ことを特徴とする窒化物半導体装置の製造方法。 In the manufacturing method of the nitride semiconductor device according to claim 3,
A method for manufacturing a nitride semiconductor device, comprising: a barrier layer made of an undoped fourth nitride semiconductor formed on and in contact with the first semiconductor layer.
前記第２半導体層および厚さ方向に一部の前記第１半導体層をパターニングし、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備えるメサ部を形成する第２工程と、
前記メサ部の周囲の前記第１半導体層の上にｐ型とされた第３窒化物半導体を再成長することで、前記第１半導体層における前記メサ部の複数の前記短冊状部分の間にゲート層を形成する第３工程と、
前記ゲート層に接続するゲート電極を形成する第４工程と、
前記第２半導体層に接続するソース電極を形成する第５工程と、
前記第１半導体層に接続するドレイン電極を形成する第６工程と
を備えることを特徴とする窒化物半導体装置の製造方法。 A first step of forming a second semiconductor layer made of a second nitride semiconductor having an n-type concentration higher than that of the first nitride semiconductor in contact with the first semiconductor layer made of the first nitride semiconductor; ,
A mesa portion comprising a plurality of strip-like portions patterned in a predetermined direction in a plan view by patterning a part of the first semiconductor layer in the thickness direction with the second semiconductor layer. A second step of forming;
By re-growing a p-type third nitride semiconductor on the first semiconductor layer around the mesa portion, between the plurality of strip-like portions of the mesa portion in the first semiconductor layer. A third step of forming a gate layer;
A fourth step of forming a gate electrode connected to the gate layer;
A fifth step of forming a source electrode connected to the second semiconductor layer;
And a sixth step of forming a drain electrode connected to the first semiconductor layer. A method for manufacturing a nitride semiconductor device, comprising:
前記ゲート層の、平面視で所定の方向に延在して所定の間隔で配列された複数の短冊状部分を備えるメサ状部にｎ型の不純物を導入し、前記メサ状部の領域の前記ゲート層に、ｎ型とされた第１窒化物半導体からなる第２半導体層を形成する第２工程と、
前記第１半導体層より高濃度にｎ型とされた前記第１窒化物半導体からなる第３半導体層を、前記第２半導体層に接続して形成する第３工程と、
前記ゲート層に接続するゲート電極を形成する第４工程と、
前記第３半導体層に接続するソース電極を形成する第５工程と、
前記第１半導体層に接続するドレイン電極を形成する第６工程と
を備えることを特徴とする窒化物半導体装置の製造方法。 Forming a p-type gate layer made of the first nitride semiconductor on the first semiconductor layer made of the first nitride semiconductor;
An n-type impurity is introduced into a mesa-like portion having a plurality of strip-like portions extending in a predetermined direction and arranged at a predetermined interval in the gate layer, and the region of the mesa-shaped portion Forming a second semiconductor layer made of an n-type first nitride semiconductor on the gate layer;
A third step of forming a third semiconductor layer made of the first nitride semiconductor having an n-type concentration higher than that of the first semiconductor layer in connection with the second semiconductor layer;
A fourth step of forming a gate electrode connected to the gate layer;
A fifth step of forming a source electrode connected to the third semiconductor layer;
And a sixth step of forming a drain electrode connected to the first semiconductor layer. A method for manufacturing a nitride semiconductor device, comprising:
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