JP2016001680A - 半導体装置及び半導体回路 - Google Patents

Abstract

【課題】トランジスタのソース側が高抵抗になることにより、トランジスタの特性が劣化することを防止する半導体装置を提供する。
【解決手段】半導体装置は、第１の拡散層と、第２の拡散層と、第１及び第２の拡散層に挟まれ第１の方向に延在する第１のチャネル領域と、第１のチャネル領域上にゲート絶縁膜を介して第１の方向に延在するように形成された第１のゲート電極と、第１の拡散層、第２の拡散層及び第１のゲート電極を覆うように形成された層間絶縁膜と、第１の拡散層とコンタクトするように層間絶縁膜中に形成された第１のコンタクトであって、第１の方向の長さが第１の方向と直交する第２の方向の長さよりも長く形成された第１のコンタクトと、第２の拡散層とコンタクトするように層間絶縁膜中に形成された第２のコンタクトであって、第１の方向の長さが第２の方向の長さよりも短く形成された第２のコンタクトと、を備える。
【選択図】図１

Description

本発明は、半導体装置及び半導体回路に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory ）等を初めとした半導体メモリにおいて、微細化の進行が著しく、半導体装置にて使用されるトランジスタのサイズが年々縮小してきている。これに伴い、特許文献１の図１に示すように、ソースやドレインと金属配線を接続するスリット状のビア（コンタクト）の長辺が、ゲート電極の延在する方向と平行になるように配置されたトランジスタが用いられている。特許文献１は、長方形の形状を持つ複数のビアを、トランジスタ幅方向に配置することで、ビアの抵抗値を低下させ、トランジスタに流せる電流値を向上させる技術を開示している。

特開２００３−７８４４号公報（図１） 特願２０１３−１６０３４２号

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

上述のように、トランジスタのサイズが年々縮小してきているため、トランジスタのソースやドレインと金属配線を接続するビアを配置するための面積もまた縮小し、ビアの抵抗値が上昇してきている。より具体的には、半導体装置の微細化が進行することで、金属配線の配線幅だけでなく、ビアの形状がより細かい形状となり、特にビアと拡散層との間のコンタクト抵抗が増大し、配線抵抗が高抵抗化する原因となっている。

このようにトランジスタ幅が小さくなっていく状況では、ビアのコンタクト抵抗がトランジスタの特性に与える影響が大きくなってきている。具体的には、コンタクトの抵抗値が上昇することにより消費電力や動作速度といったトランジスタの特性が劣化する問題が生じる。そのため、特許文献１が開示するように、複数のビアをトランジスタ幅方向に並べるレイアウトは上記問題の解の１つとなり得る。

しかし、特許文献１の開示するビアのレイアウトでも、微細化が進んでいるため、コンタクトの抵抗値低減が十分ではないのが現状である。そこで、特許文献１が開示するスリット状のビアにおいて、トランジスタ幅方向の長さをより長くすることも考えられる（図２３参照）。しかし、図２３に示すような極端に細長いビアは、露光やエッチング処理の制限から形成することは困難である（図２４参照）。

また、ビアを形成する際のＯＰＣ（Optical Proximity Correction）によりマスク形状等を補正することも考えられるが、このような補正にも限界がある。さらには、ビアの間隔が短すぎると互いの露光が干渉し合うので、距離を詰めてビアを多数配置することも難しい。このように、半導体装置全体の微細化が進む中で、露光処理やエッチング処理の制限から極端な縦横比を持つ形状のビアを意図とおりに形成するのは困難である。

さらに、ビア深度が揃えられず深穴になる箇所では基板への電流リークが生じる問題や、露光形状が内に丸くなる場合にはゲートとのショートを起こしやすくなるという問題もある。そのため、ソース等に接続されるビアに限らず、実際には、形状が規格化されたビアが用いられることが多い。

本発明の第１の視点によれば、第１の拡散層と、第２の拡散層と、前記第１及び第２の拡散層に挟まれ第１の方向に延在する第１のチャネル領域と、前記第１のチャネル領域上にゲート絶縁膜を介して前記第１の方向に延在するように形成された第１のゲート電極と、前記第１の拡散層、第２の拡散層及び前記第１のゲート電極を覆うように形成された層間絶縁膜と、前記第１の拡散層とコンタクトするように前記層間絶縁膜中に形成された第１のコンタクトであって、前記第１の方向の長さが前記第１の方向と直交する第２の方向の長さよりも長く形成された第１のコンタクトと、前記第２の拡散層とコンタクトするように前記層間絶縁膜中に形成された第２のコンタクトであって、前記第１の方向の長さが前記第２の方向の長さよりも短く形成された第２のコンタクトと、を備える半導体装置が提供される。

本発明の第２の視点によれば、上記の半導体装置を含み、ドライバ回路、インバータ回路、否定論理積回路及び否定論和回路のうち少なくとも１つの回路をなす半導体回路が提供される。

本発明の各視点によれば、トランジスタの第２の拡散層とコンタクトする第２のコンタクトが第１の方向の長さが前記第２の方向の長さよりも短く形成されていることによりトランジスタの特性が劣化することを防止することに寄与する半導体装置及び半導体回路が、提供される。

第１の実施形態に係るＰＭＯＳトランジスタの平面図の一例を示す図である。 第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。 第１の実施形態に係る半導体装置におけるカラムデコーダの概略構成の一例を示す等価回路図である。 図１のＡ−Ａ間の断面模式図の一例を示す図である。 第１の比較例に係るＰＭＯＳトランジスタの平面図の一例を示す図である。 図５のＢ−Ｂ間の断面模式図の一例を示す図である。 図１に示すＰＭＯＳトランジスタと図５に示すＰＭＯＳトランジスタにおけるソース側配線抵抗の影響を説明するための図である。 トランジスタの応答速度の一例を示す図である。 ソース側の抵抗値を説明するための図である。 ソース側の抵抗値を説明するための図である。 図９及び図１０の各ポイントにおけるソース側抵抗の測定結果の一例を示す図である。 ソースに電源を供給する方向を説明するための図である。 ソース側の抵抗値を説明するための図である。 第２の比較例に係るＰＭＯＳトランジスタの平面図の一例を示す図である。 ＰＭＯＳトランジスタにおける応答性能を説明するための図である。 トランジスタのドレイン容量の違いを説明するための図である。 第３の比較例に係るＰＭＯＳトランジスタの平面図の一例を示す図である。 第１の実施形態に係るＰＭＯＳトランジスタと第３の比較例に係るＰＭＯＳトランジスタの抵抗成分の模式図である。 インバータ回路の平面レイアウト図の一例を示す図である。 インバータ回路の平面レイアウト図の一例を示す図である。 否定論理積回路の平面レイアウト図の一例を示す図である。 否定論理和回路の平面レイアウト図の一例を示す図である。 トランジスタの平面レイアウトの一例を示す図である。 露光処理、エッチング処理の制限を説明するための図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

一実施形態に係る半導体装置は、第１の拡散層（例えば、ドレイン領域５４）と、第２の拡散層（例えば、ソース領域５３ａ）と、第１及び第２の拡散層に挟まれ第１の方向に延在する第１のチャネル領域と、第１のチャネル領域上にゲート絶縁膜を介して第１の方向に延在するように形成された第１のゲート電極（例えば、ゲート５１ａ）と、第１の拡散層、第２の拡散層及び第１のゲート電極を覆うように形成された層間絶縁膜（例えば、図４の層間絶縁膜６２）と、第１の拡散層とコンタクトするように層間絶縁膜中に形成された第１のコンタクトであって、第１の方向の長さが第１の方向と直交する第２の方向の長さよりも長く形成された第１のコンタクト（例えば、ドレイン領域５４のビア５５）と、第２の拡散層とコンタクトするように層間絶縁膜中に形成された第２のコンタクトであって、第１の方向の長さが第２の方向の長さよりも短く形成された第２のコンタクト（例えば、ソース領域５３ａのビア５７ａ）と、を備える。

図１に示すように、一実施形態に係る半導体装置において、ソース領域に接続されるコンタクト（ビア５７）はゲートに直交する方向に配置される。そのため、ゲートに対して並行に配置されるドレイン領域のコンタクト（ビア５５）よりも数多くのコンタクトが配置できる。ソース領域に数多くのビアを接続するので、第１導電型ＭＯＳトランジスタ（例えば、ＰＭＯＳトランジスタ）や第２導電型ＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ）のソース側の抵抗値を低くすることができる。ＭＯＳトランジスタのソース側の抵抗値が低くなることで、消費電力や動作速度といったＭＯＳトランジスタの特性が向上する。

以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。

［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。

図２は、第１の実施形態に係る半導体装置１の全体構成を示すブロック図である。

図２に示す半導体装置１はＤＲＡＭであり、外部端子として外部クロック端子ＣＫ、／ＣＫ、コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレス端子ＡＤＤ、電源端子ＶＤＤ、ＶＳＳ、データ入出力端子ＤＱを備えている。なお、本明細書において信号名の先頭に「／］が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、ＣＫ、／ＣＫは互いに相補の信号である。

クロック入力回路１１は、外部クロック信号ＣＫ、／ＣＫを入力し、内部クロック信号を生成してＦＩＦＯ回路１２等に供給している。

コマンド端子／ＲＡＳ、／ＣＡＳ、／ＷＥには、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンド入力回路１３を介して、コマンドデコード回路１４に供給される。コマンドデコード回路１４は、各種内部コマンドを生成する。

コマンドデコード回路１４から出力された各種内部コマンドは、ロウデコーダ１５、カラムデコーダ１６ａ〜ｂ、リフレッシュ制御回路１７、モードレジスタ１８、入出力回路１９等に供給される。

モードレジスタ１８は、コマンドデコード回路１４からモード設定コマンドが与えられたとき、内部アドレスバスから供給されたデータをモードレジスタ１８に設定する。モードレジスタ１８はモード信号ＭＯＤＥを入出力回路１９に供給する。

リフレッシュ制御回路１７は、コマンドデコード回路１４からリフレッシュコマンドが与えられたとき、リフレッシュタイミングに応じてロウデコーダ１５からリフレッシュアドレスが発生されるようにロウデコーダ１５を制御する。

アドレス端子ＡＤＤに供給されるアドレス信号ＡＤＤは、アドレス入力回路２０を介して、アドレスラッチ回路２１に供給される。アドレスラッチ回路２１は、内部クロック信号に同期してアドレス信号ＡＤＤをラッチする回路である。

メモリセルアレイ２２は、図２に示すように、複数のメモリ領域（２３ａ〜２３ｂ等）に分割して配置され、各メモリセル領域に隣接して、カラムデコーダ１６ａ〜ｂ、センスアンプ（ＳＡ；Sense Amplifier）２４が配置されている。

アドレス信号ＡＤＤは、ワード線（不図示）を特定するロウアドレスと、ビット線（不図示）を特定するカラムアドレスとを含んでいる。アドレスラッチ回路２１にラッチされたアドレス信号のうち、ロウアドレスはロウデコーダ１５に供給され、カラムアドレスはカラムデコーダ１６ａ〜ｂに供給される。

ロウデコーダ１５は、複数のワード線のうち、アドレスラッチ回路２１から供給されるロウアドレスに対応するワード線を選択する回路である。

カラムデコーダ１６ａ〜ｂは、複数のビット線のうち、アドレスラッチ回路２１から供給されるカラムアドレスに対応するビット線を選択する回路である。選択されたビット線に接続されたセンスアンプ２４は図示しないデータアンプに電気的に接続され、該データアンプの出力がＦＩＦＯ回路１２に供給される。

データ入出力端子ＤＱは、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、入出力回路１９に接続されている。入出力回路１９は、ＦＩＦＯ回路１２に接続される。リード動作時には、メモリセルアレイ２２からＦＩＦＯ回路１２にプリフェッチされた複数のリードデータＤＱが、入出力回路１９を介して、データ入出力端子ＤＱからバースト出力される。ライト動作時には、データ入出力端子ＤＱにバースト入力された複数のライトデータＤＱが、入出力回路１９を介してＦＩＦＯ回路１２にプリフェッチされ、メモリセルアレイ２２に同時に書き込まれる。

電源端子ＶＤＤ、ＶＳＳは、それぞれ外部電圧ＶＤＤ及びＶＳＳが供給される端子であり、内部電源発生回路２５と接続されている。内部電源発生回路２５は、外部電圧ＶＤＤ及びＶＳＳから、半導体装置１の内部に必要な電源電圧（電圧ＶＰＥＲＩ等）を生成し、各部に供給している。

以上が、第１の実施形態の半導体装置１の全体構成である。

半導体装置１では、消費電力を削減するため、パワーゲーティングを採用することで、スタンバイ時のサブスレッショルド電流の削減を図っている。第１の実施形態では、図２のカラムデコーダ（ＹＤＥＣ）１６ａ〜ｂにパワーゲーティングを実装しており、以下では、カラムデコーダ（ＹＤＥＣ）１６ａ〜ｂの構成について説明する。

図３は、第１の実施形態に係る半導体装置１におけるカラムデコーダ１６ａの概略構成の一例を示す等価回路図である。

図３に示すカラムデコーダ１６ａは、４入力１６出力の場合を例示する。但し、カラムデコーダの入力及び出力の信号数は、これに限定されず、任意の数に構成することができる。図３において、カラムデコーダ１６ａは、ＳＣＲＣドライバ３１、主電源線３２、擬似電源線３３で構成されるパワーゲーティングの電源線構造を有している。

カラムデコーダ１６ａは、１６チャネルのデコード回路を含み、各デコード回路は、図３に示すＮＡＮＤ回路３４、前段インバータ回路３５、最終段インバータ回路３６を含んで構成される。即ち、図３は、１６チャネルのデコード回路のうち、１つのチャネルのデコード回路を図示している。

カラムデコーダ１６ａに対する入力は、前述したカラムアドレスであり、図３では、カラムアドレスが４ビット（各ビットがＡ３、Ａ２、Ａ１、Ａ０）の場合を例示している。各デコード回路のＮＡＮＤ回路３４の４つの入力端子には、Ａ３又は／Ａ３、Ａ２又は／Ａ２、Ａ１又は／Ａ１、及びＡ０又は／Ａ０を組み合わせた１６通りの信号が、それぞれ入力される。図３に示すチャネルのデコード回路では、Ａ３、Ａ２、Ａ１、Ａ０が入力されている。

このチャネルでは、（Ａ３、Ａ２、Ａ１、Ａ０）＝（１、１、１、１）のときに、ＮＡＮＤ回路３４の出力が０（Ｌレベル）になり、カラム選択信号ＹＳ＿Ａｎが活性化される。別チャネルのデコード回路で、ＮＡＮＤ回路３４の入力端子にＡ３、／Ａ２、Ａ１、／Ａ０が接続されているデコード回路の場合には、（Ａ３、Ａ２、Ａ１、Ａ０）＝（１、０、１、０）のときに、ＮＡＮＤ回路３４の出力が０（Ｌレベル）になり、カラム選択信号が活性化される。

このように４ビットのカラムアドレス信号Ａ３〜Ａ０に応じて、１６チャネルのデコーダ回路の出力のうち、１つのカラム選択信号が選択され活性化される。

次に、図３の回路の構成について、より詳細に説明する。

最終段インバータ回路３６は、擬似電源線３３と主接地線３７の間に、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２を直列に接続したインバータ回路である。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２の接続接点からカラム選択信号ＹＳ＿Ａｎが出力される。

前段インバータ回路３５は、主電源線３２とＮＡＮＤ回路３４の出力端子の間に、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４を直列に接続したインバータ回路である。ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４の接続接点は、最終段インバータ回路３６の入力端子（即ち、ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４２のゲート）と接続される。また、前段インバータ回路３５の入力端子（即ち、ＰＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４４のゲート）には、制御信号ＣｔｒｌＡが入力される。

次に、図３のパワーゲーティングの動作について説明する。

半導体装置１において、図２に示すパワーゲーティング制御部２６が、通常動作モードとスタンバイモードを切り替える制御を行う。具体的には、パワーゲーティング制御部２６は、例えば、クロックイネーブル信号ＣＫＥ（不図示）を受けて、クロックイネーブル信号ＣＫＥがアクティブ状態の場合には通常動作モードに設定し、クロックイネーブル信号ＣＫＥが非アクティブ状態の場合にはスタンバイモードに設定する。このようにすると、半導体装置１にクロックを供給しない非動作状態にする場合に、パワーゲーティングをスタンバイモードにすることが可能になる。但し、通常動作モードとスタンバイモードを切り替える信号はクロックイネーブル信号ＣＫＥ以外の信号であってもよい。

パワーゲーティング制御部２６が通常動作モードを設定する場合には、パワーゲーティング制御部２６はＰＭＯＳトランジスタにより構成されるＳＣＲＣドライバ３１の第２ゲート電極の電圧ＶＰＧをＬレベルに制御し、ＳＣＲＣドライバ３１を導通状態にする。これにより、主電源線３２の電源ＶＰＥＲＩが擬似電源線３３に供給される。即ち、擬似電源線３３の電位ＶＰＥＲＩＺが、電位ＶＰＥＲＩになる。

また、通常動作モードにおいて、制御信号ＣｔｒｌＡをＨレベルにすると、前段インバータ回路３５のＮＭＯＳトランジスタ４４がオンし、ＮＡＮＤ回路３４の出力信号がＮＭＯＳトランジスタ４４を介して前段インバータ回路３５の出力信号ＹＳ＿Ａｎ−１として出力される。そして、ＮＡＮＤ回路３４の出力信号は、最終段インバータ回路３６により論理反転され、カラムデコーダ１６ａの出力信号ＹＳ＿Ａｎ（カラム選択信号）として出力される。そして、１６チャネルのデコーダ回路のうち、いずれか１つの出力が活性し、対応する信号線が駆動される。

一方、パワーゲーティング制御部２６がスタンバイモードを設定する場合には、パワーゲーティング制御部２６はＳＣＲＣドライバ３１の第２ゲート電極の電圧ＶＰＧをＨレベルに制御し、ＳＣＲＣドライバ３１を非導通状態にする。この場合に、擬似電源線３３は主電源線３２から遮断された状態となり、擬似電源線３３の電位ＶＰＥＲＩＺはフローティング状態となる。このスタンバイモードでは、ＰＭＯＳトランジスタ４１に電源電圧が供給されないため、最終段インバータ回路３６におけるサブスレッショルド電流が抑制される効果が得られる。

また、スタンバイモードにおいて、制御信号ＣｔｒｌＡをＬレベルに設定すると、前段インバータ回路３５の出力信号ＹＳ＿Ａｎ−１は、Ｈレベルに固定される。これにより、最終段インバータ回路３６において電位ＶＰＥＲＩＺが供給されていないにも関わらず、ＮＭＯＳトランジスタ４２はオンするので、最終段インバータ回路３６の出力ＹＳ＿ＡｎをＬレベルに保持することができる。

このように、図３の構成によれば、スタンバイモードにおいてサブスレッショルド電流を抑制すると共に、出力信号ＹＳ＿ＡｎをＬレベルに保持することができる。

ＳＣＲＣドライバ３１や、前段インバータ回路３５等のインバータ回路をなすＰＭＯＳトランジスタやＮＭＯＳトランジスタは、応答速度を高速にしたい回路であると共に、電流消費を抑制したい回路である。従って、これらの回路には、トランジスタからソース配線までの抵抗値が小さいトランジスタを用いることが望ましい。

図１は、第１の実施形態に係るＰＭＯＳトランジスタ１００の平面図の一例を示す図である。図４は、図１のＡ−Ａ間の断面模式図の一例を示す図である。

ＳＣＲＣドライバ３１は、図１及び図４に示すＰＭＯＳトランジスタ１００により構成される。

ＰＭＯＳトランジスタ１００は、２本のゲート電極（ゲート５１ａ、５１ｂ）を備える。ＰＭＯＳトランジスタ１００は、Ｎ型ウェル５２の中に形成されている。ＰＭＯＳトランジスタ１００には、Ｐ＋拡散領域であるソース領域５３ａ、５３ｂとドレイン領域５４が含まれる。

ドレイン領域５４はビア５５を介して、上位層のドレイン配線（メタル配線）５６に接続されている。ソース領域５３ａ、５３ｂはビア５７ａ、５７ｂを介して、上位層のソース配線５８ａ、５８ｂに接続されている。ソース配線５８はソース電位を供給する電源と接続され、ドレイン配線５６はドレイン出力先に接続されている。なお、図１を含む平面図において、理解の容易のため、ビア５７がソース配線５８の上方に形成されるように図示しているが、実際にはビア５７はソース領域５３とソース配線５８の間に形成されている。ビア５５に関しても同様である。

ソース領域５３に接続されるビア５７と、ドレイン領域５４に接続されるビア５５は、共に長方形の形状を有している。しかし、ビア５７とビア５５はそれぞれ、ソース領域５３及びドレイン領域５４での配置方向が異なっている。なお、第１の実施形態では、ビア５７とビア５５の形状は実質的に同一とする。即ち、９０度回転されたビア５７は、ビア５５と同じ形状、同じ配置方向となる。但し、ビア５５やビア５７の形状を限定する趣旨ではなく、これらの形状が異なっていてもよい。

ソース領域５３に接続される複数のビア５７のそれぞれは、ゲート５１に対して長辺側が直交するように配置されている。一方、ドレイン領域５４に接続される複数のビア５５のそれぞれは、ゲート５１に対して長辺側が平行になるように配置されている。

図４を参照すると、ソース領域５３に接続されるビア５７の幅は、ドレイン領域５４に接続されるビア５５の幅よりも広いことが分かる。

なお、Ｎ型ウェル５２とゲート５１の間にはゲート絶縁膜６１が形成されている。また、ソース領域５３、ドレイン領域５４及びゲート５１を覆うように層間絶縁膜６２が形成される。ビア５７は、ソース領域５３とコンタクトするように層間絶縁膜６２の中に形成される。同様に、ビア５５はドレイン領域５４とコンタクトするように層間絶縁膜６２の中に形成される。

このように、第１の実施形態に係るＰＭＯＳトランジスタ１００では、長方形のスリットビアの長辺側がゲート５１に対して直交するようにビア５７をアレイ配置し、ソース領域５３に接続できるビアの個数を増加させている。

なお、ソース領域５３のビア５７の長辺側がゲート５１に直交するように配置するため、ソース領域５３の幅はドレイン領域５４の幅よりも広くなる。そのため、ソース領域５３の幅が広がった分の容量が増えるが、ソース側の容量が増えたとしてもトランジスタの能力としては問題とならない。

また、第１の実施形態では、２本のゲート電極を有するＰＭＯＳトランジスタ１００について説明を行ったが、１本のゲート電極を有するＰＭＯＳトランジスタにおいてもソース領域に接続されるビアをゲートに対して横置きにすることで、ＰＭＯＳトランジスタ１００と同様の効果を得ることができる。さらに、ＮＭＯＳトランジスタにおいても、ソース領域に接続されるビアをゲートに対して横置きにすることで、ソース側の抵抗値を低減できる。

以上のように、ソース領域のビア５７は、長辺側がゲート５１に対して直交するように配置されるので、ゲート５１に対して並行となるように配置する場合と比較して数多くのビアを形成できる。そのため、ソース側の抵抗値が低抵抗となり、ソース側が高抵抗となることによりトランジスタの特性（品質）が悪化することを防止できる。また、今後さらに半導体装置の微細化が進みビア間隔が狭くできると、より多くのスリットビアを配置することが可能となり、さらにソース側の抵抗値が低減できる。

＜比較例１＞
次に、第１の実施形態に係るＰＭＯＳトランジスタ１００の比較例について説明する。

図５は、第１の比較例に係るＰＭＯＳトランジスタ１０１の平面図の一例を示す図である。図６は、図５のＢ−Ｂ間の断面模式図の一例を示す図である。なお、図５、図６を含む以降の図面において図１、図４と同一構成要素には、同一の符号を表し、その説明を省略する。

図１に示すＰＭＯＳトランジスタ１００と図５示すにＰＭＯＳトランジスタ１０１の相違点は、ソース領域５３に接続されたビア５７の長辺側は、ゲート５１に対して平行に配置されている点である。また、図６を参照すると、ビア５７とビア５５の幅は同一であることが分かる。

ソース領域５３に接続されるビア５７の長辺はゲート５１に対して平行であるため、ソース領域５３に数多くのビアが接続できない。具体的には、図１のＰＭＯＳトランジスタ１００では、４つのビア５７が接続されているのに対し、図５のＰＭＯＳトランジスタ１０１では、３つのビア５７が接続されるに留まる。

従って、図１のＰＭＯＳトランジスタ１００の方が、ソース領域５３に接続されたビア５７の数が多い分、ソース側の抵抗値が小さいといえる。但し、図５のＰＭＯＳトランジスタ１０１では、ソース領域５３にビア５７を横置き（長辺側がゲート５１に直交）にする必要がないため、ソース領域５３の幅は、ＰＭＯＳトランジスタ１００よりも狭くできる。

図７は、図１に示すＰＭＯＳトランジスタ１００と図５に示すＰＭＯＳトランジスタ１０１におけるソース側配線抵抗の影響を説明するための図である。図７（ａ）がＰＭＯＳトランジスタ１００に対応し、図７（ｂ）が第１の比較例に係るＰＭＯＳトランジスタ１０１に対応する。

図７において、各トランジスタのソース配線の寄生抵抗を点線にて図示し、ＰＭＯＳトランジスタ１００の寄生抵抗値をＲ１、ＰＭＯＳトランジスタ１０１の寄生抵抗値をＲ２とする。ＰＭＯＳトランジスタ１００及び１０１におけるソース配線に寄生抵抗の両端の電圧値をＶとすれば、それぞれのトランジスタに供給される電流は、Ｉ１＝Ｖ／Ｒ１と、Ｉ２＝ＶＤＤ／Ｒ２となる。

上述のように、ＰＭＯＳトランジスタ１００の方がＰＭＯＳトランジスタ１０１よりも寄生抵抗値が小さい（Ｒ１＜Ｒ２）ので、寄生抵抗に流れる電流値はＩ１＞Ｉ２となる。従って、第１の実施形態に係るＰＭＯＳトランジスタ１００のように、ソース領域５３に接続されるビア５７の長辺側をゲート５１に直交させて配置する方が、トランジスタへの電流供給能力が高いといえる。つまり、第１の実施形態では、ソース配線における寄生抵抗のばらつきを抑えつつ、その抵抗値を低くできるので、トランジスタに供給する電流値の減少が抑制できる。即ち、トランジスタの特性が悪化することを防止できる。また、ソース側の抵抗値が小さくなれば、トランジスタに供給される電流量が増加し、トランジスタの応答速度（ゲートの充電時間）が改善する（図８参照）。

次に、ソース側の抵抗値は、測定ポイントによらず、第１の実施形態に係るＰＭＯＳトランジスタ１００の方が、第１の比較例に係るＰＭＯＳトランジスタ１０１よりも低いことを説明する。ソース側の抵抗値の測定ポイントは、図９及び図１０に示すように７ポイントとする。図９及び図１０に示す各測定ポイントは、ソース領域５３ａの縦方向（ゲート方向）を６分割するそれぞれのポイントＰ１〜Ｐ７とする。

図１１は、図９及び図１０の各ポイントにおけるソース側抵抗の測定結果の一例を示す図である。図１１では、ＰＭＯＳトランジスタ１００とＰＭＯＳトランジスタ１０１のポイント間の配線抵抗値Ｗと拡散抵抗値Ｆを図示している。

図１１を参照すると、配線抵抗値Ｗも拡散抵抗値Ｆのいずれも、第１の実施形態に係るＰＭＯＳトランジスタ１００の方が、第１の比較例に係るＰＭＯＳトランジスタ１０１よりも低いことが分かる。

次に、トランジスタのソースに対して、いずれの方向から電源を供給しても、第１の実施形態に係るＰＭＯＳトランジスタ１００の方が、第１の比較例に係るＰＭＯＳトランジスタ１０１よりもソース側の抵抗値が低いことを説明する。

２つのトランジスタに対して、図１２に示すように、トランジスタの上方（方向Ａ）と、トランジスタの横（方向Ｂ）と、トランジスタの下方（方向Ｃ）の３方向からソースに電源を供給した場合のソース側の抵抗値の変化を考察する。なお、図１２（ａ）は第１の実施形態に係るＰＭＯＳトランジスタ１００に対応し、図１２（ｂ）は第１の比較例に係るＰＭＯＳトランジスタ１０１に対応する。また、ソース側における抵抗値の測定ポイントは、図９及び１０に示すポイントＰ１〜Ｐ７とする。

図１３を参照すると、拡散抵抗値Ｆは、３方向のいずれから電源を供給したとしても、第１の実施形態に係るＰＭＯＳトランジスタ１００の方が、第１の比較例に係るＰＭＯＳトランジスタ１０１よりも低いことが分かる。

＜比較例２＞
次に、第２の比較例について説明する。

第１の実施形態に係るＰＭＯＳトランジスタ１００のようにソース領域５３に接続されるビア５７だけではなく、ドレイン領域５４に接続されるビア５５もゲート５１に対して直交させて配置することが考えられる。具体的には、図１４に示すように、第２の比較例に係るＰＭＯＳトランジスタ１０２では、ドレイン領域５４に接続されるビア５５もゲート５１に直交させて配置される。

図５に示すＰＭＯＳトランジスタ１０１（全てのビアがゲートに対して並行）と、図１４に示すＰＭＯＳトランジスタ１０２（全てのビアがゲートに対して直交）の応答性能を比較する。図１５は、ＰＭＯＳトランジスタ１０１とＰＭＯＳトランジスタ１０２における応答性能を説明するための図である。図１５（ａ）が第１の比較例に係るＰＭＯＳトランジスタ１０１に対応し、図１５（ｂ）が第２の比較例に係るＰＭＯＳトランジスタ１０２に対応する。

図１５において、各トランジスタのソース配線の寄生抵抗、寄生容量を点線にて図示している。ＰＭＯＳトランジスタ１０１のソース配線の寄生抵抗値をＲ１、ＰＭＯＳトランジスタ１０２のソース配線の寄生抵抗値をＲ２とする。ＰＭＯＳトランジスタ１０１のドレイン配線の寄生抵抗値をＲ３、ＰＭＯＳトランジスタ１０２のドレイン配線の寄生抵抗値をＲ４とする。ＰＭＯＳトランジスタ１０１のドレインの寄生容量値をＣ１、ＰＭＯＳトランジスタ１０２のドレインの寄生容量値をＣ２とする。また、ＰＭＯＳトランジスタ１０１、１０２それぞれのオン抵抗をＲｏｎとする。

図１４に示すようにドレイン領域５４に接続されるビア５５までゲート５１に直交させて配置したことにより拡散層の面積が増加し、ジャンクション容量が増加する。その結果、ＰＭＯＳトランジスタ１０２におけるドレインの寄生容量Ｃ２が増加する（図１６参照）。

例えば、オン抵抗Ｒｏｎ＝４．６ｋΩとする。また、ＰＭＯＳトランジスタ１０１の寄生容量Ｃ１を０．４７［ｆＦ］、ＰＭＯＳトランジスタ１０２の寄生容量Ｃ２＝０．５４［ｆＦ］であるとする。この場合、ＰＭＯＳトランジスタ１０１の時定数はτ１＝２．１６［ｐｓ］、ＰＭＯＳトランジスタ１０２の時定数はτ２＝２．４８［ｐｓ］となりτ２の信号はτ１より遅延する。

ドレイン側においては、トランジスタのオン抵抗Ｒｏｎがドレイン配線の寄生抵抗値Ｒ３、Ｒ４よりも大きく、寄生抵抗値Ｒ３、Ｒ４はトランジスタの応答性能に与える影響は小さいといえる。しかし、ドレイン領域５４のビア５５までも横置きにすると、ジャンクション容量の増加が応答性能に与える影響が大きく、信号チャージ速度に影響する。トランジスタを含む電子回路の性能を測る際の指標として、どの程度の遅延で供給された信号に応答できるか（信号をチャージできるか）が重要である。

そのため、ドレイン領域５４に接続されるビア５５に関しては、図１４に示すようにゲート５１に対して長辺側を直交して配置するのではなく、ジャンクション容量が増加しないようにゲート５１に対して長辺側を平行する配置の方が特性がよい。従って、ソース領域５３に接続されるビア５７に限りゲート５１に対して横置き（直交）にする第１の実施形態に係るＰＭＯＳトランジスタ１００の方が、ビアを全てゲートに対して横置きにするＰＭＯＳトランジスタ１０２よりも品質が高くなる。

＜比較例３＞
次に、第３の比較例について説明する。

ソース側の抵抗値を低減させるため、ソース領域を拡大し、拡大されたソース領域に配置するビアを２列とすることも考えられる。具体的には、図１７に示すように、第３の比較例に係るＰＭＯＳトランジスタ１０３では、ソース領域５３に接続されるビア５７を２列にして縦置きとする構成を有している。なお、図１７においては、理解の容易のためソース配線の図示を省略しているが、実際には、ビア５７を覆うようにソース配線５８が存在する。

第１の実施形態に係るＰＭＯＳトランジスタ１００と第４の比較例に係るＰＭＯＳトランジスタ１０３のソース側の抵抗値について考える。図１７を参照すると、第４の比較例に係るＰＭＯＳトランジスタ１０３では、隣り合う列のビア５７間の拡散層抵抗が付加されるので、ソース側の抵抗値全体としては図５に示すＰＭＯＳトランジスタ１０１よりも上昇する。

図１８は、第１の実施形態に係るＰＭＯＳトランジスタ１００と第３の比較例に係るＰＭＯＳトランジスタ１０３の抵抗成分の模式図である。図１８（ａ）が第１の実施形態に係るＰＭＯＳトランジスタ１００に対応し、図１８（ｂ）が第３の比較例に係るＰＭＯＳトランジスタ１０３に対応する。なお、図１８（ｂ）において点線の枠内に示す黒丸の各ポイントＰ１〜Ｐ６は、図１７に図示するビア５７−１〜５７−６の接続点を意味する。例えば、図１７のビア５７−１は、図１８（ｂ）のポイントＰ１にてソース配線と接続されている。

図１８を参照すると、図１８（ｂ）では、ビア５７−１とビア５７−４の間の拡散層抵抗Ｆ１、ビア５７−２とビア５７−５の間の拡散層抵抗Ｆ２、ビア５７−３とビア５７−６の間の拡散層抵抗Ｆ３のそれぞれが付加されてしまう。従って、ゲート５１から離れるに伴い付加される拡散層抵抗の影響が大きくなり、例えば、ソース領域５３に接続するビアの数を増やしてもその改善効果は限定的である。

また、ソース領域５３の面積が上昇するため、第２の比較例にて説明したようにトランジスタの応答性能が悪化するため好ましくない。

以上のように、第１〜第３の比較例にて説明したビアの配置よりも、第１の実施形態に係るＰＭＯＳトランジスタ１００のビア配置の方が、多くの点で利点がある。

＜適用例＞
第１の実施形態では、ソース領域５３に接続するビア５７の長辺側をゲート５１に対して直交に配置するＰＭＯＳトランジスタ１００の適用先として、パワーゲーティング回路に用いられるＳＣＲＣドライバ３１を説明した。しかし、ＰＭＯＳトランジスタ１００の適用先はこれらに限定されるものではなく、消費電力が大きいバッファ回路や早い応答性能が要求される回路（波形を早く立ち上げたいトランジスタ）等に用いるのが好適である。

図１９は、インバータ回路の平面レイアウト図の一例を示す図である。図１９（ａ）に示すインバータ回路を実現する際に、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２のそれぞれについて、第１の実施形態にて説明したビアの配置を適用する。

図１９（ｂ）を参照すると、ＰＭＯＳトランジスタ２０１のソース領域に接続されるビア３０１はゲートに対して長辺側が直交するように配置されている。同様に、ＮＭＯＳトランジスタ２０２のソース領域に接続されるビア３０２はゲートに対して長辺側が直交するように配置されている。このような構成を持つインバータ回路は、消費電力の大きい回路や高い応答性能が要求される回路に用いるのが好適である。

あるいは、図２０（ｂ）に示すように、複数のゲートにより１つのトランジスタを構成する場合（Ｗサイズの分割レイアウトの場合）であっても、ソース領域に接続されるビア３０１やビア３０２をゲートに対して長辺側が直交するように配置すれば、ソース側の抵抗値を下げる効果が得られる。

さらには、否定論理積回路（ＮＡＮＤ）や否定論理和回路（ＮＯＲ）の性能向上を図る場合には、図２１や図２２に示すように、性能を向上させたいトランジスタのソース領域に接続されるビアを縦置き（ゲートに対して並行）ではなく、横置き（ゲートに対して直交）にするのが好適である。

図２１は、否定論理積回路の平面レイアウト図の一例を示す図である。図２１では、ＰＭＯＳトランジスタ２０３、２０４のソース領域には長辺側がゲートに対して直交するようにビア３０３、３０４が接続されている。一方、ＮＭＯＳトランジスタに関しては、ＮＭＯＳトランジスタ２０５のソース領域に長辺側がゲートに対して直交するようにビア３０５が接続されている。

図２２は、否定論理和回路の平面レイアウト図の一例を示す図である。図２２では、ＰＭＯＳトランジスタ２０７のソース領域には長辺側がゲートに対して直交するようにビア３０７が接続されている。一方、ＮＭＯＳトランジスタに関しては、ＮＭＯＳトランジスタ２０９、２１０のソース領域に長辺側がゲートに対して直交するようにビア３０９、３１０が接続されている。

ソース領域に接続されるビアがゲートに対して横置きされたトランジスタの性能は向上するため、多くの論理回路にこのようなトランジスタを適用することで回路の特性を向上できると考えられる。しかし、ソース領域に横長のビアを配置するため、ソース領域が横方向に広がり、トランジスタの面積が大きくなる。そのため、トランジスタの個数が増加すれば、基板面積に対する影響が大きくなる。そのため、トランジスタの特性を向上させつつ、面積に対するインパクトを小さくするため、パワーゲーティング回路（含むＳＣＲＣ回路）、バッファ回路等、通常の論理素子よりも電流消費の大きい回路や、動作速度が重視される回路に限定的に適用することが好ましい。この場合、ソース、ドレイン共に縦長のコンタクトが設けられたトランジスタと、ソースは横長、ドレインは縦長のコンタクトがそれぞれ設けられたトランジスタとが、併存することになる。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１ 半導体装置
１１ クロック入力回路
１２ ＦＩＦＯ回路
１３ コマンド入力回路
１４ コマンドデコード回路
１５ ロウデコーダ
１６ａ、１６ｂ カラムデコーダ
１７ リフレッシュ制御回路
１８ モードレジスタ
１９ 入出力回路
２０ アドレス入力回路
２１ アドレスラッチ回路
２２ メモリセルアレイ
２３ａ、２３ｂ メモリ領域
２４ センスアンプ
２５ 内部電源発生回路
２６ パワーゲーティング制御部
３１ ＳＣＲＣドライバ
３２ 主電源線
３３ 擬似電源線
３４ ＮＡＮＤ回路
３５ 前段インバータ回路
３６ 最終段インバータ回路
３７ 主接地線
４１、４３、１００〜１０３、２０１、２０３、２０４、２０７、２０８ ＰＭＯＳトランジスタ
４２ ４４、２０２、２０５、２０６、２０９、２１０ ＮＭＯＳトランジスタ
５１、５１ａ、５１ｂ ゲート
５２ Ｎウェル（Ｎ型拡散層）
５３、５３ａ、５３ｂ ソース領域
５４ ドレイン領域
５５、５７、５７−１〜５７−６、５７ａ、５７ｂ、３０１〜３１０ ビア
５６ ドレイン配線
５８、５８ａ、５８ｂ ソース配線
６１ ゲート絶縁膜
６２ 層間絶縁膜

Claims (7)

1. 第１の拡散層と、
   第２の拡散層と、
   前記第１及び第２の拡散層に挟まれ第１の方向に延在する第１のチャネル領域と、
   前記第１のチャネル領域上にゲート絶縁膜を介して前記第１の方向に延在するように形成された第１のゲート電極と、
   前記第１の拡散層、第２の拡散層及び前記第１のゲート電極を覆うように形成された層間絶縁膜と、
   前記第１の拡散層とコンタクトするように前記層間絶縁膜中に形成された第１のコンタクトであって、前記第１の方向の長さが前記第１の方向と直交する第２の方向の長さよりも長く形成された第１のコンタクトと、
   前記第２の拡散層とコンタクトするように前記層間絶縁膜中に形成された第２のコンタクトであって、前記第１の方向の長さが前記第２の方向の長さよりも短く形成された第２のコンタクトと、
   を備える半導体装置。
2. 前記第２のコンタクトの数は、前記第１のコンタクトの数よりも多い請求項１の半導体装置。
3. 前記第１のコンタクトの形状と前記第２のコンタクトの形状は一致する請求項１又は２の半導体装置。
4. 前記第１のコンタクトと接続される第１の金属配線と、
   前記第２のコンタクトと接続される第２の金属配線と、
   をさらに備える請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第２の拡散層の前記第２の方向の長さは、前記第１の拡散層の前記第２の方向の長さよりも長い請求項１乃至４のいずれか一項に記載の半導体装置。
6. 第３の拡散層と、
   前記第１及び第３の拡散層に挟まれ前記第１の方向に延在する第２のチャネル領域と、
   前記第２のチャネル領域上にゲート絶縁膜を介して前記第１の方向に延在するように形成された第２のゲート電極と、
   前記第３の拡散層とコンタクトするように前記層間絶縁膜中に形成された第３のコンタクトであって、前記第１の方向の長さが前記第２の方向の長さよりも短く形成された第３のコンタクトと、
   をさらに備える請求項１乃至５のいずれか一項に記載の半導体装置。
7. 請求項１乃至６のいずれか一項に記載の半導体装置を含み、ドライバ回路、インバータ回路、否定論理積回路及び否定論和回路のうち少なくとも１つの回路をなす半導体回路。