JP2010129144A

JP2010129144A - 半導体記憶装置

Info

Publication number: JP2010129144A
Application number: JP2008305042A
Authority: JP
Inventors: Takaaki Nakazato; 高明中里
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-11-28
Filing date: 2008-11-28
Publication date: 2010-06-10

Abstract

【課題】チップ面積の増加を抑制しつつ読み出し/書き込みを高速化することができる半導体記憶装置を実現する。
【解決手段】本発明の半導体記憶装置は、１組のビット線対（ＢＬ、/ＢＬ）に接続され、ビット線対に沿って１列に配置された複数のメモリセル１１０〜１１ｎと、ビット線対に接続され、メモリセル１１０〜１１ｎが配置されたメモリセル領域２１に近接したダミーセル領域２２に配置された読み出し/書き込み加速回路２２を有することを特徴とする半導体記憶装置を有する。
【選択図】図１

Description

本発明は、システムＬＳＩで使用される半導体記憶装置に関する。

システムＬＳＩ（Large Scale Integrated circuit）では、様々な記憶容量、ワード数、ビット数の半導体記憶装置が使用されている。これら半導体記憶装置には、共通の単位ブロックから任意の構成のメモリマクロが生成できるように用意されたＳＲＡＭマクロが使用されている。このような従来の半導体記憶装置では、製造プロセス技術の微細化に伴う素子の寸法変動の影響、いわゆるマイクロローディング効果を低減するため、ＳＲＡＭマクロにおけるメモリセルアレイのメモリセル領域周辺部にダミーセルが配置されたダミーセル領域が設けられている。

一方、このような従来の半導体記憶装置において、ＳＲＡＭセル（メモリセル）からビット線対に転送された相補信号（読み出しデータ）は、メモリセルアレイ外部に配置された読み出し回路により増幅されて半導体記憶装置の外部に出力される。半導体記憶装置からの読み出し動作を高速化するためには読み出し回路でのタイミングをできるだけ速くすることが望ましいが、タイミングが速すぎるとビット線対から読み出し回路に供給される入力電位差が不十分となり、半導体記憶装置が誤動作してしまうことになる。したがって、半導体記憶装置の高速動作のためには、半導体記憶装置の記憶容量に応じた最適なタイミングの設定が必要であった（例えば、「特許文献１」を参照。）。

しかしながら、従来の半導体記憶装置では、大容量になるとメモリセルからの読み出しセル電流がビット線の容量に比べ相対的に小さくなるため、メモリセルごとのセル電流のばらつきが相対的に大きくなり、半導体記憶装置の記憶容量に合わせて最適なタイミングを設定する方法では高速化が難しいという問題があった。すなわち、メモリセルごとのセル電流のばらつきが大きいと、読み出し時のビット線波形が鈍り、読み出し速度のメモリセルごとのばらつきも増加するため、読み出し回路におけるタイミングのワースト値が極端に遅くなるという問題があった。

また、読み出し速度のメモリセルごとのばらつきを小さくするため、ビット線対を短く分割する、つまり、メモリセルアレイの分割数を多くするとその分だけ必要なダミーセル領域が増加し、チップ面積への影響が無視できなくなるという問題があった。
特開２００７−２５００２０号公報

本発明は、チップ面積の増加を抑制しつつ読み出し/書き込みを高速化することができる半導体記憶装置を提供する。

本発明の一態様によれば、１組のビット線対に接続され、前記ビット線対に沿って１列に配置された複数のメモリセルと、前記ビット線対に接続され、前記複数のメモリセルが配置されたメモリセル領域に近接したダミーセル領域に配置された読み出し/書き込み加速手段を有することを特徴とする半導体記憶装置が提供される。

本発明によれば、ビット線対における読み出し/書き込み速度のばらつきを抑制することができるので、メモリセルに対するアクセスを高速化することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例に係わる半導体記憶装置を示す回路図である。ここでは、説明のために、１対のビット線（ＢＬ、/ＢＬ）に接続されたメモリセルとその読み出し/書き込みにかかわる部分を示した。

本発明の実施例に係わる半導体記憶装置は、（ｎ＋１）個のメモリセル１１０〜１１ｎ、読み出し/書き込み加速回路１２（以下、「Ｒ/Ｗ加速回路１２」という。）、およびドミノＲ/Ｗ回路１３を備えている。

メモリセル１１０〜１１ｎ、Ｒ/Ｗ加速回路１２、およびドミノＲ/Ｗ回路１３は平行に配置された１対のビット線ＢＬ、/ＢＬ（以下、「ビット線対」とも言う。）に接続され、メモリセル１１０〜１１ｎはメモリセル領域２１に配置され、Ｒ/Ｗ加速回路１２はダミーセル領域２２に配置され、ドミノＲ/Ｗ回路１３は周辺回路領域２３に配置されている。

ダミーセル領域２２はメモリセル領域２１に近接して配置され、周辺回路領域２３はダミーセル領域２２を挟んでメモリセル領域２１に対向して配置されている。

メモリセル１１０〜１１ｎはビット線対に沿って順次稠密に配置され、Ｒ/Ｗ加速回路１２はメモリセル１１０に近接して配置され、ドミノＲ/Ｗ回路１３はビット線対の一端に接続されている。

また、メモリセル領域２１にはビット線対に直交する方向に（ｎ＋１）本のワード線（以下、「ｗｌ＜０＞〜＜ｎ＞」という。）が配置され、メモリセル１１０〜１１ｎはそれぞれ対応するｗｌ＜０＞〜＜ｎ＞に接続されている。

さらに、ダミーセル領域２２にはビット線対に直交する方向にセンス信号線（以下、「ａｃｌ」という。）が配置され、Ｒ/Ｗ加速回路１２はａｃｌに接続されている。

メモリセル１１０〜１１ｎは、それぞれ２個のｐ型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」という。）と４個のｎ型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」という。）で構成されたいわゆる６ＴｒタイプのＳＲＡＭセルであり、ビット線対の相補的な信号に基づいて、１ビットのデータが記憶される。

例えば、メモリセル１１０は、図１に示したように、２個のＰＭＯＳ（ｍ５０およびｍ６０）と４個のＮＭＯＳ（ｍ１０〜ｍ４０）で構成され、ｍ１０のドレインはＢＬに接続され、ｍ１０のゲートはｗｌ＜０＞に接続され、ｍ２０のドレインは/ＢＬに接続され、ｍ２０のゲートはｗｌ＜０＞に接続され、ｍ３０のドレインはｍ１０のソースに接続され、ｍ３０のソースは接地電位（以下、「Ｖｓｓ」という。）に接続され、ｍ４０のドレインはｍ２０のソースに接続され、ｍ４０のソースはＶｓｓに接続され、ｍ５０のドレインはｍ３０のドレインに接続され、ｍ５０のソースは電源電位（以下、「Ｖｄｄ」という。）に接続され、ｍ５０のゲートはｍ３０のゲートおよびｍ４０のドレインに接続され、ｍ６０のドレインはｍ４０のドレインに接続され、ｍ６０のソースはＶｄｄに接続され、ｍ６０のゲートはｍ４０のゲートおよびｍ２０のドレインに接続されている。

メモリセル１１ｎはメモリセル１１０と同様の構成である。メモリセル１１ｎとメモリセル１１０との違いは、ｍ１ｎおよびｍ２ｎのゲートがｗｌ＜ｎ＞に接続されていることである。

Ｒ/Ｗ加速回路１２は２個のＰＭＯＳ（ｍ５ｄおよびｍ６ｄ）と４個のＮＭＯＳ（ｍ１ｄ〜ｍ４ｄ）で構成され、ｍ１ｄのドレインおよびソースはＢＬに接続され、ｍ２ｄのドレインおよびソースは/ＢＬに接続され、ｍ３ｄのドレインはＢＬに接続され、ｍ３ｄのソースはａｃｌに接続され、ｍ４ｄのドレインは/ＢＬに接続され、ｍ４ｄのソースはａｃｌに接続され、ｍ５ｄのドレインはｍ３ｄのドレインに接続され、ｍ５ｄのソースはＶｄｄに接続され、ｍ５ｄのゲートはｍ３ｄのゲートおよびｍ４ｄのドレインに接続され、ｍ６ｄのドレインはｍ４ｄのドレインに接続され、ｍ６ｄのソースはＶｄｄに接続され、ｍ６ｄのゲートはｍ４ｄのゲートおよびｍ３ｄのドレインに接続されている。

また、Ｒ/Ｗ加速回路１２は、マイクロローディング効果を抑制するためにメモリセル領域２１の周囲に配置されていた従来のダミーセルの下地パターン（拡散層およびゲート層などのレイアウトパターン。）をそのまま利用している。特に、ｍ１ｄ〜ｍ６ｄのソースおよびドレインを形成する拡散層、およびｍ１ｄ〜ｍ６ｄのゲートを形成するポリシリコン配線からなるゲート層は、マイクロローディング効果の影響が大きいためメモリセル１１０〜１１ｎのそれらと同じ形状のレイアウトパターンが同じピッチで配置されている。

したがって、Ｒ/Ｗ加速回路１２の下地パターンはメモリセル１１０〜１１ｎと同じ形状になっており、Ｒ/Ｗ加速回路１２のレイアウトブロックはメモリセル１１０〜１１ｎと同じブロックサイズになっている。このため、Ｒ/Ｗ加速回路１２によるチップサイズへの影響はない。

図１で注意することは、ｍ１ｄおよびｍ２ｄのゲートがフローティングになっており、ｍ１ｄのソースおよびドレインがＢＬに接続され、ｍ２ｄのソースおよびドレインが/ＢＬに接続されていることである。これは、上述したマイクロローディング効果抑制のためにメモリセル１１０〜１１ｎの下地パターンをそのまま利用していることによる。

ドミノＲ/Ｗ回路１３は、周辺回路領域２３に設けられたメインの読み出し/書き込み回路であり、Ｒ/Ｗ加速回路１２から相対的に遠く離れて配置されている。

次に、上述した構成を持つ半導体記憶装置の動作について説明する。
図２は、本発明の実施例に係わる半導体記憶装置の動作を示す波形図である。ここでは、一例として、メモリセル１１０〜１１ｎからの読み出し動作にかかわる部分を示した。

ＷＬは、ｗｌ＜０＞〜＜ｎ＞のうち選択されたワード線の波形を示している。また、ここでは、ＢＬが“Ｌｏｗ”になるようなデータがＷＬで選択されたメモリセルから読み出される場合を示した。

まず、時刻Ｔ１でＷＬが“Ｌｏｗ”から“Ｈｉｇｈ”にされると、ＢＬからメモリセルへ電流が流れＢＬの電位が低下し始める。このＢＬの電位低下は、メモリセルごとの電荷供給能力のばらつき、選択されたメモリセルの位置、およびビット線対の配線容量のばらつきなどにより大きくばらつく。

次に、時刻Ｔ２でａｃｌが“Ｈｉｇｈ”から“Ｌｏｗ”にされると、Ｒ/Ｗ加速回路１２が活性化され、ビット線対がセンスされる。Ｔ２は、上述したＢＬの電位低下のばらつき（±５σ）を考慮して設定される。具体的にはビット線対の電位差が〜１００ｍＶになった時点でＲ/Ｗ加速回路１２が活性化されるよう設定される。

Ｒ/Ｗ加速回路１２の活性化によりＢＬは急激に“Ｌｏｗ”にセンスされ、ＢＬの端に接続されたドミノＲ/Ｗ回路１３で十分にビット線間の電位差がついた時点でメインのドミノＲ/Ｗ回路１３が活性化されセンスされる。

このように、Ｒ/Ｗ加速回路１２を使用することで、ＢＬへの読み出し時間のばらつき（Ｔａ〜Ｔｂ：＠±５σ）を小さく押さえることができ、配線容量が大きいＢＬの端に接続されたドミノＲ/Ｗ回路１３でのセンスタイミングを大幅に短縮することができ、高速なデータ読み出しが可能になる。

また、図示していないが、書き込み動作に対してもＲ/Ｗ加速回路１２を使用することで、書き込み時間を短縮することができ、また、ドミノＲ/Ｗ回路１３における書き込みドライバのトランジスタサイズを小さくすることができる。

上記実施例によれば、ビット線対（ＢＬ、/ＢＬ）における読み出し/書き込み速度のばらつきを抑制することができるので、メモリセル１１０〜１１ｎに対するアクセスを高速化することができる。

また、上記実施例によれば、ドミノＲ/Ｗ回路１３における書き込みドライバのトランジスタサイズを小さくすることができる。

上述の実施例では、ドミノＲ/Ｗ回路１３は１対のビット線対（ＢＬ、/ＢＬ）に接続されているとしたが、本発明はこれに限られるものではなく、複数のビット線対が選択回路を介して１つのドミノＲ/Ｗ回路１３に接続されたいわゆるマルチカラム構成にも適用可能である。この場合、非選択カラムでもＲ/Ｗ加速回路１２を動作させることで、非選択のビット線対が安定するという効果もある。

また、上述の実施例では、Ｒ/Ｗ加速回路１２のｍ１ｄおよびｍ２ｄのソース、ドレインをショートしてｍ３ｄのドレインをＢＬに接続し、ｍ４ｄのドレインを/ＢＬに接続しているが、本発明はこれに限られるものではなく、例えば、ｍ１ｄおよびｍ２ｄのソース、ドレインをそれぞれショートする替わりに、図３に示したように、ｍ１ｄおよびｍ２ｄのゲートをＶｄｄに接続してｍ１ｄおよびｍ２ｄを常にオン状態にし、ｍ３ｄのドレインとＢＬを電気的に接続し、ｍ４ｄのドレインと/ＢＬを電気的に接続する構成にしても良い。このようにすれば、メモリセル１１０〜１１ｎの下地パターンをそのまま利用した同様の効果を得ることができる。

本発明の実施例に係わる半導体記憶装置を示す回路図。本発明の実施例に係わる半導体記憶装置の動作を示す波形図。本発明の実施例に係わる半導体記憶装置における別の読み出し/書き込み加速回路１２を示す回路図。

符号の説明

１１０〜１１ｎメモリセル
１２読み出し/書き込み加速回路（Ｒ/Ｗ加速回路）
１３ドミノＲ/Ｗ回路
２１メモリセル領域
２２ダミーセル領域
２３周辺回路領域
ＢＬ、/ＢＬビット線
ｗｌ＜０＞〜ｗｌ＜ｎ＞ワード線

Claims

１組のビット線対に接続され、前記ビット線対に沿って１列に配置された複数のメモリセルと、
前記ビット線対に接続され、前記複数のメモリセルが配置されたメモリセル領域に近接したダミーセル領域に配置された読み出し/書き込み加速手段を有することを特徴とする半導体記憶装置。
前記読み出し/書き込み加速手段は、前記ビット線対に直交する方向のレイアウト幅が前記メモリセルのレイアウト幅と同じであることを特徴とする請求項１に記載の半導体記憶装置。
前記読み出し/書き込み加速手段のレイアウトパターンは、前記メモリセルのレイアウトパターンと同じ形状であることを特徴とする請求項１に記載の半導体記憶装置。
前記読み出し/書き込み加速手段は、
ドレインが前記ビット線対の一方に接続され、ゲートが電源に接続された第１のｎ型ＭＯＳトランジスタと、
ドレインが前記ビット線対の他方に接続され、ゲートが電源に接続された第２のｎ型ＭＯＳトランジスタと、
ドレインが前記第１のｎ型ＭＯＳトランジスタのソースに接続され、ソースがセンス信号線に接続された第３のｎ型ＭＯＳトランジスタと、
ドレインが前記第２のｎ型ＭＯＳトランジスタのソースに接続され、ソースがセンス信号線に接続された第４のｎ型ＭＯＳトランジスタと、
ドレインが前記第３のｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ゲートが前記第３のｎ型ＭＯＳトランジスタのゲートおよび前記第４のｎ型ＭＯＳトランジスタのドレインに接続された第１のｐ型ＭＯＳトランジスタと、
ドレインが前記第４のｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ゲートが前記第４のｎ型ＭＯＳトランジスタのゲートおよび前記第３のｎ型ＭＯＳトランジスタのドレインに接続された第２のｐ型ＭＯＳトランジスタを有することを特徴とする請求項１に記載の半導体記憶装置。
前記読み出し/書き込み加速手段は、
ドレインおよびソースが前記ビット線対の一方に接続された第１のｎ型ＭＯＳトランジスタと、
ドレインおよびソースが前記ビット線対の他方に接続された第２のｎ型ＭＯＳトランジスタと、
ドレインが前記第１のｎ型ＭＯＳトランジスタのソースに接続され、ソースがセンス信号線に接続された第３のｎ型ＭＯＳトランジスタと、
ドレインが前記第２のｎ型ＭＯＳトランジスタのソースに接続され、ソースがセンス信号線に接続された第４のｎ型ＭＯＳトランジスタと、
ドレインが前記第３のｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ゲートが前記第３のｎ型ＭＯＳトランジスタのゲートおよび前記第４のｎ型ＭＯＳトランジスタのドレインに接続された第１のｐ型ＭＯＳトランジスタと、
ドレインが前記第４のｎ型ＭＯＳトランジスタのドレインに接続され、ソースが電源に接続され、ゲートが前記第４のｎ型ＭＯＳトランジスタのゲートおよび前記第３のｎ型ＭＯＳトランジスタのドレインに接続された第２のｐ型ＭＯＳトランジスタを有することを特徴とする請求項１に記載の半導体記憶装置。