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JP2015505160A - 低減されたトランジスタリーク電流のためのゲート丸め - Google Patents

低減されたトランジスタリーク電流のためのゲート丸め Download PDF

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JP2015505160A JP2014546267A JP2014546267A JP2015505160A JP 2015505160 A JP2015505160 A JP 2015505160A JP 2014546267 A JP2014546267 A JP 2014546267A JP 2014546267 A JP2014546267 A JP 2014546267A JP 2015505160 A JP2015505160 A JP 2015505160A
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Abstract

トランジスタの実効チャネル長を増加させるために、したがってトランジスタに関連するリーク電流および静的電力消費を低減するために、ゲート丸め製造技法が実装され得る。トランジスタは、ソース領域とドレイン領域とを含む基板領域を備える。トランジスタはまた、主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域を備えることができる。１つまたは複数のゲート先端の各々は、主ゲート部分の側部に沿った適切な位置において形成される。製造中に、主ゲート領域とゲート先端の各々との間の接合は、対応するゲート丸め領域を形成するために丸め形状をとる。ゲート丸め領域はゲート領域の平均長とトランジスタの実効チャネル長とを増加させる。

Description

本発明の主題の実施形態は、一般に半導体製造の分野に関し、より詳細には、低減されたトランジスタリーク電流（leakage current）のためのゲート丸め（gate rounding）に関する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）は、一般にリーク電流に関連する。理想的には、ＭＯＳＦＥＴは、ＭＯＳＦＥＴがオフ状態にバイアスされるとき（たとえば、ＭＯＳＦＥＴのゲート端子とソース端子との間にバイアス電圧が印加されないとき）、電流を伝導しない。しかしながら、実際には、ＭＯＳＦＥＴは、（ＭＯＳＦＥＴのソース領域とドレイン領域とが実装された）基板を介した、ソース領域とドレイン領域との間の逆バイアスリークために、リーク電流を生成する。リーク電流は、ＭＯＳＦＥＴに電力（「静的電力」）を浪費させ得る。いくつかの事例では、静的電力消費が、ＭＯＳＦＥＴを備える集積回路の総電力消費の３０％を占めることがある。静的電力消費は、（特にバッテリー電源式ポータブル電子デバイスにおいて）不要な熱を生成することがあり、電力を消耗し得る。
いくつかの実施形態では、トランジスタは、ソース領域とドレイン領域とを含む基板領域を備える。トランジスタはまた、主ゲート部分と、１つまたは複数のゲート先端（gate tip）と、１つまたは複数の対応するゲート丸め（gate-rounded）部分とを含むゲート領域を備える。１つまたは複数のゲート先端の各々は主ゲート部分の１つの端部において形成される。１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、ゲート領域は、ポリシリコン主ゲート部分と、１つまたは複数のポリシリコゲート先端と、１つまたは複数の対応するポリシリコンゲート丸め部分とを備えるポリシリコンゲート領域である。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。
いくつかの実施形態では、所定の長さおよび所定の距離は、ゲート領域製造プロセスと、トランジスタを備える集積回路の幾何学的設計レイアウトと、トランジスタに関連する最小フィーチャ（feature）サイズと、集積回路に関連する１つまたは複数の設計ルールとのうちの少なくとも１つに基づいて決定される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は基板領域に実質的に平行である。
いくつかの実施形態では、主ゲート部分は、基板領域の上に形成された主ゲート部分の一部と、第１の端部と、第２の端部とを備える。第１および第２の端部は基板領域に実質的に直角に形成され、１つまたは複数のゲート先端は、端部のうちの１つにおいて形成され、基板領域に実質的に平行である。ゲート領域は、基板領域上に形成されたゲート酸化物部分上に形成される。
いくつかの実施形態では、トランジスタは、基板領域とゲート領域との間に形成されたゲート酸化物部分をさらに備える。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端は第１のゲート先端を備え、第１のゲート先端は主ゲート部分の第１の端部において形成される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備え、１つまたは複数のゲート先端は第１のゲート先端と第２のゲート先端とを備える。第１のゲート先端と第２のゲート先端とが主ゲート部分の第１の端部において形成されるか、または第１のゲート先端が主ゲート部分の第１の端部において形成され、第２のゲート先端が主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備え、１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端とを備える。第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端は主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備え、１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端と、第４のゲート先端とを備える。第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端と第４のゲート先端とは主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々について、ゲート先端と主ゲート部分との間のゲート丸め領域は、トランジスタに関連する実効チャネル長を増加させる基板領域の一部分にわたって拡大する。
いくつかの実施形態では、トランジスタに関連する実効チャネル長は、トランジスタに関連する平均ゲート長である。平均ゲート長は、１つまたは複数のゲート丸め部分によって覆われ覆われる基板領域の第１の部分に関連する第１のゲート長と、１つまたは複数のゲート丸め部分によって覆われ覆われない基板領域の第２の部分に関連する第２のゲート長とに少なくとも部分的に基づいて計算される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々について、ゲート先端の長さの増加が、トランジスタに関連する実効チャネル長を増加させ、ゲート先端と基板領域との間の距離の減少が、トランジスタに関連する実効チャネル長を増加させる。
いくつかの実施形態では、トランジスタは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
いくつかの実施形態では、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソース領域とドレイン領域とを含む基板領域、および主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域を備える。主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々は、ＭＯＳＦＥＴを備える集積回路の設計レイアウトにおける構成要素間の対応する１つまたは複数の空隙内に形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々の長さは、ゲート先端がその中に形成された空隙の長さに少なくとも部分的に基づいて決定される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々は基板領域までの異なる長さおよび異なる距離に関連する。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端は第１のゲート先端を備え、第１のゲート先端は主ゲート部分の端部のうちの１つにおいて形成されるか、１つまたは複数のゲート先端は第１のゲート先端と第２のゲート先端とを備え、第１のゲート先端は主ゲート部分の第１の端部において形成され、第２のゲート先端は主ゲート部分の第２の端部において形成されるか、１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端とを備え、第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端は主ゲート部分の第２の端部において形成されるか、または１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端と、第４のゲート先端とを備え、第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端と第４のゲート先端とは主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、集積回路が複数のトランジスタを備え、複数のトランジスタの各々は、ソース領域とドレイン領域とを含む基板領域、および主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域を備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部において形成され、１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、複数のトランジスタの各々について、トランジスタの主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。
いくつかの実施形態では、複数のトランジスタの各々について、１つまたは複数のゲート先端の各々は、集積回路の設計レイアウトにおける構成要素間の対応する１つまたは複数の空隙内に形成される。
いくつかの実施形態では、複数のトランジスタの各々について、１つまたは複数のゲート先端の各々の長さは、ゲート先端がその中に形成された空隙の長さに少なくとも部分的に基づいて決定される。
いくつかの実施形態では、方法が、集積回路のトランジスタの基板領域上にゲート酸化物層を形成することであって、基板領域がソース領域とドレイン領域とを備える、形成することと、トランジスタのゲート酸化物層上にゲート材料を堆積させることと、トランジスタのゲート領域を形成するためにトランジスタの基板領域からゲート材料と対応するゲート酸化物層との一部分を除去することとを備える。ゲート領域は、主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部において形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、トランジスタのゲート領域を形成するためにトランジスタの基板領域からゲート材料と対応するゲート酸化物層との一部分を前記除去することは、トランジスタの基板領域からゲート材料と対応するゲート酸化物層との一部分を除去し、主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含む、トランジスタのゲート領域を形成するために、ゲート製造マスクを適用することを備える。
いくつかの実施形態では、１つまたは複数のゲート先端の各々は、主ゲート部分と、集積回路の１つまたは複数の構成要素との間の対応する空隙内に形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々について、ゲート先端の長さは、ゲート先端がその中に形成された空隙の長さに少なくとも部分的に基づいて決定される。
いくつかの実施形態では、ゲート先端の長さの増加が、トランジスタに関連する実効チャネル長を増加させ、ゲート先端と基板領域との間の距離の減少が、トランジスタに関連する実効チャネル長を増加させる。
添付の図面を参照することによって、本実施形態はより良く理解され得、多数の目的、特徴、および利点が当業者に明らかになり得る。
ＭＯＳＦＥＴによって生成されるリーク電流を最小限に抑えるためにゲート丸めプロセスを採用するＭＯＳＦＥＴの例示的な概念図。 ＭＯＳＦＥＴの実効チャネル長に影響を及ぼすゲート丸めパラメータを含むＭＯＳＦＥＴの例示的な概念図。 ３つのゲート先端を備えるＭＯＳＦＥＴの例示的な概念図。 ４つのゲート先端を備えるＭＯＳＦＥＴの例示的な概念図。 ＭＯＳＦＥＴに関連する実効チャネル長とゲート先端の長さとの間の関係を示す例示的なグラフ。 ＭＯＳＦＥＴに関連する実効チャネル長と、ゲート先端と基板領域との間の距離との間の関係を示す例示的なグラフ。 ＭＯＳＦＥＴに関連する実効チャネル長とＭＯＳＦＥＴによって生成されるリーク電流との間の関係を示す例示的なグラフ。 ゲート丸めプロセスを使用して製造されたＭＯＳＦＥＴを使用した例示的なインバータレイアウトを示す図。 ゲート丸めプロセスを含む例示的なトランジスタ製造動作を示す流れ図。
以下の説明は、本発明の主題の技法を実施する例示的なシステム、方法、技法、構造、および回路要素を含む。ただし、説明する実施形態は、これらの具体的な詳細なしに実施され得ることを理解されたい。たとえば、例では、ＭＯＳＦＥＴのゲート領域を製造するためにポリシリコン材料が採用されることに言及するが、他の実施形態では、ＭＯＳＦＥＴのゲート領域を製造するために他の適切な材料（たとえば、金属）が採用され得る。例では、ＭＯＳＦＥＴにおけるリーク電力を低減するためのゲート丸め技法について説明するが、他の実施形態では、ゲート丸め技法は、他の適切なトランジスタ（たとえば、接合型電界効果トランジスタ（ＪＦＥＴ：junction field effect transistor）など）におけるリーク電流を低減するために適用され得る。他の事例では、説明を不明瞭にしないために、よく知られている構造および技法を詳細に図示していない。
ＭＯＳＦＥＴにおけるリーク電流によって生じる静的電力消費は、（ＭＯＳＦＥＴを備える）集積回路に供給される電力の不要な消耗をもたらすことがある。さらに、ＭＯＳＦＥＴのサイズが減少するにつれて、ＭＯＳＦＥＴによって生成されるリーク電流は増加する。これにより、ＭＯＳＦＥＴおよび集積回路の静的電力消費が増加することがある。ＭＯＳＦＥＴによって生成されるリーク電流を低減し、静的電力消費を低減するためのいくつかの既存の技法は、高しきい値ＭＯＳＦＥＴ設計または長チャネルＭＯＳＦＥＴ設計を含む。高しきい値ＭＯＳＦＥＴ設計は、製造のために１つまたは複数の追加のマスクを必要とする高しきい値ＭＯＳＦＥＴを利用することができる。したがって、高しきい値ＭＯＳＦＥＴ設計を実装することは、ＭＯＳＦＥＴ設計および製造のコストを増加させることがある。長チャネルＭＯＳＦＥＴ設計は、ゲート領域の長さを増加させることによって、チャネル長を増加させる（すなわち、ＭＯＳＦＥＴのソース領域とドレイン領域との間の距離を増加させる）ことを試みる。しかしながら、ゲート領域（およびチャネル長）の増加に適応するために、長チャネルＭＯＳＦＥＴ設計は、より大きい面積を必要とし得、それにより、コストが増加し、集積回路におけるあまりに多くのダイ面積が利用され得る。
ＭＯＳＦＥＴの実効チャネル長を増加させるために、したがってＭＯＳＦＥＴに関連するリーク電流および静的電力消費を低減するために、ＭＯＳＦＥＴ設計および製造においてゲート丸め技法が実装され得る。ゲート丸め技法によれば、従来のＭＯＳＦＥＴにおけるゲート領域（「主ゲート領域」）とともに、ポリシリコン（またはゲート領域を構成するために採用される他の材料）の１つまたは複数のセグメントが置かれ得る。主ゲート領域とともに置かれた１つまたは複数のセグメントを、本明細書では「ゲート先端」と呼ぶ。製造中に、主ゲート領域とゲート先端の各々との間の接合は丸め形状（「ゲート丸め領域」）をとる。ゲート丸め領域はＭＯＳＦＥＴのゲート領域の平均長を増やし、したがって、ＭＯＳＦＥＴに関連する実効チャネル長が増加する。ＭＯＳＦＥＴに関連する実効チャネル長の増加はＭＯＳＦＥＴのリーク電流および静的電力消費の減少を引き起こす。ＭＯＳＦＥＴの実効チャネル長を増加させるためにゲート丸め技法を採用することは、ＭＯＳＦＥＴを設計および製造することに関連するコストおよび面積を減らすことができる。ゲート丸め技法は、集積回路の設計レイアウトにおける空隙（または空きスペース）内のゲート先端を実装し、したがって、設計レイアウトによって利用される面積の量が増加しないことを保証する。
図１Ａは、リーク電流を最小限に抑えるためにゲート丸めプロセスを採用するＭＯＳＦＥＴ１００の例示的な概念図（上面図）である。ＭＯＳＦＥＴ１００は、基板領域１０２と、（以下で説明するようにセグメント１０４、１０８、１１０、１１２、および１１４によって表される）ゲート領域とを備える。図１Ａでは、ゲート領域を表すために、斜めのハッチが使用される。基板領域１０２はソース領域１１８とドレイン領域１２０とを備える。ソース領域１１８およびドレイン領域１２０は、基板領域１０２と比較して、両方とも逆にドープされた領域である。ＮチャネルＭＯＳＦＥＴの一例では、ソース領域１１８およびドレイン領域１２０は、Ｐ型ドープ半導体基板（たとえば、Ｐ型ドープシリコン）上のＮ型ドープ半導体領域（たとえば、Ｎ型ドープシリコン）であり得る。ゲート領域は半導体基板層１０２の上に置かれる。ゲート領域はゲート酸化物層（一般に二酸化ケイ素、図示せず）によって基板領域１０２から分離される。基板領域１０２上にあるゲート酸化物層上にゲート領域を作成するために、ポリシリコンまたは別の適切な材料が利用され得る。一般に、ソース領域１１８とドレイン領域１２０とは、図１Ａに示すようにゲート領域の両側にある。ＭＯＳＦＥＴ１００のゲート領域およびソース領域１１８の両端間に（またはゲート領域およびドレイン領域１２０の両端間に）電圧が印加されたとき、基板領域１０２を通ってソース領域１１８からドレイン領域１２０までチャネルが作成される。チャネル長は、ソース領域１１８とドレイン領域１２０との間の分離幅であり、一般にゲート領域の長さに等しい。図１Ａを参照すると、ＭＯＳＦＥＴは、現在、ＭＯＳＦＥＴのゲート領域が「主ゲート領域」１０４のみを備えるように製造される。したがって、現在の技法を用いて製造されるＭＯＳＦＥＴの（図１ＡにＬ１０６として示された）チャネル長は、一般に主ゲート領域１０４の幅である。
いくつかの実施形態では、ゲート丸めプロセスに従って、主ゲート領域１０４とともに追加のポリシリコン材料（「ゲート先端」）が置かれ得る。図１Ａに示すように、ゲート先端１０８は主ゲート領域１０４の１つの端部の左側に置かれ、ゲート先端１１０は主ゲート領域１０４の同じ端部の右側に置かれる。主ゲート領域１０４ならびにゲート先端１０８および１１０はともにＴ字形ゲート領域を形成する。以下でさらに説明するように、ゲート先端１０８および１１０は、ゲート先端と基板領域１０２との間に分離／ギャップがあるように置かれ得る。しかしながら、ＭＯＳＦＥＴのサブミクロンサイズおよび製造プロセス（たとえば、フォトリソグラフィプロセス）の欠陥のために、主ゲート領域１０４とゲート先端１０８および１１０の各々との間の接合は矩形エッジを有しないことがある。言い換えれば、主ゲート領域１０４とゲート先端１０８および１１０の各々との間の接合は、互いに９０度でないことがあるが、図１Ａに示すように丸められ得る。主ゲート領域１０４とゲート先端１０８および１１０の各々との間の接合が丸められるこのプロセスを、本明細書では「ゲート丸め」と呼ぶ。図１Ａでは、（破線によって示される）ゲート丸め領域１１２は、ゲート先端１０８と主ゲート領域１０４との接合において形成される。同様に、（破線によって示される）ゲート丸め領域１１４は、ゲート先端１１０と主ゲート領域１０４との接合において形成される。したがって、ゲート丸めを使用した製造の後に、ＭＯＳＦＥＴの実効ゲート領域は、主ゲート領域１０４と、ゲート先端１０８および１１０と、ゲート丸め領域１１２および１１４とを備える。図１Ａに示すように、ゲート丸め領域１１２および１１４は、基板領域１０２の一部分を侵食または覆うことによって、したがって主ゲート領域１０４とゲート先端１０８および１１０との間の接合の近くのゲート領域の長さを増加させることによって、ソース領域１１８とドレイン領域１２０との間のチャネルの実効長を増加させる。ゲート丸め領域１１２および１１４が基板領域１０２のいくつかの部分を覆うので、これらの覆われる部分におけるゲート領域の長さは増加するが、（ゲート丸め領域１１２および１１４によって覆われない）他の部分におけるゲート領域の長さは同じままである。したがって、覆われる部分におけるゲート長の増加のために、ゲート領域の実効長は増加する。ゲート領域の実効長はゲート領域の平均長として計算され得る。一実装形態では、ゲート領域の実効長は、ゲート丸め領域１１２および１１４によって覆われる（すなわち、ゲート長が増加した）部分におけるゲート領域の長さ、ならびにゲート丸め領域１１２および１１４によって覆われない（すなわち、ゲート長さが増加しなかった）他の部分におけるゲート領域の長さの平均として計算され得る。
最大実効チャネル長は、Ｌeff_max１１６として図１Ａに示されており、基板領域１０２の上にある（ゲート丸めの後の）ゲート領域の最も長い部分であり得る。言い換えれば、図１ＡのＭＯＳＦＥＴ１００の上面図を参照すると、最大実効チャネル長１１６は、Ａ）ゲート丸め領域１１２と基板領域１０２との上面図（視覚）交差点と、Ｂ）ゲート丸め領域１１４と基板領域１０２との上面図（視覚）交差点との間の近似距離であり得る。
図１Ａは、説明を簡単で容易にするために、複数のセグメントに分割されているＭＯＳＦＥＴ１００のゲート領域（すなわち、主ゲート領域１０４、ゲート先端１０８および１１０、ならびにゲート丸め領域１１２および１１４）を示していることに留意されたい。実際には、ＭＯＳＦＥＴ１００のゲート領域は単一の領域として構成される。したがって、主ゲート領域１０４ならびにゲート先端１０８および１１０は、単一の領域として基板領域１０２上のゲート酸化物層上に据え付けられ得る。ゲート丸め領域１１２および１１４は、本明細書で説明するようにフォトリソグラフィプロセス中に形成され得る。
図１Ｂは、ＭＯＳＦＥＴの実効チャネル長に影響を及ぼすゲート丸めパラメータを含むＭＯＳＦＥＴ１５０の例示的な概念図である。図１Ｂは、基板領域１０２と、（領域１０４、１１０、および１１４によって表される）ゲート領域とを備えるＭＯＳＦＥＴ１５０を示している。図１ＢのＭＯＳＦＥＴ１５０は、主ゲート領域１０４の１つの端部の右側に置かれた単一のゲート先端１１０を備える。したがって、図１Ａを参照しながら上記で説明したように、製造の後に、ゲート先端１１０と主ゲート領域１０４との間の接合は、ゲート丸め領域１１４（図１Ｂに図示せず）を形成するために丸められる。したがって、図１Ｂでは、実効ゲート領域は、主ゲート領域１０４と、ゲート先端１１０と、ゲート丸め領域１１４とを備える。図１Ｂはまた、ＭＯＳＦＥＴの実効チャネル長に影響を及ぼすことがあるゲート丸めパラメータを示す。ゲート丸めパラメータは、Ａ）ゲート先端１１０と基板領域１０２との間の距離（Ｌ２）１５２と、Ｂ）ゲート先端１１０の長さ（Ｒ）１５４とである。
ゲート先端１１０と基板領域１０２との間の距離１５２およびゲート先端の長さ１５４は、カスタマイズ可能であり得、製造プロセスと、幾何学的レイアウト制約と、最小フィーチャサイズと、設計ルールと、他のそのような制約とに依存し得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は、シミュレーションと他のデータ分析とに基づいて決定され得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は、ＭＯＳＦＥＴが実装される集積回路のレイアウトに応じて異なり得る。他の実装形態では、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は複数の集積回路レイアウトにわたって一定のままであり得る。一般に、固有のプロセスばらつき／物理的ばらつきのために、ゲート先端は、ほぼ所定の長さ１５４を有することがあり、基板領域１０２から実質的に所定の距離１５２において形成され得る。たとえば、ゲート先端と基板領域との間の所定の距離１５２は４０ｎｍであり得る。いくつかの実装形態では、製造の後に、ゲート先端と基板領域との間の距離は所定の距離（たとえば、４０ｎｍ）の０％から５％まで変動し得る。他の実装形態では、製造の後に、ゲート先端と基板領域との間の距離は所定の距離の５％から１０％まで変動し得る。別の例として、ゲート先端の所定の長さ１５４は６０ｎｍであり得る。いくつかの実装形態では、製造の後に、ゲート先端の長さは所定の長さ（たとえば、６０ｎｍ）の０％から５％まで変動し得る。ゲート丸め領域１１２および１１４は、対応するゲート先端と基板領域１０２との間のギャップ全体を包含しないことがあることに留意されたい。言い換えれば、ゲート先端は基板領域１０２から実質的に距離１５２において最初に堆積され得るが、ゲート丸め領域が主ゲート領域とゲート先端との接合において形成された後、ゲート先端と基板領域１０２との間の距離１５２の一部は、対応するゲート丸め領域によって覆われ得る。しかしながら、ゲート先端の端部または概してゲート先端全体は基板領域１０２からほぼ距離１５２にとどまる。
図２Ａ〜図２Ｃでさらに説明するように、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は、ＭＯＳＦＥＴに関連する実効チャネル長を変更するために変化させられ得る。
図１は、２つのゲート先端１０８および１１０と、対応する２つのゲート丸め領域１１２および１１４とを備えるＭＯＳＦＥＴ１００を示しているが、実施形態はそのように限定されないことに留意されたい。いくつかの実施形態では、ＭＯＳＦＥＴは任意の適切な数のゲート先端を備えることができる。たとえば、図１Ｂに示すように、ＭＯＳＦＥＴ１５０は、逆Ｌ字形ゲート領域を形成するために主ゲート領域の１つの端部の右（または左）側に置かれた１つのゲート先端を備えることができる。別の例として、２つのゲート先端は、逆Ｔ字形ゲート領域を形成するために主ゲート領域の１つの端部の左側および右側に置かれ得る。別の例として、第１のゲート先端および第２のゲート先端がそれぞれ主ゲート領域の第１の端部および第２の端部に置かれ得る。別の例として、図１ＣのＭＯＳＦＥＴレイアウト１６０に示すように、主ゲート領域１０４とともに３つのゲート先端が置かれ得る。図１Ｃでは、ゲート先端１０８および１１０は、（図１Ａを参照しながら説明したように）主ゲート領域１０４の一方の端部の左側および右側に置かれる。さらに、第３のゲート先端１６２が主ゲート領域１０４の他方の端部の左側に置かれる。したがって、ＭＯＳＦＥＴレイアウト１６０では、実効ゲート領域は、主ゲート領域１０４と、ゲート先端１０８、１１０、および１６２と、主ゲート領域とゲート先端の各々との間のゲート丸め領域（図示せず）とを備える。別の例として、図１ＤのＭＯＳＦＥＴレイアウト１７０によって示されるように、主ゲート領域１０４とともに４つのゲート先端が置かれ得る。図１Ｄでは、ゲート先端１０８および１１０は、（図１Ａを参照しながら説明したように）主ゲート領域１０４の一方の端部の左側および右側に置かれ、第３のゲート先端１６２は、（図１Ｃに示したように）主ゲート領域の他方の端部の左側に置かれる。さらに、第４のゲート先端１６４が主ゲート領域１０４のその端部の右側に置かれる。したがって、ＭＯＳＦＥＴレイアウト１７０では、実効ゲート領域は、主ゲート領域１０４と、ゲート先端１０８、１１０、１６２、および１６４と、対応するゲート丸め領域（図示せず）とを備える。別の例として、集積回路チップ上の利用可能なスペース（たとえば、主ゲート領域１０４と集積回路の他の構成要素との間の空隙）に応じて、他の適切な数のゲート先端が、主ゲート領域１０４の左側および／または右側において（たとえば、一方の端部おいて、両方の端部において、長さに沿って）置かれ得る。
図２Ａは、ＭＯＳＦＥＴに関連する実効チャネル長とゲート先端の長さとの間の関係を示す例示的なグラフである。Ｙ軸は実効チャネル長をマイクロメートル（μｍ）で表すが、Ｘ軸はゲート先端の長さ（Ｒ）１５４を表す。図２Ａによって示されるように、実効チャネル長はゲート先端の長さ１５４との直接関係を有する。実効チャネル長とゲート先端の長さ１５４との間の関係を決定する際に、ゲート先端と基板領域との間の距離（Ｌ２）１５２および基板領域１０２の幅は一定であると仮定される。したがって、図２Ａに示すように、ゲート先端の長さ１５４が増加するにつれて、実効チャネル長は増加する。これは、ゲート先端の長さ１５４が増加するにつれて、（ゲート先端と主ゲート領域との接合において）ゲート丸め領域の弧長が増加し、ゲート丸め領域のより大きい部分が基板領域を侵食または覆うからである。これにより、主ゲート領域とゲート先端との間の接合の近くのゲート領域の長さが増加し、ソース領域とドレイン領域との間の実効分離が増加し、ＭＯＳＦＥＴの実効チャネル長が増加する。図２Ｃを参照しながら説明するように、実効チャネル長の増加は、ＭＯＳＦＥＴによって生成されるリーク電流の減少を引き起こす。いくつかの実装形態では、ゲート先端の長さ１５４は、ＭＯＳＦＥＴを備える集積回路の設計レイアウトに依存することがある。言い換えれば、ゲート先端の長さ１５４は、ゲート先端が対応する空隙内にあるように、設計レイアウトにおける構成要素間の空隙と同じくらい大きく（または小さく）なり得る。
図２Ｂは、ＭＯＳＦＥＴに関連する実効チャネル長と、ゲート先端と基板領域との間の距離との間の関係を示す例示的なグラフである。Ｙ軸は実効チャネル長をマイクロメートル（μｍ）で表すが、Ｘ軸はゲート先端と基板領域との間の距離１５２を表す。図２Ｂによって示されるように、実効チャネル長はゲート先端と基板領域との間の距離（Ｌ２）１５２との逆関係を有する。実効チャネル長と距離Ｌ２ １５２との間の関係を決定する際に、ゲート先端の長さ１５４および基板領域１０２の幅は一定であると仮定される。したがって、図２Ｂに示すように、距離Ｌ２ １５２が減少するにつれて、実効チャネル長は増加する。これは、ゲート先端と基板領域との間の距離１５４が減少するにつれて、（ゲート先端と主ゲート領域との接合において）ゲート丸め領域のより大きい部分が基板領域を侵食または覆うからである。これにより、主ゲート領域とゲート先端との間の接合の近くのゲート領域の長さが増加し、ソース領域とドレイン領域との間の実効分離が増加し、ＭＯＳＦＥＴの実効チャネル長が増加する。図２Ｃを参照しながら説明するように、実効チャネル長の増加は、ＭＯＳＦＥＴによって生成されるリーク電流の減少を引き起こす。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２は、４０ｎｍから５０ｎｍの範囲内にあるように選択され得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２は、製造プロセス、幾何学的レイアウト制約などに応じて選択され得る。たとえば、最小フィーチャサイズが４０ｎｍである場合、ゲート先端と基板領域との間の距離１５２は、一般に４０ｎｍ未満でないことがある（ただし、上記で説明したように、製造プロセスによりある程度のばらつきがありうる）。
図２Ｃは、ＭＯＳＦＥＴに関連する実効チャネル長とＭＯＳＦＥＴによって生成されるリーク電流との間の関係を示す例示的なグラフである。Ｙ軸は、ＭＯＳＦＥＴによって生成されるリーク電流の減少率を表すが、Ｘ軸は実効チャネル長をナノメートル（ｎｍ）で表す。図２Ｃによって示されるように、ＭＯＳＦＥＴに関連する実効チャネル長が増加するにつれて、ＭＯＳＦＥＴによって生成されるリーク電流は指数関数的に減少する。いくつかの実装形態では、図２Ｃのグラフに基づいて、ゲート先端の長さ１５４およびゲート先端と基板領域との間の距離１５２は、実効チャネル長が４５ｎｍにほぼ等しいかまたはそれよりも大きくなるように変化させられ得る。いくつかの実装形態では、リーク電流の一定の低減を達成するために必要とされ得る実効チャネル長は、実装される製造プロセスに応じて変動し得る。
図３は、ゲート丸めプロセスを使用して製造されたＭＯＳＦＥＴを使用した例示的なインバータレイアウト３００の上面図である。インバータレイアウト３００は、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）３０２とＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）３０４とを備える相補型ＭＯＳＦＥＴ（ＣＭＯＳ）インバータを示している。インバータレイアウト３００または、電源レール（power supply rail）３０６と接地端子（または基準電源レール）３４０とを示している。ＰＭＯＳ３０２は、基板領域と、主ゲート領域３１２と、主ゲート領域３１２の１つの端部に置かれたゲート先端３１４および３１６とを備える。ＰＭＯＳ３０２の基板領域はソース領域３４６とドレイン領域３４８とを備える。ソース領域３４６とドレイン領域３４８とは主ゲート領域３１２によって分離される。同様に、ＮＭＯＳ３０４は、基板領域と、主ゲート領域３３０と、主ゲート領域３３０の１つの端部に置かれたゲート先端３３６および３３８とを備える。ＮＭＯＳ３０４の基板領域はソース領域３４２とドレイン領域３４４とを備える。ソース領域３４２とドレイン領域３４４とは主ゲート領域３３０によって分離される。インバータレイアウト３００では、ＰＭＯＳ３０２とＮＭＯＳ３０４とは、共通ゲート、共通ドレイン構成において互いに接続される。したがって、図３に示すように、ＰＭＯＳ３０２の主ゲート領域３１２はＮＭＯＳ３０４の主ゲート領域３３０に結合される。さらに、ゲート先端３２０および３２２も、結合された主ゲート領域の長さに沿った適切な中間位置に置かれる。たとえば、ゲート先端３２０および３２２は、主ゲート領域３１２および３３０の交差部においてまたはその近くに置かれ得る。共通ゲート端子３２４はゲート先端３２０上にある。共通ゲート端子３２４を介して入力信号がインバータに与えられ得る。インバータレイアウト３００の他の実装形態では、任意の適切な数のゲート先端が主ゲート領域の左側／右側に置かれ得ることに留意されたい。さらに、共通ゲート端子は主ゲート領域上のまたはゲート先端上の任意の位置に配置され得る。
ＰＭＯＳ３０２のソース領域３４６は金属の接続３０８を介して電源レール３０６に結合され、ソース領域３４６と金属結合３０８との間のジャンクション（junction）３１０はＰＭＯＳ３０２のソース端子３１０と呼ばれる。ＰＭＯＳ３０２のドレイン領域３４８は金属の接続３２６を介してＮＭＯＳ３０４のドレイン領域３４４に結合される。ＰＭＯＳ３０２のドレイン領域３４８と金属の接続３２６との間のジャンクション３１８はＰＭＯＳ３０２のドレイン端子３１８と呼ばれる。ＮＭＯＳ３０４のドレイン領域３４４と金属の接続３２６との間のジャンクション３２８はＮＭＯＳ３０４のドレイン端子３２８と呼ばれる。出力信号（すなわち、ゲート端子３２４において与えられる入力信号の反転）は、ドレイン端子３１８、ドレイン端子３２８、または金属の接続３２６の途中の別の適切な端子において受信され得る。ＮＭＯＳ３０４のソース領域３４２は金属の接続３３４を介して接地端子３４０に結合され、ソース領域３４２と金属結合３３４との間のジャンクション３３２はＮＭＯＳ３０４のソース端子３３２と呼ばれる。図３に示していないが、製造の後に、主ゲート領域とゲート先端３１４、３１６、３２０、３２２、３３６、および３３８の各々との間の接合は一般に矩形でなく、、図１Ａを参照しながら上記で示し説明したように、本明細書で説明されるゲート丸め効果により丸められることに留意されたい。製造の後に、ＭＯＳＦＥＴインバータに関連する実効ゲート領域は、主ゲート領域３１２および３３０と、ゲート先端３１４、３１６、３２０、３２２、３３６、および３３８と、主ゲート領域とゲート先端の各々との間のゲート丸め領域とを備えることができる。
図４は、ゲート丸めプロセスを含む例示的なトランジスタ製造工程を示す流れ図（「フロー」）４００である。フロー４００はブロック４０２において開始する。
ブロック４０２において、製造されるべきトランジスタの基板領域を形成する。一実装形態では、製造システムがトランジスタの基板領域を形成することができる。たとえば、ＭＯＳＦＥＴ１００を製造するために、基板領域１０２は、イオン注入プロセス、イオン拡散プロセス、または別の適切なプロセスを使用して形成され得る。ＮチャネルＭＯＳＦＥＴの場合、基板領域１０２はｐ型ドープ半導体（たとえば、ｐ型ドープシリコン）であり得る。ＰチャネルＭＯＳＦＥＴの場合、基板領域１０２はｎ型ドープ半導体であり得る。他の実装形態では、トランジスタは接合型ＦＥＴ（ＪＦＥＴ）または他の適切なトランジスタであり得ることに留意されたい。フローはブロック４０４に進む。
ブロック４０４において、トランジスタの基板領域上にゲート酸化物層を成長させる。たとえば、製造は、熱酸化プロセスを使用して基板領域１０２にわたってフィールド酸化物（field oxide）（たとえば、二酸化ケイ素）の層を成長させることができる。次に、フィールド酸化物層は、ＭＯＳＦＥＴが形成される基板領域１０２の一部分を曝露するために、（たとえば、フッ化水素（ＨＦ）エッチングプロセスまたはフォトエッチングプロセスを使用して）エッチングされ得る。ＭＯＳＦＥＴが形成される基板領域１０２の部分（すなわち、ソース領域、ドレイン領域、およびゲート領域）のみからフィールド酸化物をエッチングするために、第１のマスクが採用され得る。次に、（たとえば、熱酸化プロセスを使用して）ゲート酸化物層を成長させることができる。一般に、ゲート酸化物層もフィールド酸化物層（たとえば、二酸化ケイ素）と同じ材料であり得る。しかしながら、ゲート酸化物層の厚さは、一般にフィールド酸化物層の厚さよりもはるかに薄い。フローはブロック４０６に進む。
ブロック４０６において、ゲート酸化物層上にゲート材料を堆積させる。たとえば、製造システムは、化学気相堆積（ＣＶＤ：chemical vapor deposition）または別の適切な堆積機構を使用して、ゲート酸化物層上に（ポリシリコンとも呼ばれる）多結晶シリコン、アルミニウム、または別の適切なゲート材料を堆積させることができる。ゲート材料は、基板領域全体を覆うゲート酸化物層にわたって堆積され得る。次いで、ゲート領域を形成し、基板領域の他の部分からゲート酸化物とゲート材料とを除去するために、（以下で説明するように）ゲートマスクが使用され得る。フローはブロック４０８に進む。
ブロック４０８において、主ゲート領域と、主ゲート領域に沿った１つまたは複数のゲート先端とを備える適切なゲートマスクを使用してゲート材料をエッチングすることによってゲート領域を形成する。たとえば、製造システムは、ゲート領域を形成するために、ゲートマスクを使用してポリシリコンと対応するゲート酸化物層とをエッチングすることができる。言い換えれば、ゲートマスクは、エッチングされる（または除去される）べきでないポリシリコンのそれらの面積を保護することができる。基板領域上に残っているポリシリコンのこれらの面積（すなわち、除去されないポリシリコンおよびゲート酸化物の面積）はトランジスタのゲート領域を構成する。いくつかの実装形態では、ゲートマスクは、ソース領域およびドレイン領域が形成される基板領域１０２上のそれらの面積からポリシリコンおよびゲート酸化物をエッチングするために構成され得る。いくつかの実装形態では、ゲートマスクは、それがゲート酸化物（またはＭＯＳＦＥＴが形成されない基板領域１０２のそれらの部分からのフィールド酸化物）を除去しないように構成され得る。ゲートマスクはまた、トランジスタを備える集積回路の設計レイアウトにおける、構成要素間の１つまたは複数の空隙（またはギャップまたは空きスペース）、相互接続などを（たとえば、製造プロセスより前に）識別することによって構成され得る。いくつかの実装形態では、トランジスタの主ゲート領域が設計レイアウト上で識別され得、主ゲート領域に近接（または隣接）する設計レイアウトにおける１つまたは複数の空隙が識別され得る。ゲートマスクは、ゲート先端が対応する空隙内にあるように、主ゲート領域とゲート先端とを形成するように、それに応じて設計され得る。
いくつかの実装形態では、ポリシリコン（およびゲート酸化物層）は、ゲート先端と主ゲート領域とが互いに直角（９０度）であるようにゲートマスクに従ってエッチングされ得る。プロセス制限および物理的制限により、主ゲート領域１０４は基板領域１０２に実質的に直角であり得ることを理解されたい。また、プロセス制限／物理的制限により、ゲート先端１０８および１１０は、基板領域に実質的に平行であり得、主ゲート領域１０４に実質的に直角であり得る。たとえば、ゲート先端１０８および１１０は基板領域１０２に完全には平行でないことがあり、完全に平行な位置からの０％〜５％偏差を有することがある。他の実装形態では、ゲート先端および主ゲート領域はそれらの接合点において他の適切な角度を有することがある。したがって、ゲート先端は、基板領域１０２に概して平行であり得るが、ゲート先端と主ゲート領域１０４との間の接合など、ゲート先端の特定の点（またはセクション）が基板領域１０２に平行でないことがある。
主ゲート領域とともに任意の適切な数のゲート先端がエッチングされ得る。たとえば、（図１Ａに示した）２つのゲート先端、（図１Ｂに示した）１つのゲート先端、（図１Ｃに示した）３つのゲート先端、または（図１Ｄに示した）４つのゲート先端は主ゲート領域の左側／右側においてエッチングされ得る。いくつかの実装形態では、事前製造分析中に識別された空隙の数にかかわらず、主ゲート領域とともに所定の数のゲート先端のみがエッチングされ得る。他の実装形態では、ゲート先端の数は、事前製造分析中に識別された空隙の数によってのみ制限され得る。図２Ａ〜図２Ｃにおいて上記で説明したように、ゲート先端の長さ１５４およびゲート先端と基板領域との間の距離１５２は、トランジスタに関連する実効チャネル長に影響を及ぼすことがある。いくつかの実装形態では、すべてのゲート先端は同じ長さを有し得、基板領域から同じ距離にあり得る。他の実装形態では、ゲート先端のいくつか／すべては、基板領域からの異なる長さおよび／または異なる距離を有し得る。
製造プロセスのプロセス制限および物理的制限により、各ゲート先端と主ゲート領域との間の接合は、上記で説明したように、実質的に矩形接合から実質的に丸め接合に変化し得る。たとえば、接合は、製造プロセス中にまたは製造プロセスの他のステップ中にトランジスタに熱が加えられた後、実質的に丸め領域に変化し得る。ゲート先端と従来のゲート領域との間の丸め接合を、本明細書ではゲート丸め領域と呼ぶ。上記で説明したように、ゲート丸めプロセスのために、ゲート丸め領域の少なくとも一部分が、主ゲート領域とゲート先端の各々との間の接合の近くのゲート領域の長さを増加させる基板領域を侵食または覆い、したがってトランジスタに関連する実効チャネル長が増加する。実効チャネル長の増加は、トランジスタによって生成されるリーク電流、およびトランジスタに関連する静的電力消費の減少をもたらす。フローはブロック４１０に進む。
ブロック４１０において、トランジスタの基板領域上にソース領域とドレイン領域とを形成する。たとえば、製造システムは、それに応じて基板領域１０２のエッチングされた部分をドープすることによって、基板領域１０２上にソース領域１１８とドレイン領域１２０とを形成することができる。製造システムは、不純物拡散プロセス、イオン注入プロセス、または別の適切なプロセスを使用して、トランジスタの基板領域１０２上にソース領域とドレイン領域とを形成することができる。たとえば、ＮチャネルＭＯＳＦＥＴの場合、基板領域１０２はｐ型ドープ半導体であり得、ソース領域１１８およびドレイン領域１２０は、ｐ型ドープ基板領域上にｎ型ドープソース領域とｎ型ドープドレイン領域とを形成するために不純物を注入することによって形成され得る。ソース領域、ドレイン領域、およびゲート領域が基板領域上に形成された後、トランジスタ製造プロセスは１つまたは複数の追加のステップを備えることができることに留意されたい。たとえば、基板領域１０２の表面全体は二酸化ケイ素の絶縁層で覆われ得る。最後に、ソース領域、ドレイン領域、およびゲート領域上に金属接点が形成される。トランジスタを集積回路の１つまたは複数の他の構成要素に接続するために金属相互接続が追加される。ブロック４０８から、フローは終了する。
図１Ａ〜図４は、実施形態を理解するのを助けるための例であり、実施形態を限定したり、特許請求の範囲を限定したりするために使用されるべきでないことを理解されたい。実施形態は、追加の動作を実行し、より少ない動作を実行し、動作を異なる順序で実行し、動作を並行して実行し、いくつかの動作を別様に実行し得る。本明細書で説明したゲート丸め技法は既存の設計レイアウトに適用され得ることに留意されたい。ゲート丸め技法はまた、ＭＯＳＦＥＴによって生成されるリーク電流およびそれに関連する静的電力消費をさらに低減するために、ＭＯＳＦＥＴによって生成されるリーク電流を低減するための既存の技法（たとえば、高しきい値ＭＯＳＦＥＴ設計、長チャネルＭＯＳＦＥＴ設計など）の拡張として適用され得る。いくつかの実装形態では、ＭＯＳＦＥＴ設計のためのゲート丸め技法は、限定はしないが、標準論理、ドライバ、メモリセル、およびＭＯＳＦＥＴを採用する他の集積回路など、様々なタイプの回路において採用され得る。さらに、他の実施形態では、動作のいくつかがトランジスタ製造のために実行される順序は、図４に示した順序とは異なることがあることに留意されたい。
本実施形態について、様々な実装形態および活用を参照しながら説明したが、これらの実施形態は例示的なものであり、本発明の主題の範囲はそれらに限定されないことを理解されよう。概して、本明細書で説明した低減されたトランジスタリーク電流のためのゲート丸め技法は、任意の１つまたは複数のハードウェアシステムに一致する設備を用いて実装され得る。多くの変形、修正、追加、および改善が可能である。
単一の事例として本明細書で説明した構成要素、動作、または構造について、複数の事例が与えられ得る。最後に、様々な構成要素と、動作と、データストアとの間の境界はいくぶん恣意的であり、特定の動作が、特定の例示的な構成のコンテキストで示されている。機能の他の割振りが想定され、本発明の主題の範囲内に入り得る。概して、例示的な構成において別個の構成要素として提示された構造および機能は、組み合わされた構造または構成要素として実装され得る。同様に、単一の構成要素として提示された構造および機能は、別個の構成要素として実装され得る。これらおよび他の変形、修正、追加、および改善は、本発明の主題の範囲内に入り得る。
本発明の主題の実施形態は、一般に半導体製造の分野に関し、より詳細には、低減されたトランジスタリーク電流（leakage current）のためのゲート丸め（gate rounding）に関する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）は、一般にリーク電流に関連する。理想的には、ＭＯＳＦＥＴは、ＭＯＳＦＥＴがオフ状態にバイアスされるとき（たとえば、ＭＯＳＦＥＴのゲート端子とソース端子との間にバイアス電圧が印加されないとき）、電流を伝導しない。しかしながら、実際には、ＭＯＳＦＥＴは、（ＭＯＳＦＥＴのソース領域とドレイン領域とが実装された）基板を介した、ソース領域とドレイン領域との間の逆バイアスリークために、リーク電流を生成する。リーク電流は、ＭＯＳＦＥＴに電力（「静的電力」）を浪費させ得る。いくつかの事例では、静的電力消費が、ＭＯＳＦＥＴを備える集積回路の総電力消費の３０％を占めることがある。静的電力消費は、（特にバッテリー電源式ポータブル電子デバイスにおいて）不要な熱を生成することがあり、電力を消耗し得る。
いくつかの実施形態では、トランジスタは、ソース領域とドレイン領域とを含む基板領域を備える。トランジスタはまた、主ゲート部分と、１つまたは複数のゲート先端（gate tip）と、１つまたは複数の対応するゲート丸め（gate-rounded）部分とを含むゲート領域を備える。１つまたは複数のゲート先端の各々は主ゲート部分の１つの端部において形成される。１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、ゲート領域は、ポリシリコン主ゲート部分と、１つまたは複数のポリシリコゲート先端と、１つまたは複数の対応するポリシリコンゲート丸め部分とを備えるポリシリコンゲート領域である。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。
いくつかの実施形態では、所定の長さおよび所定の距離は、ゲート領域製造プロセスと、トランジスタを備える集積回路の幾何学的設計レイアウトと、トランジスタに関連する最小フィーチャ（feature）サイズと、集積回路に関連する１つまたは複数の設計ルールとのうちの少なくとも１つに基づいて決定される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は基板領域に実質的に平行である。
いくつかの実施形態では、主ゲート部分は、基板領域の上に形成された主ゲート部分の一部と、第１の端部と、第２の端部とを備える。第１および第２の端部は基板領域に実質的に直角に形成され、１つまたは複数のゲート先端は、端部のうちの１つにおいて形成され、基板領域に実質的に平行である。ゲート領域は、基板領域上に形成されたゲート酸化物部分上に形成される。
いくつかの実施形態では、トランジスタは、基板領域とゲート領域との間に形成されたゲート酸化物部分をさらに備える。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端は第１のゲート先端を備え、第１のゲート先端は主ゲート部分の第１の端部において形成される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備え、１つまたは複数のゲート先端は第１のゲート先端と第２のゲート先端とを備える。第１のゲート先端と第２のゲート先端とが主ゲート部分の第１の端部において形成されるか、または第１のゲート先端が主ゲート部分の第１の端部において形成され、第２のゲート先端が主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備え、１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端とを備える。第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端は主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備え、１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端と、第４のゲート先端とを備える。第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端と第４のゲート先端とは主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々について、ゲート先端と主ゲート部分との間のゲート丸め領域は、トランジスタに関連する実効チャネル長を増加させる基板領域の一部分にわたって拡大する。
いくつかの実施形態では、トランジスタに関連する実効チャネル長は、トランジスタに関連する平均ゲート長である。平均ゲート長は、１つまたは複数のゲート丸め部分によって覆われ覆われる基板領域の第１の部分に関連する第１のゲート長と、１つまたは複数のゲート丸め部分によって覆われ覆われない基板領域の第２の部分に関連する第２のゲート長とに少なくとも部分的に基づいて計算される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々について、ゲート先端の長さの増加が、トランジスタに関連する実効チャネル長を増加させ、ゲート先端と基板領域との間の距離の減少が、トランジスタに関連する実効チャネル長を増加させる。
いくつかの実施形態では、トランジスタは金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
いくつかの実施形態では、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソース領域とドレイン領域とを含む基板領域、および主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域を備える。主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々は、ＭＯＳＦＥＴを備える集積回路の設計レイアウトにおける構成要素間の対応する１つまたは複数の空隙内に形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々の長さは、ゲート先端がその中に形成された空隙の長さに少なくとも部分的に基づいて決定される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々は基板領域までの異なる長さおよび異なる距離に関連する。
いくつかの実施形態では、主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端は第１のゲート先端を備え、第１のゲート先端は主ゲート部分の端部のうちの１つにおいて形成されるか、１つまたは複数のゲート先端は第１のゲート先端と第２のゲート先端とを備え、第１のゲート先端は主ゲート部分の第１の端部において形成され、第２のゲート先端は主ゲート部分の第２の端部において形成されるか、１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端とを備え、第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端は主ゲート部分の第２の端部において形成されるか、または１つまたは複数のゲート先端は、第１のゲート先端と、第２のゲート先端と、第３のゲート先端と、第４のゲート先端とを備え、第１のゲート先端と第２のゲート先端とは主ゲート部分の第１の端部において形成され、第３のゲート先端と第４のゲート先端とは主ゲート部分の第２の端部において形成される。
いくつかの実施形態では、集積回路が複数のトランジスタを備え、複数のトランジスタの各々は、ソース領域とドレイン領域とを含む基板領域、および主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域を備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部において形成され、１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、複数のトランジスタの各々について、トランジスタの主ゲート部分は第１の端部と第２の端部とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部のうちの１つにおいて形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。
いくつかの実施形態では、複数のトランジスタの各々について、１つまたは複数のゲート先端の各々は、集積回路の設計レイアウトにおける構成要素間の対応する１つまたは複数の空隙内に形成される。
いくつかの実施形態では、複数のトランジスタの各々について、１つまたは複数のゲート先端の各々の長さは、ゲート先端がその中に形成された空隙の長さに少なくとも部分的に基づいて決定される。
いくつかの実施形態では、方法が、集積回路のトランジスタの基板領域上にゲート酸化物層を形成することであって、基板領域がソース領域とドレイン領域とを備える、形成することと、トランジスタのゲート酸化物層上にゲート材料を堆積させることと、トランジスタのゲート領域を形成するためにトランジスタの基板領域からゲート材料と対応するゲート酸化物層との一部分を除去することとを備える。ゲート領域は、主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを備える。１つまたは複数のゲート先端の各々は主ゲート部分の端部において形成され、１つまたは複数のゲート先端の各々は、実質的に所定の長さを有し、基板領域から実質的に所定の距離において形成される。１つまたは複数のゲート先端の各々について、対応するゲート丸め部分がゲート先端と主ゲート部分との間の接合において形成される。
いくつかの実施形態では、トランジスタのゲート領域を形成するためにトランジスタの基板領域からゲート材料と対応するゲート酸化物層との一部分を前記除去することは、トランジスタの基板領域からゲート材料と対応するゲート酸化物層との一部分を除去し、主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含む、トランジスタのゲート領域を形成するために、ゲート製造マスクを適用することを備える。
いくつかの実施形態では、１つまたは複数のゲート先端の各々は、主ゲート部分と、集積回路の１つまたは複数の構成要素との間の対応する空隙内に形成される。
いくつかの実施形態では、１つまたは複数のゲート先端の各々について、ゲート先端の長さは、ゲート先端がその中に形成された空隙の長さに少なくとも部分的に基づいて決定される。
いくつかの実施形態では、ゲート先端の長さの増加が、トランジスタに関連する実効チャネル長を増加させ、ゲート先端と基板領域との間の距離の減少が、トランジスタに関連する実効チャネル長を増加させる。
添付の図面を参照することによって、本実施形態はより良く理解され得、多数の目的、特徴、および利点が当業者に明らかになり得る。
ＭＯＳＦＥＴによって生成されるリーク電流を最小限に抑えるためにゲート丸めプロセスを採用するＭＯＳＦＥＴの例示的な概念図。 ＭＯＳＦＥＴの実効チャネル長に影響を及ぼすゲート丸めパラメータを含むＭＯＳＦＥＴの例示的な概念図。 ３つのゲート先端を備えるＭＯＳＦＥＴの例示的な概念図。 ４つのゲート先端を備えるＭＯＳＦＥＴの例示的な概念図。 ＭＯＳＦＥＴに関連する実効チャネル長とゲート先端の長さとの間の関係を示す例示的なグラフ。 ＭＯＳＦＥＴに関連する実効チャネル長と、ゲート先端と基板領域との間の距離との間の関係を示す例示的なグラフ。 ＭＯＳＦＥＴに関連する実効チャネル長とＭＯＳＦＥＴによって生成されるリーク電流との間の関係を示す例示的なグラフ。 ゲート丸めプロセスを使用して製造されたＭＯＳＦＥＴを使用した例示的なインバータレイアウトを示す図。 ゲート丸めプロセスを含む例示的なトランジスタ製造動作を示す流れ図。
以下の説明は、本発明の主題の技法を実施する例示的なシステム、方法、技法、構造、および回路要素を含む。ただし、説明する実施形態は、これらの具体的な詳細なしに実施され得ることを理解されたい。たとえば、例では、ＭＯＳＦＥＴのゲート領域を製造するためにポリシリコン材料が採用されることに言及するが、他の実施形態では、ＭＯＳＦＥＴのゲート領域を製造するために他の適切な材料（たとえば、金属）が採用され得る。例では、ＭＯＳＦＥＴにおけるリーク電力を低減するためのゲート丸め技法について説明するが、他の実施形態では、ゲート丸め技法は、他の適切なトランジスタ（たとえば、接合型電界効果トランジスタ（ＪＦＥＴ：junction field effect transistor）など）におけるリーク電流を低減するために適用され得る。他の事例では、説明を不明瞭にしないために、よく知られている構造および技法を詳細に図示していない。
ＭＯＳＦＥＴにおけるリーク電流によって生じる静的電力消費は、（ＭＯＳＦＥＴを備える）集積回路に供給される電力の不要な消耗をもたらすことがある。さらに、ＭＯＳＦＥＴのサイズが減少するにつれて、ＭＯＳＦＥＴによって生成されるリーク電流は増加する。これにより、ＭＯＳＦＥＴおよび集積回路の静的電力消費が増加することがある。ＭＯＳＦＥＴによって生成されるリーク電流を低減し、静的電力消費を低減するためのいくつかの既存の技法は、高しきい値ＭＯＳＦＥＴ設計または長チャネルＭＯＳＦＥＴ設計を含む。高しきい値ＭＯＳＦＥＴ設計は、製造のために１つまたは複数の追加のマスクを必要とする高しきい値ＭＯＳＦＥＴを利用することができる。したがって、高しきい値ＭＯＳＦＥＴ設計を実装することは、ＭＯＳＦＥＴ設計および製造のコストを増加させることがある。長チャネルＭＯＳＦＥＴ設計は、ゲート領域の長さを増加させることによって、チャネル長を増加させる（すなわち、ＭＯＳＦＥＴのソース領域とドレイン領域との間の距離を増加させる）ことを試みる。しかしながら、ゲート領域（およびチャネル長）の増加に適応するために、長チャネルＭＯＳＦＥＴ設計は、より大きい面積を必要とし得、それにより、コストが増加し、集積回路におけるあまりに多くのダイ面積が利用され得る。
ＭＯＳＦＥＴの実効チャネル長を増加させるために、したがってＭＯＳＦＥＴに関連するリーク電流および静的電力消費を低減するために、ＭＯＳＦＥＴ設計および製造においてゲート丸め技法が実装され得る。ゲート丸め技法によれば、従来のＭＯＳＦＥＴにおけるゲート領域（「主ゲート領域」）とともに、ポリシリコン（またはゲート領域を構成するために採用される他の材料）の１つまたは複数のセグメントが置かれ得る。主ゲート領域とともに置かれた１つまたは複数のセグメントを、本明細書では「ゲート先端」と呼ぶ。製造中に、主ゲート領域とゲート先端の各々との間の接合は丸め形状（「ゲート丸め領域」）をとる。ゲート丸め領域はＭＯＳＦＥＴのゲート領域の平均長を増やし、したがって、ＭＯＳＦＥＴに関連する実効チャネル長が増加する。ＭＯＳＦＥＴに関連する実効チャネル長の増加はＭＯＳＦＥＴのリーク電流および静的電力消費の減少を引き起こす。ＭＯＳＦＥＴの実効チャネル長を増加させるためにゲート丸め技法を採用することは、ＭＯＳＦＥＴを設計および製造することに関連するコストおよび面積を減らすことができる。ゲート丸め技法は、集積回路の設計レイアウトにおける空隙（または空きスペース）内のゲート先端を実装し、したがって、設計レイアウトによって利用される面積の量が増加しないことを保証する。
図１Ａは、リーク電流を最小限に抑えるためにゲート丸めプロセスを採用するＭＯＳＦＥＴ１００の例示的な概念図（上面図）である。ＭＯＳＦＥＴ１００は、基板領域１０２と、（以下で説明するようにセグメント１０４、１０８、１１０、１１２、および１１４によって表される）ゲート領域とを備える。図１Ａでは、ゲート領域を表すために、斜めのハッチが使用される。基板領域１０２はソース領域１１８とドレイン領域１２０とを備える。ソース領域１１８およびドレイン領域１２０は、基板領域１０２と比較して、両方とも逆にドープされた領域である。ＮチャネルＭＯＳＦＥＴの一例では、ソース領域１１８およびドレイン領域１２０は、Ｐ型ドープ半導体基板（たとえば、Ｐ型ドープシリコン）上のＮ型ドープ半導体領域（たとえば、Ｎ型ドープシリコン）であり得る。ゲート領域は半導体基板層１０２の上に置かれる。ゲート領域はゲート酸化物層（一般に二酸化ケイ素、図示せず）によって基板領域１０２から分離される。基板領域１０２上にあるゲート酸化物層上にゲート領域を作成するために、ポリシリコンまたは別の適切な材料が利用され得る。一般に、ソース領域１１８とドレイン領域１２０とは、図１Ａに示すようにゲート領域の両側にある。ＭＯＳＦＥＴ１００のゲート領域およびソース領域１１８の両端間に（またはゲート領域およびドレイン領域１２０の両端間に）電圧が印加されたとき、基板領域１０２を通ってソース領域１１８からドレイン領域１２０までチャネルが作成される。チャネル長は、ソース領域１１８とドレイン領域１２０との間の分離幅であり、一般にゲート領域の長さに等しい。図１Ａを参照すると、ＭＯＳＦＥＴは、現在、ＭＯＳＦＥＴのゲート領域が「主ゲート領域」１０４のみを備えるように製造される。したがって、現在の技法を用いて製造されるＭＯＳＦＥＴの（図１ＡにＬ１０６として示された）チャネル長は、一般に主ゲート領域１０４の幅である。
いくつかの実施形態では、ゲート丸めプロセスに従って、主ゲート領域１０４とともに追加のポリシリコン材料（「ゲート先端」）が置かれ得る。図１Ａに示すように、ゲート先端１０８は主ゲート領域１０４の１つの端部の左側に置かれ、ゲート先端１１０は主ゲート領域１０４の同じ端部の右側に置かれる。主ゲート領域１０４ならびにゲート先端１０８および１１０はともにＴ字形ゲート領域を形成する。以下でさらに説明するように、ゲート先端１０８および１１０は、ゲート先端と基板領域１０２との間に分離／ギャップがあるように置かれ得る。しかしながら、ＭＯＳＦＥＴのサブミクロンサイズおよび製造プロセス（たとえば、フォトリソグラフィプロセス）の欠陥のために、主ゲート領域１０４とゲート先端１０８および１１０の各々との間の接合は矩形エッジを有しないことがある。言い換えれば、主ゲート領域１０４とゲート先端１０８および１１０の各々との間の接合は、互いに９０度でないことがあるが、図１Ａに示すように丸められ得る。主ゲート領域１０４とゲート先端１０８および１１０の各々との間の接合が丸められるこのプロセスを、本明細書では「ゲート丸め」と呼ぶ。図１Ａでは、（破線によって示される）ゲート丸め領域１１２は、ゲート先端１０８と主ゲート領域１０４との接合において形成される。同様に、（破線によって示される）ゲート丸め領域１１４は、ゲート先端１１０と主ゲート領域１０４との接合において形成される。したがって、ゲート丸めを使用した製造の後に、ＭＯＳＦＥＴの実効ゲート領域は、主ゲート領域１０４と、ゲート先端１０８および１１０と、ゲート丸め領域１１２および１１４とを備える。図１Ａに示すように、ゲート丸め領域１１２および１１４は、基板領域１０２の一部分を侵食または覆うことによって、したがって主ゲート領域１０４とゲート先端１０８および１１０との間の接合の近くのゲート領域の長さを増加させることによって、ソース領域１１８とドレイン領域１２０との間のチャネルの実効長を増加させる。ゲート丸め領域１１２および１１４が基板領域１０２のいくつかの部分を覆うので、これらの覆われる部分におけるゲート領域の長さは増加するが、（ゲート丸め領域１１２および１１４によって覆われない）他の部分におけるゲート領域の長さは同じままである。したがって、覆われる部分におけるゲート長の増加のために、ゲート領域の実効長は増加する。ゲート領域の実効長はゲート領域の平均長として計算され得る。一実装形態では、ゲート領域の実効長は、ゲート丸め領域１１２および１１４によって覆われる（すなわち、ゲート長が増加した）部分におけるゲート領域の長さ、ならびにゲート丸め領域１１２および１１４によって覆われない（すなわち、ゲート長さが増加しなかった）他の部分におけるゲート領域の長さの平均として計算され得る。
最大実効チャネル長は、Ｌeff_max１１６として図１Ａに示されており、基板領域１０２の上にある（ゲート丸めの後の）ゲート領域の最も長い部分であり得る。言い換えれば、図１ＡのＭＯＳＦＥＴ１００の上面図を参照すると、最大実効チャネル長１１６は、Ａ）ゲート丸め領域１１２と基板領域１０２との上面図（視覚）交差点と、Ｂ）ゲート丸め領域１１４と基板領域１０２との上面図（視覚）交差点との間の近似距離であり得る。
図１Ａは、説明を簡単で容易にするために、複数のセグメントに分割されているＭＯＳＦＥＴ１００のゲート領域（すなわち、主ゲート領域１０４、ゲート先端１０８および１１０、ならびにゲート丸め領域１１２および１１４）を示していることに留意されたい。実際には、ＭＯＳＦＥＴ１００のゲート領域は単一の領域として構成される。したがって、主ゲート領域１０４ならびにゲート先端１０８および１１０は、単一の領域として基板領域１０２上のゲート酸化物層上に据え付けられ得る。ゲート丸め領域１１２および１１４は、本明細書で説明するようにフォトリソグラフィプロセス中に形成され得る。
図１Ｂは、ＭＯＳＦＥＴの実効チャネル長に影響を及ぼすゲート丸めパラメータを含むＭＯＳＦＥＴ１５０の例示的な概念図である。図１Ｂは、基板領域１０２と、（領域１０４、１１０、および１１４によって表される）ゲート領域とを備えるＭＯＳＦＥＴ１５０を示している。図１ＢのＭＯＳＦＥＴ１５０は、主ゲート領域１０４の１つの端部の右側に置かれた単一のゲート先端１１０を備える。したがって、図１Ａを参照しながら上記で説明したように、製造の後に、ゲート先端１１０と主ゲート領域１０４との間の接合は、ゲート丸め領域１１４（図１Ｂに図示せず）を形成するために丸められる。したがって、図１Ｂでは、実効ゲート領域は、主ゲート領域１０４と、ゲート先端１１０と、ゲート丸め領域１１４とを備える。図１Ｂはまた、ＭＯＳＦＥＴの実効チャネル長に影響を及ぼすことがあるゲート丸めパラメータを示す。ゲート丸めパラメータは、Ａ）ゲート先端１１０と基板領域１０２との間の距離（Ｌ２）１５２と、Ｂ）ゲート先端１１０の長さ（Ｒ）１５４とである。
ゲート先端１１０と基板領域１０２との間の距離１５２およびゲート先端の長さ１５４は、カスタマイズ可能であり得、製造プロセスと、幾何学的レイアウト制約と、最小フィーチャサイズと、設計ルールと、他のそのような制約とに依存し得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は、シミュレーションと他のデータ分析とに基づいて決定され得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は、ＭＯＳＦＥＴが実装される集積回路のレイアウトに応じて異なり得る。他の実装形態では、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は複数の集積回路レイアウトにわたって一定のままであり得る。一般に、固有のプロセスばらつき／物理的ばらつきのために、ゲート先端は、ほぼ所定の長さ１５４を有することがあり、基板領域１０２から実質的に所定の距離１５２において形成され得る。たとえば、ゲート先端と基板領域との間の所定の距離１５２は４０ｎｍであり得る。いくつかの実装形態では、製造の後に、ゲート先端と基板領域との間の距離は所定の距離（たとえば、４０ｎｍ）の０％から５％まで変動し得る。他の実装形態では、製造の後に、ゲート先端と基板領域との間の距離は所定の距離の５％から１０％まで変動し得る。別の例として、ゲート先端の所定の長さ１５４は６０ｎｍであり得る。いくつかの実装形態では、製造の後に、ゲート先端の長さは所定の長さ（たとえば、６０ｎｍ）の０％から５％まで変動し得る。ゲート丸め領域１１２および１１４は、対応するゲート先端と基板領域１０２との間のギャップ全体を包含しないことがあることに留意されたい。言い換えれば、ゲート先端は基板領域１０２から実質的に距離１５２において最初に堆積され得るが、ゲート丸め領域が主ゲート領域とゲート先端との接合において形成された後、ゲート先端と基板領域１０２との間の距離１５２の一部は、対応するゲート丸め領域によって覆われ得る。しかしながら、ゲート先端の端部または概してゲート先端全体は基板領域１０２からほぼ距離１５２にとどまる。
図２Ａ〜図２Ｃでさらに説明するように、ゲート先端と基板領域との間の距離１５２およびゲート先端の長さ１５４は、ＭＯＳＦＥＴに関連する実効チャネル長を変更するために変化させられ得る。
図１は、２つのゲート先端１０８および１１０と、対応する２つのゲート丸め領域１１２および１１４とを備えるＭＯＳＦＥＴ１００を示しているが、実施形態はそのように限定されないことに留意されたい。いくつかの実施形態では、ＭＯＳＦＥＴは任意の適切な数のゲート先端を備えることができる。たとえば、図１Ｂに示すように、ＭＯＳＦＥＴ１５０は、逆Ｌ字形ゲート領域を形成するために主ゲート領域の１つの端部の右（または左）側に置かれた１つのゲート先端を備えることができる。別の例として、２つのゲート先端は、逆Ｔ字形ゲート領域を形成するために主ゲート領域の１つの端部の左側および右側に置かれ得る。別の例として、第１のゲート先端および第２のゲート先端がそれぞれ主ゲート領域の第１の端部および第２の端部に置かれ得る。別の例として、図１ＣのＭＯＳＦＥＴレイアウト１６０に示すように、主ゲート領域１０４とともに３つのゲート先端が置かれ得る。図１Ｃでは、ゲート先端１０８および１１０は、（図１Ａを参照しながら説明したように）主ゲート領域１０４の一方の端部の左側および右側に置かれる。さらに、第３のゲート先端１６２が主ゲート領域１０４の他方の端部の左側に置かれる。したがって、ＭＯＳＦＥＴレイアウト１６０では、実効ゲート領域は、主ゲート領域１０４と、ゲート先端１０８、１１０、および１６２と、主ゲート領域とゲート先端の各々との間のゲート丸め領域（図示せず）とを備える。別の例として、図１ＤのＭＯＳＦＥＴレイアウト１７０によって示されるように、主ゲート領域１０４とともに４つのゲート先端が置かれ得る。図１Ｄでは、ゲート先端１０８および１１０は、（図１Ａを参照しながら説明したように）主ゲート領域１０４の一方の端部の左側および右側に置かれ、第３のゲート先端１６２は、（図１Ｃに示したように）主ゲート領域の他方の端部の左側に置かれる。さらに、第４のゲート先端１６４が主ゲート領域１０４のその端部の右側に置かれる。したがって、ＭＯＳＦＥＴレイアウト１７０では、実効ゲート領域は、主ゲート領域１０４と、ゲート先端１０８、１１０、１６２、および１６４と、対応するゲート丸め領域（図示せず）とを備える。別の例として、集積回路チップ上の利用可能なスペース（たとえば、主ゲート領域１０４と集積回路の他の構成要素との間の空隙）に応じて、他の適切な数のゲート先端が、主ゲート領域１０４の左側および／または右側において（たとえば、一方の端部おいて、両方の端部において、長さに沿って）置かれ得る。
図２Ａは、ＭＯＳＦＥＴに関連する実効チャネル長とゲート先端の長さとの間の関係を示す例示的なグラフである。Ｙ軸は実効チャネル長をマイクロメートル（μｍ）で表すが、Ｘ軸はゲート先端の長さ（Ｒ）１５４を表す。図２Ａによって示されるように、実効チャネル長はゲート先端の長さ１５４との直接関係を有する。実効チャネル長とゲート先端の長さ１５４との間の関係を決定する際に、ゲート先端と基板領域との間の距離（Ｌ２）１５２および基板領域１０２の幅は一定であると仮定される。したがって、図２Ａに示すように、ゲート先端の長さ１５４が増加するにつれて、実効チャネル長は増加する。これは、ゲート先端の長さ１５４が増加するにつれて、（ゲート先端と主ゲート領域との接合において）ゲート丸め領域の弧長が増加し、ゲート丸め領域のより大きい部分が基板領域を侵食または覆うからである。これにより、主ゲート領域とゲート先端との間の接合の近くのゲート領域の長さが増加し、ソース領域とドレイン領域との間の実効分離が増加し、ＭＯＳＦＥＴの実効チャネル長が増加する。図２Ｃを参照しながら説明するように、実効チャネル長の増加は、ＭＯＳＦＥＴによって生成されるリーク電流の減少を引き起こす。いくつかの実装形態では、ゲート先端の長さ１５４は、ＭＯＳＦＥＴを備える集積回路の設計レイアウトに依存することがある。言い換えれば、ゲート先端の長さ１５４は、ゲート先端が対応する空隙内にあるように、設計レイアウトにおける構成要素間の空隙と同じくらい大きく（または小さく）なり得る。
図２Ｂは、ＭＯＳＦＥＴに関連する実効チャネル長と、ゲート先端と基板領域との間の距離との間の関係を示す例示的なグラフである。Ｙ軸は実効チャネル長をマイクロメートル（μｍ）で表すが、Ｘ軸はゲート先端と基板領域との間の距離１５２を表す。図２Ｂによって示されるように、実効チャネル長はゲート先端と基板領域との間の距離（Ｌ２）１５２との逆関係を有する。実効チャネル長と距離Ｌ２ １５２との間の関係を決定する際に、ゲート先端の長さ１５４および基板領域１０２の幅は一定であると仮定される。したがって、図２Ｂに示すように、距離Ｌ２ １５２が減少するにつれて、実効チャネル長は増加する。これは、ゲート先端と基板領域との間の距離１５２が減少するにつれて、（ゲート先端と主ゲート領域との接合において）ゲート丸め領域のより大きい部分が基板領域を侵食または覆うからである。これにより、主ゲート領域とゲート先端との間の接合の近くのゲート領域の長さが増加し、ソース領域とドレイン領域との間の実効分離が増加し、ＭＯＳＦＥＴの実効チャネル長が増加する。図２Ｃを参照しながら説明するように、実効チャネル長の増加は、ＭＯＳＦＥＴによって生成されるリーク電流の減少を引き起こす。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２は、４０ｎｍから５０ｎｍの範囲内にあるように選択され得る。いくつかの実装形態では、ゲート先端と基板領域との間の距離１５２は、製造プロセス、幾何学的レイアウト制約などに応じて選択され得る。たとえば、最小フィーチャサイズが４０ｎｍである場合、ゲート先端と基板領域との間の距離１５２は、一般に４０ｎｍ未満でないことがある（ただし、上記で説明したように、製造プロセスによりある程度のばらつきがありうる）。
図２Ｃは、ＭＯＳＦＥＴに関連する実効チャネル長とＭＯＳＦＥＴによって生成されるリーク電流との間の関係を示す例示的なグラフである。Ｙ軸は、ＭＯＳＦＥＴによって生成されるリーク電流の減少率を表すが、Ｘ軸は実効チャネル長をナノメートル（ｎｍ）で表す。図２Ｃによって示されるように、ＭＯＳＦＥＴに関連する実効チャネル長が増加するにつれて、ＭＯＳＦＥＴによって生成されるリーク電流は指数関数的に減少する。いくつかの実装形態では、図２Ｃのグラフに基づいて、ゲート先端の長さ１５４およびゲート先端と基板領域との間の距離１５２は、実効チャネル長が４５ｎｍにほぼ等しいかまたはそれよりも大きくなるように変化させられ得る。いくつかの実装形態では、リーク電流の一定の低減を達成するために必要とされ得る実効チャネル長は、実装される製造プロセスに応じて変動し得る。
図３は、ゲート丸めプロセスを使用して製造されたＭＯＳＦＥＴを使用した例示的なインバータレイアウト３００の上面図である。インバータレイアウト３００は、ＰチャネルＭＯＳＦＥＴ（ＰＭＯＳ）３０２とＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）３０４とを備える相補型ＭＯＳＦＥＴ（ＣＭＯＳ）インバータを示している。インバータレイアウト３００または、電源レール（power supply rail）３０６と接地端子（または基準電源レール）３４０とを示している。ＰＭＯＳ３０２は、基板領域と、主ゲート領域３１２と、主ゲート領域３１２の１つの端部に置かれたゲート先端３１４および３１６とを備える。ＰＭＯＳ３０２の基板領域はソース領域３４６とドレイン領域３４８とを備える。ソース領域３４６とドレイン領域３４８とは主ゲート領域３１２によって分離される。同様に、ＮＭＯＳ３０４は、基板領域と、主ゲート領域３３０と、主ゲート領域３３０の１つの端部に置かれたゲート先端３３６および３３８とを備える。ＮＭＯＳ３０４の基板領域はソース領域３４２とドレイン領域３４４とを備える。ソース領域３４２とドレイン領域３４４とは主ゲート領域３３０によって分離される。インバータレイアウト３００では、ＰＭＯＳ３０２とＮＭＯＳ３０４とは、共通ゲート、共通ドレイン構成において互いに接続される。したがって、図３に示すように、ＰＭＯＳ３０２の主ゲート領域３１２はＮＭＯＳ３０４の主ゲート領域３３０に結合される。さらに、ゲート先端３２０および３２２も、結合された主ゲート領域の長さに沿った適切な中間位置に置かれる。たとえば、ゲート先端３２０および３２２は、主ゲート領域３１２および３３０の交差部においてまたはその近くに置かれ得る。共通ゲート端子３２４はゲート先端３２０上にある。共通ゲート端子３２４を介して入力信号がインバータに与えられ得る。インバータレイアウト３００の他の実装形態では、任意の適切な数のゲート先端が主ゲート領域の左側／右側に置かれ得ることに留意されたい。さらに、共通ゲート端子は主ゲート領域上のまたはゲート先端上の任意の位置に配置され得る。
ＰＭＯＳ３０２のソース領域３４６は金属の接続３０８を介して電源レール３０６に結合され、ソース領域３４６と金属結合３０８との間のジャンクション（junction）３１０はＰＭＯＳ３０２のソース端子３１０と呼ばれる。ＰＭＯＳ３０２のドレイン領域３４８は金属の接続３２６を介してＮＭＯＳ３０４のドレイン領域３４４に結合される。ＰＭＯＳ３０２のドレイン領域３４８と金属の接続３２６との間のジャンクション３１８はＰＭＯＳ３０２のドレイン端子３１８と呼ばれる。ＮＭＯＳ３０４のドレイン領域３４４と金属の接続３２６との間のジャンクション３２８はＮＭＯＳ３０４のドレイン端子３２８と呼ばれる。出力信号（すなわち、ゲート端子３２４において与えられる入力信号の反転）は、ドレイン端子３１８、ドレイン端子３２８、または金属の接続３２６の途中の別の適切な端子において受信され得る。ＮＭＯＳ３０４のソース領域３４２は金属の接続３３４を介して接地端子３４０に結合され、ソース領域３４２と金属結合３３４との間のジャンクション３３２はＮＭＯＳ３０４のソース端子３３２と呼ばれる。図３に示していないが、製造の後に、主ゲート領域とゲート先端３１４、３１６、３２０、３２２、３３６、および３３８の各々との間の接合は一般に矩形でなく、、図１Ａを参照しながら上記で示し説明したように、本明細書で説明されるゲート丸め効果により丸められることに留意されたい。製造の後に、ＭＯＳＦＥＴインバータに関連する実効ゲート領域は、主ゲート領域３１２および３３０と、ゲート先端３１４、３１６、３２０、３２２、３３６、および３３８と、主ゲート領域とゲート先端の各々との間のゲート丸め領域とを備えることができる。
図４は、ゲート丸めプロセスを含む例示的なトランジスタ製造工程を示す流れ図（「フロー」）４００である。フロー４００はブロック４０２において開始する。
ブロック４０２において、製造されるべきトランジスタの基板領域を形成する。一実装形態では、製造システムがトランジスタの基板領域を形成することができる。たとえば、ＭＯＳＦＥＴ１００を製造するために、基板領域１０２は、イオン注入プロセス、イオン拡散プロセス、または別の適切なプロセスを使用して形成され得る。ＮチャネルＭＯＳＦＥＴの場合、基板領域１０２はｐ型ドープ半導体（たとえば、ｐ型ドープシリコン）であり得る。ＰチャネルＭＯＳＦＥＴの場合、基板領域１０２はｎ型ドープ半導体であり得る。他の実装形態では、トランジスタは接合型ＦＥＴ（ＪＦＥＴ）または他の適切なトランジスタであり得ることに留意されたい。フローはブロック４０４に進む。
ブロック４０４において、トランジスタの基板領域上にゲート酸化物層を成長させる。たとえば、製造は、熱酸化プロセスを使用して基板領域１０２にわたってフィールド酸化物（field oxide）（たとえば、二酸化ケイ素）の層を成長させることができる。次に、フィールド酸化物層は、ＭＯＳＦＥＴが形成される基板領域１０２の一部分を曝露するために、（たとえば、フッ化水素（ＨＦ）エッチングプロセスまたはフォトエッチングプロセスを使用して）エッチングされ得る。ＭＯＳＦＥＴが形成される基板領域１０２の部分（すなわち、ソース領域、ドレイン領域、およびゲート領域）のみからフィールド酸化物をエッチングするために、第１のマスクが採用され得る。次に、（たとえば、熱酸化プロセスを使用して）ゲート酸化物層を成長させることができる。一般に、ゲート酸化物層もフィールド酸化物層（たとえば、二酸化ケイ素）と同じ材料であり得る。しかしながら、ゲート酸化物層の厚さは、一般にフィールド酸化物層の厚さよりもはるかに薄い。フローはブロック４０６に進む。
ブロック４０６において、ゲート酸化物層上にゲート材料を堆積させる。たとえば、製造システムは、化学気相堆積（ＣＶＤ：chemical vapor deposition）または別の適切な堆積機構を使用して、ゲート酸化物層上に（ポリシリコンとも呼ばれる）多結晶シリコン、アルミニウム、または別の適切なゲート材料を堆積させることができる。ゲート材料は、基板領域全体を覆うゲート酸化物層にわたって堆積され得る。次いで、ゲート領域を形成し、基板領域の他の部分からゲート酸化物とゲート材料とを除去するために、（以下で説明するように）ゲートマスクが使用され得る。フローはブロック４０８に進む。
ブロック４０８において、主ゲート領域と、主ゲート領域に沿った１つまたは複数のゲート先端とを備える適切なゲートマスクを使用してゲート材料をエッチングすることによってゲート領域を形成する。たとえば、製造システムは、ゲート領域を形成するために、ゲートマスクを使用してポリシリコンと対応するゲート酸化物層とをエッチングすることができる。言い換えれば、ゲートマスクは、エッチングされる（または除去される）べきでないポリシリコンのそれらの面積を保護することができる。基板領域上に残っているポリシリコンのこれらの面積（すなわち、除去されないポリシリコンおよびゲート酸化物の面積）はトランジスタのゲート領域を構成する。いくつかの実装形態では、ゲートマスクは、ソース領域およびドレイン領域が形成される基板領域１０２上のそれらの面積からポリシリコンおよびゲート酸化物をエッチングするために構成され得る。いくつかの実装形態では、ゲートマスクは、それがゲート酸化物（またはＭＯＳＦＥＴが形成されない基板領域１０２のそれらの部分からのフィールド酸化物）を除去しないように構成され得る。ゲートマスクはまた、トランジスタを備える集積回路の設計レイアウトにおける、構成要素間の１つまたは複数の空隙（またはギャップまたは空きスペース）、相互接続などを（たとえば、製造プロセスより前に）識別することによって構成され得る。いくつかの実装形態では、トランジスタの主ゲート領域が設計レイアウト上で識別され得、主ゲート領域に近接（または隣接）する設計レイアウトにおける１つまたは複数の空隙が識別され得る。ゲートマスクは、ゲート先端が対応する空隙内にあるように、主ゲート領域とゲート先端とを形成するように、それに応じて設計され得る。
いくつかの実装形態では、ポリシリコン（およびゲート酸化物層）は、ゲート先端と主ゲート領域とが互いに直角（９０度）であるようにゲートマスクに従ってエッチングされ得る。プロセス制限および物理的制限により、主ゲート領域１０４は基板領域１０２に実質的に直角であり得ることを理解されたい。また、プロセス制限／物理的制限により、ゲート先端１０８および１１０は、基板領域に実質的に平行であり得、主ゲート領域１０４に実質的に直角であり得る。たとえば、ゲート先端１０８および１１０は基板領域１０２に完全には平行でないことがあり、完全に平行な位置からの０％〜５％偏差を有することがある。他の実装形態では、ゲート先端および主ゲート領域はそれらの接合点において他の適切な角度を有することがある。したがって、ゲート先端は、基板領域１０２に概して平行であり得るが、ゲート先端と主ゲート領域１０４との間の接合など、ゲート先端の特定の点（またはセクション）が基板領域１０２に平行でないことがある。
主ゲート領域とともに任意の適切な数のゲート先端がエッチングされ得る。たとえば、（図１Ａに示した）２つのゲート先端、（図１Ｂに示した）１つのゲート先端、（図１Ｃに示した）３つのゲート先端、または（図１Ｄに示した）４つのゲート先端は主ゲート領域の左側／右側においてエッチングされ得る。いくつかの実装形態では、事前製造分析中に識別された空隙の数にかかわらず、主ゲート領域とともに所定の数のゲート先端のみがエッチングされ得る。他の実装形態では、ゲート先端の数は、事前製造分析中に識別された空隙の数によってのみ制限され得る。図２Ａ〜図２Ｃにおいて上記で説明したように、ゲート先端の長さ１５４およびゲート先端と基板領域との間の距離１５２は、トランジスタに関連する実効チャネル長に影響を及ぼすことがある。いくつかの実装形態では、すべてのゲート先端は同じ長さを有し得、基板領域から同じ距離にあり得る。他の実装形態では、ゲート先端のいくつか／すべては、基板領域からの異なる長さおよび／または異なる距離を有し得る。
製造プロセスのプロセス制限および物理的制限により、各ゲート先端と主ゲート領域との間の接合は、上記で説明したように、実質的に矩形接合から実質的に丸め接合に変化し得る。たとえば、接合は、製造プロセス中にまたは製造プロセスの他のステップ中にトランジスタに熱が加えられた後、実質的に丸め領域に変化し得る。ゲート先端と従来のゲート領域との間の丸め接合を、本明細書ではゲート丸め領域と呼ぶ。上記で説明したように、ゲート丸めプロセスのために、ゲート丸め領域の少なくとも一部分が、主ゲート領域とゲート先端の各々との間の接合の近くのゲート領域の長さを増加させる基板領域を侵食または覆い、したがってトランジスタに関連する実効チャネル長が増加する。実効チャネル長の増加は、トランジスタによって生成されるリーク電流、およびトランジスタに関連する静的電力消費の減少をもたらす。フローはブロック４１０に進む。
ブロック４１０において、トランジスタの基板領域上にソース領域とドレイン領域とを形成する。たとえば、製造システムは、それに応じて基板領域１０２のエッチングされた部分をドープすることによって、基板領域１０２上にソース領域１１８とドレイン領域１２０とを形成することができる。製造システムは、不純物拡散プロセス、イオン注入プロセス、または別の適切なプロセスを使用して、トランジスタの基板領域１０２上にソース領域とドレイン領域とを形成することができる。たとえば、ＮチャネルＭＯＳＦＥＴの場合、基板領域１０２はｐ型ドープ半導体であり得、ソース領域１１８およびドレイン領域１２０は、ｐ型ドープ基板領域上にｎ型ドープソース領域とｎ型ドープドレイン領域とを形成するために不純物を注入することによって形成され得る。ソース領域、ドレイン領域、およびゲート領域が基板領域上に形成された後、トランジスタ製造プロセスは１つまたは複数の追加のステップを備えることができることに留意されたい。たとえば、基板領域１０２の表面全体は二酸化ケイ素の絶縁層で覆われ得る。最後に、ソース領域、ドレイン領域、およびゲート領域上に金属接点が形成される。トランジスタを集積回路の１つまたは複数の他の構成要素に接続するために金属相互接続が追加される。ブロック４１０から、フローは終了する。
図１Ａ〜図４は、実施形態を理解するのを助けるための例であり、実施形態を限定したり、特許請求の範囲を限定したりするために使用されるべきでないことを理解されたい。実施形態は、追加の動作を実行し、より少ない動作を実行し、動作を異なる順序で実行し、動作を並行して実行し、いくつかの動作を別様に実行し得る。本明細書で説明したゲート丸め技法は既存の設計レイアウトに適用され得ることに留意されたい。ゲート丸め技法はまた、ＭＯＳＦＥＴによって生成されるリーク電流およびそれに関連する静的電力消費をさらに低減するために、ＭＯＳＦＥＴによって生成されるリーク電流を低減するための既存の技法（たとえば、高しきい値ＭＯＳＦＥＴ設計、長チャネルＭＯＳＦＥＴ設計など）の拡張として適用され得る。いくつかの実装形態では、ＭＯＳＦＥＴ設計のためのゲート丸め技法は、限定はしないが、標準論理、ドライバ、メモリセル、およびＭＯＳＦＥＴを採用する他の集積回路など、様々なタイプの回路において採用され得る。さらに、他の実施形態では、動作のいくつかがトランジスタ製造のために実行される順序は、図４に示した順序とは異なることがあることに留意されたい。
本実施形態について、様々な実装形態および活用を参照しながら説明したが、これらの実施形態は例示的なものであり、本発明の主題の範囲はそれらに限定されないことを理解されよう。概して、本明細書で説明した低減されたトランジスタリーク電流のためのゲート丸め技法は、任意の１つまたは複数のハードウェアシステムに一致する設備を用いて実装され得る。多くの変形、修正、追加、および改善が可能である。
単一の事例として本明細書で説明した構成要素、動作、または構造について、複数の事例が与えられ得る。最後に、様々な構成要素と、動作と、データストアとの間の境界はいくぶん恣意的であり、特定の動作が、特定の例示的な構成のコンテキストで示されている。機能の他の割振りが想定され、本発明の主題の範囲内に入り得る。概して、例示的な構成において別個の構成要素として提示された構造および機能は、組み合わされた構造または構成要素として実装され得る。同様に、単一の構成要素として提示された構造および機能は、別個の構成要素として実装され得る。これらおよび他の変形、修正、追加、および改善は、本発明の主題の範囲内に入り得る。

Claims (29)

  1. ソース領域とドレイン領域とを含む基板領域と、
    主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域、ここにおいて、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の端部において形成され、および、ここにおいて、前記１つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、と、
    を備えるトランジスタ。
  2. 前記ゲート領域が、ポリシリコン主ゲート部分と、１つまたは複数のポリシリコンゲート先端と、１つまたは複数の対応するポリシリコンゲート丸め部分とを備えるポリシリコンゲート領域である、請求項１に記載のトランジスタ。
  3. 前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの１つにおいて形成され、前記１つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成される、請求項１に記載のトランジスタ。
  4. 前記所定の長さおよび前記所定の距離が、ゲート領域製造プロセスと、前記トランジスタを備える集積回路の幾何学的設計レイアウトと、前記トランジスタに関連する最小フィーチャサイズと、前記集積回路に関連する１つまたは複数の設計ルールとのうちの少なくとも１つに基づいて決定される、請求項３に記載のトランジスタ。
  5. 前記主ゲート部分が第１の端部と第２の端部とを備え、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの１つにおいて形成され、ここにおいて、前記１つまたは複数のゲート先端の各々が前記基板領域に実質的に平行である、請求項１に記載のトランジスタ。
  6. 前記主ゲート部分が、前記基板領域の上に形成された前記主ゲート部分の一部と、第１の端部と、第２の端部と、ここにおいて、前記第１および第２の端部が前記基板領域に実質的に直角に形成され、ここにおいて、前記１つまたは複数のゲート先端が、前記端部のうちの１つにおいて形成され、前記基板領域に実質的に平行であり、および、ここにおいて、前記ゲート領域が、前記基板領域上に形成されたゲート酸化物部分上に形成される、
    を備える請求項１に記載のトランジスタ。
  7. 前記基板領域と前記ゲート領域との間に形成されるゲート酸化物部分をさらに備える、請求項１に記載のトランジスタ。
  8. 前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端が第１のゲート先端を備え、および、ここにおいて、前記第１のゲート先端が前記主ゲート部分の前記第１の端部において形成される、請求項１に記載のトランジスタ。
  9. 前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端が第１のゲート先端と第２のゲート先端とを備え、
    前記第１のゲート先端と前記第２のゲート先端とが前記主ゲート部分の前記第１の端部において形成されるか、または
    前記第１のゲート先端が前記主ゲート部分の前記第１の端部において形成され、前記第２のゲート先端が前記主ゲート部分の前記第２の端部において形成された、請求項１に記載のトランジスタ。
  10. 前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端が、第１のゲート先端と、第２のゲート先端と、第３のゲート先端とを備え、ここにおいて、前記第１のゲート先端と前記第２のゲート先端とが前記主ゲート部分の前記第１の端部において形成され、前記第３のゲート先端が前記主ゲート部分の前記第２の端部において形成される、請求項１に記載のトランジスタ。
  11. 前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端が、第１のゲート先端と、第２のゲート先端と、第３のゲート先端と、第４のゲート先端とを備え、ここにおいて、前記第１のゲート先端と前記第２のゲート先端とが前記主ゲート部分の前記第１の端部において形成され、前記第３のゲート先端と前記第４のゲート先端とが前記主ゲート部分の前記第２の端部において形成される、請求項１に記載のトランジスタ。
  12. 前記１つまたは複数のゲート先端の各々について、前記ゲート先端と前記主ゲート部分との間の前記ゲート丸め領域が、前記トランジスタに関連する実効チャネル長を増加させる前記基板領域の一部分にわたって拡大する、請求項１に記載のトランジスタ。
  13. 前記トランジスタに関連する前記実効チャネル長が、前記トランジスタに関連する平均ゲート長であり、ここにおいて、前記平均ゲート長が、前記１つまたは複数のゲート丸め部分によって覆われる前記基板領域の第１の部分に関連する第１のゲート長と、前記１つまたは複数のゲート丸め部分によって覆われない前記基板領域の第２の部分に関連する第２のゲート長とに少なくとも部分的に基づいて計算される、請求項１２に記載のトランジスタ。
  14. 前記１つまたは複数のゲート先端の各々について、
    前記ゲート先端の長さの増加が、前記トランジスタに関連する実効チャネル長を増加させ、
    前記ゲート先端と前記基板領域との間の距離の減少が、前記トランジスタに関連する前記実効チャネル長を増加させる、請求項１に記載のトランジスタ。
  15. 前記トランジスタが金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載のトランジスタ。
  16. ソース領域とドレイン領域とを含む基板領域と、および、
    主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域であって、前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの１つにおいて形成され、ここにおいて、前記１つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成され、および、ここにおいて、前記１つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、ゲート領域と
    を備える金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）。
  17. 前記１つまたは複数のゲート先端の各々が、前記ＭＯＳＦＥＴを備える集積回路の設計レイアウトにおける構成要素間の対応する１つまたは複数の空隙内に形成された、請求項１６に記載のＭＯＳＦＥＴ。
  18. 前記１つまたは複数のゲート先端の各々の前記長さは、前記ゲート先端がその中に形成された前記空隙の長さに少なくとも部分的に基づいて決定される、請求項１７に記載のＭＯＳＦＥＴ。
  19. 前記１つまたは複数のゲート先端の各々が前記基板領域までの異なる長さおよび異なる距離に関連する、請求項１６に記載のＭＯＳＦＥＴ。
  20. 前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、
    前記１つまたは複数のゲート先端が第１のゲート先端を備え、および、ここにおいて、前記第１のゲート先端が前記主ゲート部分の前記端部のうちの１つにおいて形成される、か、
    前記１つまたは複数のゲート先端が第１のゲート先端と第２のゲート先端とを備え、および、ここにおいて、前記第１のゲート先端が前記主ゲート部分の前記第１の端部において形成され、前記第２のゲート先端が前記主ゲート部分の前記第２の端部において形成される、か、
    前記１つまたは複数のゲート先端が、第１のゲート先端と、第２のゲート先端と、第３のゲート先端とを備え、ここにおいて、前記第１のゲート先端と前記第２のゲート先端とが前記主ゲート部分の前記第１の端部において形成され、前記第３のゲート先端が前記主ゲート部分の前記第２の端部において形成されるか、または
    前記１つまたは複数のゲート先端が、第１のゲート先端と、第２のゲート先端と、第３のゲート先端と、第４のゲート先端とを備え、ここにおいて、前記第１のゲート先端と前記第２のゲート先端とが前記主ゲート部分の前記第１の端部において形成され、前記第３のゲート先端と前記第４のゲート先端とが前記主ゲート部分の前記第２の端部において形成される、
    請求項１６に記載のＭＯＳＦＥＴ。
  21. 複数のトランジスタを備える集積回路であって、前記複数のトランジスタの各々が、
    ソース領域とドレイン領域とを含む基板領域と、および、
    主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを含むゲート領域、ここにおいて、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の端部において形成され、および、ここにおいて、前記１つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、ゲート領域と
    を備える集積回路。
  22. 前記複数のトランジスタの各々について、前記トランジスタの前記主ゲート部分が第１の端部と第２の端部とを備え、ここにおいて、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の前記端部のうちの１つにおいて形成され、前記１つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成される、請求項２１に記載の集積回路。
  23. 前記複数のトランジスタの各々について、前記１つまたは複数のゲート先端の各々が、前記集積回路の設計レイアウトにおける構成要素間の対応する１つまたは複数の空隙内に形成された、請求項２１に記載の集積回路。
  24. 前記複数のトランジスタの各々について、前記１つまたは複数のゲート先端の各々の前記長さは、前記ゲート先端がその中に形成された前記空隙の長さに少なくとも部分的に基づいて決定される、請求項２３に記載の集積回路。
  25. 集積回路のトランジスタの基板領域上にゲート酸化物層を形成すること、ここにおいて、前記基板領域がソース領域とドレイン領域とを備える、と、
    前記トランジスタの前記ゲート酸化物層上にゲート材料を堆積させることと、
    前記トランジスタのゲート領域を形成するために前記トランジスタの前記基板領域から前記ゲート材料と前記対応するゲート酸化物層との一部分を除去すること、ここにおいて、前記ゲート領域が、主ゲート部分と、１つまたは複数のゲート先端と、１つまたは複数の対応するゲート丸め部分とを備え、ここにおいて、前記１つまたは複数のゲート先端の各々が前記主ゲート部分の端部において形成され、ここにおいて、前記１つまたは複数のゲート先端の各々が、実質的に所定の長さを有し、前記基板領域から実質的に所定の距離において形成され、および、ここにおいて、前記１つまたは複数のゲート先端の各々について、対応するゲート丸め部分が前記ゲート先端と前記主ゲート部分との間の接合において形成される、と、
    を備える方法。
  26. 前記トランジスタのゲート領域を形成するために前記トランジスタの前記基板領域から前記ゲート材料と前記対応するゲート酸化物層との前記一部分を前記除去することが、
    前記トランジスタの前記基板領域から前記ゲート材料と前記対応するゲート酸化物層との前記一部分を除去し、前記主ゲート部分と、前記１つまたは複数のゲート先端と、前記１つまたは複数の対応するゲート丸め部分とを含む、前記トランジスタの前記ゲート領域を形成するためにゲート製造マスクを適用すること
    を備える、請求項２５に記載の方法。
  27. 前記１つまたは複数のゲート先端の各々が、前記主ゲート部分と、前記集積回路の１つまたは複数の構成要素との間の対応する空隙内に形成された、請求項２５に記載の方法。
  28. 前記１つまたは複数のゲート先端の各々について、前記ゲート先端の前記長さは、前記ゲート先端がその中に形成された前記空隙の長さに少なくとも部分的に基づいて決定される、請求項２５に記載の方法。
  29. 前記ゲート先端の前記長さの増加が、前記トランジスタに関連する実効チャネル長を増加させ、
    前記ゲート先端と前記基板領域との間の前記距離の減少が、前記トランジスタに関連する前記実効チャネル長を増加させる
    請求項２５に記載の方法。
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