JP2015185779A - semiconductor module - Google Patents
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Abstract
Description
本発明は半導体モジュールに関し、特にＬＳＩチップ及びインターポーザを備えるものに関する。 The present invention relates to a semiconductor module, and more particularly to a semiconductor module including an LSI chip and an interposer.
大規模集積回路（Large Scale Integration, LSI）から伝導電磁ノイズが発生する。かかる電磁ノイズはしばしば高周波電磁ノイズである。かかる電磁ノイズはＬＳＩから電源−グランド配線を伝わって外部に伝搬する。 Conducted electromagnetic noise is generated from large scale integration (LSI). Such electromagnetic noise is often high frequency electromagnetic noise. Such electromagnetic noise propagates from the LSI through the power supply-ground wiring to the outside.
ＬＳＩが実装されたプリント配線基板においては、ＬＳＩの動作に伴いその電源-グランド配線を伝わって上記電磁ノイズが外部に伝搬し得る。さらにかかる電磁ノイズが配線基板内部に流れ込むことがある。このとき、配線基板から意図しない電磁放射ノイズが発生し得る。 In the printed wiring board on which the LSI is mounted, the electromagnetic noise can propagate to the outside through the power-ground wiring along with the operation of the LSI. Further, such electromagnetic noise may flow into the wiring board. At this time, unintended electromagnetic radiation noise may be generated from the wiring board.
上述の通りＬＳＩは強いノイズを発生する。したがって、ＬＳＩの周辺の集積回路にも、プリント基板の電源系を通じて電磁ノイズが混入し得る。ここで電源系とは電源−グランド層を含む。このように電磁ノイズが集積回路に混入すると、電子機器が誤動作し得る。 As described above, LSI generates strong noise. Therefore, electromagnetic noise can be mixed into the integrated circuit around the LSI through the power supply system of the printed circuit board. Here, the power supply system includes a power supply-ground layer. When electromagnetic noise is mixed into the integrated circuit in this way, the electronic device can malfunction.
特許文献１〜３に示すように従来から、配線基板におけるこのような電磁ノイズの抑制手法が知られている。特許文献１においては、誘電体が電源とグランドの間に介在する。かかる誘電体は電源配線の直下に埋設されていることを特徴とする。このため簡素な構造で高周波ノイズを低減できる。 Conventionally, as shown in Patent Documents 1 to 3, such a technique for suppressing electromagnetic noise in a wiring board is known. In Patent Document 1, a dielectric is interposed between the power supply and the ground. Such a dielectric is characterized in that it is buried directly under the power supply wiring. For this reason, high frequency noise can be reduced with a simple structure.
特許文献２においては信号配線とグランド配線とを囲むようにフェライトが配置されている。フェライトはプリント配線板に直交する平面と平行な閉環状となっている。一のフェライトはプリント配線板の両面に現出している。このためノイズの伝搬を抑制できる。
In
各特許文献に記載の手法はいずれもノイズの抑制に有効である。しかしながら、これらの手法はプリント基板に誘電体又はフェライトを実装するものである。このため、プリント基板に実装されたＬＳＩチップから、そのプリント基板へのノイズの侵入を防止することが出来ない。 Each of the methods described in each patent document is effective in suppressing noise. However, these methods are to mount a dielectric or ferrite on a printed circuit board. For this reason, it is impossible to prevent noise from entering the printed circuit board from the LSI chip mounted on the printed circuit board.
特許文献３においては、実施可能な一例として、導体パターンを囲む閉環状の磁性パターンを形成する。磁性パターンは電子部品基板上で電子部品から遠い側の面上に位置し、マザー配線基板に対向する。磁性パターンは導体からなる端子又はパターンと離間している。このためフェライトビーズを用いることなく、高周波の電磁ノイズを除去できる。 In Patent Document 3, as an example that can be implemented, a closed annular magnetic pattern surrounding a conductor pattern is formed. The magnetic pattern is located on the surface of the electronic component substrate on the side far from the electronic component, and faces the mother wiring substrate. The magnetic pattern is separated from the terminal or pattern made of a conductor. For this reason, high-frequency electromagnetic noise can be removed without using ferrite beads.
特許文献３に記載の手法は、電子部品から漏れ出すノイズのマザー配線基板への侵入の抑制に有効である。しかしながら、電子部品と導体パターンが電子部品基板の実装面上で接しているため、磁性パターンは実装面上で導体パターンの周囲を完全に取り囲むことが出来ない。このためノイズはマザー配線基板の近傍まで侵入する可能性がある。磁性パターンは閉環状であるため、導体パターンの形状や大きさを制限する可能性がある。 The technique described in Patent Document 3 is effective in suppressing the intrusion of noise leaking from the electronic component into the mother wiring board. However, since the electronic component and the conductor pattern are in contact with each other on the mounting surface of the electronic component substrate, the magnetic pattern cannot completely surround the conductor pattern on the mounting surface. For this reason, noise may penetrate to the vicinity of the mother wiring board. Since the magnetic pattern is a closed ring, the shape and size of the conductor pattern may be limited.
次に、図９を用いて、上記の公知技術に係る課題を解決するための、発明者らの着想を紹介する。以下の記載は、発明者らの着想が公知の技術であることを示すものではない。 Next, the inventors' idea for solving the problems related to the above-described known technique will be introduced with reference to FIG. The following description does not indicate that the inventors' idea is a known technique.
図９においてチップインダクタ８０のようなチップ型のインダクタを配線基板に実装する。ＬＳＩ６０の動作に伴い高周波ノイズがＬＳＩ６０より漏れ出す。具体的には高周波ノイズはＬＳＩ６０中の電源−グランド配線及びボンディングワイヤ５０中を伝搬する。
In FIG. 9, a chip type inductor such as a
さらに図９に示すように、高周波ノイズは配線基板中の電源配線１０及びグランド配線２０に到達する。ここで電源配線１０は配線基板中の電源層である。またグランド配線２０は配線基板内中のグランド層である。配線基板はさらに信号配線３０を有する。
Further, as shown in FIG. 9, the high frequency noise reaches the
一方、図９に示すように、電源配線１０上に実装されているチップインダクタ８０は、インピーダンスの不連続を形成している。このためチップインダクタ８０が高周波ノイズを反射する。また、チップインダクタ８０は、高周波を損失する効果を有する。このためチップインダクタ８０は電磁ノイズを吸収する。
On the other hand, as shown in FIG. 9, the
上記のとおり、図９に示すチップインダクタ８０が伝導電磁ノイズを反射し、さらに吸収する。したがって、電磁ノイズは、ビア４０を通じて配線基板内部の電源層、又はグランド層に漏洩しにくい。このため、上述した電磁ノイズにまつわる電磁放射ノイズや誤動作等の問題を回避することが可能である。
As described above, the
図９に示すチップインダクタ８０をインターポーザに実装する場合、多数個のインダクタの実装が必要である。このため、実装されたインダクタの占有面積や厚みによって、半導体モジュールや電子機器の小型化、薄型化が妨げられる。
When the
本発明は上記事情に鑑みてなされたものである。すなわち本発明は、配線基板にチップインダクタを実装せずとも、伝導電磁ノイズをＬＳＩ近傍領域で反射することを課題とする。さらに本発明は上記電磁放射ノイズの発生、及び上記電子機器の誤動作を防止することを課題とする。本発明はＬＳＩチップ由来のノイズを抑制しつつ半導体モジュールや電子機器を小型化、薄型化することを目的としている。 The present invention has been made in view of the above circumstances. That is, an object of the present invention is to reflect conductive electromagnetic noise in the vicinity of an LSI without mounting a chip inductor on a wiring board. Another object of the present invention is to prevent the generation of the electromagnetic radiation noise and the malfunction of the electronic device. An object of the present invention is to reduce the size and thickness of semiconductor modules and electronic devices while suppressing noise derived from LSI chips.
本発明の半導体モジュールはインターポーザと、前記インターポーザ上のＬＳＩチップと、前記インターポーザ及び前記ＬＳＩチップを導通接続するボンディングワイヤと、を備える。 The semiconductor module of the present invention includes an interposer, an LSI chip on the interposer, and a bonding wire that electrically connects the interposer and the LSI chip.
前記インターポーザは、表面、電源配線、グランド配線、信号配線、パッド及び膜を有する。前記表面は前記ＬＳＩチップに面し、前記電源配線、グランド配線、信号配線、パッド及び膜は前記表面に接し、かつ前記表面と平行な方向に伸展する。 The interposer has a surface, a power supply wiring, a ground wiring, a signal wiring, a pad, and a film. The surface faces the LSI chip, and the power supply wiring, ground wiring, signal wiring, pad, and film are in contact with the surface and extend in a direction parallel to the surface.
前記電源配線及び前記グランド配線の内のいずれかの非信号配線は、前記表面上に、一方及び他方の末端並びに側端を有する。前記一方の末端は、前記インターポーザの裏面と導通接続する。前記他方の末端は、パッドと接し、又は一体になっている。前記パッドは、前記ボンディングワイヤと接する。 Any one of the power supply wiring and the ground wiring has one and other terminals and side edges on the surface. The one end is electrically connected to the back surface of the interposer. The other end is in contact with or integral with the pad. The pad is in contact with the bonding wire.
前記側端は、前記一方及び他方の末端の間に位置し、かつ前記膜と接する。前記膜は磁性体及び／又は誘電体からなる。前記インターポーザを前記表面側から上面視すると、前記非信号配線の占める領域と前記膜の占める領域とは互いに接しかつ分離している。 The side end is located between the one end and the other end and is in contact with the membrane. The film is made of a magnetic material and / or a dielectric material. When the interposer is viewed from above, the area occupied by the non-signal wiring and the area occupied by the film are in contact with each other and separated.
本発明はＬＳＩチップ由来のノイズを抑制しつつ半導体モジュールや電子機器を小型化、薄型化することを目的としている。 An object of the present invention is to reduce the size and thickness of semiconductor modules and electronic devices while suppressing noise derived from LSI chips.
次に、本発明の実施形態について図面を参照して詳細に説明する。各実施形態において同等の構成要素には同一の符号を付し、重複する説明を省略する。 Next, embodiments of the present invention will be described in detail with reference to the drawings. In each embodiment, the same components are denoted by the same reference numerals, and redundant description is omitted.
［第１実施形態の概要］
図１は、本実施形態の半導体モジュール５５の上面図である。半導体モジュール５５はインターポーザ９０と、ＬＳＩチップ６０と、ボンディングワイヤ５１，５２とを備える。ＬＳＩチップ６０はインターポーザ９０上に位置する。ボンディングワイヤ５１，５２はインターポーザ９０及びＬＳＩチップ６０を導通接続する。
[Outline of First Embodiment]
FIG. 1 is a top view of the
図１に示すインターポーザ９０は、表面９１、電源配線１０、グランド配線２０、信号配線３０、パッド７１，７２，７３及び膜１４０を有する。表面９１はＬＳＩチップ６０に面する。電源配線１０、グランド配線２０、信号配線３０、パッド７１，７２，７３及び膜１４０は表面９１に接し、かつ表面９１と平行な方向に伸展している。
The
図１に示す電源配線１０及びグランド配線２０の内のいずれかの非信号配線は、表面９１上に、一方及び他方の末端並びに側端を有する。一例として、電源配線１０は、一方の末端１３、他方の末端１４、及び側端１１，１２を有する。
One of the non-signal wirings of the
側端１２は側端１１よりもグランド配線に近い。側端１２は側端１１よりも信号配線３０に近い。側端１１は、電源配線１０に対して、側端１２の反対側に位置する。またグランド配線２０は、一方の末端２３、他方の末端２４、及び側端２１，２２を有する。側端２２は側端２１よりも電源配線１０に近い。
The
膜１４０は、電源配線１０とグランド配線２０との間に位置する。このとき電源配線１０とグランド配線２０との間に、他の電源配線、グランド配線、及び信号配線が位置しないことが好ましい。
The
側端１１，１２，２１，２２は、それぞれ一方の末端１３，２３及び他方の末端１４，２４の間に位置する。一例において膜１４０は側端１２と接し、グランド配線２０と離間する。他の実施形態においては膜は側端２２と接し、電源配線１０と離間する（図６参照）。
The side ends 11, 12, 21, 22 are located between one
一方の末端１３，２３は、それぞれインターポーザ９０の裏面と導通接続する。他方の末端１４，２４は、それぞれパッド７１，７２と接している、又は一体になっている。パッド７１，７２は、それぞれボンディングワイヤ５１，５２と接している。図１には信号配線と導通接続するボンディングワイヤ５３とパッド７３とも同様に示されている。
One ends 13 and 23 are electrically connected to the back surface of the
膜１４０は磁性体及び／又は誘電体からなる。インターポーザ９０を表面９１側から上面視すると、非信号配線の占める領域と膜１４０の占める領域とは互いに接しかつ分離している。
The
図１に示すインターポーザ９０には、電磁ノイズを反射させる対策として膜１４０が施されている。このためインターポーザ９０は電源−グランド間を伝わる電磁ノイズを反射する。このため、ＬＳＩチップ６０から外部に伝搬するノイズの、プリント基板１１０への漏洩を抑えることが出来る。
The
［第１実施形態の詳細］
図２は本実施形態の配線基板１０５を表す側面図である。プリント基板１１０の有する表（おもて）面１１１上に半田ボール１００が位置する。プリント基板１１０はプリント配線基板である。
[Details of First Embodiment]
FIG. 2 is a side view showing the
図２に示すように、半田ボール１００はプリント基板１１０とインターポーザ９０との間にある。すなわちプリント基板１１０の上に半田ボール１００を介して半導体モジュール５５が実装されている。インターポーザ９０は基板形状を有する。
As shown in FIG. 2, the
図２中、インターポーザ９０の上にはＬＳＩチップ６０が位置する。インターポーザ９０のＬＳＩチップ６０側の表（おもて）面９１は、ＬＳＩチップ６０のインターポーザ９０側の裏面６２と接する。インターポーザ９０中、表面９１の反対側に裏面９２が位置する。裏面９２と表面１１１とは互いに対向する。裏面９２は半田ボール１００と接する。
In FIG. 2, the
図２に示すように、表面１１１上にインターポーザ９０を介してＬＳＩチップ６０が実装されている。インターポーザ９０はＬＳＩチップ６０を実装するための構造体、すなわちインターポーザ基板である。ＬＳＩチップ６０とプリント基板１１０との間に、図１に示す膜１４０を備えるインターポーザ９０が介在する。
As shown in FIG. 2, the
図２に示すようにボンディングワイヤ５０はＬＳＩチップ６０とインターポーザ９０との間を電気的に接続している。ボンディングワイヤ５０の一方端は表面９１に接し、特に表面９１上のパッド７０（図３、後述）に接する。ボンディングワイヤ５０の例は、ボンディングワイヤ５１，５２，５３である（図１）。ボンディングワイヤ５０の他方端は、ＬＳＩチップ６０の、インターポーザ９０とは反対側の表（おもて）面６１に接する。
As shown in FIG. 2, the
図３は本実施形態のインターポーザ基板の一例を示す上面図である。図３は表面９１の詳細を表す。インターポーザ９０は一例として平面サイズが８．２ｍｍ角の平板状とすることが出来る。インターポーザ９０は一例として二層構造である。
FIG. 3 is a top view showing an example of the interposer substrate of the present embodiment. FIG. 3 shows details of the
図３に示す表面９１にはＬＳＩチップ６０（図１）が実装される。表面９１は、配線１２０、ワイヤボンディング用のパッド７０を有する。パッド７０は配線１２０と一繋がりに成形されていてもよい。表面９１にはビア４０が到達している。配線１２０はビア４０を介して裏面９２（図２）と導通接続する。
The LSI chip 60 (FIG. 1) is mounted on the
図４は本実施形態のインターポーザ基板の一例を示す底面図である。図４はインターポーザ９０のプリント基板１１０側の裏面９２を表す。裏面９２にはビア４０が到達している。裏面９２は配線１２５及び半田ボール用パッド１３０を有する。半田ボール用パッド１３０は配線１２５と一繋がりに成形されていてもよい。
FIG. 4 is a bottom view showing an example of the interposer substrate of the present embodiment. FIG. 4 shows the
上述の通り、非信号配線の側端は膜と接する（図１）。図５に示すように、本実施形態の非信号配線は電源配線１０である。このため膜１４０はグランド配線２０と離間している。
As described above, the side end of the non-signal wiring is in contact with the film (FIG. 1). As shown in FIG. 5, the non-signal wiring of this embodiment is a
図５は表面９１（図３）の詳細である。電源配線１０、グランド配線２０、信号配線３０は、図３に示す配線１２０に相当する。図５中のパッド７１，７２，７３は、図３に示すパッド７０に相当する。図５中のビア４１，４２，４３は、図３に示すビア４０に相当する。
FIG. 5 is a detail of the surface 91 (FIG. 3). The
図５にはインターポーザ９０中の電源配線１０が表されている。インターポーザ９０は図２に示すようにＬＳＩチップ６０とプリント基板１１０との間に介在する。図５に図示していないＬＳＩチップ６０はワイヤボンディング用のパッド７１と導通接続する。電源配線１０はパッド７１と接する。ビア４１は電源配線１０と接する。プリント基板はビア４１を通じて電源配線１０と導通接続する。
FIG. 5 shows the
図５に示すように電源配線１０に隣接して磁性体からなる膜１４０が形成されている。膜１４０の一部又は全部を誘電体（強誘電体）からなる膜に置き換えてもよい。膜１４０の構成として、磁性膜（磁性薄膜）及び強誘電体膜はいずれか一方を選択してもよい。磁性膜の材料はＮｉ−Ｚｎフェライト、Ｍｎ−Ｚｎフェライト又はこれらの材料と樹脂が混合された複合材料等の磁性体が好ましい。強誘電体膜の材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又はこれらの材料と樹脂が混合された複合材料等の誘電体が好ましい。本実施形態において強誘電体とは、特に外部電場を印加しない状態でも自発分極を持つ誘電体のうち、特にその分極の向きを外部電場の印加だけで変えることができる誘電体をいう。 本実施形態の強誘電体は一例において、比誘電率が１０よりも高い。
As shown in FIG. 5, a
図５に示すように、信号配線３０の末端３３はビア４３と接する。電源配線１０の末端１３はビア４１と接する。グランド配線２０の末端２３はビア４２と接する。信号配線３０の末端３４はパッド７３と接する。電源配線１０の末端１４はパッド７１と接する。グランド配線２０の末端２４はパッド７２と接する。
As shown in FIG. 5, the
図５に示すように、一例において電源配線１０はグランド配線２０と信号配線３０との間に位置する。このとき、パッド７１はパッド７２とパッド７３との間に位置する。このとき、ビア４１はビア４２とビア４３との間に位置する。
As shown in FIG. 5, in one example, the
図５に示すように、一例において、ビア４３，４１及び４２を図中の上側に、パッド７３，７１及び７２を図中の下側にして、各配線を図中の上下方向に並べることが出来る。このとき、信号配線３０、電源配線１０、及びグランド配線２０は図中の左側からこの順に並ぶ。このとき、パッド７３，７１及び７２は、左右方向に列を成してもよい。このとき、ビア４３，４１及び４２は左上方向から右下方向に列を成してもよい。
As shown in FIG. 5, in one example, the
図５に示すように電源配線１０、グランド配線２０及び信号配線３０は表面９１上で所定の幅と線路長とを有する。各配線において線路長とはそれぞれ末端１３，２３，３３から、末端１４，２４，３４までの長さをいう。幅は線路長と直交する方向の長さをいう。
As shown in FIG. 5, the
図５に示すように各配線の線路長は幅よりも大きいことが好ましい。電源配線１０はグランド配線２０よりも長い線路長を有することが好ましく、信号配線３０は電源配線１０よりも長い線路長を有することが好ましい。
As shown in FIG. 5, the line length of each wiring is preferably larger than the width. The
図５に示すように、各配線はそれぞれ曲線状又は折れ線状であってもよい。一例において、信号配線３０は湾曲していてもよい。このとき、信号配線３０の中で、電源配線１０から遠い側の側端３１は凸部３５を有してもよい。このとき、信号配線３０の中で、電源配線１０に近い側の側端３２は凹部３６を有していてもよい。
As shown in FIG. 5, each wiring may be curved or broken. In one example, the
図５に示すように、一例において、電源配線１０は湾曲していてもよい。このとき、電源配線１０の中で、信号配線３０に近い側の側端１１は凸部１５を有してもよい。このとき、電源配線１０の中で、信号配線３０から遠い側の側端１２は凹部１６を有していてもよい。
As shown in FIG. 5, in one example, the
図５に示すように、一例において、グランド配線２０は湾曲していてもよい。このとき、グランド配線２０の中で、電源配線１０から遠い側の側端２１は凸部２５を有してもよい。このとき、グランド配線２０の中で、電源配線１０に近い側の側端２２は凹部２６を有していてもよい。
As shown in FIG. 5, in one example, the
一例において、図５に示す凹部３６及び凸部１５は互いに対向している。また凹部１６及び末端２３は互いに対向している。
In one example, the
図５とは異なる一例において、信号配線３０、電源配線１０、及びグランド配線２０は図５とは線対称な形状及び配置をとってもよい。このとき、パッド７３，７１及び７２は、左右方向に列を成してもよい。このとき、ビア４３，４１及び４２は右上方向から左下方向に列を成してもよい。
In an example different from FIG. 5, the
図２に示す表面９１側からインターポーザ９０を上面視したとき、図５に示す膜１４０は電源配線１０と重なっていないことが好ましい。また膜１４０はグランド配線２０、信号配線３０と重なっていないことが好ましい。表面９１側からインターポーザ９０を上面視したとき（図３）、電源配線１０の占める領域と膜１４０の占める領域とは、互いに接しかつ分離していることが好ましい。
When the
一例において、図５に示す膜１４０の厚みは電源配線１０の厚み以下であることが好ましい。膜１４０の最大厚みは電源配線１０の最大厚み以下であることが好ましい。一例において、膜１４０の平均厚みは電源配線１０の平均厚み以下であることが好ましい。一例において、膜１４０の最大厚みは電源配線１０の平均厚み以下であることが好ましい。
In one example, the thickness of the
図５に示す、膜１４０はめっき法により形成できる。この際、例えば所望のパターン形状を得るためのマスクを用いてもよい。膜１４０のパターン形状は表面９１上において、実質的に多角形でもよい。パターン形状は電源配線１０から遠い側が実質的に矩形状でもよい。
The
一例として、図５に示す膜１４０は辺１４１，１４２，１４３，１４４を有する。辺１４１は側端１２又は凹部１６と接する。辺１４２は辺１４１と反対側にある。辺１４３は末端１３側にあり、辺１４２と接する。辺１４４は末端１４側にあり、辺１４２と接する。辺１４３，１４４は辺１４２と実質的に直交する。辺１４３と辺１４４とは実質的に平行である。辺１４２，１４３及び１４４は実質的に矩形状である。
As an example, the
図５に示す膜１４０は、ＬＳＩチップ６０より発生し、電源−グランド配線に伝わる、伝導ノイズを反射する、又は吸収する。このためインターポーザ９０はプリント基板１１０へのノイズの漏洩を抑えることが出来る。
The
また、図５に示すように、膜１４０は信号配線３０上には存在しないことが好ましい。また信号配線３０は膜１４０と離間していることが好ましい。膜１４０は信号配線から３０から遠い側において、電源配線１０に隣接することが好ましい。膜１４０及び末端２３は互いに対向することが好ましい。電源配線１０は膜１４０と信号配線３０との間に位置することが好ましい。膜１４０は電源配線１０とグランド配線２０とで囲まれた領域内にあることが好ましい。
Further, as shown in FIG. 5, it is preferable that the
図５に示すように、膜１４０と信号配線３０との位置関係を上述の通り設計することで、信号の減衰を防ぐことが出来る。また、かかる設計により、配線における特性インピーダンスの不連続によって生じる信号の反射も防ぐことができる。
As shown in FIG. 5, signal attenuation can be prevented by designing the positional relationship between the
図５に示すような膜１４０と他の配線の位置関係により、背景技術で説明したようなチップインダクタを用いずともノイズのプリント基板１１０への漏洩を抑えることが出来る。ここでいうノイズは特にＬＳＩチップ６０から電源−グランド配線を伝わって外部に伝搬するノイズである。
Due to the positional relationship between the
また図５に示すインターポーザ９０を備える本実施形態の配線基板は、チップインダクタを実装せずとも、伝導電磁ノイズをＬＳＩチップ６０の近傍領域で反射することが出来る。他の観点から見ると、本実施形態の配線基板は伝導電磁ノイズの伝搬を抑制することが出来る。
Further, the wiring board of this embodiment including the
他の観点から見ると、図５に詳細を示したインターポーザ９０により電源−グランド配線でノイズを反射・吸収させることが可能となる。したがって、図２に示すインターポーザ９０は、ＬＳＩチップ６０からプリント基板１１０へのノイズの漏洩を抑えることが出来る。
From another point of view, the
本実施形態の配線基板によれば、ＬＳＩにおける入出力信号の品質を劣化させることなく、ＬＳＩの電源系からプリント基板電源系へ伝播するノイズを抑えることができる。上記作用効果により、本実施形態の配線基板は、プリント基板で発生し得る電磁放射ノイズや伝導電磁ノイズによる機器の誤動作を防止することが可能である。 According to the wiring board of the present embodiment, it is possible to suppress noise propagating from the LSI power supply system to the printed circuit board power supply system without degrading the quality of input / output signals in the LSI. Due to the above-described effects, the wiring board according to the present embodiment can prevent malfunction of the equipment due to electromagnetic radiation noise and conduction electromagnetic noise that may be generated on the printed board.
［第２実施形態］ [Second Embodiment]
第１実施形態と異なり、非信号配線の側端は膜と接する。図６に示すように、本実施形態の非信号配線はグランド配線２０である。膜１５０は電源配線１０と離間している。
Unlike the first embodiment, the side edge of the non-signal wiring is in contact with the film. As shown in FIG. 6, the non-signal wiring of this embodiment is a
図６は本実施形態にかかるインターポーザの備える配線及び膜１５０を示す。膜１５０はグランド配線２０に隣接している。膜１５０は、膜１４０（図１）と同様に形成できる。インターポーザ９０（図１）は膜１４０に加えて膜１５０を有していてもよい。膜１５０は表面９１（図２）に接し、かつ表面９１と平行な方向に伸展している。
FIG. 6 shows the wiring and
側端２２は膜１５０と接する。側端２１が膜１５０に接してもよい。膜１５０はグランド配線２０と重なっていないことが好ましい。また膜１５０は電源配線１０、信号配線３０と重なっていないことが好ましい。インターポーザを表面９１（図１）側から上面視すると、グランド配線２０の占める領域と膜１５０の占める領域とは互いに接しかつ分離している。
The side end 22 contacts the
一例において、図６に示す膜１５０の厚みはグランド配線２０の厚み以下であることが好ましい。膜１５０の最大厚みはグランド配線２０の最大厚み以下であることが好ましい。一例において、膜１５０の平均厚みはグランド配線２０の平均厚み以下であることが好ましい。一例において、膜１５０の最大厚みはグランド配線２０の平均厚み以下であることが好ましい。
In one example, the thickness of the
図６に示す膜１５０のパターン形状は表面９１上において、実質的に多角形でもよい。パターン形状はグランド配線２０から遠い側が実質的に矩形状でもよい。膜１５０は信号配線３０上には存在しないことが好ましい。また信号配線３０は膜１５０と離間していることが好ましい。膜１５０及び側端１２は互いに対向することが好ましい。膜１５０は電源配線１０とグランド配線２０とで囲まれた領域内にあることが好ましい。
The pattern shape of the
図６に示す膜１５０は、ＬＳＩチップ６０（図１）の電源−グランド配線に生ずる伝導ノイズを表面９１（図１）にて反射・吸収する。このため膜１５０はプリント基板１１０（図２）へのノイズ漏洩を抑えることが出来る。
The
図８に示す膜１５０が膜１４０によるノイズの反射・吸収の一部又は全部を代替可能である。このため、本実施形態のモジュールは、膜１４０の一部又は全部の設置が困難な場合に、効果的である。膜１５０は特にグランドへのノイズの漏洩の防止に効果的である。
The
［第３実施形態］ [Third Embodiment]
図７は本実施形態にかかるインターポーザの備える配線、膜１４０及び膜１６０を示す。膜１６０は補助膜である。電源配線１０は補助側端として側端１１を有する。膜１６０は、膜１４０（図１）と同様に形成できる。膜１６０は表面９１（図１）に接し、かつ表面９１と平行な方向に伸展している。
FIG. 7 shows the wiring,
図７に示す側端１１は膜１６０に接する。膜１６０は膜１４０と別体である。膜１６０及び膜１４０は電源配線１０を挟んで互いに対向する。膜１６０は信号配線３０と離間している。
The
図７に示すように、インターポーザを表面９１（図１）側から上面視すると、電源配線１０の占める領域と膜１６０の占める領域とは互いに接しかつ分離している。また膜１４０の占める領域と膜１６０の占める領域とは互いに分離している。
As shown in FIG. 7, when the interposer is viewed from the top surface 91 (FIG. 1), the region occupied by the
一例において、図７に示す膜１６０の厚みは電源配線１０の厚み以下であることが好ましい。膜１６０の最大厚みは電源配線１０の最大厚み以下であることが好ましい。一例において、膜１６０の平均厚みは電源配線１０の平均厚み以下であることが好ましい。一例において、膜１６０の最大厚みは電源配線１０の平均厚み以下であることが好ましい。
In one example, the thickness of the
図７に示す膜１６０のパターン形状は表面９１上において、実質的に多角形でもよい。パターン形状はグランド配線２０から遠い側が実質的に矩形状でもよい。膜１６０は信号配線３０上には存在しないことが好ましい。また信号配線３０は膜１６０と離間していることが好ましい。
The pattern shape of the
一例として、図７に示す膜１６０は辺１６１，１６２，１６３，１６４を有する。辺１６２は側端１１又は凸部１５と接する。辺１６１は辺１６２と反対側にある。辺１６３は末端１３側にあり、辺１６１と接する。辺１６４は末端１４側にあり、辺１６１と接する。
As an example, the
図７に示す辺１６３，１６４は辺１６１と実質的に直交する。辺１６３と辺１６４とは実質的に平行である。辺１６１，１６３及び１６４は実質的に矩形状である。辺１４３，１４４と辺１６３，１６４はそれぞれ実質的に同一直線状にある。辺１６１と辺１４２は実質的に平行である。膜１４０と膜１６０とは、これらが電源配線１０と接する部分を除外した、長方形を形成してもよい。
The
図７に示す膜１６０は、ＬＳＩチップ６０（図１）の電源−グランド配線に生ずる伝導ノイズを表面９１（図１）にて反射・吸収する。このため膜１６０はプリント基板１１０（図２）へのノイズ漏洩を抑えることが出来る。
The
図７に示す膜１６０は、電源配線１０を伝播するノイズを効果的に減衰する一方で、信号配線３０を伝播する信号を減衰させにくい。また膜１６０は、信号配線３０上に特性インピーダンスの不連続を生じにくい。このため膜１６０は、信号配線３０を伝播する信号を反射しにくい。
The
図８に示す膜１６０が膜１４０によるノイズの反射・吸収を補完する。このため、本実施形態のモジュールは、膜１４０によるノイズの反射・吸収が不十分な場合に、効果的である。
The
［第４実施形態］
図８は本実施形態にかかるインターポーザの備える配線及び膜１７０を示す。膜１７０は電源配線１０に隣接して形成されている。膜１７０は配線の長手方向で膜の存在範囲が徐々に変化する領域を有する。
[Fourth Embodiment]
FIG. 8 shows the wiring and
図８に示す膜１７０は、膜１４０（図１）と同様に形成できる。膜１７０は表面９１（図１）に接し、かつ表面９１と平行な方向に伸展している。膜１７０は辺１７１側に向かって広くなる、実質的な台形状でもよい。膜１７０の形状を他の膜１５０、膜１６０に応用してもよい。
The
一例として、図８に示す膜１７０は辺１７１，１７２，１７３，１７４を有する。辺１７１は側端１２又は凹部１６と接する。辺１７２は辺１７１と反対側にある。辺１７３は末端１３側にあり、辺１７２と接する。辺１７４は末端１４側にあり、辺１７２と接する。
As an example, the
図８に示す辺１７３，辺１７４は電源配線１０の長手方向に対し斜行する。辺１７３，１７４は、辺１７１に近づくほど、それぞれ末端１３，１４に近づく曲線、折れ線、又は直線である。辺１７３，１７４はそれぞれ１７０の内部に向かって張り出す一様な円弧状であるのが好ましい。
図８に示す膜１７０は、末端１３側に領域１７５を、末端１４側に領域１７６を有する。領域１７５，１７６は、それぞれ電源配線１０の長手方向又は伸展方向と直交する方向における幅１７７，１７８を有する。幅１７７，１７８はそれぞれ末端１３，１４に近づくにつれて小さくなる。
8 has a
図８に示す膜１７０は、ＬＳＩチップ６０（図１）の電源−グランド配線に生ずる伝導ノイズを表面９１（図１）にて反射・吸収する。このため膜１７０はプリント基板１１０（図２）へのノイズ漏洩を抑えることが出来る。
The
図８に示す膜１７０は上述の領域を有する。このため当該領域で電源配線１０の特性インピーダンスが、電源配線１０の伸展方向に沿って漸進的に、連続的に、又は段階的に変化する。
The
このため、図８に示す膜１７０はノイズの反射・吸収帯域を広帯域化することができる。すなわち、本実施形態のモジュールは、抑制したいノイズの周波数が一周波数でなく、ある幅を持っている場合に特に効果的である。
Therefore, the
各実施形態はさらに、伝導ノイズに起因する電磁放射ノイズの発生、及び上記電子機器の誤動作を防止する。また、実装された磁性膜又は強誘電体膜の占有面積や厚みは小さいにもかかわらず、伝導ノイズを効率的に反射・吸収する。このため、半導体モジュールや電子機器を小型化、薄型化することができる。 Each embodiment further prevents generation of electromagnetic radiation noise due to conduction noise and malfunction of the electronic device. Moreover, although the occupied area and thickness of the mounted magnetic film or ferroelectric film are small, the conductive noise is efficiently reflected and absorbed. For this reason, a semiconductor module and an electronic device can be reduced in size and thickness.
以下に、図３，４に表すインターポーザ９０となる基板の作成方法を示す。図３に示す配線１２０中、図５に示す電源配線１０とグランド配線２０を形成する。図３に示す各配線１２０は、それぞれＬＳＩチップ６０のデジタル回路ブロックにある電源用の導体路と、グランド用の導体路に導通接続させる。
Hereinafter, a method for producing a substrate to be the
図３に示す配線１２０中、図５に示す電源配線１０に隣接して、図５に示す膜１４０をフェライト膜で形成する。膜１４０の形成前に表面９１（図３）にマスクを用いてレジスト剤を塗布する。
In the
マスクは図５に示す膜１４０を形成すべき領域に配置する。レジスト剤は膜１４０を形成しない領域に塗布する。レジスト剤は硬化しレジストになる。レジストを用いて図４に示す形状と、３μｍの厚さを有する膜１４０をフェライトめっき膜として形成する。膜１４０の形成後にレジストをアセトンで除去する。
The mask is disposed in a region where the
図４に示す膜１４０は磁性膜となるので、ＬＳＩチップ６０の電源−グランド配線より生ずる伝導ノイズをインターポーザ９０にて反射・吸収する。このため、膜１４０はプリント基板へのノイズ漏洩を抑えることが出来る。
Since the
実施例１との相違点を中心に説明する。本実施例では表面９１（図３）上のグランド配線２０（図４）に隣接して強誘電体膜を形成する。印刷用の原料として、ＢａＴｉＯ３系微粒子材料とエポキシ樹脂とを用いる。かかる微粒子材料は強誘電体粒子である。 The difference from the first embodiment will be mainly described. In this embodiment, a ferroelectric film is formed adjacent to the ground wiring 20 (FIG. 4) on the surface 91 (FIG. 3). As a raw material for printing, a BaTiO 3 -based fine particle material and an epoxy resin are used. Such particulate material is a ferroelectric particle.
次に原料を混合撹拌してペーストを得る。ペーストは強誘電体粒子を６０体積％含有する。このようにしてペースト状の強誘電体材料を得る。 Next, the raw materials are mixed and stirred to obtain a paste. The paste contains 60% by volume of ferroelectric particles. In this way, a paste-like ferroelectric material is obtained.
次に表面９１にスクリーン印刷用のマスクを設置する。マスクには強誘電体膜が図６に示す膜１５０の形状となるように穴が設けられている。ペーストを用いて表面９１にスクリーン印刷する。印刷後、所定の乾燥工程等を実施し、厚さ１０μｍの強誘電体膜を得る。
Next, a mask for screen printing is set on the
図５に示す膜１５０は強誘電体膜となるので、上述の通り、ＬＳＩチップ６０の電源−グランド配線より生ずる伝導ノイズをインターポーザ９０にて反射・吸収する。このため、膜１５０はプリント基板へのノイズ漏洩を抑えることが出来る。
Since the
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施例１，２の変形として、フェライト膜はグランド配線に隣接して形成してもよく、強誘電体膜は電極配線に隣接してもよい。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, as a modification of the first and second embodiments, the ferrite film may be formed adjacent to the ground wiring, and the ferroelectric film may be adjacent to the electrode wiring.
１０ 電源配線 １１，１２ 側端
１３，１４ 末端 ２０ グランド配線
２１，２２ 側端 ２３，２３ 末端
３０ 信号配線 ４０，４１，４２ ビア
５０，５１，５２ ボンディングワイヤ ５５ 半導体モジュール
６０ ＬＳＩチップ ７０，７１，７２ パッド
９０ インターポーザ ９１ 表（おもて）面
９２ 裏面 １２０ 配線
１４０ 膜 １５０ 膜
１６０ 膜 １７０ 膜
１７５，１７６ 領域 １７７，１７８ 幅
DESCRIPTION OF
Claims (8)
前記インターポーザ上のＬＳＩチップと、
前記インターポーザ及び前記ＬＳＩチップを導通接続するボンディングワイヤと、を備え、
前記インターポーザは、表面、電源配線、グランド配線、信号配線、パッド及び膜を有し、
前記表面は前記ＬＳＩチップに面し、
前記電源配線、グランド配線、信号配線、パッド及び膜は前記表面に接し、かつ前記表面と平行な方向に伸展し、
前記電源配線及び前記グランド配線の内のいずれかの非信号配線は、前記表面上に、一方及び他方の末端並びに側端を有し、
前記一方の末端は、前記インターポーザの裏面と導通接続し、
前記他方の末端は、パッドと接し、又は一体になっており、
前記パッドは、前記ボンディングワイヤと接し、
前記側端は、前記一方及び他方の末端の間に位置し、かつ前記膜と接し、
前記膜は磁性体及び／又は誘電体からなり、
前記インターポーザを前記表面側から上面視すると、前記非信号配線の占める領域と前記膜の占める領域とは互いに接しかつ分離している、
半導体モジュール。 With an interposer,
An LSI chip on the interposer;
A bonding wire for conductively connecting the interposer and the LSI chip,
The interposer has a surface, a power supply wiring, a ground wiring, a signal wiring, a pad and a film,
The surface faces the LSI chip;
The power supply wiring, ground wiring, signal wiring, pad and film are in contact with the surface and extend in a direction parallel to the surface,
The non-signal wiring in any one of the power supply wiring and the ground wiring has one end and the other end and a side end on the surface,
The one end is electrically connected to the back surface of the interposer,
The other end is in contact with or integral with the pad;
The pad is in contact with the bonding wire;
The side edge is located between the one and the other end and is in contact with the membrane;
The film is made of a magnetic material and / or a dielectric material,
When the interposer is viewed from the top side from the surface side, the region occupied by the non-signal wiring and the region occupied by the film are in contact with each other and separated from each other,
Semiconductor module.
請求項１に記載の半導体モジュール。 The signal wiring is separated from the film;
The semiconductor module according to claim 1.
前記電源配線と前記グランド配線との間に、他の電源配線、グランド配線、及び信号配線が位置しない、
請求項２に記載の半導体モジュール。 The film is located between the power supply wiring and the ground wiring,
Other power supply wiring, ground wiring, and signal wiring are not located between the power supply wiring and the ground wiring.
The semiconductor module according to claim 2.
前記膜は前記グランド配線と離間している、
請求項３に記載の半導体モジュール。 The non-signal wiring is the power wiring;
The film is separated from the ground wiring;
The semiconductor module according to claim 3.
前記電源配線は、補助側端を有し、
前記補助側端は、前記一方及び他方の末端の間に、かつ前記側端の反対側に位置し、
前記補助側端は、前記補助膜と接し、
前記補助膜は磁性体及び／又は誘電体からなり、
前記インターポーザを前記表面側から上面視すると、前記電源配線の占める領域と前記補助膜の占める領域とは互いに接しかつ分離しており、
前記補助膜の厚みは前記非信号配線の厚み以下であり、
前記信号配線は、前記補助膜と離間している、
請求項４に記載の半導体モジュール。 The interposer further includes an auxiliary film,
The power supply wiring has an auxiliary side end,
The auxiliary side end is located between the one and the other end and on the opposite side of the side end;
The auxiliary side end is in contact with the auxiliary film,
The auxiliary film is made of a magnetic material and / or a dielectric material,
When the interposer is viewed from the top side from the surface side, the region occupied by the power supply wiring and the region occupied by the auxiliary film are in contact with and separated from each other,
The thickness of the auxiliary film is equal to or less than the thickness of the non-signal wiring,
The signal wiring is separated from the auxiliary film,
The semiconductor module according to claim 4.
前記膜は前記電源配線と離間している、
請求項３に記載の半導体モジュール。 The non-signal wiring is the ground wiring,
The film is spaced apart from the power line;
The semiconductor module according to claim 3.
前記所定の領域は、前記非信号配線の長手方向と直交する方向における幅を有し、
前記幅は前記一方及び前記他方の末端に近づくにつれて小さくなる、
請求項１〜６のいずれかに記載の半導体モジュール。 The membrane has a predetermined region on the one end side and the other end side,
The predetermined region has a width in a direction perpendicular to the longitudinal direction of the non-signal wiring,
The width decreases as approaching the one and the other end;
The semiconductor module according to claim 1.
請求項１〜７のいずれかに記載の半導体モジュール。 The thickness of the film is equal to or less than the thickness of the non-signal wiring.
The semiconductor module according to claim 1.
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