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JP2015170654A - 半導体装置 - Google Patents

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亮平 下條
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Abstract

【課題】 リカバリー耐量の向上を可能とする半導体装置を提供する。【解決手段】 半導体装置１０は、第１の面１１ａと、第１の面１１ａに対向する第２の面１１ｂを有する第１導電型の第１半導体層１１と、第１の面１１ａ側に設けられた第２導電型の第２半導体層１２と、第２半導体層１２内に部分的に設けられた第２導電型の第３半導体層１３と、第３半導体層１３に対向し、第１不純物濃度を有する第１の領域１４ａと、第１不純物濃度よりも高い第２不純物濃度を有する第２の領域１４ｂとを有し、第１半導体層１１と第２半導体層１２との間に設けられた第１導電型の第４半導体層１４と、第２の面１１ｂに設けられた第１導電型の第５半導体層１５と、第１半導体１１、第２半導体層１２、および第３半導体層１３と絶縁膜１７を介して接する導電体１６と、を具備する。【選択図】 図１

Description

本発明の実施形態は、半導体装置に関する。
高耐圧で、大電流を制御するパワー半導体装置としてＩＧＢＴ(Insulated Gate Bipolar Transistor)が広く用いられている。ＩＧＢＴを、スイッチング素子として利用する場合、一般に耐圧系の等しいｐｉｎダイオードが並列に接続される。
近年、ＩＧＢＴとｐｉｎダイオードを一体化した半導体装置の検討が進められているが、ターンオフ時におけるｐｉｎダイオードのリカバリー耐量のさらなる向上が要求されている。
特開２０１３−４８２３０号公報
リカバリー耐量の向上を可能とする半導体装置を提供することを目的とする。
一つの実施形態によれば、半導体装置は、第１の面と、前記第１の面に対向する第２の面とを有する第１導電型の第１半導体層と、前記第１の面側に設けられた第２導電型の第２半導体層と、前記第２半導体層内に部分的に設けられた第２導電型の第３半導体層と、前記第３半導体層に対向し、第１不純物濃度を有する第１の領域と、前記第１不純物濃度よりも高い第２不純物濃度を有する第２の領域と、を有し、前記第１半導体層と前記第２半導体層との間に設けられた第１導電型の第４半導体層と、前記第２の面に設けられた第１導電型の第５半導体層と、前記第１半導体層、前記第２半導体層、および前記第３半導体層と絶縁膜を介して接する導電体と、前記第２半導体層、前記第３半導体層、および前記導電体と電気的に接続された第１電極と、前記第５半導体層と電気的に接続された第２電極と、を具備する。
第１の実施形態に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。 第１の実施形態に係る半導体装置の動作を比較例の半導体装置と対比して示す断面図。 第１の実施形態に係る半導体装置の製造工程を順に示す断面図。 第１の実施形態に係る半導体装置の製造工程を順に示す断面図。 第１の実施形態に係る半導体装置の製造工程を順に示す断面図。 第２の実施形態に係る半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。 第３の実施形態に係る半導体装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。 第４の実施形態に係る半導体装置を示す図で、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。 第４の実施形態に係る半導体装置を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
以下、実施形態について図面を参照しながら説明する。
（第１の実施形態）
本実施形態に係る半導体装置について図１を用いて説明する。図１は本実施形態の半導体装置で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。なお、平面図においては、最上層（後述する第１電極）が除去されている。
本実施形態の半導体装置は、パワー半導体装置、例えばＩＧＢＴ(Insulated Gate Bipolar Transistor)と集積化されて還流ダイオード（フリーホイールダイオード）として機能するｐｉｎダイオードである。
図１に示すように、本実施形態の半導体装置（以後、ｐｉｎダイオードと称する）１０は、第１導電型の第１半導体層１１と、第２導電型の第２半導体層１２と、第２電型の第３半導体層１３と、第１導電型の第４半導体層１４と、第１導電型の第５半導体層１５とを有している。
以下の説明において、一例として、第１導電型はｎ型、第２導電型はｐ型とする。図１における、ｎ＋、ｎ、ｎ−、ｎ−−、およびｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低く、ｎ−−はｎ−よりもｎ型の不純物濃度が相対的に低いことを示す。ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示している。
第１乃至第５半導体層１１、１２、１３、１４、１５を貫く方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向およびＸ方向に直交する方向をＹ方向とする。
ｎ型の第１半導体層（以後、ｎベース層と称する）１１は、第１の面１１ａと、第１の面１１ａに対向する第２の面１１ｂを有している。ｐ型の第２半導体層（以後、ｐアノード層と称する）１２が、ｎベース層１１の第１の面１１ａの上方に設けられている。
ｐ型の第３半導体層（以後、ｐエミッタ層と称する）１３が、ｐアノード層１２に部分的に設けられている。ｐエミッタ層１３の一端面は、ｐアノード層１２の上面に接している。ｐエミッタ層１３は、Ｙ方向に延在し、後述する絶縁膜１７を介して後述する導電体１６に接している。
ｎ型の第４半導体層（以後、ｎバリア層と称する）１４が、ｎベース層１１とｐアノード層１２の間に設けられている。ｎバリア層１４において、ｐエミッタ層１３の下方に位置する領域を第１の領域１４ａとする。ｎバリア層１４から第１の領域１４ａを除いた領域を第２の領域１４ｂとする。第１の領域１４ａの第１不純物濃度は、第２の領域１４ｂの第２不純物濃度より低い。即ち、ｎバリア層１４は、Ｘ方向に不純物濃度の分布を有している。
ｎ型の第５半導体層（以後、ｎカソード層と称する）１５が、ｎベース層１１の第２の面１１ｂに設けられている。
導電体（第１アノード電極）１６が、ｐアノード層１２からｎベース層１１の内部まで達するように設けられている。更に、第１アノード電極１６は、Ｙ方向（第１の方向）に延在するように設けられている。即ち、第１アノード電極１６は、ｐアノード層１２の上面からｎベース層１１の内部まで達し、Ｙ方向に延在している。第１アノード電極１６は、ｐエミッタ層１３を挟むように複数設けられている。
絶縁膜１７が、第１アノード電極１６と、ｎベース層１１、ｐアノード層１２、ｐエミッタ層１３、およびｎバリア層１４のそれぞれとの間に設けられている。
第１電極（以後、第２アノード電極と称する）１８が、ｐアノード層１２、ｐエミッタ層１３、および第１アノード電極１６に接するように設けられている。第２アノード電極１８は、ｐアノード層１２、ｐエミッタ層１３、および第１アノード電極１６とオーミック接合し、電気的に接続されている。
第２電極（以後、カソード電極と称する）１９が、ｎカソード層１５と接するように設けられている。カソード電極１９は、ｎカソード層１５とオーミック接合し、電気的に接続されている。
ｎベース層１１、ｐアノード層１２、ｐエミッタ層１３、ｎバリア層１４、およびｎカソード層１５は、例えば不純物がドープされたシリコン半導体層である。第１アノード電極１６は、例えば不純物がドープされたポリシリコン膜である。
絶縁膜１７は、例えばシリコン酸化膜である。第２アノード電極１８およびカソード電極１９は、シリコンにオーミック接合が可能な金属、例えば金、アルミニウム等である。
ｎベース層１１の不純物濃度は、例えば１×１０１３ｃｍ−３以上１×１０１５ｃｍ−３以下程度である。ｎベース層１１の厚さは、例えば、５０μｍ以上５００μｍ以下程度である。
ｐアノード層１２の不純物濃度は、例えば、１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ｐアノード層１２の厚さは、例えば、０．５μｍ以上５μｍ以下程度である。
ｐエミッタ層１３の不純物濃度は、ｐアノード層１２の不純物濃度より高い。ｐエミッタ層１３の不純物濃度は、例えば、１×１０２０ｃｍ−３程度である。ｐエミッタ層１３の厚さは、例えば、２μｍ以下程度である。
ｎバリア層１４の不純物濃度は、ｎベース層１１の不純物濃度より高い。ｎバリア層１４の第１の領域１４ａの第１不純物濃度は、例えば０．５×１０１７ｃｍ−３以下程度である。ｎバリア層１４の第２の領域１４ｂの第２不純物濃度は、例えば１×１０１７ｃｍ−３以下程度である。ｎバリア層１４の厚さは、例えば、０．５μｍ以上６μｍ以下程度である。
ｎカソード層１５の不純物濃度は、第１半導体層１１の不純物濃度より高い。第５半導体層１５の不純物濃度は、例えば１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下程度である。ｎカソード層１５の厚さは、例えば、２μｍ以下程度である。
第１アノード電極１６間のＸ方向の間隔（中心間距離）は、例えば、３μｍ以上１８μｍ以下程度である。第１アノード電極１６の幅は、例えば０．５μｍ以上２μｍ以下程度である。絶縁膜１７の厚さは、例えば０．１μｍ以上０．５μｍ以下程度である。
本実施形態のｐｉｎダイオード１０は、第１アノード電極１６を共用する構造でＸ方向に複数配置されていてもよい。
次に、本実施形態のｐｉｎダイオード１０の機能および動作について説明する。
ｎベース層１１は、不純物濃度が十分に低いので、真性半導体層（ｉ層）とみなされる。よって、ｐアノード層１２、ｎベース層１１、およびｎカソード層１５は、ｐｉｎダイオードとして機能する。ｎベース層１１は、十分に厚いので、ｐｉｎダイオード１０は高い耐圧を有している。ｐエミッタ層１３は、ｐアノード層１２と第２アノード電極１８のコンタクト層として機能する。
第１アノード電極１６は、ｐｉｎダイオード１０に逆バイアスが印加されたとき、ｐｎ接合界面の空乏層を横方向に広げて、耐圧を確保するために設けられている。また、第１アノード電極１６は、トレンチ分離（Trench Isolation）として、ｐｉｎダイオード１０と別の半導体装置、例えばＩＧＢＴとを電気的に分離するために設けられている。
ｎバリア層１４は、ｐ（ｎ）ｉｎ構造として、ｐｉｎダイオード１０が順方向バイアスされたとき、ｎベース層１１に注入されるキャリアの注入効率を制御するために設けられている。また、ｐｉｎダイオード１０がターンオフするときに、ｎベース層１１に過剰に蓄積されたキャリアをｐエミッタ層１３へ排出する排出経路を制御するために設けられている。
ｎバリア層１４の第１の領域１４ａが主に排出経路の制御に寄与し、ｎバリア層１４の第２の領域１４ｂが主にキャリアの注入効率の制御に寄与している。
第２アノード電極１８に正の電圧、カソード電極１９に負の電圧を印可して、ｐｉｎダイオード１０を順方向バイアスすると、ｐアノード層１２からｎベース層１１に正孔が注入され、ｎカソード層１５からｎベース層１１に電気的中性条件を満たすように電子が注入される。
以後、ｎベース層１１内に過剰に蓄積された電子、正孔を過剰キャリアと称する。その結果、ｎベース層１１には過剰キャリアによる伝導度変調が生じるので、ｎベース層１１の抵抗が極めて小さくなる。ｎベース層１１は導通状態になる。
正孔はアノード層１２からまずｎバリア層１４に注入され、ｎバリア層１４で正孔濃度が減衰する。ｎバリア層１４の不純物濃度が、ｎベース層１１より高いため、正孔の拡散長が短くなるためである。即ち、ｐアノード層１２からの正孔注入効率がｎバリア層１４の不純物濃度によって変化する。
一方、順方向バイアス状態から逆方向バイアス状態に遷移する過程であるターンオフ時には、ｎベース層１１の過剰キャリアは拡散長の長い領域、即ち不純物濃度の低い領域から優先的に排出される。
図２はｐｉｎダイオード１０の動作を比較例のｐｉｎダイオードと対比して示す図で、図２（ａ）がｐｉｎダイオード１０の動作を示す断面図、図２（ｂ）が比較例のｐｉｎダイオード３０の動作を示す断面図ある。
比較例のｐｉｎダイオード３０とは、不純物濃度がＸ方向に一様なｎバリア層３１を有するｐｉｎダイオードのことである。始めに、比較例のｐｉｎダイオード３０の動作について説明する。
図２（ｂ）に示すように、比較例のｐｉｎダイオード３０では、ｎバリア層３１の不純物濃度が一様なので、ｐｉｎダイオード３０のターンオフ時に、ｎベース層１１の過剰キャリアの排出経路はｎバリア層３１の全体にわたっている。
ｐアノード層１２はｐエミッタ層１３より不純物濃度が低いので、ｐアノード層１２と第２アノード電極１８とのコンタクト抵抗が高い。また、ｐアノード層１２と第２アノード電極１８とはショットキー接合特性を示す場合もある。
その結果、ｐアノード層１２の上部において、ｐエミッタ層１３が設けられなかった領域、即ちｐエミッタ層１３に挟まれた領域に、電流集中が生じてリカバリー耐量が低下する。
一方、図２（ａ）に示すように、本実施形態のｐｉｎダイオード１０では、ｎバリア層１４において、ｐエミッタ層１３の下方の第１の領域１４ａの第１不純物濃度が第２の領域１４ｂの第２不純物濃度より低いので、ｐｉｎダイオード１０のターンオフ時に、ｎベース層１１の過剰キャリアは、第１の領域１４ａから優先的に排出される。即ち、過剰キャリアの排出経路が第１の領域１４ａに限定される。
その結果、第１の領域１４ａを介して、ｐエミッタ層１３へ素早く過剰キャリアを引き抜くことができるので、リカバリー耐量の向上が可能である。第１の領域１４ａの第１不純物濃度は、目的のリカバリー耐量に応じて適宜定めることができる。
次に、ｐｉｎダイオード１０の製造方法について説明する。図３乃至図５はｐｉｎダイオード１０の製造方法を順に示す断面図である。
図３（ａ）に示すように、ｎ型のシリコン基板４０を用意する。シリコン基板４０の第１の面４０ａに、例えばイオン注入法により、リンイオン（Ｐ＋）を注入してｎバリア層１４の第１の領域４１ａの第１不純物濃度に等しい不純物濃度を有するｎシリコン層４１を形成する。ｎシリコン層４１の厚さは、ｎバリア層１４の厚さとｐアノード層１２の厚さの和とする。
シリコン基板４０の第２の面４０ｂに、例えばイオン注入法により、リンイオン（Ｐ＋）を注入してｎカソード層１５を形成する。ｎシリコン層４１とｎカソード層１５の間のシリコン基板４０がベース層１１になる。ｎカソード層１５は、不純物を熱拡散させて形成してもよい。
図３（ｂ）に示すように、ｎシリコン層４１に、例えばフォトリソグラフィ法により、ｎバリア層１４の第２の領域１４ｂが設けられる予定の領域に対応する開口４２ａを有するレジスト膜４２を形成する。
レジスト膜４２をマスクとして、ｎシリコン層４１に、例えばイオン注入法により、Ｐ＋を注入してｎバリア層１４の第２の領域１４ｂを形成する。Ｐ＋が注入されなかった領域が、第１の領域１４ａになる。
図３（ｃ）に示すように、ｎシリコン層４１の上部に、例えばイオン注入法により、Ｂ＋を注入する。これにより、ｎシリコン層４１の上部がｐアノード層１２になる。ｎシリコン層４１の下部が第１の領域１４ａと第２の領域１４ｂを有するｎバリア層１４になる。
ｐアノード層１２は、例えばプロセスガスとしてシラン（ＳｉＨ４）、ドーパントガスとしてジボラン（Ｂ２Ｈ６）を用いた気相成長法により形成することもできる。
図４（ａ）に示すように、ｐアノード層１２上に、例えばフォトリソグラフィ法により、ｐエミッタ層１３が設けられる予定の領域に対応する開口４３ａを有するレジスト膜４３を形成する。開口４３ａの下方に、ｎバリア層１４の第１の領域１４ａが位置している。
レジスト膜４３をマスクとして、ｐアノード層１２に、例えばイオン注入法により、ボロンイオン（Ｂ＋）を注入する。これにより、ｐアノード層１２に設けられ、一端面がｐアノード層１２の上面に接するｐエミッタ層１３が得られる。
図４（ｂ）に示すように、ｐアノード層１２上に、例えばフォトリソグラフィ法により第１アノード電極１６が設けられる予定の領域に対応する開口４４ａを有するレジスト膜４４を形成する。
レジスト膜４４をマスクとして、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法によりｐエミッタ層１３、ｐアノード層１２、ｎバリア層１４、およびｎベース層１１の途中までエッチングする。これにより、ｐアノード層１２の上面からｎベース層１１の内部まで達するトレンチ４５が形成される。
図５（ａ）に示すように、トレンチ４５の内面、ｐアノード層１２の上面、およびｐエミッタ層１３の上面に、例えば熱酸化法により、シリコン酸化膜４６を形成する。トレンチ４５の内部を満たすように、例えばプロセスガスとしてシラン（ＳｉＨ４）、ドーパントガスとしてジボラン（Ｂ２Ｈ６）を用いたＣＶＤ法により、ポリシリコン膜４７を形成する。
図５（ｂ）に示すように、ポリシリコン膜４７を、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜４６が露出するまで除去する。露出したシリコン酸化膜４６を、例えばフッ酸を含む水溶液を用いて、ｐアノード層１２およびｐエミッタ層１３が露出するまでウエットエッチングする。残ったシリコン酸化膜４６が絶縁膜１７になる。残ったポリシリコン膜４７が第１アノード電極１６になる。
最後に、ｐアノード層１２、ｐエミッタ層１３、および第１アノード電極１６上に、例えばスパッタリング法によりアルミニウム膜を形成し、第２アノード電極１８を得る。同様にして、ｎカソード層１５上にカソード電極１９を得る。
これにより、図１に示すｐｉｎダイオード１０が得られる。
以上説明したように、本実施形態のｐｉｎダイオード１０では、ｎバリア層１４において、ｐエミッタ層１３の下方に位置する第１の領域１４ａの第１の不純物濃度が、第１の領域１４ａを除く第２の領域４１ｂの第２の不純物濃度より低くなっている。
従って、ｐｉｎダイオード１０がターンオフするときに、ｎベース層１１の過剰キャリアの排出経路が第１の領域１４ａに限定される。その結果、第１の領域１４ａを介して、ｐエミッタ層１３へ過剰キャリアを素早く引き抜くことができるので、リカバリー耐量の高いｐｉｎダイオード１０が得られる。
ここでは、第１導電型がｎ型、第２導電型がｐ型である場合について説明したが、第１導電型がｐ型、第２導電型がｎ型であっても同様の効果が得られる。
ｎベース層１１、ｐアノード層１２、ｐエミッタ層１３、ｎバリア層１４、およびｎカソード層１５が、シリコン半導体層である場合ついて説明したが、別の半導体層、例えばＳｉＣ、ＧａＮなどの化合物半導体層であっても同様の効果が得られる。
（第２の実施形態）
本実施形態に係る半導体装置について図６を用いて説明する。図６は本実施形態の半導体装置を示す図で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。
本実施形態において、上記第１の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第１の実施形態と異なる点は、ｐエミッタ層が第１アノード電極と離間して、Ｙ方向に延在していることにある。
即ち、図６に示すように、本実施形態のｐｉｎダイオード５０では、ｐエミッタ層５１は、第１アノード電極１６と離間して、Ｙ方向に延在している。ｐエミッタ層５１は、隣り合う第１アノード電極１６に挟まれるように、ｐアノード層１２の中央部に設けられている。
ｐエミッタ層５１の下方に、ｎバリア層５２の第１の領域５２ａが配置されている。ｎバリア層５２の第２の領域５２ｂは、第１の領域５２ａの両側に配置されている。
ｐエミッタ層５１は、第１アノード電極１６と離間してＹ方向に延在していればよいので、第１アノード電極１６間における位置は特に限定されない。従って、ｐｉｎダイオード５０の製造工程において、ｐエミッタ層５１を形成するためのフォトリソグラフィが容易になる利点がある。
なお、ｐエミッタ層５１の面積は、図１に示すｐエミッタ層１３の面積と等しくしておくとよい。例えば、ｐエミッタ層５１のＸ方向の幅をｐエミッタ層１３のＸ方向の幅の２倍にする。
以上説明したように、本実施形態のｐｉｎダイオード５０では、ｐエミッタ層５１が第１アノード電極１６と離間して設けられている。その結果、ｐｉｎダイオード５０の製造工程において、フォトリソグラフィが容易になる。
なお、複数のｐエミッタ層５１をＸ方向に離間して設けることもできる。その場合は、各ｐエミッタ層５１の面積の和が、図１に示すｐエミッタ層１３の面積と等しくなるようにすればよい。
（第３の実施形態）
本実施形態に係る半導体装置について図７を用いて説明する。図７は本実施形態の半導体装置を示す図で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。Ａ−Ａ線は直線ではなく、クランク状である。
本実施形態において、上記第１の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第１の実施形態と異なる点は、ｐエミッタ層がＸ方向に延在していることにある。
即ち、図７に示すように、本実施形態のｐｉｎダイオード６０では、ｐエミッタ層６１はＹ方向と直交するＸ方向（第２の方向）に延在している。ｐエミッタ層６１の両端は絶縁膜１７を介して第１アノード電極１６に接している。
複数のｐエミッタ層６１が、Ｙ方向に離間して配置されている。ｐエミッタ層６１の下方に、ｎバリア層６２の第１の領域６２ａが配置されている。ｎバリア層６２の第２の領域６２ｂは、隣り合う第１の領域６２ａの間に配置されている。
複数のｐエミッタ層６１は、Ｙ方向に離間して配置されていればよく、その間隔は特に限定されない。
Ｙ方向に延在するｐエミッタ層を第１アノード電極１６間に配置する場合、第１アノード電極１６間のＸ方向の間隔（中心間距離）が短くなると、ｐｉｎダイオードの製造工程におけるフォトリソグラフィが難しくなる。
一方、本実施の形態では、ｐエミッタ層６１はＸ方向に延在するので、本質的にｐｉｎダイオード６０の製造工程におけるフォトリソグラフィは第１アノード電極１６間のＸ方向の間隔に影響されない。第１アノード電極１６間のＸ方向の間隔が短くなっても、ｐｉｎダイオード６０の製造工程におけるフォトリソグラフィが容易な利点がある。
なお、ｐエミッタ層６１の面積は、図１に示すｐエミッタ層１３の面積と等しくしておくとよい。
以上説明したように、本実施形態のｐｉｎダイオード６０では、ｐエミッタ層６１がＸ方向に延在している。その結果、ｐｉｎダイオード６０の製造工程におけるフォトリソグラフィが容易である。第１アノード電極１６間のＸ方向の間隔（中心間距離）が短い場合に適した配置である。
（第４の実施形態）
本実施形態に係る半導体装置について図８を用いて説明する。図８は本実施形態の半導体装置を示す図で、図８（ａ）はその平面図、図８（ｂ）は図８（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。Ａ−Ａ線はクランク状である。
本実施形態において、上記第１の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第１の実施形態と異なる点は、ｎバリア層の第１の領域の第１不純物濃度をｎベース層の不純物濃度に実質的に等しくしたことにある。
即ち、図８に示すように、本実施形態のｐｉｎダイオード７０では、ｐエミッタ層７１は、図７に示すｐエミッタ層６１と同じ配置である。ｎバリア層７２において、ｐエミッタ層７１の下方に位置する第１の領域７２ａの第１不純物濃度が、ｎベース層１１の不純物濃度と実質的に等しく設定されている。ｎバリア層７２の第２の領域７２ｂは、隣り合う第１の領域７２ａの間に配置されている。
本実施形態のｎバリア層７２では、第１の領域７２ａの第１不純物濃度と第２の領域７２ｂの第２不純物濃度の差が大きくなっているので、ｐｉｎダイオード７０がターンオフするときに、ｎベース層１１の過剰キャリアの排出経路が第１の領域７２ａに限定される効果が向上する。
以上説明したように、本実施形態のｐｉｎダイオード７０では、ｎバリア層７２の第１の領域７２ａの第１不純物濃度がｎベース層１１の不純物濃度と実質的に等しく設定されている。従って、第１の領域７２ａと第２の領域７２ｂの不純物濃度の差が大きくなるので、さらなるリカバリー耐量の向上効果が得られる。
ここでは、ｐエミッタ層７１は、図７に示すｐエミッタ層６１と同じ配置である場合について説明したが、図１に示すｐエミッタ層１３、および図６に示すｐエミッタ層５１と同じ配置としても構わない。
（第５の実施形態）
本実施形態に係る半導体装置について図９を用いて説明する。図９は本実施形態の半導体装置を示す図で、図９（ａ）はその平面図、図９（ｂ）は図９（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。Ａ−Ａ線はクランク状である。
本実施形態において、上記第１の実施形態と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が第１の実施形態と異なる点は、ｐエミッタ層直下のｐアノード層の不純物濃度を、ｐエミッタ層直下のｐアノード層を除くｐアノード層の不純物濃度より高くしたことにある。
即ち、図９に示すように、本実施形態のｐｉｎダイオード８０では、ｐエミッタ層８１は、図７に示すｐエミッタ層６１と同じ配置である。ｐアノード層８２において、ｐエミッタ層８１の直下の領域を第３の領域８２ａとする。第３の領域８２ａを除く領域を第４の領域８２ｂとする。第３の領域８２ａの第３不純物濃度は、第４の領域８２ｂの不純物濃度より高く設定されている。
一方、ｎバリア層８３においては、ｐエミッタ層８１の下側の第１の領域８３ａの第１不純物濃度は、第２の領域８３ｂの第２不純物濃度と同じに設定されている。
本実施形態においても、ｐｉｎダイオード８０がターンオフするときに、ｎベース層１１の過剰キャリアの排出経路が第１の領域８３ａに限定される効果を得ることができる。
以上説明したように、本実施形態のｐｉｎダイオード８０では、ｐアノード層８２において、ｐエミッタ層８１の直下の第３の領域８２ａの第３不純物濃度は第４の領域８２ｂの不純物濃度より高く設定されている。
本実施形態のｐｉｎダイオード８０においても、第１の実施形態のｐｉｎダイオード１０と同様に、リカバリー耐量が向上する効果を得ることができる。
ここでは、ｐエミッタ層８１は、図７に示すｐエミッタ層６１と同じ配置である場合について説明したが、図１に示すｐエミッタ層１３、および図６に示すｐエミッタ層５１と同じ配置としても構わない。
ｎバリア層８３において、第１の領域８３ａの第１不純物濃度が第２の領域８３ｂの第２不純物濃度と同じである場合について説明したが、第１不純物濃度を第２不純物濃度より低くすれば、更にリカバリー耐量の向上効果を増強することができる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０、３０、５０、６０、７０、８０ ｐｉｎダイオード
１１ ｎベース層
１１ａ、１１ｂ 第１、第２の面
１２、８２ ｐアノード層
１３、５１、６１、６２、７１、８１ ｐエミッタ層
１４、３１、５２、７２、８３ ｎバリア層
１４ａ、５２ａ、６２ａ、７２ａ、８３ａ 第１の領域
１４ｂ、５２ｂ、６２ｂ、７２ｂ、８３ｂ 第２の領域
１５ ｎカソード層
１６ 第１アノード電極
１７ 絶縁膜
１８ 第２アノード電極
１９ カソード電極
４０ シリコン基板
４１ ｎシリコン層
４２、４３、４４ レジスト膜
４２ａ、４３ａ、４４ａ 開口
４５ トレンチ
４６ シリコン酸化膜
４７ ポリシリコン膜
８２ａ 第３の領域
８２ｂ 第４の領域

Claims (3)

  1. 第１の面と、前記第１の面に対向する第２の面とを有する第１導電型の第１半導体層と、
    前記第１の面側に設けられた第２導電型の第２半導体層と、
    前記第２半導体層内に部分的に設けられた第２導電型の第３半導体層と、
    前記第３半導体層に対向し、第１不純物濃度を有する第１の領域と、前記第１不純物濃度よりも高い第２不純物濃度を有する第２の領域と、を有し、前記第１半導体層と前記第２半導体層との間に設けられた第１導電型の第４半導体層と、
    前記第２の面に設けられた第１導電型の第５半導体層と、
    前記第１半導体層、前記第２半導体層、および前記第３半導体層と絶縁膜を介して接する導電体と、
    前記第２半導体層、前記第３半導体層、および前記導電体と電気的に接続された第１電極と、
    前記第５半導体層と電気的に接続された第２電極と、
    を具備することを特徴とする半導体装置。
  2. 前記第１不純物濃度が、前記第１半導体層の不純物濃度に等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体層は、前記第３半導体層と前記第４半導体層との間に位置し、第３不純物濃度を有する第３の領域と、前記第１電極と前記第４半導体層との間に位置し、前記第３不純物濃度よりも低い不純物濃度である第４不純物濃度を有する第４の領域と、を具備すること特徴とする請求項１または２に記載の半導体装置。
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