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JP2015169690A - 表示デバイスの駆動装置 - Google Patents

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Abstract

【目的】表示デバイス及びドライバ間を接続する複数の配線の配線長が異なっていても表示ムラの無い画像を表示可能な表示デバイスの駆動装置を提供する。
【構成】
表示デバイスとソースドライバとは複数の外部配線外部配線により接続されている。バイアス電圧生成部は、ソースドライバ内の複数のアンプの内部動作電流を制御するためのバイアス電圧を生成し、バイアス電圧供給ラインを介して各アンプに供給する。配線長が長い外部配線に接続されているアンプほど、そのアンプに供給するバイアス電圧を高くすべく、バイアス電圧生成部からの配線長が短くなるようバイアス電圧供給ラインを配線する。
【選択図】図３

Description

本発明は、映像信号に応じて表示デバイスを駆動する表示デバイスの駆動装置に関する。
表示デバイスとしての例えば液晶表示パネルには、２次元画面の水平方向に伸張する複数のゲートラインと、２次元画面の垂直方向に伸張する複数のソースラインと、が交叉するように配置されている。更に、液晶表示パネルには、入力映像信号によって表される各画素の輝度レベルに対応した階調表示電圧をソースラインの各々に印加するソースドライバと、走査信号をゲートラインに印加するゲートドライバと、が搭載されている（例えば特許文献１参照）。かかるソースドライバでは、上記したラッチ各々による表示データの取り込みタイミングを、インバータ素子の素子遅延を利用した遅延回路によって夫々異ならせることにより、各ソースラインに電流量の急峻な変化が同時に起こる状態を回避し、このような状態で発生するノイズを防止するようにしている。
特開２００４−３０１９４６号公報
ところで、単一のソースドライバによって、このソースドライバのチップサイズよりも大きなサイズの液晶表示パネルを駆動する場合、ソースドライバと、液晶表示パネルの各ソースラインとを接続する配線各々の配線長が同一長とはならない。よって、各配線の配線抵抗が異なることから、ドライバから送出された階調表示電圧が各ソースラインに到達するまでの時間に差異が生じる。従って、ドライバから遠い位置に配置されているソースラインに接続されている画素ほど大なる遅延をもって階調表示電圧が供給されることになり、これにより、表示ムラが発生するという問題が生じた。
そこで、本発明は、表示デバイス及びドライバ間を接続する複数の配線の配線長が異なっていても表示ムラの無い高品質な画像表示を行うことが可能な表示デバイスの駆動装置を提供することを目的とする。
本発明に係る表示デバイスの駆動装置は、画素毎の輝度レベルを示す画素駆動電圧の各々を、外部配線を介して表示デバイスの複数のソースラインの各々に印加するソースドライバを有する表示デバイスの駆動装置であって、前記ソースドライバは、前記複数のソースラインの各々に対応して設けられており、夫々が前記画素駆動電圧を生成して前記外部配線に送出する複数のアンプと、前記複数のアンプの出力遅延を制御するためのバイアス電圧を生成して前記バイアス電圧を第１端子に印加すると共に、前記バイアス電圧よりも低い電圧を第２端子に印加するバイアス電圧生成部と、前記バイアス電圧を前記複数のアンプに供給するバイアス電圧供給ラインと、を含み、前記バイアス電圧供給ラインの一端が前記第１端子に接続されており且つ前記バイアス電圧供給ラインの他端が前記第２端子に接続されており、前記アンプに接続されている前記外部配線の配線長が長いほど、前記第１端子と前記アンプの入力端子とを接続する前記バイアス電圧供給ラインの配線長が短いことを特徴とする。
また、本発明に係る表示デバイスの駆動装置は、画素毎の輝度レベルを示す画素駆動電圧の各々を、外部配線を介して表示デバイスの複数のソースラインの各々に印加するソースドライバを有する表示デバイスの駆動装置であって、前記ソースドライバは、前記複数のソースラインのうち前記表示デバイスの２次元画面の左領域を担うソースラインに対応して設けられており、夫々が前記画素駆動電圧を生成して前記外部配線に送出する第１のアンプ群と、前記複数のソースラインのうち前記表示デバイスの２次元画面の右領域を担うソースラインに対応して設けられており、夫々が前記画素駆動電圧を生成して前記外部配線に送出する第２のアンプ群と、前記第１及び第２のアンプ群のアンプ各々の出力遅延を制御するためのバイアス電圧を生成するバイアス電圧生成部と、前記バイアス電圧を前記第１のアンプ群に供給する第１のバイアス電圧供給ラインと、前記バイアス電圧を前記第２のアンプ群に供給する第２のバイアス電圧供給ラインと、を含み、前記バイアス電圧生成部は、前記第１のバイアス電圧供給ラインの一端に接続された第１端子と他端に接続された第２端子と、前記第２のバイアス電圧供給ラインの一端に接続された第３端子と他端に接続された第４端子と、を有し、第１モードでは前記バイアス電圧を前記第１端子及び前記第３端子に印加すると共に前記バイアス電圧よりも低い電圧を前記第２端子及び前記第４端子に印加し、第２モードでは前記第２端子と第４端子とを短絡して前記バイアス電圧を前記第１端子に印加すると共に前記バイアス電圧よりも低い電圧を前記第３端子に印加し、第３モードでは前記第２端子と第４端子とを短絡して前記バイアス電圧を前記第３端子に印加すると共に前記バイアス電圧よりも低い電圧を前記第１端子に印加し、前記アンプに接続されている前記外部配線の配線長が長いほど、前記第１及び第３端子のうちで前記バイアス電圧が印加された端子と前記アンプの入力端子とを接続する前記第１及び第２のバイアス電圧供給ラインの配線長が短いことを特徴とする。
本発明に係る駆動装置を含む表示装置を示すブロック図である。 ソースドライバ３の内部構成を示すブロック図である。 出力アンプ回路１３４の内部構成を示す図である。 本発明に係る駆動装置を含む表示装置の他の一例を示すブロック図である。 ソースドライバ３の内部構成の他の一例を示すブロック図である。 本発明に係る駆動装置を含む表示装置の他の一例を示すブロック図である。 ソースドライバ３の内部構成の他の一例を示すブロック図である。 出力アンプ回路１３４の他の一例を示す図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る表示デバイスの駆動装置を搭載した表示装置の概略構成を示す図である。図１に示すように、かかる表示装置は、駆動制御部１、走査ドライバ２、ソースドライバ３、及び表示デバイス２０を含む。
表示デバイス２０は、例えば液晶又は有機ＥＬパネル等からなる。表示デバイス２０には、２次元画面の水平方向に伸張するｍ個（ｍは２以上の自然数）の水平走査ラインＳ1〜Ｓmと、２次元画面の垂直方向に伸張するｎ個（ｎは２以上の自然数）のソースラインＤ1〜Ｄnとが形成されている。水平走査ライン及びソースラインの各交差部の領域には、画素を担う表示セルが形成されている。
駆動制御部１は、映像信号中から水平同期信号を抽出しこれを走査ドライバ２に供給する。また、駆動制御部１は、かかる映像信号に基づき、画素毎にその画素の輝度レベルを例えば８ビットで表す画素データＰＤの系列を生成し、これを画素データ信号ＰＤＳとしてソースドライバ３に供給する。
走査ドライバ２は、上記した水平同期信号に同期させて水平走査パルスを生成し、これを表示デバイス２０の水平走査ラインＳ1〜Ｓm各々に順次印加する。
ソースドライバ３は、例えば半導体チップに形成されており、画素データ信号ＰＤＳ中の画素データＰＤの系列を取り込む。そして、１水平走査ライン分、つまりソースラインの総数であるｎ個の画素データＰＤの取り込みが為される度に、ソースドライバ３は、取り込んだｎ個の画素データＰＤを、夫々が示す輝度レベルに対応した電圧値を有する画素駆動電圧に変換して表示デバイス２０のソースラインＤ1〜Ｄnに印加する。
図２は、ソースドライバ３の内部構成を示すブロック図である。図２に示すように、ソースドライバ３は、シフトレジスタ１３１、データラッチ部１３２、階調電圧変換回路１３３、及び出力アンプ回路１３４を有する。
シフトレジスタ１３１は、駆動制御部１から供給された画素データ信号ＰＤＳ中から画素データＰＤの系列を取り込み、１水平走査ライン分（ｎ個）の画素データＰＤを画素データＰ1〜Ｐnとしてデータラッチ部１３２に供給する。
データラッチ部１３２は、画素データＰ1〜Ｐnを取り込み、夫々を画素データＲ1〜Ｒnとして階調電圧変換回路１３３に供給する。
階調電圧変換回路１３３は、上記画素データＲ1〜Ｒnを、夫々の輝度レベルに対応した電圧値を有する画素駆動電圧Ｖ1〜Ｖnに変換して出力アンプ回路１３４に供給する。出力アンプ回路１３４は、画素駆動電圧Ｖ1〜Ｖnの各々を所望に増幅したものを画素駆動電圧Ｇ1〜Ｇnとして表示デバイス２０のソースラインＤ1〜Ｄnに夫々印加する。また、出力アンプ回路１３４は、駆動制御部１から供給されたバイアス供給ライン設定信号ＢＳＳにて示されるバイアス電圧設定モード、つまり、後述するＶ−ｓｌｅｗモード、Ｒ−ｓｌｅｗモード、及びＬ−ｓｌｅｗモードのいずれか１のモードに設定される。
なお、図１及び図２に示すように、表示デバイス２０の横幅よりも小さなチップサイズのソースドライバ３を表示デバイス２０の一辺に沿って、且つその一辺の中央に配置した場合、出力アンプ回路１３４とソースラインＤ1〜Ｄnとを接続する外部配線Ｕ1〜Ｕnの配線長は、表示デバイス２０の一辺の中央部で最も短く、両端部に向かうにつれて長くなる。例えばｎが偶数の場合、図１に示す一例では、外部配線Ｕ1〜Ｕnのうちの中央部に配置されている外部配線ＵQ及びＵQ+1（Ｑ＝ｎ／２）の配線長が最も短く、両端部に配置されている外部配線Ｕ1及びＵnの配線長が最も長い。したがって、Ｕ1〜Ｕn各々の配線抵抗の値も表示デバイス２０の一辺の中央部で小さく、両端部に向かうにつれて大きくなっている。これにより、外部配線Ｕ1、Ｕ2、・・・、ＵQ、ＵQ+1、・・・、Ｕn-1、Ｕnでの伝送遅延は、Ｕ1（Ｕn）が最大となり、Ｕ2（Ｕn-1）、Ｕ3（Ｕn-2）、・・・、ＵQ（ＵQ+1）の順に小さくなっていく。
ｎが奇数の場合、外部配線Ｕ1〜Ｕnのうち中央部に配置されている外部配線ＵQ（Ｑ＝（ｎ＋１）／２）の配線長が最も短く、両端部に配置されている外部配線Ｕ1及びＵnの配線長が最も長い。したがって、外部配線Ｕ1、Ｕ2、・・・、ＵQ-1、ＵQ、ＵQ+1、・・・、Ｕn-1、Ｕnでの伝送遅延は、Ｕ1（Ｕn）が最大となり、Ｕ2（Ｕn-1）、Ｕ3（Ｕn-2）、・・・、ＵQ-1（ＵQ+1）、ＵQの順に小さくなっていく。
図３は、出力アンプ回路１３４の内部構成を示すブロック図である。図３に示すように、出力アンプ回路１３４は、バイアス電圧生成部３０、バイアス電圧供給ライン設定部４０、及びソースラインＤ1〜Ｄnの各々に対応したアンプＡＰ1〜ＡＰnを有する。バイアス電圧生成部３０と各アンプＡＰ1〜ＡＰnとはバイアス電圧供給ラインＢＬ１及びＢＬ２によって接続されている。
アンプＡＰ1〜ＡＰnは、半導体チップ内において、その一辺に沿って一列に配置されている。アンプＡＰ1〜ＡＰnは、例えばオペアンプからなり、階調電圧変換回路１３３から供給された画素駆動電圧Ｖ1〜Ｖnを夫々個別に増幅して得た画素駆動電圧Ｇ1〜Ｇnを図１に示す外部配線Ｕ1〜Ｕnを夫々介して表示デバイス２０のソースラインＤ1〜Ｄnに印加する。尚、アンプＡＰ1〜ＡＰnの各々には、オペアンプの差動段に流す電流、つまり内部動作電流を制御するバイアス電圧を入力する為のバイアス電圧入力端子が設けられている。よって、アンプＡＰ1〜ＡＰnの各々は、バイアス電圧入力端子に供給されたバイアス電圧によって個別に内部動作電流が調整される。この際、バイアス電圧入力端子に供給されたバイアス電圧が高いほど内部動作電流が大となり、アンプＡＰが高速に動作し、その出力遅延が小さくなる。
バイアス電圧供給ライン設定部４０は、バイアス電圧供給ライン設定信号ＢＳＳにて示されるバイアス電圧設定モードに従って、バイアス電圧生成部３０に形成されているスイッチ３１〜３６の接続を切替える。
バイアス電圧生成部３０は、アンプＡＰ1〜ＡＰn各々の内部動作電流を制御するための各種バイアス電圧を生成し、これをバイアス電圧供給ラインＢＬ１及びＢＬ２を介してＡＰ1〜ＡＰn各々のバイアス電圧入力端子に供給する。
図３に示すように、バイアス電圧生成部３０は、スイッチ３１〜３６、電圧生成部３７、バイアス電圧を出力する端子Ｔ１〜Ｔ４を含む。
電圧生成部３７は、例えばＶ１＞Ｖ２＞Ｖ３＞Ｖ４＞Ｖ５＞Ｖ６＞Ｖ７＞Ｖ８なる大小関係を有する電圧Ｖ１〜Ｖ８を生成し、このうちの電圧Ｖ１〜Ｖ４をスイッチ３１及び３２に夫々供給し、電圧Ｖ５〜Ｖ８をスイッチ３３及び３４に供給する。
スイッチ３１は、バイアス電圧供給ライン設定部４０から供給されたスイッチ切替え信号に応じて電圧Ｖ１〜Ｖ４のうちの１の電圧を選択し、この選択した電圧を端子Ｔ１に印加する。
スイッチ３２は、バイアス電圧供給ライン設定部４０から供給されたスイッチ切替信号に応じて電圧Ｖ１〜Ｖ４のうちの１の電圧を選択し、この選択した電圧を端子Ｔ３に印加する。
スイッチ３３は、バイアス電圧供給ライン設定部４０から供給されたスイッチ切替え信号に応じて電圧値Ｖ５〜Ｖ８のうちの１の電圧を選択し、この選択した電圧をスイッチ３５に供給する。
スイッチ３４は、バイアス電圧供給ライン設定部４０から供給されたスイッチ切替え信号に応じて電圧値Ｖ５〜Ｖ８のうちの１の電圧を選択し、この選択した電圧をスイッチ３６に供給する。
スイッチ３５は、バイアス電圧供給ライン設定部４０から供給されたスイッチ切替信号に応じて、スイッチ３３から供給された電圧又はショートラインＳＬを介して供給された電圧のうちの一方を端子Ｔ２に印加する。
スイッチ３６は、バイアス電圧供給ライン設定部４０から供給されたスイッチ切替信号に応じて、スイッチ３４から供給された電圧又はショートラインＳＬを介して供給された電圧のうちの一方を端子Ｔ４に印加する。
ここで、図３に示すように、バイアス電圧供給ラインＢＬ１の一端にバイアス電圧生成部３０の端子Ｔ１が接続されており、ＢＬ１の他端にバイアス電圧生成部３０の端子Ｔ２が接続されている。また、アンプＡＰ1〜ＡＰnのうちの左領域に配置されているＡＰ1〜ＡＰQ(第１のアンプ群)各々のバイアス電圧入力端子がバイアス電圧供給ラインＢＬ１に接続されている。尚、バイアス電圧供給ラインＢＬ１における、端子Ｔ１からＡＰ1〜ＡＰQ各々のバイアス電圧入力端子までの配線長は、ＡＰQが最長となり、ＡＰQ-1、・・・、ＡＰ2、ＡＰ1の順に短くなっていく。
また、図３に示すように、バイアス電圧供給ラインＢＬ２の一端にバイアス電圧生成部３０の端子Ｔ３が接続されており、ＢＬ２の他端にバイアス電圧生成部３０の端子Ｔ４が接続されている。この際、アンプＡＰ1〜ＡＰnのうちの右領域に配置されているＡＰQ+1〜ＡＰn(第２のアンプ群)各々のバイアス電圧入力端子がバイアス電圧供給ラインＢＬ２に接続されている。尚、バイアス電圧供給ラインＢＬ２における、端子Ｔ３からＡＰQ+1〜ＡＰn各々のバイアス電圧入力端子までの配線長は、ＡＰQ+1が最長となり、ＡＰQ+2、ＡＰQ+3、・・・、ＡＰn-2、ＡＰn-1、ＡＰnの順に短くなっていく。
以下に、図３に示されるバイアス電圧供給ラインＢＬ１及びＢＬ２を介したバイアス電圧の供給について説明する。
まず、図１に示す一例ではソースドライバ３が表示デバイス２０の一辺の中央部に位置しているため、駆動制御部１は、Ｖ−ｓｌｅｗモード（第１モード）を示すバイアス供給ライン設定信号ＢＳＳをバイアス電圧供給ライン設定部４０に供給する。バイアス電圧供給ライン設定部４０は、このＶ−ｓｌｅｗモードを示すバイアス供給ライン設定信号ＢＳＳに応じて、第１端子としての端子Ｔ１及びＴ３の各々に、例えば最大の電圧Ｖ１をバイアス電圧として印加させ、第２端子としての端子Ｔ２及びＴ４に電圧Ｖ１よりも小なる電圧Ｖ８を印加させるべきスイッチ切替信号をバイアス電圧生成部３０に供給する。これにより、スイッチ３１は、電圧Ｖ１をバイアス電圧として端子Ｔ１を介してバイアス電圧供給ラインＢＬ１に印加する。スイッチ３２は、電圧Ｖ１をバイアス電圧として端子Ｔ３を介してバイアス電圧供給ラインＢＬ２に印加する。スイッチ３３及び３５は、端子Ｔ２を介して電圧Ｖ８をバイアス電圧供給ラインＢＬ１に印加する。スイッチ３４及び３６は、端子Ｔ４を介して電圧Ｖ８をバイアス電圧供給ラインＢＬ２に印加する。
よって、Ｖ−ｓｌｅｗモードでは、端子Ｔ１の電位がＶ１であり、端子Ｔ２の電位Ｖ８よりも高いため、バイアス電圧供給ラインＢＬ１を介して端子Ｔ１から端子Ｔ２に向かう方向に電流が流れる。他方、端子Ｔ３の電位がＶ１であり、端子Ｔ４の電位Ｖ８よりも高いため、バイアス電圧供給ラインＢＬ２を介して端子Ｔ３から端子Ｔ４に向かう方向に電流が流れる。
前述したように、バイアス電圧供給ラインＢＬ１における、端子Ｔ１からＡＰ1〜ＡＰQ各々のバイアス電圧入力端子までの配線長は、ＡＰQ、ＡＰQ-1、・・・、ＡＰ2、ＡＰ1の順に長い。そのため、配線抵抗の値も、ＡＰQ、ＡＰQ-1、・・・、ＡＰ2、ＡＰ1の順に高い。したがって、各アンプに供給されるバイアス電圧は、バイアス電圧供給ラインＢＬ１の配線抵抗に応じていわば分圧され、ＡＰ1に最も大きな電圧値のバイアス電圧が供給され、ＡＰ2、ＡＰ3、・・・、ＡＰQ-1、ＡＰQの順に各ＡＰに供給されるバイアス電圧が小さくなる。
かかるバイアス電圧に応じて、ＡＰ1〜ＡＰQ各々の出力遅延は、ＡＰ1が最小となり、ＡＰ2、ＡＰ3、・・・、ＡＰQ-1、ＡＰQの順に大きくなっていく。この際、アンプＡＰ1〜ＡＰQ各々に接続されている外部配線Ｕ1〜ＵQ各々での伝達遅延は、前述したように、外部配線Ｕ1で最大となり、Ｕ1、Ｕ2、・・・、ＵQ-1、ＵQの順に小さくなっていく。これにより、アンプＡＰ1〜ＡＰQ及び外部配線Ｕ1〜ＵQを夫々介してソースラインＤ1〜ＤQに印加される画素駆動電圧Ｇ1〜ＧQ各々の印加タイミングが等しくなる。すなわち、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、そのアンプＡＰに供給するバイアス電圧を高くすべく、端子Ｔ１からＡＰ1〜ＡＰQ各々までの配線長が、ＡＰQ、ＡＰQ-1、・・・、ＡＰ3、ＡＰ2、ＡＰ1の順に短くなっていくように、バイアス電圧供給ラインＢＬ１を配線したのである。
これにより、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、アンプ自身の出力遅延を小さくすることにより、外部配線Ｕ1〜ＵQ各々での伝達遅延の差を低減するのである。かかる構成により、ソースラインＤ1〜ＤQが担う２次元画面の左領域に対して、表示ムラの無い高品質な画像表示を行うことが可能となる。また、図３に示す構成では、バイアス電圧供給ラインＢＬ１の配線抵抗を利用した分圧によって、アンプＡＰ1〜ＡＰQ各々に異なるバイアス電圧を供給しているので、各アンプＡＰに夫々専用のバイアス電圧供給ラインを設けて個別にバイアス電圧を供給する場合に比して、チップ内での専有面積を小さくすることが可能となる。
一方、バイアス電圧供給ラインＢＬ２における、端子Ｔ３からＡＰQ+1〜ＡＰn各々のバイアス電圧入力端子までの配線長は、ＡＰQ+1、ＡＰQ+2、・・・、ＡＰn-2、ＡＰn-1、ＡＰnの順に長い。そのため、配線抵抗の値も、ＡＰQ+1、ＡＰQ+2、・・・、ＡＰn-2、ＡＰn-1、ＡＰnの順に高い。したがって、各アンプに供給されるバイアス電圧は、バイアス電圧供給ラインＢＬ２の配線抵抗に応じていわば分圧され、ＡＰｎに最も大きな電圧値のバイアス電圧が供給され、ＡＰn-1、ＡＰn-2、・・・、ＡＰQ+2、ＡＰQ+1の順に各ＡＰに供給されるバイアス電圧が小さくなっていく。
かかるバイアス電圧に応じて、ＡＰQ+1〜ＡＰn各々の出力遅延は、ＡＰnが最小となり、ＡＰn-1、ＡＰn-2、・・・、ＡＰQ+2、ＡＰQ+1の順に大きくなっていく。この際、アンプＡＰQ+1〜ＡＰn各々に接続されている外部配線Ｕn〜ＵQ+1各々での伝達遅延は、前述したように、外部配線Ｕnで最大となり、Ｕn-1、Ｕn-2、・・・、ＵQ+2、ＵQ+1の順に小さくなっていく。
これにより、アンプＡＰQ+1〜ＡＰn及び外部配線ＵQ+1〜Ｕnを夫々介してソースラインＤQ+1〜Ｄnに印加される画素駆動電圧ＧQ+1〜Ｇn各々の印加タイミングが等しくなる。すなわち、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、そのアンプＡＰに供給するバイアス電圧を高くすべく、端子Ｔ３からＡＰQ+1〜ＡＰn各々までの配線長が、ＡＰQ+1、ＡＰQ+2、・・・、ＡＰn-2、ＡＰn-1、ＡＰnの順に短くなっていくように、バイアス電圧供給ラインＢＬ２を配線したのである。
これにより、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、アンプ自身の出力遅延を小さくすることにより、外部配線ＵQ+1〜Ｕn各々での伝達遅延の差を低減するのである。かかる構成により、ソースラインＤQ+1〜Ｄnが担う２次元画面の右領域に対して、表示ムラの無い高品質な画像表示を行うことが可能となる。また、図３に示す構成では、バイアス電圧供給ラインＢＬ２の配線抵抗を利用した分圧によって、アンプＡＰQ+1〜ＡＰn各々に異なるバイアス電圧を供給しているので、各アンプＡＰに夫々専用のバイアス電圧供給ラインを設けて個別にバイアス電圧を供給する場合に比して、チップ内での専有面積を小さくすることが可能となる。
上記したように、図３に示す出力アンプ回路１３４では、バイアス電圧生成部３０が生成したバイアス電圧を第１の端子（Ｔ１、Ｔ３）及びバイアス電圧供給ライン（ＢＬ１、ＢＬ２）を介してアンプＡＰ1〜ＡＰn各々に供給するにあたり、第１の端子からアンプ各々までの配線長が、各アンプに接続されている外部配線（Ｕ1〜Ｕn）の配線長が長いほど短くなるように、バイアス電圧供給ラインを形成しているのである。かかる構成により、アンプＡＰ1〜ＡＰn及び外部配線Ｕ1〜Ｕnを夫々介してソースラインＤ1〜Ｄnに印加される画素駆動電圧Ｇ1〜Ｇn各々の印加タイミングが等しくなり、表示ムラの無い高品質な画像表示が為されるようになる。
なお、上記実施例では、表示デバイス２０の横幅よりも小さなチップサイズのソースドライバ３を表示デバイス２０の一辺の中央に配置した場合の例を示したが、ソースドライバの位置はこれに限られない。例えば図４及び図５に示すように、ソースドライバ３を表示デバイス２０の一辺の左端部側に配置していてもよい。
この場合においては、図５に示すように、出力アンプ回路１３４とソースラインＤ1〜Ｄnとを接続する外部配線Ｕ1〜Ｕnの配線長は、表示デバイス２０の一辺の左端部で最も短く、右端部に向かうにつれて長くなる。例えば、図４に示す一例では、外部配線Ｕ1〜Ｕnのうちの左端部に配置されている外部配線Ｕ1の配線長が最も短く、右端部に配置されている外部配線Ｕnの配線長が最も長い。したがって、Ｕ1〜Ｕn各々の配線抵抗の値も表示デバイス２０の一辺の左端部で小さく、右端部に向かうにつれて大きくなっている。これにより、外部配線Ｕ1〜Ｕn各々での伝送遅延は、Ｕnが最大となり、Ｕn-1、Ｕn-2、・・・、Ｕ3、Ｕ2、Ｕ1の順に小さくなっていく。
このように、ソースドライバ３が表示デバイス２０の左端部側に位置している場合、駆動制御部１は、Ｒ−ｓｌｅｗモード（第２モード）を示すバイアス供給ライン設定信号ＢＳＳをバイアス電圧供給ライン設定部４０に供給する。
バイアス電圧供給ライン設定部４０は、このＲ−ｓｌｅｗモードを示すバイアス供給ライン設定信号ＢＳＳに応じて、第１端子としての端子Ｔ３に例えば最大の電圧Ｖ１をバイアス電圧として印加させ、第２端子としての端子Ｔ１に電圧Ｖ１よりも小なる電圧Ｖ４を印加させるべきスイッチ切替信号をバイアス電圧生成部３０に供給する。更に、バイアス電圧供給ライン設定部４０は、端子Ｔ２と端子Ｔ４とを短絡させるべきスイッチ切替信号をバイアス電圧生成部３０に供給する。
これにより、スイッチ３２は、電圧Ｖ１をバイアス電圧として端子Ｔ３を介してバイアス電圧供給ラインＢＬ２に印加する。スイッチ３１は、電圧Ｖ４を端子Ｔ１を介してバイアス電圧供給ラインＢＬ１に印加する。スイッチ３５及び３６は、ショートラインＳＬを介して端子Ｔ２と端子Ｔ４とを短絡する。
よって、Ｒ−ｓｌｅｗモードでは、端子Ｔ３の電位がＶ１であり、端子Ｔ１の電位Ｖ４よりも高いため、バイアス電圧供給ラインＢＬ２、ショートラインＳＬ、及びバイアス電圧供給ラインＢＬ１を介して端子Ｔ３から端子Ｔ４及び端子Ｔ２を介して端子Ｔ１に向かう方向に電流が流れる。
バイアス電圧供給ライン（ＢＬ２、ＳＬ、ＢＬ１）における、端子Ｔ３からＡＰ1〜ＡＰnのバイアス電圧入力端子までの配線長は、ＡＰ1、ＡＰ2、・・・、ＡＰn-1、ＡＰnの順に長い。そのため、配線抵抗の値もＡＰ1、ＡＰ2、・・・、ＡＰn-1、ＡＰnの順に高い。
したがって、各アンプに供給されるバイアス電圧は、バイアス電圧供給ラインＢＬ２、ショートラインＳＬ、及びバイアス電圧供給ラインＢＬ１の配線抵抗に応じていわば分圧され、ＡＰnに最も大きな電圧値のバイアス電圧が供給され、ＡＰn-1、ＡＰn-2、・・・、ＡＰ2、ＡＰ1の順に各ＡＰに供給されるバイアス電圧が小さくなっていく。かかるバイアス電圧に応じて、ＡＰ1〜ＡＰn各々の出力遅延は、ＡＰnが最小となり、ＡＰn-1、ＡＰn-2、・・・、ＡＰ2、ＡＰ1の順に大きくなっていく。この際、アンプＡＰ1〜ＡＰn各々に接続されている外部配線Ｕ1〜Ｕn各々での伝達遅延は、前述したように、外部配線Ｕnで最大となり、Ｕn-1、Ｕn-2、・・・、Ｕ2、Ｕ1の順に小さくなっていく。
これにより、アンプＡＰ1〜ＡＰn及び外部配線Ｕ1〜Ｕnを夫々介してソースラインＤ1〜Ｄnに印加される画素駆動電圧Ｇ1〜Ｇn各々の印加タイミングが等しくなる。すなわち、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、そのアンプＡＰに供給するバイアス電圧を高くすべく、端子Ｔ３からＡＰ1〜ＡＰn各々までの配線長が、ＡＰ1、ＡＰ2、・・・、ＡＰn-2、ＡＰn-1、ＡＰnの順に短くなっていくように、バイアス電圧供給ラインＢＬ１及びＢＬ２を配線したのである。
これにより、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、アンプ自身の出力遅延を小さくすることにより、外部配線Ｕ1〜Ｕn各々での伝達遅延の差を低減するのである。かかる構成により、ソースラインＤ1〜Ｄnが担う２次元画面の全領域に対して、表示ムラの無い高品質な画像表示を行うことが可能となる。
また、図６及び図７に示すように、ソースドライバ３を表示デバイス２０の右端部側に配置していてもよい。この場合においては、図６に示すように、出力アンプ回路１３４とソースラインＤ1〜Ｄnとを接続する外部配線Ｕ1〜Ｕnの配線長は、表示デバイス２０の一辺の右端部で最も短く、左端部に向かうにつれて長くなる。例えば、図６に示す一例では、外部配線Ｕ1〜Ｕnのうちの右端部に配置されている外部配線Ｕnの配線長が最も短く、左端部に配置されている外部配線Ｕ1の配線長が最も長い。したがって、Ｕ1〜Ｕn各々の配線抵抗の値も表示デバイス２０の一辺の右端部で小さく、左端部に向かうにつれて大きくなっている。これにより、外部配線Ｕ1〜Ｕn各々での伝送遅延は、Ｕ1が最大となり、Ｕ2、Ｕ3、・・・、Ｕn-1、Ｕnの順に小さくなっていく。
このように、ソースドライバ３が表示デバイス２０の右端部側に位置している場合、駆動制御部１は、Ｌ−ｓｌｅｗモード（第３モード）を示すバイアス供給ライン設定信号ＢＳＳをバイアス電圧供給ライン設定部４０に供給する。
バイアス電圧供給ライン設定部４０は、このＬ−ｓｌｅｗモードを示すバイアス供給ライン設定信号ＢＳＳに応じて、第１端子としての端子Ｔ１に例えば最大の電圧Ｖ１をバイアス電圧として印加させ、第２端子としての端子Ｔ３に電圧Ｖ１よりも小なる電圧Ｖ４を印加させるべきスイッチ切替信号をバイアス電圧生成部３０に供給する。更に、バイアス電圧供給ライン設定部４０は、端子Ｔ２と端子Ｔ４とを短絡させるべきスイッチ切替信号をバイアス電圧生成部３０に供給する。これにより、スイッチ３２は、電圧Ｖ４を端子Ｔ３を介してバイアス電圧供給ラインＢＬ２に印加する。スイッチ３１は、電圧Ｖ１をバイアス電圧として端子Ｔ１を介してバイアス電圧供給ラインＢＬ１に印加する。スイッチ３５及び３６は、ショートラインＳＬを介して端子Ｔ２と端子Ｔ４とを短絡する。
よって、Ｌ−ｓｌｅｗモードでは、端子Ｔ１の電位がＶ１であり、端子Ｔ３の電位Ｖ４よりも高いため、バイアス電圧供給ラインＢＬ１、ショートラインＳＬ、及びバイアス電圧供給ラインＢＬ２を介して端子Ｔ１から端子Ｔ２及び端子Ｔ４を介してＴ３に向かう方向に電流が流れる。
バイアス電圧供給ライン（ＢＬ１、ＳＬ、ＢＬ２）における、端子Ｔ１からＡＰ1〜ＡＰnのバイアス電圧入力端子までの配線長は、ＡＰn、ＡＰn-1、・・・、ＡＰ2、ＡＰ1の順に長い。そのため、配線抵抗の値もＡＰn、ＡＰn-1、・・・、ＡＰ2、ＡＰ1の順に高い。
したがって、各アンプに供給されるバイアス電圧は、バイアス電圧供給ラインＢＬ１、ショートラインＳＬ、及びバイアス電圧供給ラインＢＬ２の配線抵抗に応じていわば分圧され、ＡＰ1に最も大きな電圧値のバイアス電圧が供給され、ＡＰ2、ＡＰ3、・・・、ＡＰn-1、ＡＰnの順に各ＡＰに供給されるバイアス電圧が小さくなっていく。かかるバイアス電圧に応じて、ＡＰ1〜ＡＰn各々の出力遅延は、ＡＰ1が最小となり、ＡＰ2、ＡＰ3、・・・、ＡＰn-1、ＡＰnの順に大きくなっていく。この際、アンプＡＰ1〜ＡＰn各々に接続されている外部配線Ｕ1〜Ｕn各々での伝達遅延は、前述したように、外部配線Ｕ1で最大となり、Ｕ2、Ｕ3、・・・、Ｕn-1、Ｕnの順に小さくなっていく。
これにより、アンプＡＰ1〜ＡＰn及び外部配線Ｕ1〜Ｕnを夫々介してソースラインＤ1〜Ｄnに印加される画素駆動電圧Ｇ1〜Ｇn各々の印加タイミングが等しくなる。すなわち、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、そのアンプＡＰに供給するバイアス電圧を高くすべく、端子Ｔ１からＡＰ1〜ＡＰn各々までの配線長が、ＡＰn、ＡＰn-1、・・・、ＡＰ3、・・・、ＡＰ2、ＡＰ1の順に短くなっていくように、バイアス電圧供給ラインＢＬ１及びＢＬ２を配線したのである。
これにより、配線長が長い外部配線Ｕに接続されているアンプＡＰほど、アンプ自身の出力遅延を小さくすることにより、外部配線Ｕ1〜Ｕn各々での伝達遅延の差を低減するのである。かかる構成により、ソースラインＤ1〜Ｄnが担う２次元画面の全領域に対して、表示ムラの無い高品質な画像表示を行うことが可能となる。
また、上記実施例では、Ｖ−ｓｌｅｗモードにおいて端子Ｔ３及び端子Ｔ１の電位をＶ１、端子Ｔ４及び端子Ｔ２の電位をＶ８としたが、各端子の電位の選択はこれに限られず、伝達遅延の差異に応じて適宜設定することが可能である。伝達遅延の差異が小さい場合、例えば、端子Ｔ３及び端子Ｔ１の電位をＶ４、端子Ｔ４及び端子Ｔ２の電位をＶ５とすることで、各アンプの出力遅延の差を小さくし、より精密に画像ムラを抑えることが可能となる。同様に、Ｒ−ｓｌｅｗモードやＬ−ｓｌｅｗモードにおいても、伝達遅延の差異に応じて端子Ｔ３及び端子Ｔ１の電位を適宜設定することにより、より精密に画像ムラを抑えることが可能となる。
なお、Ｖ−ｓｌｅｗモードにおいて電圧生成部３７が、所望とするバイアス電圧値を生成することができない場合には、電圧生成部３７が端子Ｔ３及びＴ４に夫々印加したバイアス電圧を増幅するバイアス電圧増幅器を設けるようにしても良い。
例えば、図８に示すように、バイアス電圧供給ラインＢＬ２及び端子Ｔ３間に第１のバイアス電圧増幅器５２を儲け、バイアス電圧供給ラインＢＬ１及び端子Ｔ１間に第２のバイアス電圧増幅器５１を設けるのである。
要するに、第１及び第３端子のうちでバイアス電圧が印加された端子からＡＰQ+1〜ＡＰn（第１のアンプ群）及びＡＰ1〜ＡＰQ（第２のアンプ群）に属するアンプ各々までの第１及び第２のバイアス電圧供給ラインＢＬ１及びＢＬ２による配線長が、各アンプＡＰに接続されている外部配線Ｕの配線長が長いほど短くなるようにＢＬ１及びＢＬ２が配線されているのである。
１ 駆動制御部
３ ソースドライバ
２０ 表示デバイス
３０ バイアス電圧生成部
３１〜３６ スイッチ
１３４ 出力アンプ回路
Ｔ１、Ｔ３ 第１端子（Ｖ−ｓｌｅｗモード）
Ｔ２、Ｔ４ 第２端子（Ｖ−ｓｌｅｗモード）
Ｕ1〜Ｕn 外部配線
ＢＬ１、ＢＬ２ バイアス電圧供給ライン
ＡＰ1〜ＡＰn アンプ

Claims (6)

  1. 画素毎の輝度レベルを示す画素駆動電圧の各々を、外部配線を介して表示デバイスの複数のソースラインの各々に印加するソースドライバを有する表示デバイスの駆動装置であって、
    前記ソースドライバは、
    前記複数のソースラインの各々に対応して設けられており、夫々が前記画素駆動電圧を生成して前記外部配線に送出する複数のアンプと、
    前記複数のアンプの出力遅延を制御するためのバイアス電圧を生成して前記バイアス電圧を第１端子に印加すると共に、前記バイアス電圧よりも低い電圧を第２端子に印加するバイアス電圧生成部と、
    前記バイアス電圧を前記複数のアンプに供給するバイアス電圧供給ラインと、を含み、
    前記バイアス電圧供給ラインの一端が前記第１端子に接続されており且つ前記バイアス電圧供給ラインの他端が前記第２端子に接続されており、
    前記アンプに接続されている前記外部配線の配線長が長いほど、前記第１端子と前記アンプの入力端子とを接続する前記バイアス電圧供給ラインの配線長が短いことを特徴とする表示デバイスの駆動装置。
  2. 前記アンプは、前記バイアス電圧が高いほど出力遅延が小さいことを特徴とする請求項１に記載の表示デバイスの駆動装置。
  3. 前記第１端子と前記バイアス電圧供給ラインの前記一端との間に、前記バイアス電圧を増幅するバイアス電圧増幅部を設けたことを特徴とする請求項１又は２に記載の表示デバイスの駆動装置。
  4. 画素毎の輝度レベルを示す画素駆動電圧の各々を、外部配線を介して表示デバイスの複数のソースラインの各々に印加するソースドライバを有する表示デバイスの駆動装置であって、
    前記ソースドライバは、
    前記複数のソースラインのうち前記表示デバイスの２次元画面の左領域を担うソースラインに対応して設けられており、夫々が前記画素駆動電圧を生成して前記外部配線に送出する第１のアンプ群と、
    前記複数のソースラインのうち前記表示デバイスの２次元画面の右領域を担うソースラインに対応して設けられており、夫々が前記画素駆動電圧を生成して前記外部配線に送出する第２のアンプ群と、
    前記第１及び第２のアンプ群のアンプ各々の出力遅延を制御するためのバイアス電圧を生成するバイアス電圧生成部と、
    前記バイアス電圧を前記第１のアンプ群に供給する第１のバイアス電圧供給ラインと、
    前記バイアス電圧を前記第２のアンプ群に供給する第２のバイアス電圧供給ラインと、
    を含み、
    前記バイアス電圧生成部は、前記第１のバイアス電圧供給ラインの一端に接続された第１端子と他端に接続された第２端子と、前記第２のバイアス電圧供給ラインの一端に接続された第３端子と他端に接続された第４端子と、を有し、第１モードでは前記バイアス電圧を前記第１端子及び前記第３端子に印加すると共に前記バイアス電圧よりも低い電圧を前記第２端子及び前記第４端子に印加し、第２モードでは前記第２端子と第４端子とを短絡して前記バイアス電圧を前記第１端子に印加すると共に前記バイアス電圧よりも低い電圧を前記第３端子に印加し、第３モードでは前記第２端子と第４端子とを短絡して前記バイアス電圧を前記第３端子に印加すると共に前記バイアス電圧よりも低い電圧を前記第１端子に印加し、
    前記アンプに接続されている前記外部配線の配線長が長いほど、前記第１及び第３端子のうちで前記バイアス電圧が印加された端子と前記アンプの入力端子とを接続する前記第１及び第２のバイアス電圧供給ラインの配線長が短いことを特徴とする表示デバイスの駆動装置。
  5. 前記アンプは、前記バイアス電圧が高いほど出力遅延が小さいことを特徴とする請求項４に記載の表示デバイスの駆動装置。
  6. 前記第１及び第３端子の各々と前記バイアス電圧供給ラインの前記一端との間に、前記バイアス電圧を増幅するバイアス電圧増幅部を設けたことを特徴とする請求項４又は５に記載の表示デバイスの駆動装置。
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