JP2015023581A - アナログ−デジタル変換器回路、完全差動回路を駆動する方法、および完全差動回路を駆動するためのインターフェイス回路 - Google Patents

Abstract

【課題】完全差動回路を駆動するためのインターフェイス回路を提供する。
【解決手段】完全差動回路を駆動するためのインターフェイス回路は、第１の入力電圧と第２の入力電圧との平均値の増大に応答してその出力での電圧を低下させるように構成される第１の回路を有する。第１の回路網は、第１の入力電圧と第１の回路の出力電圧とを受けて、完全差動回路を駆動するための第１の出力電圧を与える。第２の回路網は、第２の入力電圧と第１の回路の出力電圧とを受けて、完全差動回路を駆動するための第２の出力電圧を与える。第１の回路網のインピーダンス比は第２の回路網のインピーダンス比に実質的に整合される。
【選択図】図３

Description

この出願は、ここに引用により援用される、２０１３年７月１８日に出願された「完全差動回路を駆動するためのインターフェイス回路」と題された米国仮特許出願番号第６１／８４７，６９７号の優先権を主張する。

技術分野
この開示はアナログ回路および方法に関する。特に、本開示は、アナログ−デジタル変換器回路を含む完全差動回路をインターフェイス接続することに関する。

アナログ−デジタル変換器（ＡＤＣ）は、センサインターフェイス、産業用途、民生用途、および通信を含むがこれらに限られない幅広い用途に用いられている。さまざまな用途、ならびに速度、分解能、騒音、電力消費、および他の性能関連のパラメータという観点でのそれらの異なる要件を目指すアナログ−デジタル（Ａ／Ｄ）変換のために、さまざまな回路および技術が開発されている。同相ばらつきをほんのわずかしか許容せずに完全差動入力信号を受信しかつ変換するための精密低雑音ＡＤＣが構成され得る。インターフェイス回路は、たとえば、シングルエンドアナログ入力信号を、完全差動回路にインターフェイス接続するのに好適な完全差動アナログ信号に変圧することを求められ得る。

図１は、インターフェイス回路１０１および完全差動ＡＤＣ１０２を備える例示的なＡＤＣ回路１００を示す。ＡＤＣ回路１００は、（−２＊ＶＲＥＦ）から（＋２＊ＶＲＥＦ）へのフルスケールレンジ内でシングルエンド入力信号ＶＩＰを受信するように構成され得る。なお、ＶＲＥＦは参照電圧源１０３によって与えられ得る。たとえば、ＶＲＥＦは５Ｖであり得、ＡＤＣ回路１００のフルスケールレンジは（−１０Ｖ）から（＋１０Ｖ）であり得る。ＶＩＮは、ＡＤＣ回路１００がシングルエンド入力信号ＶＩＰ＝Ｖ（ＶＩＰ，ＧＮＤ）を変換するように構成される場合、参照電位（接地）ＶＩＮ＝ＧＮＤでバイアスされ得る。ＡＤＣ回路１００は、ＶＩＰ＝（−２＊ＶＲＥＦ）が数値ｄ（ｋ）＝（−１）に対応し、かつＶＩＰ＝（＋２＊ＶＲＥＦ）がｄ（ｋ）＝（＋１）に対応するように構成され得る。理想的と考えられる挙動は、このように、フルスケール入力レンジ内の任意の入力電圧ＶＩＰについてｄ（ｋ）＝ＶＩＰ／（２＊ＶＲＥＦ）と記述され得る。

完全差動ＡＤＣ１０２は、それぞれ第１のＡＤＣ入力端子１０４および第２のＡＤＣ入力端子１０５で２つのシングルエンド電圧ＶＰおよびＶＮをサンプリングするように構成され得る。完全差動ＡＤＣ１０２は、参照電圧ＶＲＥＦに正規化された、サンプリングされた電圧ＶＰとＶＮとの差Ｖ（ＶＰ，ＶＮ）＝ＶＰ−ＶＮを公称で表わす数値ｄ（ｋ）を与え得、これは、ｄ（ｋ）＝Ｖ（ＶＰ，ＶＮ）／ＶＲＥＦと記述され得る。シングルエンド信号については、ＶＰ＝Ｖ（ＶＰ，ＧＮＤ）およびＶＮ＝Ｖ（ＶＮ，ＧＮＤ）である。たとえば、ＶＲＥＦ＝５Ｖ、ＶＰ＝４Ｖ、およびＶＮ＝１Ｖについては、公称応答はｄ（ｋ＝Ｖ（ＶＰ，ＶＮ）／ＶＲＥＦ＝（４Ｖ−１Ｖ）／５Ｖ＝０．６であり得る。完全差動ＡＤＣ１０２は、同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２が、たとえばＶＲＥＦ／２などの公称値に近いことを要件とし得る。たとえば、（ＶＰ＋ＶＮ）が、ＶＲＥＦ−０．２Ｖ以上ＶＲＥＦ＋０．２Ｖ以下であることが要件とされ得る。同相要件が満たされると、完全差動ＡＤＣ１０２は、数値ｄ（ｋ）が実質的に同相電圧ＶＣＭから独立しかつサンプリングされた電圧差Ｖ（ＶＰ，ＶＮ）をほぼ排他的に表わすように、良好な同相除去を与えてもよい。

図１のインターフェイス回路１０１は、図２に示されるように構成される差動増幅器１０６を用いて実現され得る。抵抗器ＲＮ１、ＲＰ２は、印加された入力電圧ＶＩＮと、第１の非反転出力端子１０４で差動増幅器１０６によって与えられる第１の出力電圧ＶＰとの重み付け平均を、反転増幅器入力端子１０７で与えるように構成される。同様に、抵抗器ＲＰ１、ＲＮ２は、印加される電圧ＶＩＰと、第２の反転出力端子１０５において差動増幅器１０６によって与えられる第２の出力電圧ＶＮとの重み付け平均を、非反転増幅器入力端子１０８で与えるように構成される。したがって、抵抗器ＲＮ１、ＲＰ２、ＲＰ１、およびＲＮ２は、差動増幅器１０６についての負帰還を与えるように構成される。差動増幅器１０６は、増幅器入力端子１０７、１０８からの電圧差についての非常に大きな差動利得ＡＤＩＦＦを出力端子１０４、１０５に与えるように構成され得、これにより、安定性および非過負荷動作を考慮すると、増幅器入力端子１０７、１０８はそれらの両端に非常に小さな電圧差しか有しないかもしれない。差動増幅器１０６は、差動利得ＡＤＩＦＦが無限に近づくと、増幅器入力端子１０７、１０８同士の間に「仮想短絡」を与えるといわれることがある。仮想短絡は、増幅器入力端子１０７、１０８に対する任意の共通の電圧について（近似で）存在し得る。差動増幅器１０６は、出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２が、印加される制御電圧ＶＣと公称で同じになるように調節されるように構成され得る。たとえば、制御電圧ＶＣ＝ＶＲＥＦ／２は、完全差動ＡＤＣを駆動する際に同相要件を満たすように印加され得る（制御電圧ＶＣを印加するための端子は図１には明示的に示されない）。したがって、図２のインターフェイス回路１０１は、印加される制御電圧ＶＣと実質的に同じである出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２と、入力電圧差Ｖ（ＶＩＰ，ＶＩＮ）ならびに抵抗器ＲＮ１、ＲＰ２、ＲＰ１、およびＲＮ２の選択される値によって実質的に設定される出力電圧差Ｖ（ＶＰ，ＶＮ）とを与え得る。１つの例示的な実施形態では、ＲＮ１＝ＲＰ１＝Ｒ１およびＲＰ２＝ＲＮ２＝Ｒ２が選択されてもよく、公称の挙動は、Ｖ（ＶＰ，ＶＮ）＝（Ｒ２／Ｒ１）＊Ｖ（ＶＩＰ，ＶＩＮ）およびＶＣＭ＝（ＶＰ＋ＶＮ）／２＝ＶＣ＝ＶＲＥＦ／２と記述され得る。

差動増幅器１０６は、有限利得、非線形利得、有限帯域幅、非線形帯域幅、非ゼロオフセット、非ゼロ熱雑音、およびフリッカ型雑音などの、現実の不完全性を受けやすい。したがって、増幅器入力端子１０７、１０８の仮想短絡は完全ではなく、出力電圧差Ｖ（ＶＰ，ＶＮ）は、理想値（Ｒ２／Ｒ１）＊Ｖ（ＶＩＰ，ＶＩＮ）に対して歪むことがある。ＡＤＣ１０２（図１）はＶ（ＶＰ，ＶＮ）を評価し、１百万分率（１ｐｐｍ）のオーダであり得る精度でその数値表示ｄ（ｋ）を与え得る。先行技術のインターフェイス回路１０１（図２）を実現するのに用いられる差動増幅器１０６は、全体的な同様に高い精度を確実にするのに百万を上回る差動利得ＡＤＩＦＦを与えることを要件とされ得る。同様に、差動増幅器１０６のオフセットは、ＶＲＥＦ／１，０００，０００未満でなければならないことがある。差動増幅器１０６からの雑音は、抵抗器ＲＮ１、ＲＰ２、ＲＰ１、ＲＮ２からの雑音と合わさって、その結果、抵抗器単独からの雑音のレベルを超える出力電圧差Ｖ（ＶＰ，ＶＮ）の雑音レベルとなる。したがって、何らかの現行技術のＡＤＣ１０２（図１）が提供する性能および精度に応えることができる先行技術のインターフェイス回路１０１（図２）のための差動増幅器１０６を提供することは非常に困難であり得る。

したがって、回路１００などＡＤＣ回路全体の精度が回路１０２などの完全差動ＡＤＣの精度と釣り合うように、選択された同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２で完全差動ＡＤＣを駆動するための第１および第２の入力電圧ＶＩＰ、ＶＩＮを第１および第２の出力電圧ＶＰ、ＶＮに変圧することができるであろうインターフェイス回路の必要性が存在する。

さらに、シングルエンド電圧ＶＩＰ＝Ｖ（ＶＩＰ，ＧＮＤ）＝Ｖ（ＶＩＰ，ＶＩＮ）と、同相電圧（ＶＩＰ＋ＶＩＮ）／２が厳しく特定されるまたは制御されることがないかもしれない一般的な種類の電圧差Ｖ（ＶＩＰ，ＶＩＮ）とを変圧することができるであろうインターフェイス回路の必要性が存在する。

開示の要約
本開示の１つの局面に従うと、インターフェイス回路は完全差動回路を駆動するために設けられる。インターフェイス回路は、第１の入力電圧および第２の入力電圧を受けるように構成され、かつ第１の出力電圧および第２の出力電圧を与えるようにさらに構成される。インターフェイス回路は、
−第１および第２の入力電圧を受け、かつ第１の回路の出力での電圧を与えるように構成される第１の回路を備えてもよく、第１の回路は、第１の入力電圧と第２の入力電圧との平均値の増大に応答して第１の回路の出力での電圧を低下させるように構成され、さらに
−第１の入力電圧および第１の回路の出力での電圧を受けるように構成され、かつ第１の出力電圧を与えるようにさらに構成される第１の回路網を備えてもよく、第１の回路網は第１のインピーダンス比を特徴とし、さらに
−第２の入力電圧および第１の回路の出力での電圧を受けるように構成され、かつ第２の出力電圧を与えるようにさらに構成される第２の回路網を備えてもよく、第２の回路網は第１のインピーダンス比に実質的に整合される第２のインピーダンス比を特徴とする。

たとえば、第１のインピーダンス比は、第２のインピーダンス比と実質的に同じであってもよい。

本開示の例示的な実施形態では、第１の回路は、第１および第２の入力電圧を受け、かつその出力でレギュレータ電圧を発生させるように構成されるレギュレータ回路であってもよく、レギュレータ電圧は、第１の入力電圧と第２の入力電圧との平均値の増大に応答して低下する。

第１のインピーダンス比は実質的に、第１の回路網に含まれる２つの抵抗器のインピーダンス値の比であってもよく、第２のインピーダンス比は実質的に、第２の回路網に含まれる２つの抵抗器のインピーダンス値の比であってもよい。

第１の出力電圧は実質的に、第１の入力電圧とレギュレータ電圧との重み付け平均であってもよい。

第１のインピーダンス比は実質的に１に等しくてもよい。
第１および第２の回路網は相互交換可能であってもよい。

第１および第２の回路網は差動回路網内に組入れられてもよい。
例示的な実現例に従うと、第１の回路網は、第１の端子が第１の入力電圧でバイアスされる第１の入力ノードに結合され、第２の端子が第１の出力電圧が与えられる第１の出力ノードに結合される第１の抵抗器を含んでもよい。また、第１の回路網は、第１の端子が第１の抵抗器の第２の端子に結合され、第２の端子がレギュレータ電圧が与えられるノードに結合される第２の抵抗器を含んでもよい。第２の回路網は、第１の端子が第２の入力電圧でバイアスされる第２の入力ノードに結合され、第２の端子が第２の出力電圧が与えられる第２の出力ノードに結合される第３の抵抗器を含んでもよい。また、第２の回路網は、第１の端子が第３の抵抗器の第２の端子に結合され、第２の端子がレギュレータ電圧が与えられるノードに結合される第４の抵抗器を含んでもよい。

レギュレータ回路は、第１および第２の回路網とは別個のものであってもよく、第１および第２の入力ノードならびにレギュレータ電圧が与えられるノードである−３つのみの回路ノードで第１および第２の回路網に結合されてもよい。

レギュレータ回路は、演算増幅器と、第３のインピーダンス比を特徴とする第３の回路網とを備えてもよく、第３のインピーダンス比は第１および第２のインピーダンス比に実質的に整合されてもよい。第３の回路網は抵抗回路網であってもよい。

例示的な実施形態では、第３の回路網は、第１の入力ノードと第２の入力ノードとの間に結合される第５および第６の抵抗器、ならびに第５の抵抗器と第６の抵抗器とを接続するノードと、レギュレータ電圧が与えられるノードとの間に結合される第７の抵抗器を含んでもよい。第７の抵抗器は、演算増幅器の反転入力と出力との間に設けられてもよい。

第５の抵抗器のインピーダンス値は第６の抵抗器のインピーダンス値に実質的に等しくてもよく、第６の抵抗器のインピーダンス値は、第５および第６の抵抗器を表わす並列構成の有効インピーダンス値の２倍に実質的に等しくてもよい。第３のインピーダンス比は、並列構成の有効インピーダンス値と第７の抵抗器のインピーダンス値との比であってもよい。

たとえば、本開示のインターフェイス回路は、完全差動アナログ−デジタル変換器を駆動するように構成されてもよい。

完全差動アナログ−デジタル変換器は、インターフェイス回路の少なくとも部分と共有される半導体基板上に実現されてもよい。

インターフェイス回路および完全差動アナログ−デジタル変換器は、共有パッケージの中に封入されてもよい。

第１の出力電圧と第２の出力電圧との間の差は、第１の入力電圧と第２の入力電圧との平均値から実質的に独立していてもよい。

また、第１の出力電圧と第２の出力電圧との間の差は、レギュレータ回路が与えるレギュレータ電圧から実質的に独立していてもよい。

レギュレータ回路は、制御電圧を受けるようにさらに構成されてもよい。レギュレータ回路が与えるレギュレータ電圧は、第１および第２の入力電圧と制御電圧との実質的に線形の組合せであってもよい。

たとえば、第１の出力電圧と第２の出力電圧との平均値は、制御電圧に実質的に等しくてもよい。

例示的な実施形態では、レギュレータ回路はスイッチドキャパシタを備えてもよい。
インターフェイス回路の入力インピーダンスは実質的に抵抗性であってもよい。

本開示の別の局面に従うと、アナログ−デジタル変換器（ＡＤＣ）回路は、完全差動ＡＤＣと完全差動ＡＤＣを駆動するためのインターフェイス回路とを含み、インターフェイス回路は、第１の入力電圧および第２の入力電圧を受けるように構成され、かつ第１の出力電圧および第２の出力電圧を与えるようにさらに構成される。インターフェイス回路は、
−第１および第２の入力電圧を受け、かつ第１の回路の出力での電圧を与えるように構成される第１の回路を備え、第１の回路は、第１の入力電圧と第２の入力電圧との平均値の増大に応答して第１の回路の出力での電圧を低下させるように構成され、さらに
−第１の入力電圧および第１の回路の出力での電圧を受けるように構成され、かつ第１の出力電圧を与えるようにさらに構成される第１の回路網を備え、第１の回路網は第１のインピーダンス比を特徴とし、さらに、
−第２の入力電圧および第１の回路の出力での電圧を受けるように構成され、かつ第２の出力電圧を与えるようにさらに構成される第２の回路網を備え、第２の回路網は、第１のインピーダンス比に実質的に整合される第２のインピーダンス比を特徴とする。

本開示の方法に従うと、完全差動回路は、第１の回路ならびに第１の回路に結合される第１および第２の回路網を有するインターフェイス回路を用いて駆動されている。完全差動回路を駆動するために、
−第１および第２の入力電圧を第１の回路に与えるステップと、
−第１の入力電圧と第２の入力電圧との平均値の増大に応答して第１の回路の出力電圧を低下させるステップと、
−第１の入力電圧および第１の回路の出力電圧を第１の回路網に供給して、完全差動回路の第１の入力を駆動するための第１の出力電圧を発生させるステップと、
−第２の入力電圧および第１の回路の出力電圧を第２の回路網に供給して、完全差動回路の第２の入力を駆動するための第２の出力電圧を発生させるステップと、を行ない、
第１の回路網のインピーダンス比は第２の回路網のインピーダンス比に実質的に整合される。

開示の付加的な利点および局面は、以下の詳細な説明から当業者には容易に明らかになるであろう。本開示の実施形態は、本開示を実践するために企図される最良モードの単なる図示の目的で示されかつ記載される。記載されるように、開示は他の異なる実施形態が可能であり、そのいくつかの詳細は、開示の精神からすべて逸脱することなく、さまざまな自明な点での修正が可能である。したがって、図面および記載は、限定ではなく、本質的に図示と見なされるべきである。

本開示の実施形態の以下の詳細な説明は、以下の図面と関連して読むと最もよく理解することができる。図面中、特徴は、必ずしも縮尺通りに描かれているわけではなく、むしろ関連の特徴を最もよく図示するように描かれている。

完全差動ＡＤＣ１０２およびインターフェイス回路１０１を備えるＡＤＣ回路１００を示す図である。 抵抗器ＲＮ１、ＲＰ２、ＲＰ１、およびＲＮ２を有する負帰還構成中に差動増幅器１０６を備えるインターフェイス回路１０１を示す図である。 図１のＡＤＣ回路１００中のインターフェイス回路１０１の代わりに用いてもよい、インターフェイス回路２０１を含む本開示の第１の例示的な実施形態を示す図である。 図３のインターフェイス回路２０１についての、第１および第２の出力電圧ＶＰおよびＶＮの式を示す図である。 表記（Ｒ１／Ｒ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）を用いて、第１のインピーダンス比（ＲＰ１／ＲＰ２）が第２のインピーダンス比（ＲＮ１／ＲＮ２）に整合される際の、印加される入力電圧差Ｖ（ＶＩＰ，ＶＩＮ）についての出力電圧差Ｖ（ＶＰ，ＶＮ）についての式を示す図である。 第１のインピーダンス比が第２のインピーダンス比に整合される（Ｒ１／Ｒ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）際の、図４に与えられる式から導出されるＶＰおよびＶＮについての同相電圧ＶＣＭの式を示す図である。 図３のレギュレータ回路２０２が与える公称レギュレータ電圧ＶＲＥＧについての式を示し、式中、ＶＣＭが、ＶＣＭ＝（ＶＰ＋ＶＮ）／２を調節するための印加される制御電圧ＶＣで代入され得、（Ｒ１／Ｒ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）である、図である。 演算増幅器２０６および抵抗器ＲＸＰ＝ＲＸＮ＝２＊ＲＸ１およびＲＸ２を備えるレギュレータ回路２０２の例示的な実現例を含むインターフェイス回路２０１（図３）を示し、（ＲＸ１／ＲＸ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）となるように第３のインピーダンス比（ＲＸ１／ＲＸ２）が第１および第２のインピーダンス比を整合させるように選択され得る、図である。

実施形態の詳細な開示
図３は、本開示の例示的な実施形態を示す。特に、図３はインターフェイス回路２０１を示し、これを、完全差動ＡＤＣ１０２を駆動するために図１のインターフェイス回路１０１の代わりに用いてもよい。インターフェイス回路２０１は、第１および第２の入力電圧ＶＩＰ＝Ｖ（ＶＩＰ，ＧＮＤ）およびＶＩＮ＝Ｖ（ＶＩＮ，ＧＮＤ）を受けるように構成され、かつ第１および第２の出力電圧ＶＰ＝Ｖ（ＶＰ，ＧＮＤ）およびＶＮ＝Ｖ（ＶＮ，ＧＮＤ）を与えるようにさらに構成される。インターフェイス回路２０１は、第１および第２の入力電圧ＶＩＰ，ＶＩＮならびに制御電圧ＶＣ＝Ｖ（ＶＣ，ＧＮＤ）を受けるように構成されるレギュレータ回路２０２を備える。レギュレータ回路２０２は、出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２を設定するためにレギュレータ電圧ＶＲＥＧ＝Ｖ（ＶＲＥＧ，ＧＮＤ）を与えるようにさらに構成される。本開示の例示的な実施形態では、レギュレータ回路２０２は開ループ回路であってもよい。しかしながら、当業者ならば理解するように、同相電圧ＶＣＭを設定するためのレギュレータ電圧ＶＲＥＧを与えるのに閉ループ制御も用いてもよい。

インターフェイス回路２０１は、第１の入力電圧ＶＩＰおよびレギュレータ電圧ＶＲＥＧを受けるように構成され、かつ第１の出力電圧ＶＰを与えるようにさらに構成される、抵抗器ＲＰ１およびＲＰ２を含む第１の回路網２０３を備える。第１の回路網２０３は受動的回路網であってもよく、第１のインピーダンス比（ＲＰ１／ＲＰ２）を特徴としてもよい。なお、ＲＰ１およびＲＰ２はそれぞれの抵抗器の抵抗であり得る。インターフェイス回路２０１は、第２の入力電圧ＶＩＮおよびレギュレータ電圧ＶＲＥＧを受け、かつ第２の出力電圧ＶＮを与えるようにさらに構成される、抵抗器ＲＮ１およびＲＮ２を含む第２の回路網２０４をさらに備える。第２の回路網２０４は受動的回路網であってもよく、第２のインピーダンス比（ＲＮ１／ＲＮ２）を特徴としてもよい。なお、ＲＮ１およびＲＮ２はそれぞれの抵抗器の抵抗であり得る。第１および第２のインピーダンス比は、公称で整合されてもよい（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）。レギュレータ回路２０２は第１および第２の回路網２０３、２０４とは別個のものである。レギュレータ回路２０２は、それぞれが第１の入力電圧ＶＩＰ、第２の入力電圧ＶＩＮ、およびレギュレータ電圧ＶＲＥＧを表わす３つのノードでのみ第１および第２の回路網２０３、２０４に結合される。ＧＮＤを含む電源端子を介したオプションの接続は数えなくてもよい。

第１の回路網２０３は、第１のインピーダンス比（ＲＰ１／ＲＰ２）に従って、第１の入力電圧ＶＩＰとレギュレータ電圧ＶＲＥＧとの第１の重み付け平均として第１の出力電圧ＶＰを与える抵抗分割回路であってもよい。同様に、第２の回路網２０４は、第２のインピーダンス比（ＲＮ１／ＲＮ２）に従って、第２の入力電圧ＶＩＮとレギュレータ電圧ＶＲＥＧとの第２の重み付け平均として第２の出力電圧ＶＮを与える抵抗分割回路であってもよい。第１および第２の重み付け平均として表わされるＶＰおよびＶＮの式を図４に与える。第１および第２の回路網２０３、２０４は相互交換可能であってもよい、および／または差動回路網に含まれてもよい。

たとえば、第１の回路網２０３の抵抗器ＲＰ１は、第１の入力電圧ＶＩＰを受けるための入力ノードと、第１の出力電圧ＶＰを与える出力ノードとの間に結合されてもよい。第２の回路網２０４の抵抗器ＲＮ１は、第２の入力電圧ＶＩＮを受けるための入力ノードと、第２の出力電圧ＶＮを与える出力ノードとの間に結合されてもよい。抵抗器ＲＰ２およびＲＮ２は、出力電圧ＶＰおよびＶＮを与えるための出力ノード同士の間に結合されてもよく、レギュレータ電圧ＶＲＥＧは、抵抗器ＲＰ２とＲＮ２との間の共通ノードに供給される。

第１および第２のインピーダンス比は整合されてもよく（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）、かつそれらは公称整合インピーダンス比で表わされてもよい（Ｒ１／Ｒ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）。（Ｒ２／Ｒ１）は、公称整合インピーダンス比（Ｒ１／Ｒ２）の逆数を表わしてもよい。

図５は、整合されたインピーダンス比（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）について図４の式から導出される出力電圧差Ｖ（ＶＰ，ＶＮ）の式を与える。したがって、第１の出力電圧と第２の出力電圧との差Ｖ（ＶＰ，ＶＮ）は、第１の入力電圧と第２の入力電圧との平均値（ＶＩＰ＋ＶＩＮ）／２から実質的に独立していてもよく、レギュレータ回路２０２によって与えられるレギュレータ電圧ＶＲＥＧからさらに実質的に独立していてもよい。

図６は、整合されたインピーダンス比（Ｒ１／Ｒ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）について図４の式から導出される出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２についての式を与える。したがって、出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２は、整合されたインピーダンス比（Ｒ１／Ｒ２）に従う、入力同相電圧（ＶＩＰ＋ＶＩＮ）／２とレギュレータ電圧ＶＲＥＧとの第３の重み付け平均であり得る。したがって、レギュレータ電圧ＶＲＥＧは、制御電圧ＶＣによって示され得る所望の出力同相電圧ＶＣＭを達成するように、入力同相電圧（ＶＩＰ＋ＶＩＮ）／２に整合されたインピーダンス比（Ｒ１／Ｒ２）から導出されてもよい。

図６の式は、図７に与えられるように再構成可能である。制御電圧ＶＣで出力同相電圧ＶＣＭを代入することにより、図７の式は、整合されたインピーダンス比（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）についてのレギュレータ回路２０２の公称動作を記述する。したがって、ＶＣＭ＝ＶＣについて図７に表わされるレギュレータ回路２０２の公称動作は、任意の入力電圧ＶＩＰ、ＶＩＮについて制御電圧ＶＣと公称で等しくなるように出力同相電圧ＶＣＭを調節することであり得る。レギュレータ回路２０２はこのように、第１の入力電圧と第２の入力電圧との平均（ＶＩＰ＋ＶＩＮ）／２の増大に応答してレギュレータ電圧ＶＲＥＧを低下させるように構成されてもよい。均等に、レギュレータ回路２０２は、第１の入力電圧と第２の入力電圧との平均（ＶＩＰ＋ＶＩＮ）／２の低下に応答してレギュレータ電圧ＶＲＥＧを上昇させるように構成されてもよい。

図８は、レギュレータ回路２０２の例示的な実現例を含む図３のインターフェイス回路２０１の例示的な実現例を示す。レギュレータ回路２０２は、複数の抵抗器ＲＸＰ、ＲＸＮ、ＲＸ２を含む第３の回路網２０５を備えてもよい。それぞれの抵抗器の抵抗値ＲＸＰおよびＲＸＮは公称で整合されてもよくＲＸＰ＝ＲＸＮ＝２＊ＲＸ１、かつ有効並列構成インピーダンスＲＸ１を特徴としてもよい。第３の回路網２０５を特徴付ける第３のインピーダンス比（ＲＸ１／ＲＸ２）は、第１および第２の回路網２０３、２０４を特徴付ける第１および第２のインピーダンス比に整合されてもよく、それにより、公称で、（ＲＸ１／ＲＸ２）＝（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）＝（Ｒ１／Ｒ２）である。レギュレータ回路２０２は、シングルエンド演算増幅器２０６をさらに備える。第３の回路網２０５は抵抗性であってもよく、図８に示されるように、演算増幅器２０６のための負帰還を与えるように構成されてもよい。

たとえば、第３の回路網２０５の抵抗器ＲＸＰおよびＲＸＮは、入力ノードＶＩＰとＶＩＮとの間に結合されてもよい。抵抗器ＲＸＰとＲＸＮとの間の共通ノードは、演算増幅器２０６の反転入力に結合されてもよい。抵抗器ＲＸ２は、演算増幅器２０６の出力と反転入力との間に結合されてもよい。演算増幅器２０６の非反転入力は制御電圧ＶＣを供給されてもよく、レギュレータ電圧ＶＲＥＧが演算増幅器２０６の出力で与えられてもよい。

当業者ならば、周知の重畳の原則を用いて、（−ＲＸ２／ＲＸＰ）という第１の利得でのＶＩＰからＶＲＥＧへの第１の寄与、（−ＲＸ２／ＲＸＮ）という第２の利得でのＶＩＮからＶＲＥＧへの第２の寄与、および（ＲＸ２／（ＲＸＰ／／ＲＸＮ）＋１）＝（ＲＸ２／ＲＸ１＋１）という第３の利得でのＶＣからＶＲＥＧへの第３の寄与を算出してもよい。したがって、整合されたインピーダンス比（ＲＰ１／ＲＰ２）＝（ＲＮ１／ＲＮ２）＝（ＲＸ１／ＲＸ２）＝（Ｒ１／Ｒ２）について、図８のレギュレータ回路２０２は、ＶＣＭ＝ＶＣについて図７に与えられる式によって記述されてもよい。したがって、レギュレータ回路２０２は、制御電圧ＶＣを追跡するように出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２を公称で調節してもよい。演算増幅器の構築は当業者には周知であり、本明細書中で説明する必要はない。

第１、第２、および／もしくは第３の回路網２０３、２０４、２０５におけるインピーダンスの不整合ならびに／または演算増幅器２０６の不完全性は、制御電圧ＶＣに対する出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２の小さな乱れを引起すことがある。これは典型的には問題ではない。なぜなら、Ｖ（ＶＰ，ＶＮ）を受ける完全差動回路が要件とし得るものよりも乱れがより小さいことがあり得るからである。

インターフェイス回路２０１は、出力同相電圧ＶＣＭ＝（ＶＰ＋ＶＮ）／２の変調として観察され得るいくらかの量の雑音および他のアーティファクトを与え得る。そのような同相変調は、図１に示されるように、Ｖ（ＶＰ，ＶＮ）を受けかつ評価するように構成される完全差動ＡＤＣを特徴付ける典型的に大きな同相除去比によって抑制され得る。たとえば、（図１のインターフェイス回路１０１の代わりの）インターフェイス回路２０１は、フルスケールよりも低い少なくとも６０ｄＢであるレベルにＶＣＭ＝（ＶＰ＋ＶＮ）／２の変調を保つように構成され得、完全差動ＡＤＣ１０２は、８０ｄＢの同相除去を与えて、その結果、１百万分率というごく小さな割合であり得る全体的な乱れを生じ得る。

いくらかの量の雑音および他のアーティファクトは、レギュレータ電圧ＶＲＥＧでも観察されることがある。第２のインピーダンス比（ＲＮ１／ＲＮ２）に対する第１のインピーダンス比（ＲＰ１／ＲＰ２）の不整合により、ＶＲＥＧ上の雑音／アーティファクトが出力電圧差Ｖ（ＶＰ，ＶＮ）上の雑音／アーティファクトとして現われることがある。現行技術での性能は、第１に、レギュレータ電圧ＶＲＥＧ上の雑音およびアーティファクトを最小限にすること、ならびに第２に、第１および第２のインピーダンス比の良好な整合を与えることによって達成可能である。たとえば、レギュレータ回路２０２は、フルスケールよりも低い少なくとも６０ｄＢであるレベルにレギュレータ電圧ＶＲＥＧ上の雑音およびアーティファクトを保つように構成され得る。第１および第２の回路網２０３、２０４は、第１および第２のインピーダンス比（ＲＰ１／ＲＰ２）および（ＲＮ１／ＲＮ２）の不整合があってもたとえば約０．０１％未満であり得るように、十分に整合された精密抵抗器を用いて実現され得る。したがって、レギュレータ電圧ＶＲＥＧ上のいずれの雑音／アーティファクトも、Ｖ（ＶＰ，ＶＮ）で観察される際には約８０ｄＢだけ抑制されて、これにより、結果的に生じる乱れは１百万分率という非常にわずかな割合にしかならないことが確実である。

当業者ならば、従来のインターフェイス回路１０１と比較した本開示のさらなる利点を認めるであろう。出力電圧差Ｖ（ＶＰ，ＶＮ）は、差動キャパシタＣ上のＶ（ＶＰ，ＶＮ）をサンプリングする完全差動ＡＤＣによって評価され得る。熱雑音プロセスは、キャパシタＣ上の電圧をサンプリングすることと関連付けられ、当業者は、合計雑音電力がｋ＊Ｔ／Ｃ（式中、ｋはボルツマン定数であり、Ｔは絶対温度である）であり得ることを認識し得る。ｋ＊Ｔ／Ｃの結果は典型的に、サンプリングスイッチインピーダンスを仮定すること、および雑音電力スペクトル密度と雑音帯域幅との間の反比例関係が存在し得るのを観察することによって導出される。結果、合計雑音電力ｋ＊Ｔ／Ｃは、サンプリングスイッチインピーダンスから独立し得る。一方で、先行技術のインターフェイス回路１０１（図２）については、抵抗器ＲＮ１、ＲＰ２、ＲＰ１、ＲＮ２がＶ（ＶＰ，ＶＮ）に熱雑音を与えること、および雑音電力スペクトル密度と雑音電力との間に反比例関係が存在しないことが観察され得る。したがって、差動増幅器１０６が雑音のないものであっても、合計雑音電力は、キャパシタＣ上の出力電圧差Ｖ（ＶＰ，ＶＮ）をサンプリングする際にｋ＊Ｔ／Ｃを超え得る。他方で、図８のインターフェイス回路２０１によってここで例示される本開示については、抵抗器ＲＰ１、ＲＰ２、ＲＮ１、ＲＮ２はまた、サンプリングスイッチが閉じられると、Ｖ（ＶＰ，ＶＮ）に雑音を与える。しかしながら、第１および第２の回路網２０３、２０４の出力インピーダンスならびにサンプリング容量Ｃは、Ｖ（ＶＰ，ＶＮ）に観察される雑音帯域幅と雑音電力スペクトル密度との間の反比例関係を確立し得る。その結果、合計雑音電力は、サンプリングスイッチが開成した後は、ｋ＊Ｔ／Ｃのみであり得る。したがって、インターフェイス回路２０１は、完全差動ＡＤＣを駆動する際に、もしあるとしてもごくわずかな付加的な雑音しか与えないことがある。

当業者には、本開示が、（たとえば図２の従来のインターフェイス回路１０１の差動増幅器１０６と比較して）たとえば演算増幅器２０６に対する比較的緩い要件しか課さずにいながら、改良された線形性および雑音性能を与え得ることが理解される。たとえば、１，０００（すなわち６０ｄＢ）の開ループ利得、および多くても１０ｍＶのオフセットが容易に達成され得、１ｐｐｍの全体的な精度を達成するには十分であり得る。比較的緩い要件は本開示の大きな利点および目的を表わす。

インターフェイス回路２０１（図８）の全体的な線形性は、個々の抵抗器ＲＰ１、ＲＰ２、ＲＮ１，ＲＮ２（図８の第１および第２の回路網２０３、２０４）の線形性よりも良好であり得る。抵抗器の非線形性は、電圧および温度係数の観点で（部分的に）表わされ得る。図５に与えられる式は、全体的な線形性が、非線形項が相殺するようにされ得るインピーダンス比（Ｒ１／Ｒ２）の線形性に依存することを示す。したがって、本開示の例示的な実施形態では、第１および第２の回路網２０３、２０４は、熱的に密に結合される単位要素の組合せとして理解され得る。たとえば、抵抗器ＲＰ１、ＲＮ１、ＲＰ２，ＲＮ２は各々、１６個の単位抵抗器Ｒ（たとえば、ＲＰ１＝ＲＰ２＝ＲＮ１＝ＲＮ２＝４Ｒ／／４Ｒ／／４Ｒ／／４Ｒ）の並列−直列組合せとして実現されてもよく、４＊１６＝６４個の単位抵抗器がコンパクトな８×８のレイアウト配列で構成されてもよい。抵抗器は共有パッケージの中に構成されてもよく、または好ましくは、共有される半導体基板上の集積回路として構成されてもよい。

例示的な実施形態では、入力電圧差Ｖ（ＶＩＰ，ＶＩＮ）のフルスケールレンジは（−１０Ｖ）から（＋１０Ｖ）であってもよく、出力電圧差Ｖ（ＶＰ，ＶＮ）を評価する差動ＡＤＣ１０２（図１）のフルスケールレンジは−５Ｖから＋５Ｖであってもよい。第１および第２のインピーダンス比が１となるように選択することによって所望の倍率を達成してもよく、第１および第２の回路網は各々、２つの十分に整合された抵抗器ＲＰ１＝ＲＰ２およびＲＮ１＝ＲＮ２を備えてもよい。抵抗器ＲＰ１、ＲＰ２、ＲＮ１、およびＲＮ２について他の値を選択することによって他の倍率を選択してもよい。１であるインピーダンス比（Ｒ１／Ｒ２）＝１は、１でないインピーダンス比よりも良好な整合および全体的な線形性能を容易にし得る。

演算増幅器２０６（図８）に対する要件は比較的緩くてもよく、容易に満たされ得る。演算増幅器２０６はこのように、ＡＤＣの実現例に十分に適した集積回路技術（たとえばＣＭＯＳ技術）を用いて実現されてもよく、高性能演算増幅器回路の実現例についてはさほど十分に適していなくてもよい。したがって、本開示は、ＡＤＣと共有される半導体基板上に実現され得る改良されたインターフェイス回路２０１を提供して、ＡＤＣシステム１００（図１）の完全な集積を容易にする。

いくつかの完全差動ＡＤＣは、ＶＣＭ＝（ＶＰ＋ＶＮ）／２について非常に緩い要件しか課さないことがある。その場合、第３の回路網２０５を特徴付ける第３のインピーダンス比（ＲＸ１／ＲＸ２）は比較的自由に選択されてもよく、おそらくは第１および第２の回路網２０３、２０４を特徴付ける第１および第２のインピーダンス比（ＲＰ１／ＲＰ２）および（ＲＮ１／ＲＮ２）とは実質的に異なってもよい。第３のインピーダンス比は、たとえば、演算増幅器２０６に必要な電源の観点での要件を緩めるように選択されてもよい。図７には明示的に示していないが、当業者は、電源が演算増幅器２０６に与えられることを認識するであろう。第３のインピーダンス比は、たとえば、電源要件の所与の組について、信号の揺れおよびダイナミックレンジを最大限にするように選択されてもよい。

インピーダンスＲＰ１、ＲＰ２、ＲＮ１、ＲＮ２、ＲＸＰ、ＲＸＮ、ＲＸ２は主に抵抗性である必要はないが、抵抗性、容量性、誘導性、またはその任意の組合せを含む任意の種類のインピーダンスであってもよい。第１、第２、および／または第３のインピーダンス比の周波数応答は周波数に対して実質的に一定である必要はなく、非相殺極および／または零点を含んでもよい。

図８のインターフェイス回路２０１は、ＶＰとＧＮＤとの間に第１のキャパシタを、ＶＮとＧＮＤとの間に第２のキャパシタＣＮを構成する（図８には図示せず）ことによって低域フィルタ特性を得てもよい。これに代えて、別の例示的な実施形態では、ＶＰとＶＮとの間により小さな差動キャパシタＣＤＩＦＦ＝ＣＰ／２＝ＣＮ／２を置く（図８には図示せず）ことによって均等な低域フィルタ特性を得てもよい。本開示の数多くの変形例を設けてもよい。たとえば、第１および第２の回路網は別個でなくてもよいが、むしろこれらは、ＶＩＰ、ＶＩＮを受けるための第１および第２の入力ノードと、ＶＰ、ＶＮを与えるための第１および第２の出力ノードと、レギュレータ電圧ＶＲＥＧを受けるための共通ノードと、ＧＮＤおよび他の固定された電位へのオプションの接続とを有する差動回路網内に構成されてもよい。この段落に記載される例示的な実施形態は、ＣＰ、ＣＮ、および／またはＣＤＩＦＦを備える差動回路網を設けるための例である。

第３の回路網の周波数応答は、入力ＶＩＰ、ＶＩＮから出力ＶＰ、ＶＮへの所望の周波数応答を達成するように、第１および第２の回路網の周波数応答に応じて選択されてもよい。たとえば、１つの実施形態では、インターフェイス回路は、付加的なキャパシタ（図示せず）がＶＰとＶＮとの間に接続される図８に示されるようなものであってもよい。別の実施形態では、インターフェイス回路は、ＲＰ１およびＲＮ１がキャパシタＣＰ１およびＣＮ１で置き換えられ、時定数ＣＰ１＊ＲＰ２＝ＣＮ１＊ＲＮ２＝ＣＸ１＊ＲＸ２として表わされ得るインピーダンス比を整合させるために抵抗器ＲＸＰおよびＲＸＮがキャパシタＣＸＰ＝ＣＸ１／２、ＣＸＮ＝ＣＸ１／２で置き換えられる、図８に示されるようなものであってもよい。

図８のインターフェイス回路２０１は、演算増幅器２０６と組合せた抵抗器ＲＸＰ、ＲＸＮ、およびＲＸ２を組入れてレギュレータ回路２０２の公称応答を与える。本開示の他の実施形態は、スイッチドキャパシタ回路または何らかの他の回路技術を設けて、同様の応答を有するレギュレータ回路を設けてもよい。したがって、第３の回路網２０５は、第１および第２の回路網２０３、２０４（図８）と同じ種類である必要はない。たとえば、回路網の一方の種類はスイッチドキャパシタであってもよく、他方の種類の回路網は抵抗性であってもよい。

インターフェイス回路２０１（図８）は、完全差動ＡＤＣと共有されるパッケージの中に設けられてもよい。インターフェイス回路２０１の入力インピーダンスは実質的に抵抗性であってもよい。共有されるパッケージ外部の抵抗器は、インターフェイス回路２０１の実質的に抵抗性の入力インピーダンスに抵抗性の電圧分割を与えるように構成されてもよく、これにより、外部拡張フルスケールレンジ（たとえば−１００Ｖから＋１００Ｖ）は、Ｖ（ＶＩＰ，ＶＩＮ）について、公称フルスケールレンジ（たとえば−１０Ｖから＋１０Ｖ）にマッピングする。

本開示の数多くの変形例が構想される。回路構成の適切な選択は、特定的な適用例と、利用可能な種類の半導体、キャパシタ、抵抗器、信頼性電圧限界、シリコンの面積、コスト、ならびに集積回路の設計に典型的に関与する付加的な要因および考慮点などの他の要因とに依存し得る。さまざまな実施形態は、ＣＭＯＳ伝送ゲートスイッチ、ブートストラップスイッチ、単一デバイススイッチ、および／または任意の他の好適なスイッチングデバイスとして実現されるスイッチを組入れてもよい。たとえば、スイッチの動作は、スイッチが増幅器の出力インピーダンスを制御するという暗示的局面である、「スイッチドオペアンプ」として公知の種類の回路に係ってもよい。

本開示に従って実現されるインターフェイス回路は、（ＭＯＳ、ＢＪＴ、ＩＧＢＴ、ＩＧＦＥＴ、ＪＦＥＴ、ＦＩＮＦＥＴ、有機トランジスタ、ナノカーボンチューブデバイス、電気機械スイッチなどのすべての種類を含む）さまざまな種類の半導体装置を組入れてもよい。そのいくつかは高電圧信号に耐えるように選択されてもよく、そのいくつかは低電圧回路ノードの高速整定のために選択されてもよい。

インターフェイス回路は、対称ＭＯＳデバイスに加えて、非対称デバイス（ＢＣＤなど）を提供するプロセス技術を用いて実現されてもよく、プロセス技術は、酸化物、ならびにさまざまな寸法および電気的性質を有する他の物理的構造を組入れてもよい。抵抗器型インピーダンス素子は、たとえば、多結晶シリコン材料、結晶シリコン材料、金属材料、炭素材料、複合材料（たとえばシリコン−クロム）などの所与の技術で利用可能な任意の好適な材料を用いて実現されてもよい。抵抗器型材料は、薄膜および／または厚膜として、塊の形態で、均一／非均一構造などで設けられてもよい。キャパシタ型インピーダンス素子は同様に、ポリ−絶縁体−ポリ（ＰＩＰ）キャパシタ、ポリ−絶縁体−金属（ＰＩＭ）キャパシタ、金属−絶縁体−金属（ＭＩＭおよびＭＯＭ）キャパシタなどの共通の構造を含む任意の好適な材料を用いて実現されてもよい。キャパシタ絶縁体層は、空気、真空、またはさまざまな高／低誘電材料であってもよい。インピーダンス素子は、酸化シリコン、プリント配線基板材料、空気、真空、ＰＮ接合、プラスチック、セラミックなどの絶縁体によって他のデバイスから絶縁されてもよい。

回路（またはサブ回路、たとえば参照電圧回路）の不完全性を克服するまたは抑制する任意の公知の方法を本開示と組合せて用いてもよい。開示される配置は、より大きなＡＤＣシステム中のサブシステムとして組入れられてもよい（たとえば、それは、パイプラインＡＤＣ、ＳＡＲ ＡＤＣ、デルタ−シグマＡＤＣなどを含む任意の種類のＡＤＣと組合せられてもよい）。本開示は、産業用制御システム、医学的用途（たとえばＸ線およびＭＲＩ装置）、民生用途（たとえばゲームおよびテレビ）などのより高度な機能的複雑さの電気的および／または電気機械的システムで実現されてもよい。

本開示に従うＡＤＣシステムは、たとえば多重化フロントエンド回路および／またはサンプルホールド回路のアレイを介していくつかの別個のアナログ信号をインターフェイス接続する複数のチャネルを設けてもよい。ＡＤＣは本明細書中では、本開示に従うインターフェイス回路からＶ（ＶＰ，ＶＮ）を受けるように構成され得る完全差動回路の一例として記載される。

本開示に従って実現されるインターフェイス回路を含むＡＤＣ回路は、単一の半導体基板上に、またはパッケージ中の複数の半導体として、またはプリント回路基板上（もしくはそれ以外のもの）に組立てられるいくつかのデバイスとして、実現されてもよい。

当業者は、本開示が、たとえばフィルタおよびセンサを含む広範囲の完全差動回路をインターフェイス接続するのに有利であり得ることを認識するであろう。

以上の説明は本発明の局面を図示し、記載する。付加的に、開示は好ましい実施形態のみを示しかつ記載するが、前述のように、発明は、さまざまな他の組合せ、修正例、および環境での使用が可能であり、上記教示および／または関連技術の技能もしくは知識に見合った、本明細書中に表わされるような発明の概念の範囲内での変更または修正が可能であることを理解すべきである。

以上記載した実施形態は発明の実践についての公知の最良モードを説明し、そのようなまたは他の実施形態で、発明の特定の適用例または用途が要件とするさまざまな修正例を用いて当業者が発明を利用できるようにすることがさらに意図される。したがって、記載は、本明細書中に開示される形態に発明を限定することを意図しない。

２０１ インターフェイス回路、２０２ レギュレータ回路、２０３ 第１の回路網、２０４ 第２の回路網、２０５ 第３の回路網、２０６ 演算増幅器。

Claims (31)

1. アナログ−デジタル変換器（ＡＤＣ）回路であって、完全差動ＡＤＣおよび前記完全差動ＡＤＣを駆動するためのインターフェイス回路を含み、前記インターフェイス回路は、第１の入力電圧および第２の入力電圧を受けるように構成され、かつ第１の出力電圧および第２の出力電圧を与えるようにさらに構成され、前記インターフェイス回路は、
   前記第１および第２の入力電圧を受け、かつ第１の回路の出力での電圧を与えるように構成される第１の回路を備え、前記第１の回路は、前記第１の入力電圧と前記第２の入力電圧との平均値の増大に応答して前記第１の回路の前記出力での前記電圧を低下させるように構成され、さらに
   前記第１の入力電圧および前記第１の回路の前記出力での前記電圧を受けるように構成され、かつ前記第１の出力電圧を与えるようにさらに構成される第１の回路網を備え、前記第１の回路網は第１のインピーダンス比を特徴とし、さらに
   前記第２の入力電圧および前記第１の回路の前記出力での前記電圧を受けるように構成され、かつ前記第２の出力電圧を与えるようにさらに構成される第２の回路網を備え、前記第２の回路網は、前記第１のインピーダンス比に実質的に整合される第２のインピーダンス比を特徴とする、アナログ−デジタル変換器（ＡＤＣ）回路。
2. 第１の回路および前記第１の回路に結合される第１および第２の回路網を有するインターフェイス回路を用いて完全差動回路を駆動する方法であって、
   前記第１の回路に第１および第２の入力電圧を与えるステップと、
   前記第１の入力電圧と前記第２の入力電圧との平均値の増大に応答して前記第１の回路の出力電圧を低下させるステップと、
   前記第１の入力電圧および前記第１の回路の前記出力電圧を前記第１の回路網に供給して、前記完全差動回路の第１の入力を駆動するための第１の出力電圧を発生させるステップと、
   前記第２の入力電圧および前記第１の回路の前記出力電圧を前記第２の回路網に供給して、前記完全差動回路の第２の入力を駆動するための第２の出力電圧を発生させるステップとを備え、
   前記第１の回路網のインピーダンス比は前記第２の回路網のインピーダンス比に実質的に整合される、方法。
3. 完全差動回路を駆動するためのインターフェイス回路であって、前記インターフェイス回路は、第１の入力電圧および第２の入力電圧を受けるように構成され、かつ第１の出力電圧および第２の出力電圧を与えるようにさらに構成され、前記インターフェイス回路は、
   前記第１および第２の入力電圧を受け、かつレギュレータ回路の出力でのレギュレータ電圧を与えるように構成されるレギュレータ回路を備え、前記レギュレータ回路は、前記第１の入力電圧と前記第２の入力電圧との平均値の増大に応答して前記レギュレータ回路の前記出力での前記レギュレータ電圧を低下させるように構成され、さらに
   前記第１の入力電圧および前記レギュレータ電圧を受けるように構成され、かつ前記第１の出力電圧を与えるようにさらに構成される第１の回路網を備え、前記第１の回路網は第１のインピーダンス比を特徴とし、さらに
   前記第２の入力電圧および前記レギュレータ電圧を受けるように構成され、かつ前記第２の出力電圧を与えるようにさらに構成される第２の回路網を備え、前記第２の回路網は、前記第１のインピーダンス比に実質的に整合される第２のインピーダンス比を特徴とする、インターフェイス回路。
4. 前記第１のインピーダンス比は実質的に、前記第１の回路網に含まれる２つの抵抗器のインピーダンス値の比である、請求項３に記載の回路。
5. 前記第２のインピーダンス比は実質的に、前記第２の回路網に含まれる２つの抵抗器のインピーダンス値の比である、請求項４に記載の回路。
6. 前記第１の出力電圧は、前記第１の入力電圧と前記レギュレータ電圧との重み付け平均に実質的に等しい、請求項３に記載の回路。
7. 前記第１のインピーダンス比は実質的に１に等しい、請求項３に記載の回路。
8. 前記第１および第２の回路網は相互交換可能である、請求項３に記載の回路。
9. 前記第１および第２の回路網は差動回路網内に組入れられる、請求項３に記載の回路。
10. 前記第１の回路網は、第１の端子が前記第１の入力電圧によって供給される第１の入力ノードに結合され、第２の端子が前記第１の出力電圧が与えられる第１の出力ノードに結合される第１の抵抗器を含む、請求項３に記載の回路。
11. 前記第１の回路網は、第１の端子が前記第１の抵抗器の前記第２の端子に結合され、第２の端子が前記レギュレータ電圧が与えられるノードに結合される第２の抵抗器をさらに含む、請求項１０に記載の回路。
12. 前記第２の回路網は、第１の端子が前記第２の入力電圧を供給される第２の入力ノードに結合され、第２の端子が前記第２の出力電圧が与えられる第２の出力ノードに結合される第３の抵抗器を含む、請求項１１に記載の回路。
13. 前記第２の回路網は、第１の端子が前記第３の抵抗器の前記第２の端子に結合され、第２の端子が前記レギュレータ電圧が与えられる前記ノードに結合される第４の抵抗器を含む、請求項１２に記載の回路。
14. 前記第１のインピーダンス比は、前記第１および第２の抵抗器のインピーダンス値の比であり、前記第２のインピーダンス比は、前記第３および第４の抵抗器のインピーダンス値の比である、請求項１３に記載の回路。
15. 前記レギュレータ回路は、前記第１および第２の回路網とは別個のものである、請求項３に記載の回路。
16. 前記レギュレータ回路は、前記第１および第２の入力電圧を受けるための第１および第２の入力ノードと、前記レギュレータ電圧が与えられる出力ノードとを含み、前記レギュレータ回路は、前記第１および第２の入力ノードならびに前記出力ノードのみを介して前記第１および第２の回路網に結合される、請求項３に記載の回路。
17. 前記レギュレータ回路は、演算増幅器と、前記第１および第２のインピーダンス比に実質的に整合される第３のインピーダンス比を特徴とする第３の回路網とを備える、請求項３に記載の回路。
18. 前記第３の回路網は実質的に抵抗性の回路網である、請求項１７に記載の回路。
19. 前記レギュレータ回路は、前記第１および第２の入力電圧を受けるための第１および第２の入力ノードと、前記レギュレータ電圧が与えられる出力ノードとを含み、前記第３の回路網は、前記第１の入力ノードと前記第２の入力ノードとの間に結合される第１および第２の抵抗器と、前記第１および第２の抵抗器を接続するノードと前記出力ノードとの間に結合される第３の抵抗器とを含む、請求項１８に記載の回路。
20. 前記第３の抵抗器は、前記演算増幅器の反転入力と出力との間に結合される、請求項１９に記載の回路。
21. 前記第１の抵抗器のインピーダンス値は前記第２の抵抗器のインピーダンス値に実質的に等しく、前記第２の抵抗器のインピーダンス値は、前記第１および第２の抵抗器を表わす並列構成の有効インピーダンス値の２倍に実質的に等しい、請求項２０に記載の回路。
22. 前記第３のインピーダンス比は、前記有効インピーダンス値と前記第３の抵抗器のインピーダンス値との比である、請求項２１に記載の回路。
23. 前記インターフェイス回路は完全差動アナログ−デジタル変換器を駆動するように構成される、請求項３に記載の回路。
24. 前記完全差動アナログ−デジタル変換器は、前記インターフェイス回路の少なくとも部分と共有される半導体基板上に実現される、請求項２３に記載の回路。
25. 前記インターフェイス回路および前記完全差動アナログ−デジタル変換器は共有パッケージの中に配置される、請求項２３に記載の回路。
26. 前記第１の出力電圧と前記第２の出力電圧との間の差は、前記第１の入力電圧と前記第２の入力電圧との平均値から実質的に独立している、請求項３に記載の回路。
27. 前記第１の出力電圧と前記第２の出力電圧との間の差は、前記レギュレータ回路が与える前記レギュレータ電圧から実質的に独立している、請求項３に記載の回路。
28. 前記レギュレータ回路は制御電圧を受けるように構成され、前記レギュレータ回路が与える前記レギュレータ電圧は、前記第１および第２の入力電圧と前記制御電圧との実質的に線形の組合せである、請求項３に記載の回路。
29. 前記第１の出力電圧と前記第２の出力電圧との平均値は前記制御電圧に実質的に等しい、請求項２８に記載の回路。
30. 前記レギュレータ回路はスイッチドキャパシタを備える、請求項３に記載の回路。
31. 前記インターフェイス回路の入力インピーダンスは実質的に抵抗性である、請求項３に記載の回路。