JP2015023115A - ショットキーダイオードを内蔵するｆｅｔ - Google Patents

Abstract

【課題】ショットキーダイオードを内蔵しているＦＥＴであって、ショットキーダイオードの形成面積とＦＥＴの形成面積の比を自由に調整でき、破壊されにくい構造とする。
【解決手段】長く延びているトレンチを利用する。トレンチの長さ方向において断続的に出現する位置にショットキー電極を介在させる。ＳｉＣに形成される熱酸化膜の成長速度が遅く、ポリシリコンに形成される熱酸化膜の成長速度が速いことを利用すると、ゲート電極とショットキー電極の間、ゲート電極とソース領域の間、ゲート電極とボディ領域の間、ゲート電極とドレイン領域の間には絶縁膜が形成されており、ショットキー電極とドレイン領域の間には絶縁膜が形成されていない構造を得ることができる。
【選択図】図１

Description

本明細書では、ゲート電極によってスイッチングするＦＥＴ (Field Effect Transistor)であり、ショットキーダイオードを内蔵しているＦＥＴを開示する。

高電圧が印加されたときにＦＥＴが破損するのを防止するためのダイオード、あるいはフリーホイールダイオードとして動作するダイオードを内蔵しているＦＥＴが知られており、その一例が特許文献１に記載されている。

特許文献１の技術では、トレンチゲート電極の両サイドにトレンチを形成し、そのトレンチの側面と底面にショットキー電極を形成する。ショットキー電極とドレイン領域の界面によってショットキーダイオードが形成される。

特開平８−２０４１７９号公報

特許文献１の技術では、直線上を延びるＦＥＴのゲート電極と、それと平行に延びるショットキーダイオードのショットキー電極が、交互に配置されることになる。このレイアウトでは、ＦＥＴとして動作する範囲とダイオードとして動作する範囲の面積比の調整が難しく、例えば不必要に大きな面積にダイオードを形成するといったことが生じる。

本明細書では、ＦＥＴとして動作する範囲とダイオードとして動作する範囲の面積比を自在に調整できる技術を開示する。

本明細書で開示する半導体装置は、半導体基板の表面に臨む位置に形成されているソース領域と、ソース領域の深部側に配置されているボディ領域と、ボディ領域の深部側に配置されているドレイン領域を備えている。半導体基板の表面からソース領域とボディ領域を貫通してドレイン領域に達しているトレンチが形成されており、そのトレンチは半導体基板の表面に沿って線状に延びている。
トレンチの長さに沿って観察したときに、トレンチ内部に、ゲート電極とショットキー電極が交互に充填されている。ゲート電極とショットキー電極の間、ゲート電極とソース領域の間、ゲート電極とボディ領域の間、ゲート電極とドレイン領域の間の各々には絶縁膜が形成されている。それに対して、ショットキー電極とドレイン領域の間には絶縁膜が形成されていない。ショットキー電極とソース領域の間と、ショットキー電極とボディ領域の間には、絶縁膜が形成されていてもよいし、形成されていなくてもよい。

上記の半導体装置によると、ソース領域とボディ領域とドレイン領域とゲート電極と絶縁膜等によってＦＥＴが形成され、ショットキー電極とドレイン領域の界面によってショットキーダイオードが形成される。ゲート電極とショットキー電極がトレンチの長さ方向に交互に配置されていることから、トレンチの長さ方向にＦＥＴとショットキーダイオードが交互に形成されている半導体装置となっている。そのレイアウトの場合、トレンチの長さ方向に計測したゲート電極の長さと、トレンチの長さ方向に計測したショットキー電極の長さを自在に設定できる。その結果、ＦＥＴとして動作する範囲とダイオードとして動作する範囲の面積比を自在に調整することが可能となる。また、半導体基板内に、ＦＥＴとして動作する範囲とダイオードとして動作する範囲が均質に混在することになる。ＦＥＴとして動作する範囲とダイオードとして動作する範囲が偏在している場合に比して、半導体基板内における電流密度の分布が均質化され、局所的な電流集中の発生を防止することができる。また、ダイオードを利用してＦＥＴの耐圧を高める作用が、半導体基板内の場所によらないで、均質に得ることができる。

上記の半導体装置は、下記の方法によって製造することができる。その製造方法は、 ＳｉＣを母材とする半導体基板にソース領域とボディ領域とドレイン領域の積層構造を形成する工程と、半導体基板の表面からソース領域とボディ領域を貫通してドレイン領域に達するとともに半導体基板の表面に沿って線状に延びているトレンチを形成する工程と、 トレンチの壁面に第１熱酸化膜を形成する工程と、壁面に第１熱酸化膜が形成されているトレンチの内部にポリシリコンを充填する工程と、トレンチの長さに沿って観察したときに断続的に出現する位置においてポリシリコンと第１熱酸化膜を除去してホールを形成する工程と、ホールの壁面に第２熱酸化膜を形成する工程と、第２熱酸化膜をエッチングする工程と、 ホールにショットキー電極を充填する工程を備えている。
ＳｉＣとポリシリコンでは、熱酸化膜の成長速度が異なることから、第２熱酸化膜の形成工程では、ＳｉＣの壁面には薄い第２熱酸化膜が形成され、ポリシリコンの壁面には厚い第２熱酸化膜が形成されることになる。そこで、第２熱酸化膜のエッチング工程では、ＳｉＣの壁面に形成されている薄い第２熱酸化膜は除去され、ポリシリコンの壁面に形成されている厚い第２熱酸化膜は残存する状態でエッチング工程を終了することができる。上記方法によって、トレンチの長さに沿って観察したときにゲート電極とショットキー電極が交互に充填されており、ゲート電極とショットキー電極の間と、ゲート電極とソース領域の間と、ゲート電極とボディ領域の間と、ゲート電極とドレイン領域の間の各々には絶縁膜が形成されており、ショットキー電極とドレイン領域の間には絶縁膜が形成されていない構造体を製造することができる。本明細書では、製造方法との関係で説明する場合には熱酸化膜という。熱酸化膜は絶縁性であることから、製造物を説明する際には絶縁膜という。

本明細書で開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」と「実施例」で説明する。

第１実施例の半導体装置の斜視図である。ただし、トレンチからショットキー電極と、ゲート電極と、ゲート電極を取り囲んでいる絶縁膜を取り出して図示している。 第２実施例の半導体装置の斜視図である。 （Ａ）は図２のＡ―Ａ線断面であり、（Ｂ）は図２のＢ―Ｂ線断面である。 第２実施例の半導体装置の製造工程での断面図（１）を示す。 第２実施例の半導体装置の製造工程での断面図（２）を示す。 第２実施例の半導体装置の製造工程での断面図（３）を示す。 第２実施例の半導体装置の製造工程での断面図（４）を示す。 第２実施例の半導体装置の製造工程での断面図（５）を示す。 第２実施例の半導体装置の製造工程での断面図（６）を示す。図４から図９において、（Ａ）は図２のＡ―Ａ線断面に対応し、（Ｂ）はＢ―Ｂ線断面に対応する。

以下に説明する実施例の特徴等を列記しておく。
（特徴１）ドレイン領域は、ボディ領域側に位置する不純物低濃度領域と、ドレイン電極にオーミック接触する不純物高濃度領域を備えている。
（特徴２）ボディ領域は、半導体基板の表面に臨む位置に形成されており、ソース電極にオーミック接触する不純物高濃度領域と、絶縁膜を介してゲート電極に対向する位置に形成されており、ゲート電極に電圧が印加されると反転層を形成する不純物低濃度領域を備えている。
（特徴３）トレンチの底面に臨む位置に、ドレイン領域と反対導電型の不純物がドープされている。

図１は、第１実施例のショットキーダイオード内蔵ＦＥＴの半導体構造を模式的に示している。参照番号２は半導体基板であり、ｎ型のＳｉＣで形成されている。半導体基板２の表面には、平行に延びる複数本のトレンチ４が形成されている。図１では、２本のトレンチ４Ａ，４Ｂのみを示している。全部のトレンチに共通する事象を説明する場合には、添え字のない参照番号を用いる。他の部材等についても同様である。半導体基板２の表面に臨むととともにトレンチ４に接する位置に、ソース領域６が形成されている。ソース領域６には、ｎ型不純物が高濃度に注入されており、半導体基板２の表面に形成される図示しないソース電極（ショットキーダイオードのアノード電極）とオーミック接触する。ソース領域６の下方に、ボディ領域１０が形成されている。ボディ領域１０は、ｐ型不純物が低濃度に注入されており、トレンチ４に接している。後記するゲート電極２４に正電圧が印加されると、ゲート絶縁膜２２を介してゲート電極２４に対向する範囲にあるボディ領域１０が反転する。ボディ領域１０の下方にｎ型不純物の低濃度領域１４が形成されており、その下方にｎ型不純物の高濃度領域１６が形成されている。不純物低濃度領域１４は、ｎ型のＳｉＣ基板２が加工されないで残存した領域である。不純物高濃度領域１６には、ｎ型の不純物が高濃度に注入されており、半導体基板２の裏面に形成される図示しないドレイン電極（ショットキーダイオードのカソード電極）とオーミック接触する。不純物低濃度領域１４はドリフト領域と称されることがあり、その場合には、不純物高濃度領域１６がドレイン領域と称される。本明細書では、ｎ型不純物の低濃度領域１４とｎ型不純物の高濃度領域１６を総称してドレイン領域１８という。半導体基板２の表面に臨むとともに、一対のソース領域６，６の間に挟まれる位置に、ボディコンタクト領域８が形成されている。ボディコンタクト領域８には、ｐ型不純物が高濃度に注入されており、半導体基板２の表面に形成される図示しないソース電極とオーミック接触する。本明細書では、ｐ型不純物の低濃度領域１０とｐ型不純物の高濃度領域８を総称してボディ領域１２という。

トレンチ４の内部には、ショットキー電極２０とゲート電極２４が交互に配置されている。図１では、ショットキー電極２０ａ、ゲート電極２４ａ、ショットキー電極２０ｂがその順序で配置されている部分を図示している。実際には、２０ａ，２４ａ，２０ｂ，２４ｂ，２０ｃ，２４ｃ・・と続いている。ショットキー電極２０ａ，２０ｂ等に共通する事象を説明する際には添え字を省略する。ゲート電極についても同様である。図１では、電極類がトレンチ外に示されているが、実際にはトレンチ４の内部に収容されている。参照番号２２は、ゲート電極２４の５面（上面以外の５面）を覆っているゲート絶縁膜を示している。図１では、ゲート電極２４ａを覆うゲート絶縁膜２２ａを示している。それに対して、ショットキー電極２０は絶縁膜で覆われていない。ゲート絶縁膜２２ａによって、ゲート電極２４とショットキー電極２０の間が絶縁され、ゲート電極２４とソース領域６の間が絶縁され、ゲート電極２４とボディ領域１２の間が絶縁され、ゲート電極２４とドレイン領域１８の間が絶縁される。それに対してショットキー電極２０とドレイン領域１８は直接に接触する関係となっている。図１では図示しないソース電極とゲート電極２４の間は、図示しない層間絶縁膜で絶縁される。図示しないソース電極は、ソース領域６とボディ領域１２とショットキー電極２０に対してオーミック接触する。ソース領域６とボディ領域１２とショットキー電極２０は同一電圧であり、ショットキー電極２０とソース領域６の間とショットキー電極２０とボディ領域１２の間には、絶縁膜が形成されていてもよいし、形成されていなくてもよい。本実施例では、形成されていない。

上記の半導体装置では、ソース領域６とボディ領域１２とドレイン領域１８とゲート絶縁膜２２とゲート電極２４によってＦＥＴが構成される。また、ショットキー電極２０とドレイン領域１８によってショットキーダイオードが形成される。この場合、ショットキー電極２０のトレンチ４の長さ方向の距離Ｌ１と、ゲート電極２４のトレンチ４の長さ方向の距離Ｌ２を自在に調整することができる。ダイオードの形成面積とＦＥＴの形成面積の比を自在に調整できる。

また、前記距離Ｌ２を調整することで、ショットキー電極２０の配置密度を自由に調整することをできる。ショットキー電極を細かなピッチで配置することもできれば、粗いピッチで配置することができる。ショットキー電極を細かなピッチで配置する場合には、すべてのトレンチに対して、ショットキー電極とゲート電極を交互に配置する。ショットキー電極を粗いピッチで配置する場合には、１本あるいは複数本おきのトレンチにはショットキー電極とゲート電極を交互に配置し、残余のトレンチにはゲート電極のみを配置することができる。

（第２実施例）
図２は、第２実施例の半導体装置の斜視図を示している。ショットキー電極２０とゲート電極２４とゲート絶縁膜２２がトレンチ４内に収容されている状態を示している。図２では、後記する層間絶縁膜とソース電極とドレイン電極を除去した状態を示している。
図３（Ａ）は図２のＡ−Ａ線断面を示し、図３（Ｂ）は図２のＢ−Ｂ線断面を示している。図３では、層間絶縁膜２８とソース電極３０とドレイン電極２６が示されている。
以下では第１実施例と相違する点のみを説明し、重複説明を省略する。第２実施例ではトレンチ４の底面に臨む範囲にｐ型不純物が拡散した領域３２が形成されている。ｐ型領域３２は、ショットキーダイオードに逆バイアスが作用したときに電流が流れ始める電圧を高めるのに有効である。
半導体基板２の表面にソース電極（ダイオードのアノード電極）３０が形成されている。ソース電極３０とゲート電極２４の間に層間絶縁膜２８が形成されている。ソース電極３０は、ソース領域６とボディ領域１２とショットキー電極２０に対してオーミック接触し、ゲート電極２４からは絶縁されている。半導体基板２の裏面にドレイン電極（ダイオードのカソード電極）２６が形成されている。ドレイン電極２６は、ドレイン領域１８にオーミック接触する。

（第２実施例の製造方法）
図４以降を参照しながら、製造方法を説明する。図４〜９の（Ａ）は図２のＡ−Ａ断面に対応し、（Ｂ）は図２のＢ−Ｂ断面に対応する。
図４は、トレンチ４内をゲート電極２４が一様に延びている状態を示す。この段階で、ＦＥＴの構造が完成している。ショットキー電極はまだ形成されていない。図４の段階に至るまでの間に、半導体基板２の表面から不純物を注入することで、ソース領域６と、ボディ領域８，１０を形成する。半導体基板２の裏面から不純物を注入することで不純物高濃度のドレイン領域１６を形成する。その段階で、ソース領域６とボディ領域１２とドレイン領域１８の積層構造が形成される。次に、半導体基板２の表面からソース領域６とボディ領域１０を貫通してドレイン領域１４に達するとともに、半導体基板２の表面に沿って線状に延びているトレンチ４を形成する。次に、トレンチ４の底面に不純物を注入することでｐ型不純物の領域３２を形成する。次に、半導体基板２を熱処理してトレンチ４の壁面に第１熱酸化膜を形成する。ここでいう第１熱酸化膜は、１回目に形成される熱酸化膜を意味する。第１熱酸化膜が、ゲート電極２４を取り囲むゲート絶縁膜２２の一部となる。次に、壁面に第１熱酸化膜が形成されているトレンチ４の内部にポリシリコンを充填する。充填されたポリシリコンがゲート電極２４となる。上記工程を経て図４の構造を得ることができる。

図５は、ショットキー電極の形成範囲を規制するために、半導体基板２の表面にマスク３４を形成した段階を示している。マスク３４には、開孔３４ａが形成されている。開孔３４ａは、トレンチ４の上方の位置に形成される。また、開孔３４ａは、トレンチ４の長さに沿って観察したときに断続的に出現する位置に形成する。
図６は、開孔３４ａからエッチングした段階を示している。このエッチングでは、ポリシリコンと酸化シリコンをエッチングしてＳｉＣをエッチングしない方法を用いる。この結果、開孔３４ａの位置に、穴（ホール）３６が形成される。ホール３６の底面にｐ型不純物の拡散領域３２が露出し、ホール３６の側面にソース領域６、ボディ領域１０、ドレイン領域１４、ゲート電極２４、ならびにゲート絶縁膜２２が露出する。

次に、マスク３４を除去し、半導体基板２を熱処理して、半導体基板２の表面とホール３６の壁面と底面に第２熱酸化膜を形成する。ここでいう第２とは、２回目に形成されることを意味する。
半導体基板の表面に臨んでいるソース領域６とボディコンタクト領域８は、ＳｉＣで形成されている。半導体基板の表面に臨んでいるゲート電極２４は、ポリシリコンで形成されている。ホール３６の壁面に臨んでいるソース領域６とボディ領域１０とドレイン領域１４、並びに、ホール３６の壁面に臨んでいるｐ型領域３２はＳｉＣで形成されている。ホール３６の壁面に臨んでいるゲート電極２４はポリシリコンで形成されており、ホール３６の壁面に臨んでいるゲート絶縁膜２２は酸化リシリコンで形成されている。
熱処理して成長する熱酸化膜の成長速度は、材料によって異なる。ポリシリコンの表面に成長する熱酸化膜の成長速度＞ＳｉＣの表面に成長する熱酸化膜の成長速度である。酸化シリコンの表面には、新たな酸化シリコンは形成されない。すなわち、酸化シリコンの表面には、熱酸化膜は成長しない。この結果、図７（Ａ）に示すように、ソース領域６とボディコンタクト領域８の表面上には、薄い熱酸化膜３８が形成される。ソース領域６の側面とボディ領域１０の側面とドレイン領域１４の側面には、薄い熱酸化膜４０が形成される。また、図７（Ａ）（Ｂ）に示すように、ｐ型拡散領域３２の上面には、薄い熱酸化膜４６が形成される。同時に、図７（Ｂ）に示すように、ゲート電極２４の上面には厚い熱酸化膜４２が形成され、ゲート電極２４の側面には厚い熱酸化膜４４が形成される。

次に熱酸化膜をエッチングする。その際には、図７（Ａ）等に示した薄い熱酸化膜３８，４０，４６が焼失した段階でエッチングを終了する。その時点でエッチングを終了すると、薄い熱酸化膜３８，４０，４６は焼失するものの、厚い熱酸化膜４２，４４は残存している状態が得られる。図８では、厚みは減少したものの、なお残存している熱酸化膜が参照番号４２ａ，４４ａで示されている。その後に、ホール３６にショットキー電極２０を成長させる。図８に示す熱酸化膜４２ａは、図３（Ｂ）に示した層間絶縁膜２８となり、熱酸化膜４４ａは、トレンチ電極２４とショットキー電極２０を絶縁する絶縁膜２２ａの一部となる。
上記の製造方法によって、第２実施例のショットキーダイオード内蔵ＦＥＴが製造される。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、本実施例では、第１導電型がｎ型であり、第２導電型がｐ型である場合を説明したが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：半導体基板
４，４Ａ，４Ｂ：トレンチ
６：ソース領域
８：不純物高濃度ボディ領域
１０：不純物低濃度ボディ領域
１２：ボディ領域
１４：不純物低濃度ドレイン領域（ドリフト領域）
１６：不純物高濃度ドレイン領域
１８：ドレイン領域
２０，２０ａ，２０ｂ：ショットキー電極
２２，２２ａ：ゲート電極を取り囲む絶縁膜
２４，２４ａ：ゲート電極
２６：ドレイン電極
２８：層間絶縁膜
３０：ソース電極
３２：ｐ型不純物拡散領域
３４：マスク
３４ａ：開孔
３６：ホール
３８，４０，４２，４４，４６：絶縁膜（熱酸化膜）

Claims (3)

1. 半導体基板の表面に臨む位置に形成されているソース領域と、
   ソース領域の深部側に配置されているボディ領域と、
   ボディ領域の深部側に配置されているドレイン領域と、
   半導体基板の表面からソース領域とボディ領域を貫通してドレイン領域に達しているトレンチを備えており、
   そのトレンチは半導体基板の表面に沿って線状に延びており、
   そのトレンチの長さに沿って観察したときに、トレンチ内部に、ゲート電極とショットキー電極が交互に充填されており、
   ゲート電極とショットキー電極の間、ゲート電極とソース領域の間、ゲート電極とボディ領域の間、ゲート電極とドレイン領域の間の各々には絶縁膜が形成されており、
   ショットキー電極とドレイン領域の間には絶縁膜が形成されていない、
   ことを特徴とするショットキーダイオードを内蔵しているＦＥＴ。
2. トレンチの底面に臨む位置に、ドレイン領域と反対導電型の領域が形成されていることを特徴とする請求項１に記載のショットキーダイオードを内蔵しているＦＥＴ。
3. ＳｉＣを母材とする半導体基板に、ソース領域とボディ領域とドレイン領域の積層構造を形成する工程と、
   半導体基板の表面からソース領域とボディ領域を貫通してドレイン領域に達するとともに、半導体基板の表面に沿って線状に延びているトレンチを形成する工程と、
   トレンチの壁面に第１熱酸化膜を形成する工程と、
   壁面に第１熱酸化膜が形成されているトレンチの内部にポリシリコンを充填する工程と、
   トレンチの長さに沿って観察したときに断続的に出現する位置において、ポリシリコンと第１熱酸化膜を除去してホールを形成する工程と、
   ホールの壁面に第２熱酸化膜を形成する工程と、
   第２熱酸化膜をエッチングする工程と、
   ホールにショットキー電極を充填する工程を備えており、
   前記した第２熱酸化膜の形成工程で、ＳｉＣの壁面には薄い第２熱酸化膜が形成され、ポリシリコンの壁面には厚い第２熱酸化膜が形成され、
   前記した第２熱酸化膜のエッチング工程で、ＳｉＣの壁面に形成されている薄い第２熱酸化膜は除去され、ポリシリコンの壁面に形成されている厚い第２熱酸化膜は残存する、
   ことを特徴とするショットキーダイオードを内蔵しているＦＥＴの製造方法。

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