JP2015008030A - 半導体装置の駆動方法 - Google Patents

Abstract

【課題】誤読み出しを防止できる半導体装置を提供する。【解決手段】第１のトランジスタ１０１、Ｐ型の第２のトランジスタ１０２、および第３のトランジスタ１０５を有するメモリセルにおいて、データの書き込みの際には、配線１１３の電位をＶＤＤまたはＧＮＤとする。スタンバイ期間では、配線１１３の電位はＧＮＤとする。データを読み出す動作は、配線１１３を電位ＧＮＤにプリチャージして、浮遊状態とし、配線１１４を電位（ＶＤＤ−α）にしたのち、第３のトランジスタ１０５をオンとする。第２のトランジスタ１０２のゲート（ノード１０４）の電位が、スタンバイ期間中にＶＤＤよりΔＶＭＡＸだけ低下しても、確実に第２のトランジスタ１０２がオフとなるようにαを設定する。すなわち、Ｖｔｈ＋ΔＶＭＡＸ＜α、とする。ここで、Ｖｔｈは第２のトランジスタ１０２のしきい値である。【選択図】図２

Description

本発明は、物、方法、または、製造方法に関する。本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。本発明は、例えば、酸化物半導体を有する半導体装置に関する。

特許文献１には酸化物半導体膜を用いたトランジスタと、単結晶シリコンを用いたトランジスタを有する半導体装置が記載されている。また酸化物半導体膜を用いたトランジスタは、オフリーク電流が極めて小さいことが記載されている。

特開２０１２−２５６４００号公報

本発明の一態様は、誤読み出しの少ない半導体装置を提供する。または、本発明の一態様は、高い保持特性を有し、高信頼性を有する半導体装置の駆動方法を提供する。

本発明の一態様は、オフ電流の低い（オフ抵抗の高い）半導体装置の駆動方法などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置の駆動方法などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置の駆動方法などを提供することを課題とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、Ｎ型あるいはＰ型の第１のトランジスタ、Ｐ型の第２のトランジスタおよび、Ｎ型あるいはＰ型の第３のトランジスタを有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートは書き込みワード線に電気的に接続され、第１のトランジスタのソースおよびドレインの一方は書き込みビット線に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソースおよびドレインの一方は一定の電位Ｖ１が供給されるように設定された電源線に電気的に接続され、第２のトランジスタのソースおよびドレインの他方は読み出しビット線に電気的に接続され、第２のトランジスタと読み出しビット線の間、あるいは第２のトランジスタと電源線の間に第３のトランジスタが設けられ、第３のトランジスタのゲートは読み出しワード線に電気的に接続された半導体装置において、データを書き込む動作は、書き込みビット線の電位を電位ＶＨまたは電位ＶＬ（ＶＨ＞ＶＬ）とし、かつ、第１のトランジスタをオンにし、データを保持する動作は、第１のトランジスタをオフにし、データを読み出す動作は、読み出しビット線の電位を第２の電位Ｖ２とした状態で、浮遊状態とし、その後、第３のトランジスタをオンとする駆動方法であり、第２のトランジスタのしきい値をＶｔｈ、書き込みビット線の電位を電位ＶＨとした場合のデータを保持する動作とデータを読み出す動作の間であるデータ保持期間後の第２のトランジスタのゲートの電位をＶ３（＜ＶＨ）とするとき、Ｖ２＜Ｖ１＜Ｖ３−Ｖｔｈ、である。

本発明の一態様は、Ｎ型あるいはＰ型の第１のトランジスタ、Ｐ型の第２のトランジスタおよびＮ型あるいはＰ型の第３のトランジスタを有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートは書き込みワード線に電気的に接続され、第１のトランジスタのソースおよびドレインの一方はビット線に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソースおよびドレインの一方は一定の電位Ｖ１が供給されるように設定された電源線に電気的に接続され、第２のトランジスタのソースおよびドレインの他方はビット線に電気的に接続され、第２のトランジスタとビット線の間、あるいは第２のトランジスタと電源線の間に第３のトランジスタが設けられ、第３のトランジスタのゲートは読み出しワード線に電気的に接続された半導体装置において、データを書き込む動作は、ビット線の電位を電位ＶＨまたは電位ＶＬ（ＶＨ＞ＶＬ）とし、かつ、第１のトランジスタをオンにし、データを保持する動作は、第１のトランジスタをオフにし、データを読み出す動作は、ビット線の電位を第２の電位Ｖ２とした状態で、浮遊状態とし、その後、第３のトランジスタをオンとする駆動方法であり、第２のトランジスタのしきい値をＶｔｈ、ビット線の電位を電位ＶＨとした場合のデータを保持する動作とデータを読み出す動作の間であるデータ保持期間後の第２のトランジスタのゲートの電位をＶ３（＜ＶＨ）とするとき、Ｖ２＜Ｖ１＜Ｖ３−Ｖｔｈ、である。

本発明の一態様は、Ｎ型あるいはＰ型の第１のトランジスタ、Ｐ型の第２のトランジスタ、Ｎ型あるいはＰ型の第３のトランジスタおよび容量素子を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有し、第１のトランジスタのゲートは書き込みワード線に電気的に接続され、第１のトランジスタのソースおよびドレインの一方はビット線に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第２のトランジスタのゲートと容量素子の一方の電極に電気的に接続され、第２のトランジスタのソースおよびドレインの一方は一定の電位Ｖ１が供給されるように設定された電源線に電気的に接続され、第２のトランジスタのソースおよびドレインの他方はビット線に電気的に接続され、第２のトランジスタとビット線の間、あるいは第２のトランジスタと電源線の間に第３のトランジスタが設けられ、第３のトランジスタのゲートは読み出しワード線に電気的に接続され、容量素子の他方の電極は容量線に電気的に接続された半導体装置において、データを書き込む動作は、ビット線の電位を電位ＶＨまたは電位ＶＬ（ＶＨ＞ＶＬ）とし、かつ、第１のトランジスタをオンにし、データを保持する動作は、第１のトランジスタをオフにし、データを読み出す動作は、ビット線の電位を第２の電位Ｖ２とした状態で、浮遊状態とし、その後、第３のトランジスタをオンとするとともに、容量線の電位を電位Ｖ３まで上昇させる駆動方法である。

また、上記において、電位ＶＨを電位Ｖ１、電位ＶＬを電位Ｖ２とし、第２のトランジスタのしきい値をＶｔｈ、ビット線の電位を電位ＶＨとした場合のデータを保持する動作とデータを読み出す動作の間であるデータ保持期間後の第２のトランジスタのゲートの電位の低下分をΔＶ（０＜ΔＶ＜Ｖ１）とするとき、Ｖ２＋ΔＶ＋Ｖｔｈ＜Ｖ３＜Ｖ１＋Ｖｔｈ、であることを特徴とする駆動方法である。

本発明の一態様である半導体装置は、第２のトランジスタのゲートの電位が、データ保持動作中に変動しても誤読み出しを防止できる。または、本発明の一態様である半導体装置は、高い保持特性を有し、高信頼性を有する。

メモリセルの回路図。 タイミングチャート。 メモリセルの回路図。 メモリセルの回路図。 タイミングチャート。 半導体装置の回路ブロック図。 行ドライバの回路ブロック図。 列ドライバの回路ブロック図。 半導体装置の回路ブロック図。 列ドライバの回路ブロック図。 タイミングチャート。 メモリセルの回路図。 タイミングチャート。 メモリセルの回路図。 メモリセルの回路図。 タイミングチャート。 メモリセルの回路図。 メモリセルの回路図。 タイミングチャート。 半導体装置の回路ブロック図。 トランジスタの断面図。 半導体装置の作製工程を示す断面図。 電子機器。

本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。

なお、トランジスタのソースとは、活性層として機能する半導体の一部であるソース領域、或いは上記半導体に電気的に接続されたソース電極も意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体の一部であるドレイン領域、或いは上記半導体に電気的に接続されたドレイン電極も意味する。また、ゲートはゲート電極も意味する。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、または／および、一つもしくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどをおこなうことが出来る。

なお、図は、理想的な例を模式的に示したものであり、図に示す形状または値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、ノイズによる信号、電圧、もしくは電流のばらつき、または、タイミングのずれによる信号、電圧、もしくは電流のばらつきなどを含むことが可能である。

なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

（実施の形態１）
図１（Ａ）にメモリセル１００ａを示す。なお、本明細書では、メモリセルとはメモリ機能を有する半導体装置という意味であるので、メモリ機能以外の機能を有してもよい。メモリセル１００ａは、トランジスタ１０１、トランジスタ１０２、容量素子１０３、トランジスタ１０５を有する。

トランジスタ１０１のチャネルが形成される領域は酸化物半導体膜を有している。したがって、トランジスタ１０１はオフ電流が極めて低い（オフ抵抗が極めて高い）という特性を有する。トランジスタ１０１はデータの書き込みの際にオンとなることから書き込みトランジスタとも呼ばれる。トランジスタ１０１はＮ型またはＰ型のトランジスタであるが、以下ではＮ型であるとして説明する。

トランジスタ１０１のゲートは配線１１１に電気的に接続される。配線１１１は書き込みワード線として機能することができる。なお、トランジスタ１０１が薄膜トランジスタである場合、薄膜半導体層の両面にゲート電極を有してもよい。また、それらのゲート電極の一方が常に一定の電位に保持される構造であってもよい。

トランジスタ１０１のソースおよびドレインの一方は配線１１３に電気的に接続される。配線１１３は書き込みビット線として機能することができる。

トランジスタ１０１のソースおよびドレインの他方は容量素子１０３の一方の電極に電気的に接続される。容量素子１０３の他方の電極は一定の電位に保持されることが好ましい。また、トランジスタ１０１のソースおよびドレインの他方はトランジスタ１０２のゲートに電気的に接続される。なお、容量素子は意図的に設けなくてもよいことがある。

トランジスタ１０２はＰ型のトランジスタである。トランジスタ１０２のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を用いることができる。トランジスタ１０２のソースおよびドレインの一方は、トランジスタ１０５のソースまたはドレインの一方に電気的に接続される。トランジスタ１０２のソースおよびドレインの他方は配線１１４に電気的に接続される。

トランジスタ１０５のソースおよびドレインの他方は配線１１２に電気的に接続される。配線１１２は読み出しビット線として機能することができる。トランジスタ１０５のゲートは配線１１５に電気的に接続される。トランジスタ１０５は、データの読み出しの際に、トランジスタ１０２と配線１１２とを導通させるためのもので、選択トランジスタとも呼ばれる。

配線１１４はソース線または電源線として機能することができる。配線１１４は一定の電位に保持されることが好ましい。ただし、電源の遮断投入の際に電位の変動があっても構わない。

なお、図１（Ｂ）に示すメモリセル１００ｂのように、トランジスタ１０５のソースとドレインをトランジスタ１０２と配線１１４の間に配置してもよい。

図１（Ａ）のメモリセル１００ａにおいて、データはノード１０４の電位として保持される。トランジスタ１０１のオフ抵抗が十分に高ければ、かなりの長期にわたってデータを保持することができる。理論的には、データの保持期間は、ノード１０４とその他のノードとの間のすべての容量（容量素子１０３を含む）と、ノード１０４とその他のノードとの間のすべての抵抗（トランジスタ１０１のオフ抵抗を含む）とによって決定される。

例えば、容量が３０ｆＦ、抵抗が１×１０^２２Ωであれば、時定数は９．５年であるので、１０年後には、ノード１０４の電位（と基準となる電位との差）は当初の３５％程度まで低下している。このように電位が低下した場合でも、データの読み出しを誤らない読み出し方法が求められる。

以下、図２を用いて、メモリセル１００ａへのデータの書き込み動作およびメモリセル１００ａからのデータの読み出し動作を説明する。なお、トランジスタ１０２、トランジスタ１０５のしきい値は０未満かつ、−ＶＤＤより大きいものとする。

（書き込み動作）
データの書き込みは、書き込みビット線である配線１１３の電位をデータに応じたものにした後、トランジスタ１０１をオンからオフにすることでおこなわれる。基本的にはＤＲＡＭへのデータの書き込み方法と同様である。トランジスタ１０１は、トランジスタ１０２やトランジスタ１０５とはしきい値等が異なるので、ここでは、トランジスタ１０１をオンとするときには、そのゲートの電位（配線１１１の電位）をＶ_ＯＳ＿Ｈ、トランジスタ１０１をオフとするときには、そのゲートの電位をＶ_ＯＳ＿Ｌ、とする、なお、Ｖ_ＯＳ＿Ｌ＝ＧＮＤ（＜ＶＤＤ）でもよい。

ここでは、データ”１”（二値のうちの一）を書き込むときには配線１１３の電位をＧＮＤ、データ”０”（二値のうちの他）を書き込むときには配線１１３の電位をＶＤＤとする。図２の時間Ｔ１で配線１１１の電位が上昇をはじめ、トランジスタ１０１がオンとなる。その結果、ノード１０４の電位は、データに応じたものとなる。例えば、データ”１”を書き込む場合は、ＧＮＤに、データ”０”を書き込む場合は、ＶＤＤになる。時間Ｔ２に配線１１１の電位が低下しはじめ、トランジスタ１０１がオフとなり、書き込みは終了する。なお、トランジスタ１０１がオフとなる際に、トランジスタ１０１のゲート（および配線１１１）とノード１０４との間の容量結合によって、ノード１０４の電位が若干降下する。

なお、書き込みの際には、配線１１２、配線１１４、配線１１５の電位はどのようなものでもよいが、配線１１２と配線１１４の間に電流が流れないようなものとすることが好ましい。例えば、配線１１２と配線１１４の間に電位差がある場合には、配線１１５の電位をトランジスタ１０５がオフとなるような電位とするとよい。例えば、配線１１２、配線１１４とも電位がＧＮＤ以上ＶＤＤ以下であれば、配線１１５はＶＤＤとしておくとよい。あるいは、配線１１２と配線１１４の間の電位差をなくしてもよい。ここでは、配線１１２、配線１１４、配線１１５いずれもＧＮＤとする。

（保持動作）
データの保持の際には、トランジスタ１０１をオフとする。図２の時間Ｔ３から時間Ｔ４が、電源が遮断された状態でのデータを保持している期間（スタンバイ期間）を示す。なお、スタンバイ期間では、すべての配線の電位が同一（ここでは、ＧＮＤ）となる。ここで、ノード１０４の電位がＧＮＤより高かった場合には、ノード１０４の電位は徐々に低下する。

データ”１”が書き込まれていた場合には、ノード１０４の電位はＧＮＤに近い値であるので、変動は問題とならない。しかし、データ”０”が書き込まれていた場合には、当初は、ＶＤＤに近い値であるが、時間の経過とともに低下する。電位の低下分をΔＶ（＞０）とする。つまり、データ保持期間後のノード１０４の電位（トランジスタ１０２のゲートの電位）は（ＶＤＤ−ΔＶ）である。上記の条件では、保持の期間が１年程度であれば、電位の低下は１０％程度であるが、１０年後だと、上記のように当初の３５％まで低下してしまう。すなわち、ΔＶ＝０．６５×ＶＤＤ、である。ここでは、データ保持を保証する期間経過後に、ノード１０４の電位がもっとも低下する場合には、（ＶＤＤ−ΔＶ_ＭＡＸ）になるとする。

（読み出し動作）
データを読み出す動作は、配線１１２と配線１１４の電位を異なるものとし、その後、トランジスタ１０５をオンとすることで、トランジスタ１０２のソースとドレイン間に電流が流れるか否かで判断する。ノード１０４の電位により、トランジスタ１０２の導通状態が異なることで、書き込まれていたデータを判断できる。

具体的には、配線１１５の電位を適切な値（ここではＶＤＤ）としてトランジスタ１０５をオフとし、また、配線１１４の電位は（ＶＤＤ−α）（＞ＧＮＤ）とする。ただし、αは０以上ＶＤＤ未満である。詳細は後述する。配線１１２を適切な電位（ここではＧＮＤ）にプリチャージしたのち、浮遊状態にする。そして、時間Ｔ５に、配線１１５の電位を適切な値（ここではＧＮＤ）としてトランジスタ１０５をオンとする。

データ”１”が書き込まれていた場合には、ノード１０４の電位はＧＮＤに近い値であるので、トランジスタ１０２はオンであり、配線１１２の電位が（ＶＤＤ−α）になる。一方、データ”０”が書き込まれていた場合には、トランジスタ１０２はオフで、配線１１２の電位がほとんど変動しない。

ここで、問題となるのは、スタンバイ期間の間の電位の降下である。データ”０”が書き込まれていた場合の、ノード１０４のもっとも低い電位は（ＶＤＤ−ΔＶ_ＭＡＸ）であるが、このとき、配線１１４の電位によっては、トランジスタ１０２がオンとなり、配線１１２の電位が（ＶＤＤ−α）になる。

このような場合には、データ”０”が書き込まれていたにも関わらず、配線１１２の電位がデータ”１”が書き込まれていた場合と同じとなるため、データ”１”が書き込まれていたと、誤って判断される。

したがって、配線１１４の電位は、トランジスタ１０２がオンとならないものである必要がある。すなわち、トランジスタ１０２のしきい値をＶｔｈとするとき、Ｖｔｈ＋ΔＶ_ＭＡＸ＜α、であればよい。

例えば、ＶＤＤ＝＋１．８［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．５［Ｖ］、ΔＶ_ＭＡＸ＝１．２［Ｖ］とするとき、α＞０．７［Ｖ］とすればよい。この条件では、データ”０”のときの配線１１２の電位は０［Ｖ］のままであり、データ”１”のときの電位は配線１１４の電位（＋１．１［Ｖ］未満）まで上昇する。あるいは、ＶＤＤ＝＋０．９［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．４［Ｖ］、ΔＶ_ＭＡＸ＝０．６［Ｖ］とするとき、α＞０．２［Ｖ］とすればよい。この条件では、データ”０”のときの配線１１２の電位は０［Ｖ］のままであり、データ”１”のときの電位は配線１１４の電位（＋０．７［Ｖ］未満）まで上昇する。

なお、上記の条件であれば、ΔＶ（ただし、０＜ΔＶ＜ΔＶ_ＭＡＸ）がいかなる場合にも誤読み出しは発生しない。

このようにスタンバイ期間において、ノード１０４の電位が、当初より６０％以上低下する場合（当初の電位の４０％以下である場合）には、配線１１４の電位をＶＤＤよりも低いものとすることが好ましい。

なお、データ”０”のときに当初書き込んだ電位がＶＤＤであるのに、配線１１２に出力される電位はＧＮＤである。このようにデータが反転されて出力されることに注意する必要がある。また、出力電位はＶＤＤよりも低いので、インバータあるいは、後述するセンスアンプを用いて増幅するとよい。

上記の説明から明らかであるが、配線１１４の電位はデータの読みだし時には、特定の値とすることが求められる。なお、図３に示すように２つのメモリセル１００ａ［１］および１００ａ［２］で共有してもよい。また、３つ以上のメモリセルで共有してもよい。また、配線１１４は、配線１１２と平行であるだけでなく、直角その他の角度で交差してもよいし、マトリクス状であってもよい。

（実施の形態２）
図４（Ａ）にメモリセル１１０ａを示す。メモリセル１１０ａは、トランジスタ１０１、トランジスタ１０２、容量素子１０３、トランジスタ１０５を有する。これらは実施の形態１で説明したものと同様である。

トランジスタ１０１のゲートは配線１１１に電気的に接続される。トランジスタ１０１のソースおよびドレインの一方は配線１１３に電気的に接続される。トランジスタ１０１のソースおよびドレインの他方は容量素子１０３の一方の電極に電気的に接続される。トランジスタ１０１のソースおよびドレインの他方はトランジスタ１０２のゲートにも電気的に接続される。

トランジスタ１０２のソースおよびドレインの一方は、トランジスタ１０５のソースまたはドレインの一方に電気的に接続される。トランジスタ１０２のソースおよびドレインの他方は配線１１４に電気的に接続される。トランジスタ１０５のソースおよびドレインの他方は配線１１３に電気的に接続される。トランジスタ１０５のゲートは配線１１５に電気的に接続される。

配線１１１、配線１１４、配線１１５の機能は実施の形態１で説明したものと同様である。メモリセル１１０ａでは、配線１１２の機能を配線１１３が実施することができる。すなわち、メモリセル１１０ａでは、配線１１３は書き込みビット線でもあり、読み出しビット線でもある。

なお、図４（Ｂ）に示すメモリセル１１０ｂのように、トランジスタ１０５をトランジスタ１０２と配線１１４の間に配置してもよい。

以下、図５を用いて、メモリセル１１０ａへのデータの書き込み動作およびメモリセル１１０ａからのデータの読み出し動作を説明する。なお、トランジスタ１０２、トランジスタ１０５のしきい値は０未満かつ、−ＶＤＤより大きいものとする。実施の形態１と同様な操作については詳細な説明は省略することがある。

（書き込み動作）
時間Ｔ１から、配線１１１の電位を上昇させ、Ｖ_ＯＳ＿Ｈとして、トランジスタ１０１をオンとする。また、配線１１３の電位は、ＧＮＤまたはＶＤＤとする。実施の形態１と同様に、データ”１”を書き込むときには配線１１３の電位をＧＮＤ、データ”０”を書き込むときには配線１１３の電位をＶＤＤとする。

なお、この際、配線１１３と配線１１４の間に電流が流れないようにすることが好ましい。例えば、配線１１３と配線１１４の間に電位差をなくしてもよい。すなわち、配線１１４の電位を配線１１３と同様、データに応じて変動させるとよい。

より効果的な方法は、配線１１５の電位をトランジスタ１０５がオフとなるような電位とすることである。ここでは、配線１１３、配線１１４の電位はＶＤＤ以下なので、配線１１５の電位はＶＤＤとする。なお、本実施の形態では配線１１４の電位は、スタンバイ期間以外は、（ＶＤＤ−α）に維持されるとする。なお、αは実施の形態１で説明したものと同じである。

（保持動作）
トランジスタ１０１をオフとする。図５の時間Ｔ３から時間Ｔ４がスタンバイ期間を示す。なお、スタンバイ期間では、すべての配線の電位が同一（ここでは、ＧＮＤ）となる。

（読み出し動作）
配線１１４の電位は、スタンバイ期間が終了したことから、（ＶＤＤ−α）となる。まず、配線１１５の電位をＶＤＤとしてトランジスタ１０５をオフとし、また、配線１１３をＧＮＤにプリチャージしたのち、浮遊状態にする。そして、配線１１５の電位をＧＮＤとしてトランジスタ１０５をオンとする。

αを実施の形態１で示したものとすることで、データ”１”が書き込まれていた場合には、ノード１０４の電位ＧＮＤに近い値であるので、トランジスタ１０２はオンであり、配線１１３の電位が（ＶＤＤ−α）になる。一方、データ”０”が書き込まれていた場合には、トランジスタ１０２はオフで、配線１１３の電位がほとんど変動しない。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、図１、図３、図４で説明したメモリセルを適用できる半導体装置の例について図６、図７（Ａ）、図８乃至図１１を用いて説明する。

（半導体装置２００の構成例）
図６は、図４（Ａ）で説明したメモリセル１１０ａを有する半導体装置２００の構成例を示すブロック図である。

図６に示す半導体装置２００は、メモリセルアレイ２０１、行ドライバ２０２、列ドライバ２０３、電源線制御回路２０４を有する。また、図６では、配線１１１、配線１１３、配線１１４、配線１１５として、（ｍ−１）行目の配線１１１［ｍ−１］、配線１１５［ｍ−１］、ｍ行目の配線１１１［ｍ］、配線１１５［ｍ］、（ｎ−１）列目の配線１１３［ｎ−１］、ｎ列目の配線１１３［ｎ］、（ｎ−１）列目とｎ列目で共有される配線１１４［ｎ−１／ｎ］を示している。

図６に示すメモリセルアレイ２０１は、図４（Ａ）で説明したメモリセル１１０ａが、マトリクス状に設けられている。なお、図３に関して説明したように、隣接する２つのメモリセル１１０ａが１つの配線１１４を共有する。また、メモリセル１１０ａが有する各構成の説明は、図４（Ａ）と同様であり、図４（Ａ）での説明を援用するものとして説明を省略する。

行ドライバ２０２は、メモリセル１１０ａの各行におけるトランジスタ１０１、トランジスタ１０５を選択的に導通状態とする機能を備えた回路である。具体的には、配線１１１、配線１１２、配線１１５に信号を与える回路である。行ドライバ２０２を備えることで、半導体装置２００は、メモリセル１１０ａへのデータの書き込みおよび読み出しを行ごとに選択しておこなうことができる。

列ドライバ２０３は、メモリセル１１０ａの配線１１３の電位をプリチャージする機能、配線１１３を電気的に浮遊状態とする機能、配線１１３にデータに応じた電位を供給する機能、メモリセル１１０ａに保持されたデータに応じた電位となった配線１１３の電位を外部へ出力する機能、を備えた回路である。列ドライバ２０３を備えることで、半導体装置２００は、メモリセル１１０ａへのデータの書き込みおよび読み出しをおこなうことができる。

電源線制御回路２０４は、メモリセル１１０ａからデータを読み出す際に、配線１１４の電位を読み出しに適した値（実施の形態１の電位（ＶＤＤ−α）に相当）とするための機能を備えた回路である。なお、半導体装置２００に電源が供給される際には、常に、配線１１４の電位が読み出しに適した値となるように設計されている場合には、定電圧電源で代用できる。

（行ドライバ２０２の構成例）
図７（Ａ）は、図６で説明した行ドライバ２０２の構成例を示すブロック図である。

図７（Ａ）に示す行ドライバ２０２は、デコーダ２０５、および制御回路２０６を有する。制御回路２０６は行ごとに設けられる。１行目には制御回路２０６［１］が設けられ、２行目には制御回路２０６［２］が設けられる。また各行の制御回路２０６は、配線１１１、配線１１５に接続される。

デコーダ２０５は、アドレス信号Ａｄｄｒｅｓｓに応じた行を選択するための信号を出力する機能を備えた回路である。

制御回路２０６は、デコーダ２０５で選択された行へ、書き込み制御信号ＷＣＯＮＴあるいは読み出し制御信号ＲＣＯＮＴに応じた信号を配線１１１、配線１１５に出力する機能を備えた回路である。

（列ドライバ２０３の構成例）
図８は、図６で説明した列ドライバ２０３の一部を示すブロック図である。

図８に示す列ドライバ２０３は、書き込み回路２０７、増幅回路２０８、スイッチ回路２０９、トランジスタ２１０を有する。前述の各回路およびトランジスタは、列ごとに設けられる。また各列のスイッチ回路２０９、トランジスタ２１０は、配線１１３に接続される。

書き込み回路２０７は当該列に入力されるデータＤ_ＩＮに応じた電位をスイッチ回路２０９に出力する回路である。

増幅回路２０８は、配線１１３の電位を増幅し、データＤ_ＯＵＴを出力する回路である。例えば、インバータやセンスアンプ等を用いることができる。好ましくは、増幅回路２０８は、読み出し制御信号ＲＣＯＮＴによって動作が制御されるとよい。例えば、クロックドインバータを用いることができる。

スイッチ回路２０９は、書き込み回路２０７と配線１１３を接続する機能、および配線１１３を電気的に浮遊状態とする機能を備えた回路である。具体的には、書き込み制御信号ＷＣＯＮＴにより、配線１１３と書き込み回路２０７とを接続する、あるいは配線１１３を電気的に浮遊状態とする。図では、アナログスイッチとインバータを備えている回路を示すが、これに限られない。

トランジスタ２１０は、プリチャージ電位ＧＮＤを配線１１３に与える機能、および配線１１３を電気的に浮遊状態とする機能を備えた回路である。具体的には、プリチャージ制御信号Ｐｒｅ＿ＥＮにより、オンとなることで、プリチャージ電位ＧＮＤを配線１１３に与え、その後、オフとなることで、配線１１３を電気的に浮遊状態とするスイッチである。トランジスタ２１０を備えることで、列ドライバ２０３は、プリチャージ電位ＧＮＤを配線１１３に与えた後、配線１１３を電気的に浮遊状態に保持することができる。

なお、列ごとに入力するデータＤ_ＩＮを振り分けたり、それぞれの列から出力されるデータＤ_ＯＵＴをまとめたりするためにデコーダを用いてもよい。あるいはシフトレジスタ等のシリアルインパラレルアウト回路（あるいはパラレルインシリアルアウト回路）を用いてもよい。

（半導体装置２２０の構成例）
図９は、図４（Ａ）で説明したメモリセル１１０ａを有する半導体装置２２０の構成例を示すブロック図である。

図９に示す半導体装置２２０は、メモリセルアレイ２１１ａ、メモリセルアレイ２１１ｂ、行ドライバ２１２、列ドライバ２１３を有する。メモリセルアレイ２１１ａとメモリセルアレイ２１１ｂはほぼ同程度の規模が好ましい。

図９に示すメモリセルアレイ２１１ａ、メモリセルアレイ２１１ｂは、図４（Ａ）で説明したメモリセル１１０ａが、マトリクス状に設けられている。なお、図３に関して説明したように、隣接する２つのメモリセル１１０ａが１つの配線１１４を共有する。また、メモリセル１１０ａが有する各構成の説明は、図４（Ａ）と同様であり、図４（Ａ）での説明を援用するものとして説明を省略する。

また、図９では、配線１１１、配線１１３、配線１１４、配線１１５として、ｋ行目の配線１１１［ｋ］、配線１１５［ｋ］、（ｍ−１）行目の配線１１１［ｍ−１］、配線１１５［ｍ−１］、ｍ行目の配線１１１［ｍ］、配線１１５［ｍ］、（ｎ−１）列目の配線１１３ａ［ｎ−１］、配線１１３ｂ［ｎ−１］、ｎ列目の配線１１３ａ［ｎ］、配線１１３ｂ［ｎ］、（ｎ−１）列目とｎ列目で共有される配線１１４ａ［ｎ−１／ｎ］、配線１１４ｂ［ｎ−１／ｎ］を示す。さらに、それらの配線の交点にあるメモリセル１１０ａを示す。

なお、配線１１１［ｋ］、配線１１５［ｋ］、配線１１３ｂ［ｎ−１］、配線１１３ｂ［ｎ］、配線１１４ｂ［ｎ−１／ｎ］はメモリセルアレイ２１１ｂに、配線１１１［ｍ−１］、配線１１５［ｍ−１］、配線１１１［ｍ］、配線１１５［ｍ］、配線１１３ａ［ｎ−１］、配線１１３ａ［ｎ］、配線１１４ａ［ｎ−１／ｎ］はメモリセルアレイ２１１ａにある。

行ドライバ２１２は図６および図７（Ａ）で説明される行ドライバ２０２と同様な構成とすればよい。

列ドライバ２１３は、配線１１３ａ、配線１１３ｂの電位をデータに応じた電位とする機能、配線１１３ａと配線１１３ｂをプリチャージする機能、配線１１３ａと配線１１３ｂを電気的に浮遊状態とする機能、配線１１４ａ、配線１１４ｂを特定の電位とする機能、および、配線１１３ａと配線１１３ｂの間の電位の差を増幅する機能、を備えた回路である。列ドライバ２１３を備えることで、半導体装置２２０は、メモリセル１１０ａへのデータの書き込みおよび読み出しをおこなうことができる。

図１０は、図９で説明した列ドライバ２１３の構成例を示すブロック図である。図１０に示す列ドライバ２１３は、スイッチ回路２１４、トランジスタ２１５ａ、トランジスタ２１５ｂ、トランジスタ２１６ａ、トランジスタ２１６ｂ、センスアンプ２１７を有する。なお、図示していないが、列ドライバ２１３は、読み出しに適した電位（実施の形態１で説明した電位（ＶＤＤ−α）に相当）を配線１１４ａ、配線１１４ｂに与える機能を有する。

各列のスイッチ回路２１４、トランジスタ２１５ａ、トランジスタ２１５ｂ、トランジスタ２１６ａ、トランジスタ２１６ｂは、配線１１３ａまたは配線１１３ｂの一方または双方に接続される。センスアンプ２１７は配線１１３ａと配線１１３ｂの双方に接続される。

スイッチ回路２１４は、配線１１３ａまたは配線１１３ｂの一方または双方とデータの入出力にかかわる回路（図示せず）との導通を制御する機能、および配線１１３ａまたは配線１１３ｂを電気的に浮遊状態とする機能を備えた回路である。例えば、アナログスイッチとインバータを備える。スイッチ制御信号ＳＷ１およびスイッチ制御信号ＳＷ２による制御により、配線１１３ａあるいは配線１１３ｂにデータＤ_ＩＮを入力することや、配線１１３ａあるいは配線１１３ｂからデータＤ_ＯＵＴを出力することや、配線１１３ａあるいは配線１１３ｂの一方あるいは双方を電気的に浮遊状態にすることができる。

トランジスタ２１５ａ、トランジスタ２１５ｂは、それぞれ、参照電位ＶＲＦを配線１１３ａ、配線１１３ｂに与える機能を、トランジスタ２１６ａ、トランジスタ２１６ｂは、それぞれ、電位ＧＮＤを配線１１３ａ、配線１１３ｂに与える機能を有する。

参照電位ＶＲＦは、例えば、電位ＶＤＤと電位ＧＮＤの平均値（以下、ＶＤＤ／２、という）や電位ＶＤＤと電位ＧＮＤの差をＮ等分したものと電位ＧＮＤに足した値（＝ＧＮＤ＋（ＶＤＤ−ＧＮＤ）／Ｎ、（Ｎ＝３、４、５、・・）、以下、ＶＤＤ／Ｎ、という）等を用いることができる。なお、読み出しに適切な電位（ＶＤＤ−α）としては、実施の形態１の条件を満たし、かつ、参照電位ＶＲＦより高い電位であればよく、ＶＤＤ／Ｎ等を用いることができる。例えば、参照電位ＶＲＦとして、ＶＤＤ／４、電位（ＶＤＤ−α）として、ＶＤＤ／２を用いてもよい。

プリチャージ制御信号Ｐｒｅ＿ＥＮ１あるいはプリチャージ制御信号Ｐｒｅ＿ＥＮ２による制御で、配線１１３ａと配線１１３ｂの一方には、参照電位ＶＲＦを、他方には電位ＧＮＤを与えることができる。なお、プリチャージ制御信号Ｐｒｅ＿ＥＮ１とプリチャージ制御信号Ｐｒｅ＿ＥＮ２が同時にアクティブになることはない。

例えば、プリチャージ制御信号Ｐｒｅ＿ＥＮ１がアクティブであれば、配線１１３ａは参照電位ＶＲＦに、配線１１３ｂは電位ＧＮＤにプリチャージされる。逆に、プリチャージ制御信号Ｐｒｅ＿ＥＮ２がアクティブであれば、配線１１３ａは電位ＧＮＤに、配線１１３ｂは参照電位ＶＲＦにプリチャージされる。

プリチャージ完了後、プリチャージ制御信号Ｐｒｅ＿ＥＮ１およびプリチャージ制御信号Ｐｒｅ＿ＥＮ２が非アクティブとなることで、トランジスタ２１５ａ、トランジスタ２１５ｂ、トランジスタ２１６ａ、トランジスタ２１６ｂがオフとなり、配線１１３ａおよび配線１１３ｂを電気的に浮遊状態とできる。

センスアンプ２１７は、配線１１３ａと配線１１３ｂの電位差を増幅する機能を有する。センスアンプ２１７の電源電位をＶＤＤとＧＮＤとすれば、増幅後には、配線１１３ａと配線１１３ｂの電位は、一方がＶＤＤ、他方がＧＮＤとなる。

（半導体装置２２０の駆動方法の具体例）
図１１を用いて、半導体装置２２０の駆動方法の一例を説明する。図１１は配線１１１［ｍ］、配線１１５［ｍ］、配線１１３ａ［ｎ］、配線１１３ｂ［ｎ］、配線１１４［ｎ−１／ｎ］、第ｍ行第ｎ列のメモリセル１１０ａ［ｍ，ｎ］のノード１０４［ｍ，ｎ］の電位の変動、およびスイッチ制御信号ＳＷ１、スイッチ制御信号ＳＷ２、プリチャージ制御信号Ｐｒｅ＿ＥＮ１、プリチャージ制御信号Ｐｒｅ＿ＥＮ２の状態を示す。なお、参照電位ＶＲＦはＶＤＤ／４とする。

時間Ｔ１の少し前にスイッチ制御信号ＳＷ１がアクティブ（電位ＶＤＤ）となり、それによって、データの入力に関わる回路（図示せず）とメモリセルアレイ２１１ａの配線１１３ａが接続される。配線１１３ａ［ｎ］はデータに応じた電位となる。なお、図では、時間Ｔ１の時点での配線１１３ｂ［ｎ］の電位がＧＮＤであるとしているが、この時点では、配線１１３ｂ［ｎ］は浮遊状態であり、かつ、接続しているトランジスタからのリーク電流等により、実際には、ＶＤＤとＧＮＤの間の電位となっていることが多い。

その後、行ドライバ２１２が配線１１１［ｍ］を選択し、時間Ｔ１から時間Ｔ２の間に、トランジスタ１０１がオンとなり、メモリセル１１０ａ［ｍ，ｎ］にデータが書き込まれる。

その後、時間Ｔ３から時間Ｔ４の間、半導体装置２２０はスタンバイ期間に入り、メモリセル１１０ａ［ｍ，ｎ］にデータ”０”が書き込まれていた場合には、ノード１０４［ｍ，ｎ］の電位が（ＶＤＤ−ΔＶ）まで低下する。

スタンバイ期間終了後、メモリセル１１０ａ［ｍ，ｎ］のデータの読み出しをおこなう。まず、配線１１３ａ［ｎ］、配線１１３ｂ［ｎ］を、それぞれ、電位ＧＮＤ、電位ＶＤＤ／４にプリチャージする。そのために、プリチャージ制御信号Ｐｒｅ＿ＥＮ１をアクティブ（電位ＶＤＤ）とする。また、この例では、配線１１４の電位はＶＤＤ／２とする。なお、Ｖｔｈ＋ΔＶ_ＭＡＸ＜ＶＤＤ／２、であるとする。

プリチャージ完了後、行ドライバ２１２が配線１１５［ｍ］を選択し、時間Ｔ５からトランジスタ１０５がオンとなる。ノード１０４［ｍ，ｎ］の電位がＧＮＤであれば、配線１１３ａ［ｎ］の電位はＶＤＤ／２となる。一方、ノード１０４［ｍ，ｎ］の電位が（ＶＤＤ−ΔＶ）であれば、配線１１３ａ［ｎ］の電位はＧＮＤのままである。

その後、センスアンプ２１７で、配線１１３ａ［ｎ］と配線１１３ｂ［ｎ］の電位差を増幅し、増幅完了後は、スイッチ制御信号ＳＷ２をアクティブ（電位ＶＤＤ）として、配線１１３ｂ［ｎ］とデータの出力に関わる回路を接続し、データを取り出す。

データ”１”が入力されていた場合、ノード１０４［ｍ，ｎ］の電位はＧＮＤで、増幅前の配線１１３ａ［ｎ］の電位はＶＤＤ／２であり、これは、配線１１３ｂ［ｎ］の電位ＶＤＤ／４より高い。そのため、増幅によって、配線１１３ａ［ｎ］の電位はＶＤＤまで上昇する。一方、配線１１３ｂ［ｎ］の電位はＧＮＤまで低下する。したがって、読み出されたデータはＧＮＤであり、これは当初、入力されたものと同じである。

データ”０”が入力されていた場合、ノード１０４［ｍ，ｎ］の電位は（ＶＤＤ−ΔＶ）で、増幅前の配線１１３ａ［ｎ］の電位はＧＮＤであり、これは、配線１１３ｂ［ｎ］の電位ＶＤＤ／４より低い。そのため、増幅によって、配線１１３ａ［ｎ］の電位はＧＮＤのままである一方、配線１１３ｂ［ｎ］の電位はＶＤＤまで上昇する。したがって、読み出されたデータはＶＤＤであり、これは当初、入力されたものと同じである。

以上の例では、メモリセルアレイ２１１ａにあるメモリセル１１０ａのデータの読み出しであるので、プリチャージ制御信号Ｐｒｅ＿ＥＮ２がアクティブとなることはない。メモリセルアレイ２１１ｂにあるメモリセル１１０ａのデータの読み出しの場合には、プリチャージ制御信号Ｐｒｅ＿ＥＮ２がアクティブとなる。

上記の例では、参照電位ＶＲＦとしてＶＤＤ／４を、配線１１４の電位として、ＶＤＤ／２を、それぞれ、用いたが、増幅が安定してできるためには、参照電位ＶＲＦは、配線１１４の電位より０．２Ｖ以上高いとよい。また、配線１１４の電位はＧＮＤより０．２Ｖ以上高いとよい。

このようにして、半導体装置２２０を動作させることができる。図９では、配線１１３ａ［ｎ］と配線１１３ｂ［ｎ］の関係は、いわゆる、オープンビット型の配置であるが、フォールデッドビット型の配置としてもよい。一般にフォールデッドビット型の配置とするとノイズによる影響を相殺できるため誤読み出しをより低減できる。

なお、半導体装置２２０の駆動方法は上記に限られない。本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態４）
図１２（Ａ）にメモリセル１２０ａを示す。メモリセル１２０ａは、トランジスタ１０１、トランジスタ１０２、容量素子１０３、トランジスタ１０６を有する。メモリセル１２０ａは、メモリセル１００ａ（図１（Ａ））と比較すると、トランジスタ１０５に相当するトランジスタ１０６がＮ型である点が異なる。Ｎ型のトランジスタを用いることで応答速度向上、あるいは、集積化が図れる。

なおメモリセル１２０ｂのように、トランジスタ１０６をトランジスタ１０２と配線１１４の間に設けてもよい（図１２（Ｂ））。メモリセル１２０ｂでは、トランジスタ１０６のソースおよびドレインの一方は、配線１１４に電気的に接続され、ソースおよびドレインの他方はトランジスタ１０２のソースおよびドレインの一方に電気的に接続される。

実施の形態１で説明したように、配線１１４を２つのメモリセル１２０ａで共有してもよい。また、３つ以上のメモリセルで共有してもよい。また、配線１１４は、配線１１２と平行であるだけでなく、直角その他の角度で交差してもよいし、マトリクス状であってもよい。

メモリセル１２０ａへのデータの書き込み動作およびメモリセル１２０ａからのデータの読み出し動作を、図１３を用いて説明する。なお、実施の形態１乃至３で記載した内容については省略することもある。

（書き込み動作）
時間Ｔ１から、配線１１１の電位をＶ_ＯＳ＿Ｈまで上昇させて、トランジスタ１０１をオンとする。配線１１３の電位はデータに応じたものとする。ここでは、データ”１”を書き込むときには配線１１３の電位をＧＮＤ、データ”０”を書き込むときには配線１１３の電位をＶＤＤとする。その結果、ノード１０４の電位は、データに応じたものとなる。例えば、データ”１”を書き込む場合は、ＧＮＤに、データ”０”を書き込む場合は、ＶＤＤになる。時間Ｔ２に配線１１１の電位が低下しはじめ、トランジスタ１０１がオフとなり、書き込みは終了する。

なお、書き込みの際には、配線１１２、配線１１４、配線１１５の電位はどのようなものでもよいが、配線１１２と配線１１４の間に電流が流れないようなものとすることが好ましい。ここでは、配線１１２はＧＮＤ、配線１１４は（ＶＤＤ−α）、配線１１５はＧＮＤとする。αは実施の形態１で説明したものと同じである。

（保持動作）
トランジスタ１０１をオフとする。実施の形態１で説明したように、データ保持を保証する期間で、ノード１０４の電位がもっとも低下する場合には、（ＶＤＤ−ΔＶ_ＭＡＸ）になるとする。

（読み出し動作）
配線１１５の電位を適切な値（ここではＧＮＤ）としてトランジスタ１０６をオフとし、また、配線１１４の電位は（ＶＤＤ−α）とする。配線１１２を適切な電位（ここではＧＮＤ）にプリチャージした後、浮遊状態にする。そして、配線１１５の電位を適切な値としてトランジスタ１０６をオンとする。

ここで、配線１１５の電位としてはＶＤＤより高い電位（ＶＤＤＨ）を用いてもよい。しかし、トランジスタ１０６のソースとドレインの電位は上記のように（ＶＤＤ−α）であり、したがって、αがトランジスタ１０６のしきい値より大きければ、配線１１５の電位をＶＤＤとしても支障はない。一般にＶＤＤがトランジスタ１０６のしきい値より十分に高い場合には、このようなことが可能である。

例えば、実施の形態１では、ＶＤＤ＝＋１．８［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．５［Ｖ］、ΔＶ_ＭＡＸ＝１．２［Ｖ］の場合を取り上げたが、その場合では、α＞０．７［Ｖ］であるので、トランジスタ１０６のしきい値が＋０．７［Ｖ］以下であれば、配線１１５の電位をＶＤＤとできる。

データ”１”が書き込まれていた場合には、ノード１０４の電位がＧＮＤに近い値であるので、トランジスタ１０２はオンであり、配線１１２の電位が（ＶＤＤ−α）になり、データ”０”が書き込まれていた場合には、トランジスタ１０２はオフで、配線１１２の電位がほとんど変動しない。

なお、図１４（Ａ）、図１４（Ｂ）に示すメモリセル１３０ａ、メモリセル１３０ｂのように、配線１１２の機能を配線１１３で実施できる構造としてもよい。動作方法については、メモリセル１２０ａと同様であるので省略する。

（実施の形態５）
図１５（Ａ）にメモリセル１４０ａを示す。メモリセル１４０ａは、トランジスタ１０１、トランジスタ１０２、容量素子１０３、トランジスタ１０５を有する。

トランジスタ１０１のチャネルが形成される領域は酸化物半導体膜を有している。トランジスタ１０１はＮ型またはＰ型のトランジスタであるが、以下ではＮ型であるとして説明する。

トランジスタ１０１のゲートは配線１１１に電気的に接続される。配線１１１は書き込みワード線として機能することができる。なお、トランジスタ１０１が薄膜トランジスタである場合、薄膜半導体層の両面にゲート電極を有してもよい。また、それらのゲート電極の一方が常に一定の電位に保持される構造であってもよい。

トランジスタ１０１のソースおよびドレインの一方は配線１１３に電気的に接続される。配線１１３はビット線として機能することができる。

トランジスタ１０１のソースおよびドレインの他方は容量素子１０３の一方の電極に電気的に接続される。容量素子１０３の他方の電極は配線１１６に電気的に接続される。また、トランジスタ１０１のソースおよびドレインの他方はトランジスタ１０２のゲートに電気的に接続される。

なお、配線１１６の電位を変動させることにより、トランジスタ１０２のゲート（ノード１０４）の電位が変動する。配線１１６は容量線とも呼ばれる。

トランジスタ１０２はＰ型のトランジスタである。トランジスタ１０２のチャネルが形成される領域は酸化物半導体、シリコンなど、様々な材料を用いることができる。トランジスタ１０２のソースおよびドレインの一方は、トランジスタ１０５のソースまたはドレインの一方に電気的に接続される。トランジスタ１０２のソースおよびドレインの他方は配線１１４に電気的に接続される。

トランジスタ１０５のソースおよびドレインの他方は配線１１３に電気的に接続される。トランジスタ１０５のゲートは配線１１５に電気的に接続される。トランジスタ１０５は、データの読み出しの際に、トランジスタ１０２と配線１１３とを導通させるためのもので、選択トランジスタとも呼ばれる。

配線１１４はソース線または電源線として機能することができる。配線１１４は一定の電位に保持されることが好ましい。ただし、電源の遮断投入の際に電位の変動があっても構わない。

なお、図１５（Ｂ）に示すメモリセル１４０ｂのように、トランジスタ１０５をトランジスタ１０２と配線１１４の間に配置してもよい。

図１５（Ａ）のメモリセル１４０ａにおいて、データはノード１０４の電位として保持される。トランジスタ１０１のオフ抵抗が十分に高ければ、かなりの長期にわたってデータを保持することができる。

以下、図１６を用いて、メモリセル１４０ａへのデータの書き込み動作およびメモリセル１４０ａからのデータの読み出し動作を説明する。なお、トランジスタ１０２、トランジスタ１０５のしきい値は０未満かつ、−ＶＤＤより大きいものとする。

（書き込み動作）
トランジスタ１０１は、トランジスタ１０２やトランジスタ１０５とはしきい値等が異なるので、ここでは、トランジスタ１０１をオンとするときには、そのゲートの電位（配線１１１の電位）をＶ_ＯＳ＿Ｈ、トランジスタ１０１をオフとするときには、そのゲートの電位をＶ_ＯＳ＿Ｌ、とする、なお、Ｖ_ＯＳ＿Ｌ＝ＧＮＤ（＜ＶＤＤ）でもよい。

ここでは、データ”１”を書き込むときには配線１１３の電位をＧＮＤ、データ”０”を書き込むときには配線１１３の電位をＶＤＤとする。図１６の時間Ｔ１で配線１１１の電位が上昇をはじめ、トランジスタ１０１がオンとなる。その結果、ノード１０４の電位は、データに応じたものとなる。例えば、データ”１”を書き込む場合は、ＧＮＤに、データ”０”を書き込む場合は、ＶＤＤになる。時間Ｔ２に配線１１１の電位が低下しはじめ、トランジスタ１０１がオフとなり、書き込みは終了する。なお、トランジスタ１０１がオフとなる際に、トランジスタ１０１のゲート（および配線１１１）とノード１０４との間の容量結合によって、ノード１０４の電位が若干降下する。

なお、書き込みの際、配線１１３と配線１１４の間に電流が流れないようにすることが好ましい。例えば、配線１１３と配線１１４の間の電位差をなくしてもよい。すなわち、配線１１４の電位を配線１１３と同様、データに応じて変動させるとよい。

より効果的な方法は、配線１１５の電位をトランジスタ１０５がオフとなるような電位とすることである。ここでは、配線１１３、配線１１４の電位はＧＮＤ以上ＶＤＤ以下とする。したがって、配線１１５の電位をＶＤＤとすれば、トランジスタ１０５がオフとなる。なお、本実施の形態では配線１１４の電位は、スタンバイ期間以外は、ＶＤＤに維持されるとするが、その他の電位でもよい。

（保持動作）
データの保持の際には、トランジスタ１０１をオフとする。図１６の時間Ｔ３から時間Ｔ４が、電源が遮断された状態でのデータを保持している期間（スタンバイ期間）を示す。なお、スタンバイ期間では、すべての配線の電位が同一（ここでは、ＧＮＤ）となる。ここで、ノード１０４の電位がＧＮＤより高かった場合には、ノード１０４の電位は徐々に低下する。

データ”１”が書き込まれていた場合には、ノード１０４の電位はＧＮＤに近い値であるので、変動は問題とならない。しかし、データ”０”が書き込まれていた場合には、当初は、ＶＤＤに近い値であるが、時間の経過とともに低下する。電位の低下分をΔＶとする。上記の条件では、保持の期間が１年程度であれば、電位の低下は１０％程度であるが、１０年後だと、上記のように当初の３５％まで低下してしまう。すなわち、ΔＶ＝０．６５×ＶＤＤ、である。ここでは、データ保持を保証する期間経過後に、ノード１０４の電位がもっとも低下する場合には、（ＶＤＤ−ΔＶ_ＭＡＸ）になるとする。

（読み出し動作）
データを読み出す動作は、配線１１３と配線１１４の電位を異なるものとし、その後、トランジスタ１０５をオンとすることで、トランジスタ１０２のソースとドレイン間に電流が流れるか否かで判断する。ノード１０４の電位により、トランジスタ１０２の導通状態が異なることで、書き込まれていたデータを判断できる。

具体的には、配線１１５の電位を適切な値（ここではＶＤＤ）としてトランジスタ１０５をオフとし、また、配線１１４の電位はＶＤＤとする。配線１１３を適切な電位（ここではＧＮＤ）にプリチャージしたのち、浮遊状態にする。そして、配線１１６の電位を適切な値（ここではα、ただし、ＧＮＤ＜α＜ＶＤＤ）とする。

この直前まで、データ”１”が書き込まれていた場合には、ノード１０４の電位はＧＮＤに近い値であるが、配線１１６の電位がＧＮＤからαに上昇したことにより、容量素子１０３を介した容量結合により、電位はほぼαとなる。また、データ”０”が書き込まれていた場合には、ノード１０４の電位はほぼ（ＶＤＤ−ΔＶ＋α−ＧＮＤ）となる。その後、時間Ｔ５に、配線１１５の電位を適切な値（ここではＧＮＤ）としてトランジスタ１０５をオンとする。

ここで、データが正しく読み出されるためには、データ”１”が書き込まれていた場合には、トランジスタ１０２はオンであり、配線１１３の電位がＧＮＤからＶＤＤまで上昇することが求められ、データ”０”が書き込まれていた場合には、オフであり、配線１１３の電位がＧＮＤのままであることが求められる。

このためには、トランジスタ１０２のしきい値をＶｔｈとすると、α＜ＶＤＤ＋Ｖｔｈ、ＶＤＤ−ΔＶ＋α−ＧＮＤ≧ＶＤＤ＋Ｖｔｈ、という２つの不等式を満たすことが求められる。すなわち、ＧＮＤ＋ΔＶ＋Ｖｔｈ≦ＧＮＤ＋ΔＶ_ＭＡＸ＋Ｖｔｈ≦α＜ＶＤＤ＋Ｖｔｈである。

例えば、ＶＤＤ＝＋１．８［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．５［Ｖ］、ΔＶ_ＭＡＸ＝１．２［Ｖ］とするとき、０．７［Ｖ］≦α＜１．３［Ｖ］とすればよい。あるいは、ＶＤＤ＝＋０．９［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈ＝−０．４［Ｖ］、ΔＶ_ＭＡＸ＝０．６［Ｖ］とするとき、０．２［Ｖ］≦α＜０．５［Ｖ］とすればよい。

なお、αは要求される範囲内の任意の値とできるが、ＶＤＤとＧＮＤの平均値（ＶＤＤ／２、ともいう）、あるいは、ＶＤＤとＧＮＤの差をＮ等分したものとＧＮＤとの和（ＶＤＤ／Ｎ、ともいう、ただし、Ｎ＝３、４、５、・・）を用いてもよい。前者の例では、ＶＤＤ／２は０．９［Ｖ］であり、後者の例では、ＶＤＤ／３は、０．３［Ｖ］である。いずれも要求される数値範囲内にある。

このようにスタンバイ期間において、ノード１０４の電位が、当初より６０％以上低下する場合（当初の電位の４０％以下である場合）には、読み出し時に配線１１６の電位を適度に上昇させることにより、ノード１０４の電位を上昇させることが好ましい。

なお、データ”０”のときに当初書き込んだ電位がＶＤＤであるのに、配線１１６に出力される電位はＧＮＤである。このようにデータが反転されて出力されることに注意する必要がある。

上記の説明から明らかであるが、配線１１４は、図１７に示すように２つのメモリセル１４０ａ［１］および１４０ａ［２］で共有してもよい。また、３つ以上のメモリセルで共有してもよい。また、配線１１４は、配線１１３と平行であるだけでなく、直角その他の角度で交差してもよいし、マトリクス状であってもよい。

（実施の形態６）
図１８（Ａ）にメモリセル１５０ａを示す。メモリセル１５０ａは、トランジスタ１０１、トランジスタ１０２、容量素子１０３を有する。これらは実施の形態５で説明したものと同様である。メモリセル１５０ａでは、実施の形態５のメモリセル１４０ａのトランジスタ１０５の代わりにＮ型のトランジスタ１０６を有する。Ｎ型のトランジスタを用いることで応答速度向上、あるいは、集積化が図れる。

なお、図１８（Ｂ）に示すメモリセル１５０ｂのように、トランジスタ１０６をトランジスタ１０２と配線１１４の間に配置してもよい。メモリセル１５０ｂでは、トランジスタ１０６のソースおよびドレインの一方は、配線１１４に電気的に接続され、ソースおよびドレインの他方はトランジスタ１０２のソースおよびドレインの一方に電気的に接続される。

以下、図１９を用いて、メモリセル１５０ａへのデータの書き込み動作およびメモリセル１５０ａからのデータの読み出し動作を説明する。なお、トランジスタ１０２のしきい値は０未満かつ、−ＶＤＤより大きく、トランジスタ１０６のしきい値は０より大きいものとする。実施の形態１と同様な操作については詳細な説明は省略することがある。

（書き込み動作）
時間Ｔ１から、配線１１１の電位をＶ_ＯＳ＿Ｈまで上昇させて、トランジスタ１０１をオンとする。また、配線１１３の電位は、ＧＮＤまたはＶＤＤとする。実施の形態１と同様に、データ”１”を書き込むときには配線１１３の電位をＧＮＤ、データ”０”を書き込むときには配線１１３の電位をＶＤＤとする。時間Ｔ２で配線１１１の電位が低下することで、トランジスタ１０１がオフとなり、書き込みは終了する。

なお、書き込みの際には、配線１１４、配線１１５、配線１１６の電位はどのようなものでもよいが、配線１１３と配線１１４の間に電流が流れないようなものとすることが好ましい。ここでは、配線１１３はＧＮＤ、配線１１４はＶＤＤ、配線１１５はＧＮＤとする。

（保持動作）
トランジスタ１０１をオフとする。図１９の時間Ｔ３から時間Ｔ４がスタンバイ期間を示す。なお、スタンバイ期間では、すべての配線の電位が同一（ここでは、ＧＮＤ）となる。実施の形態１で説明したように、データ保持を保証する期間で、ノード１０４の電位がもっとも低下する場合には、（ＶＤＤ−ΔＶ_ＭＡＸ）になるとする。

（読み出し動作）
配線１１５の電位を適切な値（ここではＧＮＤ）としてトランジスタ１０６をオフとし、また、配線１１４の電位はＶＤＤとする。配線１１３を適切な電位（ここではＧＮＤ）にプリチャージした後、浮遊状態にする。そして、配線１１６の電位を実施の形態１で示した電位αとした後に、配線１１５の電位を適切な値としてトランジスタ１０６をオンとする。

このときの配線１１５の電位としてはＶＤＤより高い電位（ＶＤＤＨ）を用いてもよい。トランジスタ１０６のしきい値をＶｔｈ_１０６とすれば、ＶＤＤＨ＞ＶＤＤ＋Ｖｔｈ_１０６、であることが好ましい。なお、ＶＤＤＨ＝Ｖ_ＯＳ＿Ｈでもよい。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態７）
本実施の形態では、図１５、図１７、図１８で説明したメモリセルを適用できる半導体装置の例について図７（Ｂ）、図２０を用いて説明する。

（半導体装置２３０の構成例）
図２０は、図１５（Ａ）で説明したメモリセル１４０ａを有する、半導体装置２３０の構成例を示すブロック図である。

図２０に示す半導体装置２３０は、図１５（Ａ）で説明したメモリセル１４０ａがマトリクス状に設けられたメモリセルアレイ２０１、行ドライバ２０２、列ドライバ２０３を有する。また、図２０では、配線１１１、配線１１３、配線１１５、配線１１６として、（ｍ−１）行目の配線１１１［ｍ−１］、配線１１５［ｍ−１］、配線１１６［ｍ−１］、ｍ行目の配線１１１［ｍ］、配線１１５［ｍ］、配線１１６［ｍ］、（ｎ−１）列目の配線１１３［ｎ−１］、ｎ列目の配線１１３［ｎ］を示している。

なおメモリセル１４０ａが有する各構成の説明は、図１５（Ａ）と同様であり、図１５（Ａ）での説明を援用するものとして説明を省略する。

行ドライバ２０２は、メモリセル１４０ａの各行におけるトランジスタ１０１、トランジスタ１０５を選択的に導通状態とする機能、およびメモリセル１４０ａの各行におけるノード１０４の電位を選択的に変化させる機能、を備えた回路である。具体的には、配線１１１、配線１１６、配線１１５に信号を与える回路である。行ドライバ２０２を備えることで、半導体装置２３０は、メモリセル１４０ａへのデータの書き込みおよび読み出しを行ごとに選択しておこなうことができる。

列ドライバ２０３は、メモリセル１４０ａの配線１１３の電位をプリチャージする機能、配線１１３を電気的に浮遊状態とする機能、配線１１３にデータに応じた電位を供給する機能、メモリセル１４０ａに保持されたデータに応じた電位となった配線１１３の電位を外部へ出力する機能、を備えた回路である。列ドライバ２０３を備えることで、半導体装置２３０は、メモリセル１４０ａへのデータの書き込みおよび読み出しをおこなうことができる。

図７（Ｂ）は、図２０で説明した行ドライバ２０２の構成例を示すブロック図である。

図７（Ｂ）に示す行ドライバ２０２は、デコーダ２０５、および制御回路２０６を有する。制御回路２０６は行ごとに設けられる。１行目には制御回路２０６［１］が設けられ、２行目には制御回路２０６［２］が設けられる。また各行の制御回路２０６は、配線１１１、配線１１６、配線１１５に接続される。

デコーダ２０５は、アドレス信号Ａｄｄｒｅｓｓに応じた行を選択するための信号を出力する機能を備えた回路である。

制御回路２０６は、デコーダ２０５で選択された行へ、書き込み制御信号ＷＣＯＮＴあるいは読み出し制御信号ＲＣＯＮＴに応じた信号を配線１１１、配線１１６、配線１１５に出力する機能を備えた回路である。

なお、列ドライバは、実施の形態３で説明した図８の列ドライバ２０３を用いることができる。

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

（実施の形態８）
実施の形態１乃至７のトランジスタ１０１のチャネルに適用できる酸化物半導体について説明する。

酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。

酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。

例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明をおこなう。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析をおこなうと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）をおこなうと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。

また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。

成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。

また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。

また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。

また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜および第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギー準位が第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギー準位が低い第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。

また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。

また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタのしきい値が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタのしきい値等の電気的特性のばらつきを、低減することができる。

また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギー準位の連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギー準位が各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。

連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０^−７Ｐａ程度から１×１０^−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。

高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。

例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。

なお、第１の金属酸化物膜および第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。

３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。

（実施の形態９）
実施の形態３あるいは７で説明した半導体装置２００、半導体装置２２０あるいは半導体装置２３０、および、実施の形態１乃至７に示したトランジスタ１０１の断面構造の例を図２１および図２２を用いて説明する。

図２１（Ａ）に示すトランジスタ３００Ａは、絶縁膜３０１などの上に設けられた半導体膜３０６と、半導体膜３０６と電気的に接続されている導電膜３０２、および導電膜３０３と、ゲート絶縁膜３０４と、ゲート絶縁膜３０４上に半導体膜３０６と重畳するように設けられたゲート電極３０５と、を有する。

そして、トランジスタ３００Ａでは、半導体膜３０６として、酸化物半導体膜３０６ａ乃至酸化物半導体膜３０６ｃが、絶縁膜３０１側から順に積層されている。

そして、酸化物半導体膜３０６ａおよび酸化物半導体膜３０６ｃは、酸化物半導体膜３０６ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギー準位が酸化物半導体膜３０６ｂのものよりも０．０５ｅＶ以上２ｅＶ以下、または、０．０７ｅＶ以上１ｅＶ以下、または、０．１ｅＶ以上０．５ｅＶ以下、または、０．１５ｅＶ以上０．４ｅＶ以下の範囲において真空準位に近い酸化物膜である。さらに、酸化物半導体膜３０６ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。

酸化物半導体膜３０６ｃは、図２１（Ｂ）に示すトランジスタ３００Ｂのように、導電膜３０２および導電膜３０３の上層でゲート絶縁膜３０４と重畳させて設ける構成としてもよい。

また、図２１（Ｃ）に示すトランジスタ３００Ｃのように、半導体膜３０６と絶縁膜３０１の間に第２ゲート絶縁膜３０８を介して、第２ゲート電極３０７を設けてもよい。

トランジスタ３００Ｃが、第２ゲート電極３０７を有している場合、ゲート電極３０５には導通状態または非導通状態を制御するための通常の信号が与えられ、第２ゲート電極３０７には、固定された電位が他から与えられている状態であってもよい。第２ゲート電極３０７に与える電位の高さを制御することで、トランジスタのしきい値電圧を制御することができる。また、ゲート電極３０５の電位が第２ゲート電極３０７の電位と同じとなるように与えられてもよい。

また、図２１（Ａ）乃至図２１（Ｃ）では、トランジスタ３００Ａ乃至トランジスタ３００Ｃはシングルチャネル構造である場合を例示している。しかし、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチチャネル構造であってもよい。

（半導体装置の作製工程例）
図２２を用いて、半導体装置２００の作製工程の一例を説明する。詳細は特許文献１を参照すればよい。なお、図２２は積層構造をわかりやすく表現するものであり、特定の断面を指すものではない。

単結晶、多結晶あるいは非晶質のいずれかの半導体基板４００に素子分離用絶縁物４０１とＮ型のウェル４０２を設ける（図２２（Ａ））。

第１ゲート絶縁膜４０３と第１ゲート配線４０４を形成し、また、ウェル４０２にＰ型の不純物領域４０５を設ける。不純物領域にシリサイド等のより導電性の高い材料を積層してもよい。不純物領域４０５はエクステンション領域を有してもよい。

さらに、第１層間絶縁物４０６を設ける。第１層間絶縁物４０６は単層もしくは多層であり、また、上層への酸素供給能力と下層からの水素や水の上層への移動を遮断する能力を有することが好ましい。そして、第１層間絶縁物４０６を平坦化しつつ、エッチングする。エッチングは、第１ゲート配線４０４が露出した段階で停止する。

第１層間絶縁物４０６上に酸化物半導体膜４０７を設ける。なお、酸化物半導体以外の半導体を用いてもよい。例えば、２ｎｍ以下の厚さのシリコン膜でもよい。さらに、第１層間絶縁物４０６にコンタクトホール４０８を形成する（図２２（Ｂ））。

導電性材料を堆積して、コンタクトホール４０８に導電性材料を埋め込む。このとき、酸化物半導体膜４０７は、導電性材料で覆われる。導電性材料は単層もしくは多層である。さらに、導電性材料の表面を平坦化する。そして、導電性材料を選択的にエッチングして、第１の配線４０９を形成する。なお、第１の配線４０９はコンタクトホール４０８部分にコンタクトプラグを有する構造でもよい。第１の配線４０９は多層の導電性材料を有してもよい。

第１の配線４０９を覆って、第２ゲート絶縁膜４１０を形成する。さらに、導電性材料を堆積し、その表面を平坦化する。導電性材料は単層もしくは多層であり、また、上層からの水素や水の下層への移動を遮断する能力を有することが好ましい。表面を平坦化した導電性材料を選択的にエッチングすることで第２ゲート配線４１１を形成する（図２２（Ｃ））。

第２層間絶縁物４１２を堆積し、その表面を平坦化する。そして、第２層間絶縁物４１２に、第１の配線４０９へ到達するコンタクトホールを形成し、このコンタクトホールを導電性材料で埋め、第２の配線４１３を形成する。第２の配線４１３はコンタクトホール部分にコンタクトプラグを有する構造でもよい。第２の配線４１３は多層の導電性材料を有してもよい。

このようにして、図２２（Ｄ）に示すようなトランジスタ１０１、トランジスタ１０２、容量素子１０３、トランジスタ１０５が形成できる。容量素子１０３は第１の配線４０９と第２ゲート配線４１１の間に第２ゲート絶縁膜４１０を挟んだ構造となる。

（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２３に示す。

図２３（Ａ）は携帯型ゲーム機であり、筐体５０１、筐体５０２、表示部５０３、表示部５０４、マイクロフォン５０５、スピーカー５０６、操作キー５０７、スタイラス５０８等を有する。なお、図２３（Ａ）に示した携帯型ゲーム機は、２つの表示部５０３と表示部５０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２３（Ｂ）は携帯データ端末であり、第１筐体５１１、第２筐体５１２、第１表示部５１３、第２表示部５１４、接続部５１５、操作キー５１６等を有する。第１表示部５１３は第１筐体５１１に設けられており、第２表示部５１４は第２筐体５１２に設けられている。そして、第１筐体５１１と第２筐体５１２とは、接続部５１５により接続されており、第１筐体５１１と第２筐体５１２の間の角度は、接続部５１５により変更が可能である。第１表示部５１３における映像を、接続部５１５における第１筐体５１１と第２筐体５１２との間の角度に従って、切り替える構成としても良い。また、第１表示部５１３および第２表示部５１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２３（Ｃ）はノート型パーソナルコンピュータであり、筐体５２１、表示部５２２、キーボード５２３、ポインティングデバイス５２４等を有する。

図２３（Ｄ）は電気冷凍冷蔵庫であり、筐体５３１、冷蔵室用扉５３２、冷凍室用扉５３３等を有する。

図２３（Ｅ）はビデオカメラであり、第１筐体５４１、第２筐体５４２、表示部５４３、操作キー５４４、レンズ５４５、接続部５４６等を有する。操作キー５４４およびレンズ５４５は第１筐体５４１に設けられており、表示部５４３は第２筐体５４２に設けられている。そして、第１筐体５４１と第２筐体５４２とは、接続部５４６により接続されており、第１筐体５４１と第２筐体５４２の間の角度は、接続部５４６により変更が可能である。表示部５４３における映像を、接続部５４６における第１筐体５４１と第２筐体５４２との間の角度に従って切り替える構成としても良い。

図２３（Ｆ）は普通自動車であり、車体５５１、車輪５５２、ダッシュボード５５３、ライト５５４等を有する。

Ａｄｄｒｅｓｓ アドレス信号
Ｄ_ＩＮ データ
Ｄ_ＯＵＴ データ
Ｐｒｅ＿ＥＮ プリチャージ制御信号
Ｐｒｅ＿ＥＮ１ プリチャージ制御信号
Ｐｒｅ＿ＥＮ２ プリチャージ制御信号
ＲＣＯＮＴ 読み出し制御信号
ＳＷ１ スイッチ制御信号
ＳＷ２ スイッチ制御信号
ＶＲＦ 参照電位
ＷＣＯＮＴ 書き込み制御信号
１００ａ メモリセル
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１０４ ノード
１０５ トランジスタ
１０６ トランジスタ
１００ｂ メモリセル
１１１ 配線
１１２ 配線
１１３ 配線
１１３ａ 配線
１１３ｂ 配線
１１４ 配線
１１４ａ 配線
１１４ｂ 配線
１１５ 配線
１１６ 配線
１１０ａ メモリセル
１１０ｂ メモリセル
１２０ａ メモリセル
１２０ｂ メモリセル
１３０ａ メモリセル
１３０ｂ メモリセル
１４０ａ メモリセル
１４０ｂ メモリセル
１５０ａ メモリセル
１５０ｂ メモリセル
２００ 半導体装置
２０１ メモリセルアレイ
２０２ 行ドライバ
２０３ 列ドライバ
２０４ 電源線制御回路
２０５ デコーダ
２０６ 制御回路
２０７ 書き込み回路
２０８ 増幅回路
２０９ スイッチ回路
２１０ トランジスタ
２１１ａ メモリセルアレイ
２１１ｂ メモリセルアレイ
２１２ 行ドライバ
２１３ 列ドライバ
２１４ スイッチ回路
２１５ａ トランジスタ
２１５ｂ トランジスタ
２１６ａ トランジスタ
２１６ｂ トランジスタ
２１７ センスアンプ
２２０ 半導体装置
２３０ 半導体装置
３００Ａ トランジスタ
３００Ｂ トランジスタ
３００Ｃ トランジスタ
３０１ 絶縁膜
３０２ 導電膜
３０３ 導電膜
３０４ ゲート絶縁膜
３０５ ゲート電極
３０６ 半導体膜
３０６ａ 酸化物半導体膜
３０６ｂ 酸化物半導体膜
３０６ｃ 酸化物半導体膜
３０７ 第２ゲート電極
３０８ 第２ゲート絶縁膜
４００ 半導体基板
４０１ 素子分離用絶縁物
４０２ ウェル
４０３ 第１ゲート絶縁膜
４０４ 第１ゲート配線
４０５ 不純物領域
４０６ 第１層間絶縁物
４０７ 酸化物半導体膜
４０８ コンタクトホール
４０９ 第１の配線
４１０ 第２ゲート絶縁膜
４１１ 第２ゲート配線
４１２ 第２層間絶縁物
４１３ 第２の配線
５０１ 筐体
５０２ 筐体
５０３ 表示部
５０４ 表示部
５０５ マイクロフォン
５０６ スピーカー
５０７ 操作キー
５０８ スタイラス
５１１ 筐体
５１２ 筐体
５１３ 表示部
５１４ 表示部
５１５ 接続部
５１６ 操作キー
５２１ 筐体
５２２ 表示部
５２３ キーボード
５２４ ポインティングデバイス
５３１ 筐体
５３２ 冷蔵室用扉
５３３ 冷凍室用扉
５４１ 筐体
５４２ 筐体
５４３ 表示部
５４４ 操作キー
５４５ レンズ
５４６ 接続部
５５１ 車体
５５２ 車輪
５５３ ダッシュボード
５５４ ライト

Claims (13)

1. 第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを有し、
   前記第１のトランジスタのゲートは書き込みワード線に電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの一方は書き込みビット線に電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタのソースおよびドレインの一方は、一定の電位Ｖ１が供給されるように設定された第１の配線に電気的に接続され、
   前記第２のトランジスタのソースおよびドレインの他方は前記書き込みビット線に電気的に接続され、
   前記第２のトランジスタと前記書き込みビット線の間、あるいは前記第２のトランジスタと前記第１の配線の間に前記第３のトランジスタが設けられ、
   前記第３のトランジスタのゲートは読み出しワード線に接続された半導体装置において、
   前記書き込みビット線の電位を電位ＶＨまたは電位ＶＬ（ＶＨ＞ＶＬ）とし、かつ、前記第１のトランジスタをオンにし、
   前記第１のトランジスタをオフにし、
   前記ビット線の電位を第２の電位Ｖ２とした状態で、浮遊状態とした後、前記第３のトランジスタをオンとする駆動方法であり、
   前記第２のトランジスタのしきい値をＶｔｈ、
   前記ビット線の電位を電位ＶＨとしたときの、第１のトランジスタをオンする動作と前記ビット線を浮遊状態とする動作の間である保持期間後の前記第２のトランジスタのゲートの電位をＶ３（＜ＶＨ）とするとき、
   Ｖ２＜Ｖ１＜Ｖ３−Ｖｔｈ、であることを特徴とする半導体装置の駆動方法。
2. 第１のトランジスタ、第２のトランジスタおよび第３のトランジスタを有し、
   前記第１のトランジスタのゲートは書き込みワード線に電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの一方はビット線に電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタのゲートに電気的に接続され、
   前記第２のトランジスタのソースおよびドレインの一方は一定の電位Ｖ１が供給されるように設定された第１の配線に電気的に接続され、
   前記第２のトランジスタのソースおよびドレインの他方は前記ビット線に電気的に接続され、
   前記第２のトランジスタと前記ビット線の間、あるいは前記第２のトランジスタと前記第１の配線の間に前記第３のトランジスタが設けられ、
   前記第３のトランジスタのゲートは読み出しワード線に接続された半導体装置において、
   前記ビット線の電位を電位ＶＨまたは電位ＶＬ（ＶＨ＞ＶＬ）とし、かつ、前記第１のトランジスタをオンにし、
   前記第１のトランジスタをオフにし、
   前記ビット線の電位を第２の電位Ｖ２とした状態で、浮遊状態とし、その後、前記第３のトランジスタをオンとする駆動方法であり、
   前記第２のトランジスタのしきい値をＶｔｈ、
   前記ビット線の電位を電位ＶＨとしたときの、第１のトランジスタをオンする動作と前記ビット線を浮遊状態とする動作の間である保持期間後の前記第２のトランジスタのゲートの電位をＶ３（＜ＶＨ）とするとき、
   Ｖ２＜Ｖ１＜Ｖ３−Ｖｔｈ、であることを特徴とする半導体装置の駆動方法。
3. 請求項１または２において、前記ＶＨと前記ＶＬの平均値は前記Ｖ１よりも低いことを特徴とする半導体装置の駆動方法。
4. 請求項１乃至３のいずれか一項において、前記Ｖ３は前記ＶＨの４０％以下であることを特徴とする半導体装置の駆動方法。
5. 請求項１乃至４のいずれか一項において、前記第３のトランジスタがＮ型であるとき、前記第３のトランジスタをオンとするために前記読み出しワード線の電位が前記ＶＨに設定されることを特徴とする半導体装置の駆動方法。
6. 請求項１乃至５のいずれか一項において、さらに第２の配線を有し、前記データを読み出す動作において、前記第２の配線の電位を参照電位とした状態で、浮遊状態とし、その後、センスアンプによって、前記ビット線と前記第２の配線の電位差を増幅し、前記第２の配線の電位を読み出し出力とすることを特徴とする半導体装置の駆動方法。
7. 請求項６において、前記参照電位は、前記ＶＨと前記ＶＬの平均値であることを特徴とする半導体装置の駆動方法。
8. 第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび容量素子を有し、
   前記第１のトランジスタのゲートは書き込みワード線に電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの一方はビット線に電気的に接続され、
   前記第１のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタのゲートおよび前記容量素子の一方の電極に電気的に接続され、
   前記第２のトランジスタのソースおよびドレインの一方は一定の電位Ｖ１が供給されるように設定された第１の配線に電気的に接続され、
   前記第２のトランジスタのソースおよびドレインの他方はビット線に電気的に接続され、
   前記第２のトランジスタと前記ビット線の間、あるいは前記第２のトランジスタと前記第１の配線の間に第３のトランジスタが設けられ、
   前記第３のトランジスタのゲートは読み出しワード線に接続された半導体装置において、
   前記ビット線の電位を電位ＶＨまたは電位ＶＬ（ＶＨ＞ＶＬ）とし、かつ、前記第１のトランジスタをオンにし、
   前記第１のトランジスタをオフにし、
   前記ビット線の電位を第２の電位Ｖ２（Ｖ２＜Ｖ１）の浮遊状態とし、
   その後、前記容量素子の他方の電極の電位を第３の電位Ｖ３とし、また、前記第３のトランジスタをオンとすることを特徴とする半導体装置の駆動方法。
9. 前記電位ＶＨは前記電位Ｖ１と等しく、
   前記電位ＶＬは前記電位Ｖ２と等しく、
   前記第２のトランジスタのしきい値をＶｔｈ、
   前記ビット線の電位を電位ＶＨとしたときの、第１のトランジスタをオンする動作と前記ビット線を浮遊状態とする動作の間である保持期間後の前記第２のトランジスタのゲートの電位の低下分をΔＶ（０＜ΔＶ＜Ｖ１）とするとき、
   Ｖ２＋ΔＶ＋Ｖｔｈ＜Ｖ３＜Ｖ１＋Ｖｔｈ、であることを特徴とする請求項８記載の半導体装置の駆動方法。
10. 請求項８または９において、前記Ｖ３が前記Ｖ１と前記Ｖ２の平均値であることを特徴とする半導体装置の駆動方法。
11. 請求項８乃至１０のいずれか一項において、前記Ｖ３は前記ＶＨの４０％以下であることを特徴とする半導体装置の駆動方法。
12. 請求項１乃至１１のいずれか一項において、前記第１のトランジスタのチャネルが形成される領域は酸化物半導体膜を有することを特徴とする半導体装置の駆動方法。
13. 請求項１乃至４および請求項６乃至１１のいずれか一項において、第１のトランジスタはＮ型あるいはＰ型のトランジスタ、第２のトランジスタはＰ型のトランジスタ、第３のトランジスタはＮ型あるいはＰ型のトランジスタであることを特徴とする半導体装置の駆動方法。

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