JP2015076549A - Semiconductor substrate and manufacturing method of the same - Google Patents
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Abstract
【課題】活性層にチッピングが発生することを抑制することが可能なSOI構造を有する半導体基板およびその製造方法を提供する。【解決手段】活性層3のうち側面3cと表面3aとの成す角度が鈍角となるようにする。これにより、活性層3の側面3cが表面3aに対して垂直になったり、活性層3の外縁部が尖ったナイフエッジ状にならない。このため、活性層3の外縁部においてチッピングが発生することを抑制することが可能となる。【選択図】図1A semiconductor substrate having an SOI structure capable of suppressing occurrence of chipping in an active layer and a method for manufacturing the same are provided. In an active layer, an angle formed between a side surface and a surface is made an obtuse angle. As a result, the side surface 3c of the active layer 3 is not perpendicular to the surface 3a, and the outer edge of the active layer 3 is not sharpened. For this reason, it is possible to suppress the occurrence of chipping at the outer edge portion of the active layer 3. [Selection] Figure 1
Description
本発明は、SOI(Silicon On Insulator)構造の半導体基板(以下、SOI基板という)およびその製造方法に関するものである。 The present invention relates to an SOI (Silicon On Insulator) structure semiconductor substrate (hereinafter referred to as an SOI substrate) and a method for manufacturing the same.
従来、特許文献1において、SOI基板の製造方法が提案されている。具体的には、ここで提案されている製造方法では、次のようにしてSOI基板を製造している。
Conventionally, in
まず、2枚の半導体基板を用意し、第1の半導体基板に対して熱処理を行うことで表面に熱酸化膜を形成すると共に、第2の半導体基板に対して一面側の外周部を研削して外周研削部を形成することで、第2の半導体基板のうち外周部以外を突き出させる。続いて、第1の半導体基板における熱酸化膜上に、第2の半導体基板を外周部が凹まされた一面側が熱酸化膜側を向くように搭載して貼り合せる。これにより、第1の半導体基板と第2の半導体基板との貼り合せ面の外周部において、第2の半導体基板に形成された外周研削部が介在することで、この外周研削部において第1の半導体基板と第2の半導体基板との間に隙間が構成された状態となる。この状態で、第2の半導体基板を第1の半導体基板と反対側から表面研削し、第2の半導体基板の厚みが外周研削部の深さ以下となるようにする。このようにして、第2の半導体基板のうち外周研削部の内側の部分、つまり突き出した形状となっていた部分のみを第1の半導体基板の上に残し、これを活性層(SOI層)としたSOI基板を形成している。 First, two semiconductor substrates are prepared, a thermal oxide film is formed on the surface by performing a heat treatment on the first semiconductor substrate, and an outer peripheral portion on one side of the second semiconductor substrate is ground. By forming the outer peripheral grinding portion, the portion other than the outer peripheral portion of the second semiconductor substrate is protruded. Subsequently, the second semiconductor substrate is mounted and bonded onto the thermal oxide film in the first semiconductor substrate so that the one surface side where the outer peripheral portion is recessed faces the thermal oxide film side. As a result, the outer peripheral grinding portion formed on the second semiconductor substrate is interposed in the outer peripheral portion of the bonding surface of the first semiconductor substrate and the second semiconductor substrate. A gap is formed between the semiconductor substrate and the second semiconductor substrate. In this state, the surface of the second semiconductor substrate is ground from the side opposite to the first semiconductor substrate so that the thickness of the second semiconductor substrate is equal to or less than the depth of the peripheral grinding portion. In this way, only the portion inside the outer peripheral grinding portion of the second semiconductor substrate, that is, the protruding portion is left on the first semiconductor substrate, and this is defined as the active layer (SOI layer). The SOI substrate thus formed is formed.
しかしながら、上記特許文献1に記載されたSOI基板の製造方法によると、研削した活性層の外縁部が割れたり欠けたりするチッピングが発生し、それが活性層に付着して、活性層にデバイス形成を行ったとき異物になるという問題がある。具体的には、第2の半導体基板に対して外周研削部を形成する際に、外周研削部の側面が基板表面に対して垂直となるようにされている。または、第2の半導体基板の厚み方向において第2の半導体基板の表面から裏面に向かうに連れて徐々に外周研削部の幅が狭まり、第2の半導体基板の外径が徐々に大きくなるように外周研削部が形成されている。このため、図7(a)に示すように第1の半導体基板J1上に絶縁膜J2を介して形成された活性層J3の側面が第1の半導体基板J1の表面に対して垂直となる。もしくは、図7(b)に示すように第1の半導体基板J1の表面から離れるに従って活性層J3の外径が徐々に大きくなり活性層J3の外縁部が尖ったナイフエッジ状となる。したがって、活性層J3の外縁部においてチッピングが発生し易くなってしまう。
However, according to the method for manufacturing an SOI substrate described in
本発明は上記点に鑑みて、活性層にチッピングが発生することを抑制することが可能なSOI構造を有する半導体基板およびその製造方法を提供することを目的とする。 In view of the above-described points, an object of the present invention is to provide a semiconductor substrate having an SOI structure capable of suppressing occurrence of chipping in an active layer and a method for manufacturing the same.
上記目的を達成するため、請求項1ないし3に記載の発明では、表面(1a)と裏面(1b)および表面と裏面との間に位置する側面(1c)を有する支持基板(1)の表面上に、絶縁膜(2)を介して形成された活性層(3)を有するSOI構造の半導体基板であって、活性層のうち、絶縁膜と反対側となる表面(3a)と絶縁膜側となる裏面(3b)との間に位置する部分を側面(3c)として、活性層の側面と表面との成す角度が鈍角であることを特徴としている。
In order to achieve the above object, in the invention according to
このように、活性層の側面と表面との成す角度が鈍角となるようにしている。このため、活性層の外縁部においてチッピングが発生することを抑制することが可能となる。 Thus, the angle formed between the side surface and the surface of the active layer is made obtuse. For this reason, it becomes possible to suppress chipping from occurring at the outer edge portion of the active layer.
請求項5に記載の発明では、表面(20a)と裏面(20b)および表面と裏面との間に位置する側面(20c)を有するシリコン基板(20)を用意すると共に、表面(1a)と裏面(1b)および表面と裏面との間に位置する側面(1c)を有する支持基板(1)を用意する工程と、シリコン基板の裏面と支持基板の表面のうちの少なくとも一方に絶縁膜(2)を形成する工程と、シリコン基板の裏面に対して、シリコン基板の外周部を研削することにより、シリコン基板の厚み方向において、シリコン基板の裏面側から表面側に向かうに連れてシリコン基板の外径が徐々に小さくなる形状とされた外周研削部(20d)を形成する工程と、シリコン基板のうち外周研削部が形成された裏面側が支持基板側を向くようにして、絶縁膜を介して、シリコン基板を支持基板の表面上に貼り合せる工程と、支持基板に貼り合せたシリコン基板を表面側から外周研削部まで達する位置まで研削研磨することで活性層(3)を形成し、活性層のうち絶縁膜と反対側となる表面(3a)と絶縁膜側となる裏面(3b)との間に位置する部分を側面(3c)として、活性層の側面と表面との成す角度が鈍角となるようにする工程と、を含んでいることを特徴としている。 In invention of Claim 5, while preparing the silicon substrate (20) which has the side surface (20c) located between the surface (20a) and the back surface (20b) and the surface and the back surface, the surface (1a) and the back surface (1b) and a step of preparing a support substrate (1) having a side surface (1c) located between the front surface and the back surface, and an insulating film (2) on at least one of the back surface of the silicon substrate and the front surface of the support substrate And by grinding the outer periphery of the silicon substrate against the back surface of the silicon substrate, the outer diameter of the silicon substrate increases from the back surface side to the front surface side of the silicon substrate in the thickness direction of the silicon substrate. A step of forming an outer peripheral grinding portion (20d) having a gradually decreasing shape, and a back surface side of the silicon substrate on which the outer peripheral grinding portion is formed faces the support substrate side, with an insulating film interposed therebetween. Then, an active layer (3) is formed by bonding the silicon substrate on the surface of the support substrate and grinding and polishing the silicon substrate bonded to the support substrate to a position reaching the outer peripheral grinding part from the surface side. The part formed between the surface (3a) opposite to the insulating film and the back surface (3b) on the insulating film side of the layer is the side surface (3c), and the angle formed between the side surface and the surface of the active layer is an obtuse angle. And a step of making it become a feature.
このように、シリコン基板の裏面に対して、シリコン基板の外周部を研削することにより、シリコン基板の厚み方向において、シリコン基板の裏面側から表面側に向かうに連れてシリコン基板の外径が徐々に小さくなる形状とされた外周研削部を形成する。これにより、活性層の側面と表面との成す角度が鈍角となるようにできる。このため、活性層の外縁部においてチッピングが発生することを抑制することが可能となる。 Thus, by grinding the outer peripheral portion of the silicon substrate with respect to the back surface of the silicon substrate, the outer diameter of the silicon substrate gradually increases from the back surface side to the front surface side of the silicon substrate in the thickness direction of the silicon substrate. An outer peripheral grinding portion having a shape that becomes smaller is formed. Thereby, the angle formed between the side surface and the surface of the active layer can be an obtuse angle. For this reason, it becomes possible to suppress chipping from occurring at the outer edge portion of the active layer.
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.
(第1実施形態)
本発明の第1実施形態について説明する。図1に示すように、本実施形態にかかるSOI基板は、支持基板1と絶縁膜2および活性層3とを有した構成とされている。
(First embodiment)
A first embodiment of the present invention will be described. As shown in FIG. 1, the SOI substrate according to this embodiment is configured to include a
支持基板1は、表面1aおよび裏面1bとこれら表面1aおよび裏面1bの間に位置する側面1cとを有する基板であり、外周部に部分的にノッチもしくはオリエンテーションフラットを形成した円形状の基板とされ、例えばシリコン基板などで構成されている。本実施形態の場合、支持基板1の外周部をベベリング処理等の丸め処理によって丸めてあるが、必ずしも丸めてある必要はない。
The
絶縁膜2は、少なくとも支持基板1と活性層3の間に配置されることで活性層3と支持基板1との間の絶縁を図る膜であり、本実施形態の場合、支持基板1の表面1aや裏面1bおよび側面1cの全面に絶縁膜2を形成している。ここでは、絶縁膜2を熱酸化膜によって構成しているが、熱酸化膜以外の絶縁膜で構成しても良い。
The
活性層3は、デバイス形成が行われるものであり、シリコン基板を研削して形成したシリコン層によって構成されており、例えば厚さ100〜200μm程度とされている。活性層3の外径は支持基板1よりも小さくされており、活性層3の外周端が支持基板1の外周端よりも内側に位置した状態となっている。また、活性層3のうち絶縁膜2と反対側となる表面3aと絶縁膜2側となる裏面3bとの間に位置する部分を側面3cとして、側面3cと表面3aとの成す角度が鈍角とされている。
The
ここで、本実施形態では、側面3cのうち活性層3の厚み方向全域において、側面3cと活性層3の表面3aとの成す角度が鈍角となるようにしている。この側面3bと表面3aとの成す角度については、側面3cのうち少なくとも表面3aとの境界位置が表面3aに対して傾斜していて、その部分において側面3cと表面3aとの成す角度が鈍角であることを意味している。例えば、側面3cのうち表面3aとの境界位置以外においては鈍角でなく、側面3cが表面3aに対して垂直となっていても構わない。
Here, in this embodiment, the angle formed between the
このように構成されたSOI基板では、活性層3のうち側面3cと表面3aとの成す角度が鈍角となっている。このため、図7(a)のように活性層J3の側面が第1のシリコン基板J1の表面に対して垂直になったり、図7(b)のように活性層J3の外縁部が尖ったナイフエッジ状にならない。このため、活性層3の外縁部においてチッピングが発生することを抑制することが可能となる。
In the SOI substrate configured as described above, an angle formed between the
次に、このように構成された本実施形態にかかるSOI基板の製造方法について、図2を参照して説明する。 Next, a method for manufacturing the SOI substrate according to the present embodiment configured as described above will be described with reference to FIG.
〔図2(a)に示す工程〕
シリコン基板などで構成される支持基板1を用意すると共に、デバイスが形成される活性層3を構成するために、表面20aおよび裏面20bとこれら表面20aおよび裏面20bの間に位置する側面20cを有した単結晶のシリコン基板20を用意する。
[Step shown in FIG. 2 (a)]
In order to prepare the
〔図2(b)に示す工程〕
支持基板1の表面1aや裏面1bおよび側面1c上に例えばシリコン酸化膜からなる絶縁膜2を形成する。絶縁膜2については、熱酸化によって形成可能であるが、CVD法等によって形成することもできる。
[Step shown in FIG. 2 (b)]
An insulating
また、シリコン基板20の裏面20b側において、シリコン基板20の外周部を研削して凹ませた外周研削部20dを形成する。例えば、図中に示したように、先端部に行くほど徐々に研削面30aの外径が拡大していくようなグラインダー30を用いる。そして、シリコン基板20を図示しないステージに搭載し、シリコン基板20の中心を回転中心としてステージと共に回転させ、シリコン基板20の外周部にグラインダー30の研削面30aを当接させる。
Further, on the
これにより、シリコン基板20の外周部が研削され、外周研削部20dが形成される。このように形成される外周研削部20dは、シリコン基板20の厚み方向において裏面20b側から表面側20aに向かうに連れてシリコン基板20の外径が徐々に小さくなる逆テーパ形状とされる。
Thereby, the outer peripheral part of the silicon substrate 20 is ground, and the outer peripheral grinding
このとき、外周研削部20dの深さ(シリコン基板20の厚み方向の寸法)については活性層3として残す部分の厚み以上としており、例えば100〜200μmとしている。また、外周研削部20dの幅(シリコン基板20の径方向の寸法)についてはシリコン基板20と支持基板1との貼り合せズレを考慮して設定してあり、貼り合せズレ以上の寸法、例えば1mm以上としている。これにより、次の図2(c)に示す工程において、シリコン基板20と支持基板1とを貼り合せたときのズレ量が最大になっても、シリコン基板20のうち外周研削部20dよりも内側の突出部20eが支持基板1の外周部より内側に配置されるようにできる。
At this time, the depth (dimension in the thickness direction of the silicon substrate 20) of the outer peripheral grinding
〔図2(c)に示す工程〕
絶縁膜2を形成した支持基板1の表面1a側に、シリコン基板20を貼り合せる。このとき、シリコン基板20の裏面20b側、つまり外周研削部20dおよび突出部20eが形成された側の面が絶縁膜2側に向けられるようにして、シリコン基板20を絶縁膜2の表面に貼り合せる。例えば、絶縁膜2を介して支持基板1の表面1a側にシリコン基板20を配置し、この状態で酸素または窒素雰囲気中で加熱処理することで2つの基板1、20を強固に貼り合わせることができる。
[Step shown in FIG. 2 (c)]
A silicon substrate 20 is bonded to the
〔図2(d)に示す工程〕
シリコン基板20の表面20a側から外周研削部20dに達する位置まで研削研磨し、シリコン基板20のうち突出部20eよりも表面20a側の部分を除去する。これにより、シリコン基板20のうちの突出部20eのみが残り、この部分によって活性層3が構成される。このようにして、図1に示したSOI基板を製造することができる。
[Step shown in FIG. 2 (d)]
Grinding and polishing is performed from the
以上説明したように、本実施形態では、活性層3のうち絶縁膜2と反対側となる表面3aと絶縁膜2側となる裏面3bとの間に位置する部分を側面3cとして、側面3cと表面3aとの成す角度が鈍角となるようにしている。このため、活性層3の外縁部においてチッピングが発生することを抑制することが可能となる。
As described above, in this embodiment, the portion of the
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して活性層3の側面3cの形状を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, the shape of the
図3に示すように、本実施形態では、活性層3の側面3cが曲面となるようにしている。そして、側面3cのうち表面3aとの境界部において、側面3cと表面3aとが成す角度が鈍角となるようにしている。具体的には、側面3cのうち表面3aとの境界部における接線と表面3aとの成す角度が鈍角となっている。そして、活性層3の表面3a側から裏面3b側に向かうほど、活性層3の厚み方向と平行な断面において、側面3cと表面3aとが成す鈍角の角度が徐々に大きくなっていくような曲面によって側面3cを構成している。
As shown in FIG. 3, in the present embodiment, the
このような曲面によって側面3cを構成しても、側面3cと表面3aとの成す角度が鈍角となるようにできる。このため、第1実施形態と同様、活性層3の外縁部においてチッピングが発生することを抑制することが可能となる。
Even if the
なお、本実施形態のような形状の活性層3を形成する場合、例えば第1実施形態において図2(b)に示す工程で説明したグラインダー30の研削面30aの先端部が側面3cの形状に対応する曲面形状とされていれば良い。例えば、図4に示すように研削面30aの先端部を円弧状とすることができる。この場合、シリコン基板20を支持基板1および絶縁膜2に貼り合わせた後の研削研磨時に、半円形状とされる外周研削部20dのうちの中心よりも下側(シリコン基板20の裏面20b側)までシリコン基板20を研削研磨すれば、図3に示す形状が得られる。
When forming the
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対して活性層3の外縁形状を変更したものであり、その他については第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
(Third embodiment)
A third embodiment of the present invention will be described. In the present embodiment, the outer edge shape of the
支持基板1をシリコン基板などの半導体基板で構成する場合、図5に示すように面方位などを確認し易いように外周部の一部を切り欠くことで、ノッチ1dを形成したり、図示しないが直線状のオリエンテーションフラットとすることが一般的に行われている。このような場合において、図中に示したように活性層3を円形状にするときには、活性層3の外径をできるだけ大きく設定することでチップ形成の行える有効面積を広くすることになる。しかしながら、シリコン基板20と支持基板1との貼り合せズレが発生した場合に、活性層3がノッチ部1dやオリエンテーションフラットに重なってしまうことが考えられる。
When the
このため、本実施形態では、図6に示すように、活性層3のうちノッチ部1dやオリエンテーションフラットと対応する部分において、円形状の一部を切り欠いた直線状部3dを形成している。このような構成とすることで、活性層3の一部がノッチ1dやオリエンテーションフラットと重なってしまうことを防止できる。
For this reason, in the present embodiment, as shown in FIG. 6, in the portion corresponding to the
なお、この場合、直線状部3dについても、活性層3の側面3cと表面3aとの成す角度が鈍角となるようにしておけば、チッピングの発生を抑制することが可能となり、上記第1、第2実施形態と同様の効果が得られる。
In this case, if the angle formed between the
(他の実施形態)
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
(Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.
例えば、上記実施形態では、絶縁膜2をシリコン酸化膜で形成する場合を例に挙げて説明したが、シリコン酸化膜に限るものではなく、シリコン窒化膜などの他の絶縁膜やONO膜のような複数種類の絶縁膜の積層膜であっても構わない。
For example, in the above-described embodiment, the case where the insulating
また、上記実施形態では、絶縁膜2を支持基板1側に形成したが、活性層3を構成するための単結晶のシリコン基板20の少なくとも裏面20b上に絶縁膜2を形成しておいても良い。その場合、絶縁膜2と共にシリコン基板20の一部を除去することで外周研削部20dを形成し、シリコン基板20と共に絶縁膜2を支持基板1に貼り合せることで、上記各実施形態に示した構造のSOI基板を製造することができる。また、支持基板1とシリコン基板20の両方に絶縁膜2を形成しても良い。
In the above embodiment, the insulating
1 シリコン基板
2 絶縁膜
3 活性層
3a 表面
3b 裏面
3c 側面
20 シリコン基板
20a 表面
20b 裏面
20c 側面
20d 外周研削部
DESCRIPTION OF
Claims (4)
前記支持基板の表面に形成された絶縁膜(2)と、
前記絶縁膜を介して前記支持基板の上に配置され、シリコン基板を研削することによって形成された活性層(3)と、を有し、
前記活性層のうち、前記絶縁膜と反対側となる表面(3a)と前記絶縁膜側となる裏面(3b)との間に位置する部分を側面(3c)として、該活性層の側面と表面との成す角度が鈍角であることを特徴とする半導体基板。 A support substrate (1) having a front surface (1a) and a back surface (1b) and a side surface (1c) located between the front surface and the back surface;
An insulating film (2) formed on the surface of the support substrate;
An active layer (3) disposed on the support substrate through the insulating film and formed by grinding a silicon substrate;
Of the active layer, the side surface and the surface of the active layer are defined as a side surface (3c) that is a portion located between the surface (3a) opposite to the insulating film and the back surface (3b) on the insulating film side. A semiconductor substrate characterized in that the angle formed by is obtuse.
前記シリコン基板の裏面と前記支持基板の表面のうちの少なくとも一方に絶縁膜(2)を形成する工程と、
前記シリコン基板の裏面に対して、該シリコン基板の外周部を研削することにより、該シリコン基板の厚み方向において、該シリコン基板の裏面側から表面側に向かうに連れて該シリコン基板の外径が徐々に小さくなる形状とされた外周研削部(20d)を形成する工程と、
前記シリコン基板のうち前記外周研削部が形成された裏面側が前記支持基板側を向くようにして、前記絶縁膜を介して、前記シリコン基板を前記支持基板の表面上に貼り合せる工程と、
前記支持基板に貼り合せた前記シリコン基板を表面側から前記外周研削部まで達する位置まで研削研磨することで活性層(3)を形成し、該活性層のうち前記絶縁膜と反対側となる表面(3a)と前記絶縁膜側となる裏面(3b)との間に位置する部分を側面(3c)として、該活性層の側面と表面との成す角度が鈍角となるようにする工程と、を含んでいることを特徴とする半導体基板の製造方法。 A silicon substrate (20) having a front surface (20a) and a back surface (20b) and a side surface (20c) positioned between the front surface and the back surface is prepared, and the front surface (1a) and the back surface (1b) and the front surface and the back surface are prepared. Providing a support substrate (1) having a side surface (1c) positioned between
Forming an insulating film (2) on at least one of the back surface of the silicon substrate and the surface of the support substrate;
By grinding the outer peripheral portion of the silicon substrate with respect to the back surface of the silicon substrate, the outer diameter of the silicon substrate increases from the back surface side to the front surface side of the silicon substrate in the thickness direction of the silicon substrate. Forming an outer peripheral grinding portion (20d) having a gradually decreasing shape;
Bonding the silicon substrate on the surface of the support substrate through the insulating film so that the back side of the silicon substrate on which the outer peripheral grinding portion is formed faces the support substrate side;
An active layer (3) is formed by grinding and polishing the silicon substrate bonded to the support substrate from the surface side to a position reaching the outer peripheral grinding portion, and the surface of the active layer opposite to the insulating film A portion located between (3a) and the back surface (3b) on the insulating film side as a side surface (3c), and the step of making the angle formed between the side surface and the surface of the active layer an obtuse angle, A method for producing a semiconductor substrate, comprising:
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| JP6156046B2 (en) | 2017-07-05 |
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